TW202135029A - 處理器、顯示驅動器集成電路及其控制方法 - Google Patents

處理器、顯示驅動器集成電路及其控制方法 Download PDF

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Abstract

本發明提供了一種處理器，包括源產生器，請求同步信號產生器和輸出電路。源產生器被配置為生成幀的圖像資料。請求同步信號產生器被配置為僅在源產生器完全生成幀的圖像資料之後才向集成電路生成請求同步信號，其中，請求同步信號用於觸發集成電路發送同步信號給處理器。輸出電路被配置為僅在接收到集成電路響應於請求同步信號而生成的同步信號之後，才將幀的圖像資料發送到集成電路。

Description

處理器、顯示驅動器集成電路及其控制方法
本公開實施例通常涉及視頻播放技術，以及更具體地，涉及一種處理器、顯示驅動器集成電路及其控制方法。
在移動工業處理器介面（Mobile Industry Processor Interface，MIPI）規範的指令模式（command mode）下，顯示驅動器集成電路（display driver integrated circuit，DDIC）週期性地生成同步信號（例如，在MIPI規範中定義的TE信號）至應用處理器（aplication Processor，AP），而且，應用處理器（AP）在接收到同步信號後，將幀的圖像資料寫入至位於顯示驅動器集成電路（DDIC）內的緩存器（buffer）中，然後，顯示驅動器集成電路（DDIC）從緩存器中讀取圖像資料，以生成對應的驅動信號至顯示面板，以供顯示面板顯示幀的內容。然而，由於圖像資料的生成速度取決於應用處理器（AP）的源產生器（例如，圖形處理單元（Graphics Processing Unit，GPU））的負載（loading），且圖形處理單元（GPU）可能使用一個以上的同步信號周期來輸出完整幀（complete frame），因此，顯示驅動器集成電路（DDIC）在發送同步信號後可能沒有接收到來自GPU的圖像資料。如果顯示驅動器集成電路（DDIC）在發送同步信號後沒有接收到來自應用處理器（AP）的圖像資料，則顯示驅動器集成電路（DDIC）需要發送相同的驅動信號至顯示面板，以使顯示面板顯示重複的幀。顯示重複幀會影響視頻的流暢度並降低用戶滿意度。
因此，本發明的目的是提供一種處理器、顯示驅動器集成電路（DDIC）的控制方法以及顯示驅動器集成電路（DDIC），其能夠調節同步信號的時序，以減小或最小化重複幀的發生。
根據本發明一實施例，提供了一種處理器（例如，應用處理器110），其包括源產生器，請求同步信號產生器和輸出電路。源產生器（例如，GPU）被配置為生成幀的圖像資料。請求同步信號產生器被配置為僅在源產生器完全生成幀的圖像資料之後才向集成電路（例如，顯示驅動器集成電路120）生成請求同步信號，其中，請求同步信號用於觸發集成電路發送同步信號給處理器。輸出電路被配置為僅在接收到集成電路響應於請求同步信號生成的同步信號之後才將幀的圖像資料發送到集成電路。
在一些實施例中，如果該輸出電路接收到不是響應於該請求同步信號產生的同步信號，則該輸出電路不將該幀的圖像資料發送至該集成電路。
在一些實施例中，如果該輸出電路接收到同步信號，但該源產生器沒有完全生成該幀的圖像資料，則該輸出電路確定出接收到的該同步信號不是響應於該請求同步信號產生的。
根據本發明的另一實施例，提供了一種顯示驅動器集成電路的控制方法，其包括以下步驟：從處理器接收第一請求同步信號；響應於該第一請求同步信號，向該處理器發送第一同步信號；從處理器接收第一幀的圖像資料，其中，該第一幀的圖像資料的發送是基於第一同步信號觸發的；以及，根據接收到的第一幀的圖像資料，產生用以驅動面板的第一驅動信號。
在一些實施例中，該控制方法還包括：從該處理器接收第二請求同步信號；響應於該第二請求同步信號發送第二同步信號至該處理器；從該處理器接收第二幀的圖像資料，其中，該第二幀的圖像資料的發送是基於該第二同步信號觸發的；以及，根據接收到的該第二幀的圖像資料產生第二驅動信號，以驅動該面板。
在一些實施例中，該控制方法還包括：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第一幀的圖像資料的前沿的長度。例如，該預設條件指根據RTE與有效TE時段的相對關係，例如RTE在有效TE時段之前發生，或在有效TE時段之內發生，或超時。再例如，如果RTE在有效TE時段之內發生或者超時則可以認為是滿足預設條件，換句話說，如果RTE信號在有效TE時段的起始點還未被接收到或者在有效TE時段的起始點還未發送TE信號，則增加第一幀的前沿長度。
在一些實施例中，該控制方法還包括：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第二幀的圖像資料的前沿的長度。例如，該預設條件指根據RTE與有效TE時段的相對關係，例如RTE在有效TE時段之前發生，或在有效TE時段之內發生，或超時。再例如，如果RTE在有效TE時段之內發生則可以認為是滿足預設條件。
在一些實施例中，該控制方法還包括：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，不增加第一幀和第二幀中任一個的圖像資料的前沿的長度。在一些示例中，可以基於時間裕度是否足夠來確定是否延長第一幀或第二幀的前沿長度，如果時間裕度足夠，則不增加第一幀和第二幀中任一個的圖像資料的前沿的長度。
在一些實施例中，該控制方法還包括：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否觸發了超時機制；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲觸發了該超時機制，則增加該第一幀的圖像資料的前沿的長度，然後根據接收到的該第一幀的圖像資料再次產生該第一驅動信號，以驅動該面板。
根據本發明的另一個實施例，提供了一種顯示驅動器集成電路，其被配置為執行以下步驟：從處理器接收第一請求同步信號；響應於該第一請求同步信號，向該處理器發送第一同步信號；從處理器接收第一幀的圖像資料，其中，該第一幀的圖像資料的發送是基於第一同步信號觸發的；以及，根據接收到的第一幀的圖像資料，產生用以驅動面板的第一驅動信號。
在一些實施例中，該顯示驅動器集成電路還被配置為執行以下操作：從該處理器接收第二請求同步信號；響應於該第二請求同步信號，發送第二同步信號至該處理器；從該處理器接收第二幀的圖像資料，其中，該第二幀的圖像資料的發送是基於該第二同步信號觸發的；以及，根據接收到的該第二幀的圖像資料產生第二驅動信號，以驅動該面板。
在一些實施例中，該顯示驅動器集成電路還被配置為執行以下操作：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第一幀的圖像資料的前沿的長度。
在一些實施例中，該顯示驅動器集成電路還被配置為執行以下操作：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第二幀的圖像資料的前沿的長度。
在一些實施例中，該顯示驅動器集成電路還被配置為執行以下操作：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，不增加第一幀和第二幀中任一個的圖像資料的前沿的長度。
在一些實施例中，該顯示驅動器集成電路還被配置為執行以下操作：確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否觸發了超時機制；以及，如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲觸發了該超時機制，則增加該第一幀的圖像資料的前沿的長度，然後根據接收到的該第一幀的圖像資料再次產生該第一驅動信號，以驅動該面板。
在閱讀了各個附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的無疑對於本領域的普通技術人員將變得顯而易見。本發明內容並不意圖限定本發明。本發明由申請專利範圍進行限定。
本說明書公開了所要求保護的主題的詳細實施例和實施方式。然而，應該理解的是，所公開的實施例和實施方式僅僅是對要求保護的主題的說明，其可以以各種形式體現。然而，本公開實施例可以以許多不同的形式實施，並且不應該被解釋為限於這裡闡述的示例性實施例和實施方式。而是，提供這些示例性實施例和實現方式，使得本公開實施例的描述是徹底和完整的，並且將向本領域技術人員充分傳達本公開實施例的範圍。在以下描述中，可以省略公知特徵和技術的細節以避免不必要地模糊所呈現的實施例和實現。
本發明提供了一種用於顯示裝置的動態幀率機制，能夠同時適用於慢幀率和快幀率。第1圖是根據本發明一實施例示出的電子裝置100的示意圖，應當理解，本領域普通技術人員在閱讀附圖所示的裝置實施例後可以容易地獲知相對應的方法實施例，為簡潔起見，本發明不再一一贅述顯示驅動器集成電路（DDIC）120的控制方法的相關方法實施例的描述。如第1圖所示，電子裝置100包括應用處理器（aplication processor，AP）110，顯示驅動器集成電路（display driver integrated circuit，DDIC）120和面板（panel）130。應用處理器（AP）110包括源產生器（source generator）112，請求同步信號產生器（request synchronization signal generator，在該實施例中，請求同步信號產生器是請求切屏（request Tearing Effect，RTE）信號產生器114和輸出電路（output circuit）116，其中，源產生器112可以由一個或多個硬體或軟體模塊實現，以創建（create）或生成/產生（generate）幀的圖像資料，RTE信號產生器114被配置為在源產生器112產生出完整幀（complete frame）之後發送RTE信號（即，請求同步信號）至顯示驅動器集成電路（DDIC）120，以及，輸出電路118被配置為在接收到來自顯示驅動器集成電路（DDIC）120的TE信號（即，同步信號）之後輸出圖像資料至顯示驅動器集成電路（DDIC）120。顯示驅動器集成電路（DDIC）120包括緩存器（buffer）122，時序控制器（timing controller）124和源極/閘極驅動器（source/gate driver）126，其中，緩存器122被配置為臨時存儲來自應用處理器（AP）110的圖像資料，時序控制器124接收來自應用處理器（AP）110的圖像資料和控制信號，以控制源極/閘極驅動器126給面板130施加相應的驅動電壓。
應用處理器（AP）110和顯示驅動器集成電路（DDIC）120操作在MIPI規範的指令模式下，即，應用處理器（AP）110僅在接收到來自顯示驅動器集成電路（DDIC）120的TE信號（即，同步信號）之後才將圖像資料寫入至顯示驅動器集成電路（DDIC）120的緩存器112中。如先前技術所描述的，傳統的顯示驅動器集成電路（DDIC）周期性地生成TE信號至應用處理器（AP）110，如果源產生器112（例如，GPU）在接收到TE信號之前沒有生成出完整幀（或者說，沒有完全生成一幀的圖像資料），則顯示驅動器集成電路（DDIC）在發送TE信號之後將不能夠接收到該幀的圖像資料，從而導致面板顯示重複的幀。為了解決該問題，應用處理器（AP）110被配置為在源產生器產生出完整幀之後發送RTE信號至顯示驅動器集成電路（DDIC）120，以及，顯示驅動器集成電路（DDIC）120在接收到RTE信號（即，顯示驅動器集成電路（DDIC）不是週期性地產生TE信號）之後產生TE信號至應用處理器（AP）110。然後，應用處理器（AP）110在接收到來自顯示驅動器集成電路（DDIC）120的TE信號之後，將幀的圖像資料寫入至緩存器122，然後，時序控制器124從緩存器122讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號給面板130，從而使得面板130顯示幀的內容。
在第1圖所示的實施例中，由於顯示驅動器集成電路（DDIC）120是在源產生器112生成完整幀之後才產生或發送TE信號，因此，顯示驅動器集成電路（DDIC）120在將TE信號發送到應用處理器（AP）110之後總是能夠接收到幀的圖像資料。在本發明的另一實施例中，在顯示驅動器集成電路（DDIC）120中設置了超時機制（timeout mechanism），即，如果顯示驅動器集成電路（DDIC）在很長時間（例如，預先設置或規範的一段時間，在後續實施例中可以具體為超過有效TE時段（valid_TE_period）的情形，亦即超過針對相應幀預設的可以響應TE信號的時間）之後沒有接收到RTE信號，則顯示驅動器集成電路（DDIC）120仍然將TE信號發送到應用處理器（AP）110，以及，顯示驅動器集成電路（DDIC）120將相同的驅動信號發送給面板130，使面板130顯示重複的幀。鑑於以上，顯示驅動器集成電路（DDIC）120能夠減小或最小化重複幀的出現（occurrence）。
第2圖是根據本發明一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第2圖所示，源產生器112被配置為順序地（sequentially）產生多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後（例如，第2圖示出了在相應幀F1對應的有效TE時段之前接收到RTE信號，或者說，在相應幀F1的有效TE時段的起始點之前就已經接收到針對幀F2的RTE信號，所以無需增大相應幀F1的前沿），顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在該實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段（valid TE period，即有效TE（同步）時段），以及，顯示驅動器集成電路（DDIC）120僅在有效的TE時段內發送響應於RTE信號產生的TE信號至應用處理器（AP）110。例如，若在valid TE period之前已經接收到來自AP 110的RTE信號（或者說，用於下一幀的RTE信號在當前幀的有效TE時段的起始點之前就已經接收到），則DDIC 120直到當前幀的valid TE period出現才發送TE信號至AP 110，且無需增大當前幀的前沿；再例如，若在valid TE period的期間接收到來自AP 110的RTE信號（例如，RTE信號的接收時機位於有效TE時段的起始點之後），則該valid TE period對應的幀的前沿被延長，且DDIC 120在接收到RTE信號時可立刻發送TE信號作為響應，在一些實施例中，可以進一步基於時間裕度來確定是否延長相應幀的前沿，例如，若時間裕度不夠則延長相應幀的前沿，若時間裕度足夠，則可以不延長相應幀的前沿；再例如，若在valid TE period之後才接收到來自AP 110的RTE信號（例如，RTE信號的接收時機位於有效TE時段的起始點之後且不是位於該有效TE時段的範圍內），則該valid TE period對應的幀的前沿被延長，且超時機制被觸發，從而會顯示重複幀，且DDIC 120在接收到RTE信號後於重複幀對應的有效TE時段發送TE信號作為響應。在第2圖所示的實施例中，該有效的TE時段是從幀的前沿（front porch）為起始點的一段時間，第2圖中的虛線框示出了valid TE period的一種示例，但該示例不應當作為本發明實施例的一種限制，例如，valid TE period可以是具有預設的固定長度或動態長度的一段時間，為了便於理解，圖中示出了預設的固定長度，但在一些實施例中，可以在發送TE信號後提前結束相應幀的valid TE period，即valid TE period的長度變短，而在預設的最大時長前還沒有接收到RTE信號的情形中則根據預設的最大時長設置valid TE period的結束點，如虛線框所示。在一些實施例中，每個valid TE period對應相應的幀，每個valid TE period的起始點和結束點均位於相應幀的有效範圍內（例如，位於相應幀的BP、被顯示的資料和/或FP所對應的期間內）。在從顯示驅動器集成電路（DDIC）120接收到響應於RTE信號產生的TE信號之後，輸出電路116將幀F2的圖像資料寫入至緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。另外，第2圖示出了顯示驅動器集成電路（DDIC）120的四個信號/狀態，其中，“Vsync”是用於指示各幀的起始點（beginning）的同步信號（synchronization signal），“有效的TE時段”是指允許TE信號發送至應用處理器（AP）110的時段，“顯示狀態”是指各幀（“FP”是前沿（front porch），“BP”是後沿（back porch），應當說明的是，為便於理解，圖中將增加的FP長度示出為“added FP”，但實際上，“FP”以及與“FP”一起的“added FP”應當作為一個整體視為相應幀的整個前沿，圖中僅為便於理解的一種示例）的圖像資料的傳輸，“源輸出”是對應於各幀的驅動信號的時序。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間（more time）來生成完整幀（complete frame）F3，因此，RTE信號產生器114以更大的間隔（larger interval）發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容（例如，圖中標註為“Display”）。在本實施例中，由於顯示驅動器集成電路（DDIC）120較晚（late，或者說，在幀F2相對應的有效TE時段中）接收到幀F3，所以，時序控制器124增大/增加（increase）幀F2的前沿的長度（例如，圖中標註為“FP”和“added FP”），以延遲下一幀F3的顯示時間，其中，通過添加無效資料（invalid data）或空資料（null data）能夠增加幀F2的前沿。也就是說，幀F2的前沿被延長第2圖中所示的“added FP”，圖中將增加的FP長度示出為“added FP”。
在該實施例中，增加的幀F2的前沿的長度等於幀F3的延遲時間。具體地，如果顯示驅動器集成電路（DDIC）120應該在時間點t1開始接收幀F3，但是顯示驅動器集成電路（DDIC）120實際上在時間點t2才開始接收幀F3，則增加的幀F2的前沿的長度對應於時間點t2和時間點t1之間的差。另外，由於有效的TE時段是從幀的前沿開始的，所以時序控制器124能夠容易地增加幀F2的前沿的長度，直到接收到幀F3的圖像資料為止。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後（例如，第2圖中示出了在幀F3對應的有效TE時段之前接收到RTE信號），顯示驅動器集成電路（DDIC）120開始向應用處理器（AP）110發送TE信號（例如，在幀F3的有效TE時段的起始點發送TE信號，在一實施例中，發送TE信號後使幀F3的有效TE時段結束）。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容（相應幀的內容的顯示圖中以“Display”示出）。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後（例如，第2圖中示出了在幀F4對應的有效TE時段之後接收到RTE信號，即針對幀F5的RTE信號的發送超出了幀F5的前一幀F4對應的有效TE時段），所以會觸發預設的超時機制進而重複顯示幀F4，顯示驅動器集成電路（DDIC）120開始在重複顯示的幀F4的有效的TE時段（第2圖中未示出）內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚（too late，或者說，在幀F5的前一幀幀F4對應的有效TE時段之後）接收到幀F5（例如，圖中以“timeout”示出了“超時”），所以，即使增加了幀F4的前沿的長度，也會觸發超時機制。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130顯示重複的幀F4。
應當注意的是，當超時機制被觸發時，顯示驅動器集成電路（DDIC）120可以不產生TE信號至應用處理器（AP）110，或者，即使沒有接收到RTE信號，顯示驅動器集成電路（DDIC）120也可以產生TE信號至應用處理器（AP）110。此時，由於此TE信號（如果有的話）不是響應於RTE信號生成的，因此，輸出電路116不將幀的圖像資料發送到顯示驅動器集成電路（DDIC）120。換句話說，如果輸出電路116接收到TE信號，但是源產生器112沒有完全生成幀的圖像資料，則輸出電路116能夠確定出該接收到的TE信號不是響應於RTE信號生成的。
在第2圖所示的實施例中，通過設計RTE信號來控制TE信號的傳輸/發送（transmission），能夠避免因源產生器112較晚生成幀F3而顯示重複的幀F2的需求。因此，面板130顯示的圖像能夠變得更平滑。
第3圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。應當說明的是，第3圖至第10圖的類似部分可參考第2圖所示實施例的相關描述。如第3圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後（例如，第3圖示出了在相應幀（即幀F2的前一幀F1）對應的有效TE時段之前接收到RTE信號），顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110（例如，在幀F1的有效TE時段的起始點發送TE信號）。在該實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，以及，顯示驅動器集成電路（DDIC）120僅在有效的TE時段內發送響應於RTE信號產生的TE信號至應用處理器（AP）120，其中，有效的TE時段是從幀的前沿為起始點的一段時間。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。另外，第3圖示出了顯示驅動器集成電路（DDIC）120的四個信號/狀態，其中，“Vsync”是指示各幀的起始點（beginning）的同步信號，“有效的TE時段”是指允許TE信號發送至應用處理器（AP）110的時段，“顯示狀態”是指各幀（“FP”是前沿，“BP”是後沿）的圖像資料的傳輸，“源輸出”是對應於各幀的驅動信號的時序。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此，RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在本實施例中，由於顯示驅動器集成電路（DDIC）120較晚（late）接收到幀F3（例如，第3圖示出了RTE信號的接收位於相應幀的有效TE時段中），所以，時序控制器124增大幀F2的前沿的長度，以延遲下一幀F3的顯示時間，其中，幀F2的前沿能夠通過添加無效資料（invalid data）或空資料（null data）而增加。
在該實施例中，基於延遲線單位（delay line unit）或特定斷點（specific break points）的倍數來限制幀F2的前沿增加的長度（increased length），即，增加的前沿長度可以大於幀F3的延遲時間。具體地，如果顯示驅動器集成電路（DDIC）120應該在時間點t1開始接收幀F3，但是顯示驅動器集成電路（DDIC）120實際上是在時間點t2開始接收幀F3，則幀F2的前沿增加的長度大於時間點t2和時間點t1之間的差。因此，在本發明實施例中，當前幀（例如，幀F2）的前沿被增加的時長可以等於或大於接收到針對下一幀（例如，幀F3）的RTE信號的時間延遲（例如，時間點t2與t1之間的時間差）或者發送針對下一幀（例如，幀F3）的TE信號的時間延遲。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後（例如，第3圖示出了在相應幀F3的有效TE時段之前接收到RTE信號），顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以較大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在重複顯示的幀F4的有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，所以即使增加了幀F4的前沿的長度，超時機制也被觸發。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130示出重複的幀F4。
第4圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第4圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在該實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，以及，顯示驅動器集成電路（DDIC）120可以僅在有效的TE時段內發送TE信號至應用處理器（AP）120，其中，有效的TE時段是指從幀的有效區域（即，被顯示的資料）的特定點到前沿的結束點（end）。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。另外，第4圖示出了顯示驅動器集成電路（DDIC）120的四個信號/狀態，其中，“Vsync”是指示各幀的起始點的同步信號，“有效的TE時段”是指允許TE信號發送至應用處理器（AP）110的時段，“顯示狀態”是指各幀（“FP”是前沿，“BP”是後沿）的圖像資料的傳輸，“源輸出”是對應於各幀的驅動信號的時序。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在本實施例中，由於顯示驅動器集成電路（DDIC）120較晚接收到幀F3，因此，時序控制器124增加幀F2的前沿的長度，以延遲下一幀F3的顯示時間，其中，幀F2的前沿可以是通過添加無效資料或空資料而增加的。
在該實施例中，幀F2的前沿增加的長度等於TE信號的延遲時間。具體地，如果顯示驅動器集成電路（DDIC）120應該在時間點t1發送TE信號，但是實際上顯示驅動器集成電路（DDIC）120在時間點t2發送TE信號，則幀F2的前沿的增加長度可以對應於時間點t2和時間點t1之間的差。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，所以即使增加了幀F4的前沿的長度，超時機制也被觸發。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130示出重複的幀F4。
在第4圖所示的實施例中，通過設計RTE信號來控制TE信號的傳輸，能夠避免因源產生器112較晚生成幀F3而顯示重複的幀F2的需要。
第5圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第5圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在該實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，以及，顯示驅動器集成電路（DDIC）120可以僅在有效的TE時段內發送TE信號至應用處理器（AP）110。例如，在第4圖的示例中，有效的TE時段是指從幀的有效區域（即，被顯示的資料）的特定點到該幀的前沿所對應的時間（即在第4圖的示例中，有效TE時段的結束點位於前沿中）。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在該實施例中，由於幀F3的延遲還不算太晚，且顯示驅動器集成電路（DDIC）120具有足夠的裕度（margin）來為輸出驅動信號以顯示圖像資料做準備（即，幀F3是在顯示F3所需的準備時間之前接收到的），因此，時序控制器124不增加幀F2的前沿的長度。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效的TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，且顯示驅動器集成電路（DDIC）120沒有足夠的裕度用於輸出圖像資料，因此幀F4的前沿的長度被增加並且超時機制被觸發。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130示出重複的幀F4。
第6圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第6圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在本實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，且顯示驅動器集成電路（DDIC）120只在有效的TE時段內將TE信號發送給應用處理器（AP）120。例如，在第6圖的示例中，有效的TE時段是指從幀的有效區域（即被顯示的資料）的特定點到該幀的前沿的結束點。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在該實施例中，由於幀F3的延遲還不算太晚，且顯示驅動器集成電路（DDIC）120具有足夠的裕度來為輸出驅動信號以顯示圖像資料做準備（即，幀F3是在顯示F3時所需的準備時間之前接收到的），因此，時序控制器124不增加幀F2的前沿的長度。
另外，F3的有效TE時段的起始點可以具有偏移（offset）以維持最小的TE間隔（minima TE interval），以及，時序控制器124能夠增加幀F3的前沿的長度，以延遲下一幀F4的顯示時間，其中，可以通過添加無效資料或空資料來增加幀F3的前沿。幀F3的前沿增加的長度能夠補償顯示驅動器集成電路（DDIC）120的減小的（不足的）裕度（decreased margin）。
在該實施例中，幀F3的前沿增加的長度等於TE信號的延遲時間。具體地，如果顯示驅動器集成電路（DDIC）120應該在時間點t1發送TE信號，但實際上顯示驅動器集成電路（DDIC）120在時間點t2發送TE信號，則幀F3的前沿增加的長度可以對應於時間點t2和時間點t1之間的差。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，且顯示驅動器集成電路（DDIC）120沒有足夠的裕度用於輸出圖像資料，因此幀F4的前沿的長度被增加且超時機制被觸發。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130示出重複的幀F4。
第7圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第7圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在本實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，且顯示驅動器集成電路（DDIC）120只在有效的TE時段內將TE信號發送給應用處理器（AP）110，其中，有效的TE時段是指從幀的有效區域（即被顯示的資料）的特定點到該幀的前沿的結束點。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在該實施例中，由於幀F3的延遲還不算太晚，且顯示驅動器集成電路（DDIC）120具有足夠的裕度為輸出驅動信號以顯示圖像資料做準備（即，在顯示F3所需的準備時間之前接收到幀F3），時序控制器124僅增加幀F2的前沿的一小段長度（small length），以等待來自RTE信號產生器114的RTE信號。該有效的TE時段可以延伸到被增加後的前沿。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，所以即使幀F4的前沿的長度被增大，超時機制也被觸發。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130示出重複的幀F4。
第8圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第8圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在該實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，且顯示驅動器集成電路（DDIC）120可以僅在有效的TE時段內發送TE信號至應用處理器（AP）110。例如，有效的TE時段是指從幀的有效區域（即，被顯示的資料）的特定點到幀的前沿中的某個點作為的結束點。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在本實施例中，由於幀F3的延遲有點過晚，且顯示驅動器集成電路（DDIC）120沒有足夠的裕度來為輸出驅動信號以顯示圖像資料做準備（即，在顯示F3所需要的準備時間之後接收到幀F3），時序控制器124僅增加幀F2的前沿的一小段長度。另外，幀F2的前沿增加的長度取決於保護時段（圖中示出為“protection”），其中，該保護時段是為了確保源/柵極驅動器126在緩存器122已經存儲了幀F3的預定量的圖像資料之後開始輸出對應於幀F3的驅動信號，以防止產生撕裂/切屏問題（tearing effect issue）。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，所以即使增加了幀F4的前沿的長度，也會觸發超時機制。因此，源極/閘極驅動器126將相同的驅動信號發送到面板130，從而面板130示出重複的幀F4。
第9圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第9圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在本實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，且顯示驅動器集成電路（DDIC）120只在有效的TE時段內將TE信號發送給應用處理器（AP）120，其中，有效的TE時段是指從幀的有效區域（即被顯示的資料）的特定點到幀的前沿的結束點。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。
關於幀F3的圖像資料的產生，源產生器112使用更多的時間來產生完整幀F3，因此RTE信號產生器114以較大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在本實施例中，由於幀F3的延遲為時過晚，且顯示驅動器集成電路（DDIC）120沒有足夠的裕度來為輸出驅動信號以顯示圖像資料做準備（即，在顯示F3時所需的準備時間之後接收到幀F3），時序控制器124僅增加幀F2的前沿的一小段長度。另外，幀F2的前沿增加的長度取決於保護時段，其中，該保護時段是為了確保源/柵極驅動器126在緩存器122已經存儲了幀F3的預定量的圖像資料之後開始輸出對應於幀F3的驅動信號，以防止產生切屏問題。
在該實施例中，幀F2的前沿增加的長度用於防止切屏問題，因此，增加的前沿長度可以小於TE信號的延遲時間。具體地，如果顯示驅動器集成電路（DDIC）120應該在時間點t1發送TE信號，但是實際上顯示驅動器集成電路（DDIC）120在時間點t2發送TE信號，則幀F2的前沿增加的長度小於時間點t2和時間點t1之間的差。
另外，F3的有效TE時段的起始點可以具有偏移（圖中以“offset”示出偏移）以維持最小的TE間隔，以及，時序控制器124可以增加幀F3的前沿的長度以延遲下一幀F4的顯示時間，其中，可以通過添加無效資料或空資料來增加幀F3的前沿。幀F3的前沿增加的長度可以補償顯示驅動器集成電路（DDIC）120的減小的裕度。例如，幀F3的前沿增加的長度等於TE信號的延遲時間。具體地，幀F3的前沿增加的長度可以對應於時間點t2和時間點t1之間的差。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
關於幀F5的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F5，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F5的內容。在該實施例中，由於顯示驅動器集成電路（DDIC）120太晚接收到幀F5，且顯示驅動器集成電路（DDIC）120沒有足夠的裕度用於輸出圖像資料，因此幀F4的前沿的長度被增加且超時機制被觸發。
第10圖是根據本發明的另一實施例示出的應用處理器（AP）110和顯示驅動器集成電路（DDIC）120的信號的時序示意圖。如第10圖所示，源產生器112被配置為順序地生成多個幀的圖像資料。首先，在源產生器112生成幀F2的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在本實施例中，顯示驅動器集成電路（DDIC）120定義了有效的TE時段，以及，顯示驅動器集成電路（DDIC）120只在有效的TE時段內將TE信號發送給應用處理器（AP）120。例如，在第10圖的示例中，有效的TE時段是指從幀的有效區域（即被顯示的資料）的特定點到幀的前沿的某個點作為的結束點。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F2的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F2的內容。
關於幀F3的圖像資料的生成，源產生器112使用更多的時間來生成完整幀F3，因此RTE信號產生器114以更大的間隔發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始在有效TE時段內向應用處理器（AP）110發送TE信號。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F3的圖像資料寫入緩存器122中，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生對應的驅動信號至面板130，進而顯示幀F3的內容。在該實施例中，由於幀F3的延遲有點太晚，且顯示驅動器集成電路（DDIC）120沒有足夠的裕度來為輸出驅動信號以顯示圖像資料做準備（即，幀F3是在顯示F3所需的準備時間之後接收到的），時序控制器124僅增加幀F2的前沿的一小段長度。另外，幀F2的前沿增加的長度取決於保護時段，其中，該保護時段是為了確保源/柵極驅動器126在緩存器122已經存儲了幀F3的預定量的圖像資料之後開始輸出與幀F3相對應的驅動信號，以防止產生切屏問題。
在該實施例中，幀F2的前沿增加的長度用於防止切屏問題，因此，前沿增加的長度可以小於TE信號的延遲時間。具體地，如果顯示驅動器集成電路（DDIC）120應該在時間點t1發送TE信號，但是實際上顯示驅動器集成電路（DDIC）120在時間點t2發送TE信號，則幀F2的前沿增加的長度小於時間點t2和時間點t1之間的差。
在源產生器112生成幀F4的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F4的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122中讀取圖像資料，以供源極/閘極驅動器126產生相應的驅動信號給面板130，進而顯示幀F4的內容。
另外，F3和F4的有效TE時段的起始點可以具有偏移以維持最小的TE間隔，以及，時序控制器124可以增加幀F4的前沿的長度以延遲下一幀F5的顯示時間，其中，可以通過添加無效資料或空資料來增加幀F4的前沿。幀F4的前沿增加的長度可以補償由於幀F3的延遲而導致的顯示驅動器集成電路（DDIC）120的減小的裕度。例如，幀F4的前沿增加的長度等於TE信號的延遲時間。具體地，幀F4的前沿增加的長度可以對應於時間點t2和時間點t1之間的差。另外，由於前沿被增加，F3和F4的有效TE時段的起始點具有偏移。
在源產生器112生成幀F5的圖像資料之後，RTE信號產生器114發送RTE信號至顯示驅動器集成電路（DDIC）120。在顯示驅動器集成電路（DDIC）120接收到RTE信號之後，顯示驅動器集成電路（DDIC）120開始發送TE信號至應用處理器（AP）110。在從顯示驅動器集成電路（DDIC）120接收到TE信號之後，輸出電路116將幀F5的圖像資料寫入緩存器122，以及，時序控制器124開始從緩存器122讀取圖像資料，以供源極/閘極驅動器126向面板130產生相應的驅動信號，進而顯示幀F5的內容。
簡而言之，在本發明的電子裝置中，由於應用處理器（AP）是在源產生器生成完整幀之後發送RTE信號至顯示驅動器集成電路（DDIC），以及，顯示驅動器集成電路（DDIC）是在接收到RTE信號之後將TE信號生成到應用處理器（AP）110，因此，如果沒有超時問題，則顯示驅動器集成電路（DDIC）始終能夠在發送TE信至應用處理器（AP）之後接收到圖像資料。從而，顯示驅動器集成電路（DDIC）可以最大程度地減少重複幀的出現，進而提高視頻的平滑度和用戶滿意度。
儘管出於指導目的已經結合某些特定實施例描述了本發明，但是本發明不限於此。因此，在不脫離申請專利範圍所闡述的本發明的範圍的情況下，可以對所描述的實施例進行各種修改，改編以及各種特徵的組合。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:電子裝置 110:應用處理器（AP） 112:源產生器 114:RTE信號產生器 116:輸出電路 120:顯示驅動器集成電路（DDIC） 122:緩存器 124:時序控制器 126:源極/閘極驅動器 130:面板
第1圖是根據本發明一實施例示出的一種電子裝置的示意圖。 第2圖是根據本發明一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第3圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第4圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第5圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第6圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第7圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第8圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第9圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。 第10圖是根據本發明另一實施例的應用處理器（AP）和顯示驅動器集成電路（DDIC）的信號的時序示意圖。
100:電子裝置
110:應用處理器(AP)
112:源產生器
114:RTE信號產生器
116:輸出電路
120:顯示驅動器集成電路(DDIC)
122:緩存器
124:時序控制器
126:源極/閘極驅動器
130:面板

Claims (15)

  1. 一種處理器，包括： 源產生器，被配置為生成幀的圖像資料； 請求同步信號產生器，被配置為僅在該源產生器完全生成該幀的圖像資料之後才產生請求同步信號至集成電路，其中，該請求同步信號用於觸發該集成電路向該處理器發送同步信號；以及， 輸出電路，被配置為僅在接收到該集成電路響應於該請求同步信號產生的同步信號之後才將該幀的圖像資料發送給該集成電路。
  2. 如請求項1之處理器，其中，如果該輸出電路接收到不是響應於該請求同步信號產生的同步信號，則該輸出電路不將該幀的圖像資料發送至該集成電路。
  3. 如請求項2之處理器，其中，如果該輸出電路接收到同步信號，但該源產生器沒有完全生成該幀的圖像資料，則該輸出電路確定出接收到的該同步信號不是響應於該請求同步信號產生的。
  4. 一種顯示驅動器集成電路之控制方法，包括： 從處理器接收第一請求同步信號； 響應於該第一請求同步信號，發送第一同步信號至該處理器； 從該處理器接收第一幀的圖像資料，其中，該第一幀的圖像資料的發送是基於該第一同步信號觸發的；以及， 根據接收到的該第一幀的圖像資料產生第一驅動信號，以驅動面板。
  5. 如請求項4之控制方法，其中，該控制方法還包括： 從該處理器接收第二請求同步信號； 響應於該第二請求同步信號發送第二同步信號至該處理器； 從該處理器接收第二幀的圖像資料，其中，該第二幀的圖像資料的發送是基於該第二同步信號觸發的；以及， 根據接收到的該第二幀的圖像資料產生第二驅動信號，以驅動該面板。
  6. 如請求項5之控制方法，其中，該控制方法還包括： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第一幀的圖像資料的前沿的長度。
  7. 如請求項5之控制方法，其中，該控制方法還包括： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第二幀的圖像資料的前沿的長度。
  8. 如請求項5之控制方法，其中，該控制方法還包括： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，不增加第一幀和第二幀中任一個的圖像資料的前沿的長度。
  9. 如請求項5之控制方法，其中，該控制方法還包括： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否觸發了超時機制；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲觸發了該超時機制，則增加該第一幀的圖像資料的前沿的長度，然後根據接收到的該第一幀的圖像資料再次產生該第一驅動信號，以驅動該面板。
  10. 一種顯示驅動器集成電路，被配置為執行以下操作： 從處理器接收第一請求同步信號； 響應於該第一請求同步信號，發送第一同步信號至該處理器； 從該處理器接收第一幀的圖像資料，其中，該第一幀的圖像資料的發送是基於該第一同步信號觸發的；以及， 根據接收到的該第一幀的圖像資料產生第一驅動信號，以驅動面板。
  11. 如請求項10之顯示驅動器集成電路，其中，該顯示驅動器集成電路還被配置為執行以下操作： 從該處理器接收第二請求同步信號； 響應於該第二請求同步信號，發送第二同步信號至該處理器； 從該處理器接收第二幀的圖像資料，其中，該第二幀的圖像資料的發送是基於該第二同步信號觸發的；以及， 根據接收到的該第二幀的圖像資料產生第二驅動信號，以驅動該面板。
  12. 如請求項11之顯示驅動器集成電路，其中，該顯示驅動器集成電路還被配置為執行以下操作： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第一幀的圖像資料的前沿的長度。
  13. 如請求項11之顯示驅動器集成電路，其中，該顯示驅動器集成電路還被配置為執行以下操作： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，增加該第二幀的圖像資料的前沿的長度。
  14. 如請求項11之顯示驅動器集成電路，其中，該顯示驅動器集成電路還被配置為執行以下操作： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否滿足預設條件；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲滿足該預設條件，不增加第一幀和第二幀中任一個的圖像資料的前沿的長度。
  15. 如請求項11之顯示驅動器集成電路，其中，該顯示驅動器集成電路還被配置為執行以下操作： 確定接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲是否觸發了超時機制；以及， 如果接收該第二請求同步信號的時間延遲或發送該第二同步信號的時間延遲觸發了該超時機制，則增加該第一幀的圖像資料的前沿的長度，然後根據接收到的該第一幀的圖像資料再次產生該第一驅動信號，以驅動該面板。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220021962A (ko) * 2020-08-13 2022-02-23 삼성전자주식회사 가변 프레임 동작을 수행하도록 구성된 디스플레이 구동 집적 회로 및 그것의 동작 방법
US11749173B2 (en) * 2021-07-15 2023-09-05 Samsung Electronics Co., Ltd. Electronic device configured to quickly update screen upon receiving input from peripheral device
CN113805832B (zh) * 2021-09-15 2024-08-06 Oppo广东移动通信有限公司 图像数据传输方法、装置、终端及介质
US20240290295A1 (en) * 2023-02-28 2024-08-29 Qualcomm Incorporated Adaptive synchronization for fluid display refresh rate changes

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817095B1 (ko) * 2007-01-17 2008-03-27 삼성전자주식회사 비동기 인터페이스 방식에서 계조 보정 처리를 수행할 수있는 디스플레이 드라이버 및 디스플레이 드라이빙 방법
JP5122396B2 (ja) * 2008-08-01 2013-01-16 ルネサスエレクトロニクス株式会社 ドライバ及び表示装置
US9489166B2 (en) * 2011-08-19 2016-11-08 Novatek Microelectronics Corp. Data transmission method and display driving system
DE102012107954A1 (de) * 2011-09-02 2013-03-07 Samsung Electronics Co. Ltd. Anzeigetreiber, Betriebsverfahren davon, Host zum Steuern des Anzeigetreibers und System mit dem Anzeigetreiber und dem Host
KR101861723B1 (ko) * 2011-12-20 2018-05-30 삼성전자주식회사 티어링과 플리커를 방지하기 위한 동기 신호를 조절하는 장치들과 그 방법
JP2014052550A (ja) * 2012-09-07 2014-03-20 Sharp Corp 画像データ出力制御装置、表示装置、プログラムおよびその記録媒体
JP2014052548A (ja) * 2012-09-07 2014-03-20 Sharp Corp メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体
TWI488083B (zh) * 2013-01-11 2015-06-11 Au Optronics Corp 利用觸控感測晶片控制顯示驅動晶片之方法及其系統
US20160133231A1 (en) * 2014-11-10 2016-05-12 Novatek Microelectronics Corp. Display driver integrated circuit with display data generation function and apparatus therewith
WO2017069023A1 (ja) * 2015-10-19 2017-04-27 シャープ株式会社 表示装置が接続されるデータ処理装置および表示装置の制御方法
US10943542B2 (en) * 2018-09-10 2021-03-09 Synaptics Incorporated Semiconductor device and method for driving a display panel

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