CN113345387B - 处理器、显示驱动器集成电路及其控制方法 - Google Patents

处理器、显示驱动器集成电路及其控制方法 Download PDF

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Abstract

本发明提供了一种处理器，包括源产生器，请求同步信号产生器和输出电路。源产生器被配置为生成帧的图像数据。请求同步信号产生器被配置为仅在源产生器完全生成帧的图像数据之后才向集成电路生成请求同步信号，其中，请求同步信号用于触发集成电路发送同步信号给处理器。输出电路被配置为仅在接收到集成电路响应于请求同步信号而生成的同步信号之后，才将帧的图像数据发送到集成电路。相应地，本发明还提供了一种显示驱动器集成电路及其控制方法。

Description

处理器、显示驱动器集成电路及其控制方法
技术领域
本公开实施例通常涉及视频播放技术，以及更具体地，涉及一种处理器、显示驱动器集成电路及其控制方法。
背景技术
在移动工业处理器接口(Mobile Industry Processor Interface，MIPI)规范的指令模式(command mode)下，显示驱动器集成电路(display driver integratedcircuit，DDIC)周期性地生成同步信号(例如，在MIPI规范中定义的TE信号)至应用处理器(aplication Processor，AP)，而且，应用处理器(AP)在接收到同步信号后，将帧的图像数据写入至位于显示驱动器集成电路(DDIC)内的缓存器(buffer)中，然后，显示驱动器集成电路(DDIC)从缓存器中读取图像数据，以生成对应的驱动信号至显示面板，以供显示面板显示帧的内容。然而，由于图像数据的生成速度取决于应用处理器(AP)的源产生器(例如，图形处理单元(Graphics Processing Unit，GPU))的负载(loading)，且图形处理单元(GPU)可能使用一个以上的同步信号周期来输出完整帧(complete frame)，因此，显示驱动器集成电路(DDIC)在发送同步信号后可能没有接收到来自GPU的图像数据。如果显示驱动器集成电路(DDIC)在发送同步信号后没有接收到来自应用处理器(AP)的图像数据，则显示驱动器集成电路(DDIC)需要发送相同的驱动信号至显示面板，以使显示面板显示重复的帧。显示重复帧会影响视频的流畅度并降低用户满意度。
发明内容
因此，本发明的目的是提供一种处理器、显示驱动器集成电路(DDIC)的控制方法以及显示驱动器集成电路(DDIC)，其能够调节同步信号的时序，以减小或最小化重复帧的发生。
根据本发明一实施例，提供了一种处理器(例如，应用处理器110)，其包括源产生器，请求同步信号产生器和输出电路。源产生器(例如，GPU)被配置为生成帧的图像数据。请求同步信号产生器被配置为仅在源产生器完全生成帧的图像数据之后才向集成电路(例如，显示驱动器集成电路120)生成请求同步信号，其中，请求同步信号用于触发集成电路发送同步信号给处理器。输出电路被配置为仅在接收到集成电路响应于请求同步信号生成的同步信号之后才将帧的图像数据发送到集成电路。
在一些实施例中，如果该输出电路接收到不是响应于该请求同步信号产生的同步信号，则该输出电路不将该帧的图像数据发送至该集成电路。
在一些实施例中，如果该输出电路接收到同步信号，但该源产生器没有完全生成该帧的图像数据，则该输出电路确定出接收到的该同步信号不是响应于该请求同步信号产生的。
根据本发明的另一实施例，提供了一种显示驱动器集成电路的控制方法，其包括以下步骤：从处理器接收第一请求同步信号；响应于该第一请求同步信号，向该处理器发送第一同步信号；从处理器接收第一帧的图像数据，其中，该第一帧的图像数据的发送是基于第一同步信号触发的；以及，根据接收到的第一帧的图像数据，产生用以驱动面板的第一驱动信号。
在一些实施例中，该控制方法还包括：从该处理器接收第二请求同步信号；响应于该第二请求同步信号发送第二同步信号至该处理器；从该处理器接收第二帧的图像数据，其中，该第二帧的图像数据的发送是基于该第二同步信号触发的；以及，根据接收到的该第二帧的图像数据产生第二驱动信号，以驱动该面板。
在一些实施例中，该控制方法还包括：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，增加该第一帧的图像数据的前沿的长度。例如，该预设条件指根据RTE与有效TE时段的相对关系，例如RTE在有效TE时段之前发生，或在有效TE时段之内发生，或超时。再例如，如果RTE在有效TE时段之内发生或者超时则可以认为是满足预设条件，换句话说，如果RTE信号在有效TE时段的起始点还未被接收到或者在有效TE时段的起始点还未发送TE信号，则增加第一帧的前沿长度。
在一些实施例中，该控制方法还包括：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，增加该第二帧的图像数据的前沿的长度。例如，该预设条件指根据RTE与有效TE时段的相对关系，例如RTE在有效TE时段之前发生，或在有效TE时段之内发生，或超时。再例如，如果RTE在有效TE时段之内发生则可以认为是满足预设条件。
在一些实施例中，该控制方法还包括：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，不增加第一帧和第二帧中任一个的图像数据的前沿的长度。在一些示例中，可以基于时间裕度是否足够来确定是否延长第一帧或第二帧的前沿长度，如果时间裕度足够，则不增加第一帧和第二帧中任一个的图像数据的前沿的长度。
在一些实施例中，该控制方法还包括：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否触发了超时机制；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟触发了该超时机制，则增加该第一帧的图像数据的前沿的长度，以及，根据接收到的该第一帧的图像数据再次产生该第一驱动信号，以驱动该面板。
根据本发明的另一个实施例，提供了一种显示驱动器集成电路，其被配置为执行以下步骤：从处理器接收第一请求同步信号；响应于该第一请求同步信号，向该处理器发送第一同步信号；从处理器接收第一帧的图像数据，其中，该第一帧的图像数据的发送是基于第一同步信号触发的；以及，根据接收到的第一帧的图像数据，产生用以驱动面板的第一驱动信号。
在一些实施例中，该显示驱动器集成电路还被配置为执行以下操作：从该处理器接收第二请求同步信号；响应于该第二请求同步信号，发送第二同步信号至该处理器；从该处理器接收第二帧的图像数据，其中，该第二帧的图像数据的发送是基于该第二同步信号触发的；以及，根据接收到的该第二帧的图像数据产生第二驱动信号，以驱动该面板。
在一些实施例中，该显示驱动器集成电路还被配置为执行以下操作：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，增加该第一帧的图像数据的前沿的长度。
在一些实施例中，该显示驱动器集成电路还被配置为执行以下操作：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，增加该第二帧的图像数据的前沿的长度。
在一些实施例中，该显示驱动器集成电路还被配置为执行以下操作：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，不增加第一帧和第二帧中任一个的图像数据的前沿的长度。
在一些实施例中，该显示驱动器集成电路还被配置为执行以下操作：确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否触发了超时机制；以及，如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟触发了该超时机制，则增加该第一帧的图像数据的前沿的长度，然后根据接收到的该第一帧的图像数据再次产生该第一驱动信号，以驱动该面板。
本领域技术人员在阅读附图所示优选实施例的下述详细描述之后，可以毫无疑义地理解本发明的这些目的及其它目的。详细的描述将参考附图在下面的实施例中给出。
附图说明
通过阅读后续的详细描述以及参考附图所给的示例，可以更全面地理解本发明，其中：
图1是根据本发明一实施例示出的一种电子装置的示意图。
图2是根据本发明一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图3是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图4是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图5是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图6是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图7是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图8是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图9是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
图10是根据本发明另一实施例的应用处理器(AP)和显示驱动器集成电路(DDIC)的信号的时序示意图。
在下面的详细描述中，为了说明的目的，阐述了许多具体细节，以便本领域技术人员能够更透彻地理解本发明实施例。然而，显而易见的是，可以在没有这些具体细节的情况下实施一个或多个实施例，不同的实施例可根据需求相结合，而并不应当仅限于附图所列举的实施例。
具体实施方式
以下描述为本发明实施的较佳实施例，其仅用来例举阐释本发明的技术特征，而并非用来限制本发明的范畴。在通篇说明书及权利要求书当中使用了某些词汇来指称特定的元件，所属领域技术人员应当理解，制造商可能会使用不同的名称来称呼同样的元件。因此，本说明书及权利要求书并不以名称的差异作为区别元件的方式，而是以元件在功能上的差异作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。
其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。
本发明提供了一种用于显示设备的动态帧率机制，能够同时适用于慢帧率和快帧率。图1是根据本发明一实施例示出的电子装置100的示意图，应当理解，本领域普通技术人员在阅读附图所示的装置实施例后可以容易地获知相对应的方法实施例，为简洁起见，本发明不再一一赘述显示驱动器集成电路(DDIC)120的控制方法的相关方法实施例的描述。如图1所示，电子装置100包括应用处理器(aplication processor，AP)110，显示驱动器集成电路(display driver integrated circuit，DDIC)120和面板(panel)130。应用处理器(AP)110包括源产生器(source generator)112，请求同步信号产生器(requestsynchronization signal generator，在该实施例中，请求同步信号产生器是请求切屏(request Tearing Effect，RTE)信号产生器114和输出电路(output circuit)116，其中，源产生器112可以由一个或多个硬件或软件模块实现，以创建(create)或生成/产生(generate)帧的图像数据，RTE信号产生器114被配置为在源产生器112产生出完整帧(complete frame)之后发送RTE信号(即，请求同步信号)至显示驱动器集成电路(DDIC)120，以及，输出电路118被配置为在接收到来自显示驱动器集成电路(DDIC)120的TE信号(即，同步信号)之后输出图像数据至显示驱动器集成电路(DDIC)120。显示驱动器集成电路(DDIC)120包括缓存器(buffer)122，时序控制器(timing controller)124和源极/栅极驱动器(source/gate driver)126，其中，缓存器122被配置为临时存储来自应用处理器(AP)110的图像数据，时序控制器124接收来自应用处理器(AP)110的图像数据和控制信号，以控制源极/栅极驱动器126给面板130施加相应的驱动电压。
应用处理器(AP)110和显示驱动器集成电路(DDIC)120操作在MIPI规范的指令模式下，即，应用处理器(AP)110仅在接收到来自显示驱动器集成电路(DDIC)120的TE信号(即，同步信号)之后才将图像数据写入至显示驱动器集成电路(DDIC)120的缓存器112中。如先前技术所描述的，传统的显示驱动器集成电路(DDIC)周期性地生成TE信号至应用处理器(AP)110，如果源产生器112(例如，GPU)在接收到TE信号之前没有生成出完整帧(或者说，没有完全生成一帧的图像数据)，则显示驱动器集成电路(DDIC)在发送TE信号之后将不能够接收到该帧的图像数据，从而导致面板显示重复的帧。为了解决该问题，应用处理器(AP)110被配置为在源产生器产生出完整帧之后发送RTE信号至显示驱动器集成电路(DDIC)120，以及，显示驱动器集成电路(DDIC)120在接收到RTE信号(即，显示驱动器集成电路(DDIC)不是周期性地产生TE信号)之后产生TE信号至应用处理器(AP)110。然后，应用处理器(AP)110在接收到来自显示驱动器集成电路(DDIC)120的TE信号之后，将帧的图像数据写入至缓存器122，然后，时序控制器124从缓存器122读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号给面板130，从而使得面板130显示帧的内容。
在图1所示的实施例中，由于显示驱动器集成电路(DDIC)120是在源产生器112生成完整帧之后才产生或发送TE信号，因此，显示驱动器集成电路(DDIC)120在将TE信号发送到应用处理器(AP)110之后总是能够接收到帧的图像数据。在本发明的另一实施例中，在显示驱动器集成电路(DDIC)120中设置了超时机制(timeout mechanism)，即，如果显示驱动器集成电路(DDIC)在很长时间(例如，预先设置或规范的一段时间，在后续实施例中可以具体为超过有效TE时段(valid_TE_period)的情形，亦即超过针对相应帧默认的可以响应TE信号的时间)之后没有接收到RTE信号，则显示驱动器集成电路(DDIC)120仍然将TE信号发送到应用处理器(AP)110，以及，显示驱动器集成电路(DDIC)120将相同的驱动信号发送给面板130，使面板130显示重复的帧。鉴于以上，显示驱动器集成电路(DDIC)120能够减小或最小化重复帧的出现(occurrence)。
图2是根据本发明一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图2所示，源产生器112被配置为顺序地(sequentially)产生多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后(例如，图2示出了在相应帧F1对应的有效TE时段之前接收到RTE信号，或者说，在相应帧F1的有效TE时段的起始点之前就已经接收到针对帧F2的RTE信号，所以无需增大相应帧F1的前沿)，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在该实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段(valid TEperiod，即有效TE(同步)时段)，以及，显示驱动器集成电路(DDIC)120仅在有效的TE时段内发送响应于RTE信号产生的TE信号至应用处理器(AP)110。例如，若在valid TE period之前已经接收到来自AP 110的RTE信号(或者说，用于下一帧的RTE信号在当前帧的有效TE时段的起始点之前就已经接收到)，则DDIC 120直到当前帧的valid TE period出现才发送TE信号至AP 110，且无需增大当前帧的前沿；再例如，若在valid TE period的期间接收到来自AP 110的RTE信号(例如，RTE信号的接收时机位于有效TE时段的起始点之后)，则该validTE period对应的帧的前沿被延长，且DDIC 120在接收到RTE信号时可立刻发送TE信号作为响应，在一些实施例中，可以进一步基于时间裕度来确定是否延长相应帧的前沿，例如，若时间裕度不够则延长相应帧的前沿，若时间裕度足够，则可以不延长相应帧的前沿；再例如，若在valid TE period之后才接收到来自AP 110的RTE信号(例如，RTE信号的接收时机位于有效TE时段的起始点之后且不是位于该有效TE时段的范围内)，则该valid TE period对应的帧的前沿被延长，且超时机制被触发，从而会显示重复帧，且DDIC 120在接收到RTE信号后于重复帧对应的有效TE时段发送TE信号作为响应。在图2所示的实施例中，该有效的TE时段是从帧的前沿(front porch)为起始点的一段时间，图2中的虚线框示出了valid TEperiod的一种示例，但该示例不应当作为本发明实施例的一种限制，例如，valid TEperiod可以是具有默认的固定长度或动态长度的一段时间，为了便于理解，图中示出了预设的固定长度，但在一些实施例中，可以在发送TE信号后提前结束相应帧的valid TEperiod，即valid TE period的长度变短，而在预设的最大时长前还没有接收到RTE信号的情形中则根据预设的最大时长设置valid TE period的结束点，如虚线框所示。在一些实施例中，每个valid TE period对应相应的帧，每个valid TE period的起始点和结束点均位于相应帧的有效范围内(例如，位于相应帧的BP、图像数据内容的显示和/或FP所对应的期间内)。在从显示驱动器集成电路(DDIC)120接收到响应于RTE信号产生的TE信号之后，输出电路116将帧F2的图像数据写入至缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。另外，图2标出了显示驱动器集成电路(DDIC)120的四个信号/状态，其中，“Vsync”是用于指示各帧的起始点(beginning)的同步信号(synchronization signal)，“有效的TE时段”是指允许TE信号发送至应用处理器(AP)110的时段，“显示状态”是指各帧(“FP”是前沿(front porch)，“BP”是后沿(back porch)，应当说明的是，为便于理解，图中将增加的FP长度示出为“added FP”，但实际上，“FP”以及与“FP”一起的“added FP”应当作为一个整体视为相应帧的整个前沿，图中仅为便于理解的一种示例)的图像数据的传输，“源输出”是对应于各帧的驱动信号的时序。
关于帧F3的图像数据的生成，源产生器112使用更多的时间(more time)来生成完整帧(complete frame)F3，因此，RTE信号产生器114以更大的间隔(larger interval)发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容(例如，图中标注为“Display”)。在本实施例中，由于显示驱动器集成电路(DDIC)120较晚(late，或者说，在帧F2相对应的有效TE时段中)接收到帧F3，所以，时序控制器124增大/增加(increase)帧F2的前沿的长度(例如，图中标注为“FP”和“added FP”)，以延迟下一帧F3的显示时间，其中，通过添加无效数据(invalid data)或空数据(null data)能够增加帧F2的前沿。也就是说，帧F2的前沿被延长图2中所示的“added FP”，图中将增加的FP长度示出为“added FP”。
在该实施例中，增加的帧F2的前沿的长度等于帧F3的延迟时间。具体地，如果显示驱动器集成电路(DDIC)120应该在时间点t1开始接收帧F3，但是显示驱动器集成电路(DDIC)120实际上在时间点t2才开始接收帧F3，则增加的帧F2的前沿的长度对应于时间点t2和时间点t1之间的差。另外，由于有效的TE时段是从帧的前沿开始的，所以时序控制器124能够容易地增加帧F2的前沿的长度，直到接收到帧F3的图像数据为止。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后(例如，图2中示出了在帧F3对应的有效TE时段之前接收到RTE信号)，显示驱动器集成电路(DDIC)120开始向应用处理器(AP)110发送TE信号(例如，在帧F3的有效TE时段的起始点发送TE信号，在一实施例中，发送TE信号后使帧F3的有效TE时段结束)。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容(相应帧的内容的显示图中以“Display”示出)。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后(例如，图2中示出了在帧F4对应的有效TE时段之后接收到RTE信号，即针对帧F5的RTE信号的发送超出了帧F5的前一帧F4对应的有效TE时段)，所以会触发预设的超时机制进而重复显示帧F4，显示驱动器集成电路(DDIC)120开始在重复显示的帧F4的有效的TE时段(图2中未示出)内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚(too late，或者说，在帧F5的前一帧帧F4对应的有效TE时段之后)接收到帧F5(例如，图中以“timeout”示出了“超时”)，所以，即使增加了帧F4的前沿的长度，也会触发超时机制。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130显示重复的帧F4。
应当注意的是，当超时机制被触发时，显示驱动器集成电路(DDIC)120可以不产生TE信号至应用处理器(AP)110，或者，即使没有接收到RTE信号，显示驱动器集成电路(DDIC)120也可以产生TE信号至应用处理器(AP)110。此时，由于此TE信号(如果有的话)不是响应于RTE信号生成的，因此，输出电路116不将帧的图像数据发送到显示驱动器集成电路(DDIC)120。换句话说，如果输出电路116接收到TE信号，但是源产生器112没有完全生成帧的图像数据，则输出电路116能够确定出该接收到的TE信号不是响应于RTE信号生成的。
在图2所示的实施例中，通过设计RTE信号来控制TE信号的传输/发送(transmission)，能够避免因源产生器112较晚生成帧F3而显示重复的帧F2的需求。因此，面板130显示的图像能够变得更平滑。
图3是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。应当说明的是，图3至图10的类似部分可参考图2所示实施例的相关描述。如图3所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后(例如，图3示出了在相应帧(即帧F2的前一帧F1)对应的有效TE时段之前接收到RTE信号)，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110(例如，在帧F1的有效TE时段的起始点发送TE信号)。在该实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，以及，显示驱动器集成电路(DDIC)120仅在有效的TE时段内发送响应于RTE信号产生的TE信号至应用处理器(AP)120，其中，有效的TE时段是从帧的前沿为起始点的一段时间。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。另外，图3标出了显示驱动器集成电路(DDIC)120的四个信号/状态，其中，“Vsync”是指示各帧的起始点(beginning)的同步信号，“有效的TE时段”是指允许TE信号发送至应用处理器(AP)110的时段，“显示状态”是指各帧(“FP”是前沿，“BP”是后沿)的图像数据的传输，“源输出”是对应于各帧的驱动信号的时序。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此，RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在本实施例中，由于显示驱动器集成电路(DDIC)120较晚(late)接收到帧F3(例如，图3标出了RTE信号的接收位于相应帧的有效TE时段中)，所以，时序控制器124增大帧F2的前沿的长度，以延迟下一帧F3的显示时间，其中，帧F2的前沿能够通过添加无效数据(invalid data)或空数据(null data)而增加。
在该实施例中，基于延迟线单位(delay line unit)或特定断点(specific breakpoints)的倍数来限制帧F2的前沿增加的长度(increased length)，即，增加的前沿长度可以大于帧F3的延迟时间。具体地，如果显示驱动器集成电路(DDIC)120应该在时间点t1开始接收帧F3，但是显示驱动器集成电路(DDIC)120实际上是在时间点t2开始接收帧F3，则帧F2的前沿增加的长度大于时间点t2和时间点t1之间的差。因此，在本发明实施例中，当前帧(例如，帧F2)的前沿被增加的时长可以等于或大于接收到针对下一帧(例如，帧F3)的RTE信号的时间延迟(例如，时间点t2与t1之间的时间差)或者发送针对下一帧(例如，帧F3)的TE信号的时间延迟。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后(例如，图3示出了在相应帧F3的有效TE时段之前接收到RTE信号)，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以较大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在重复显示的帧F4的有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，所以即使增加了帧F4的前沿的长度，超时机制也被触发。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130示出重复的帧F4。
图4是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图4所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在该实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，以及，显示驱动器集成电路(DDIC)120可以仅在有效的TE时段内发送TE信号至应用处理器(AP)120，其中，有效的TE时段是指从帧的有效区域(即，被显示的数据)的特定点到前沿的结束点(end)。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。另外，图4标出了显示驱动器集成电路(DDIC)120的四个信号/状态，其中，“Vsync”是指示各帧的起始点的同步信号，“有效的TE时段”是指允许TE信号发送至应用处理器(AP)110的时段，“显示状态”是指各帧(“FP”是前沿，“BP”是后沿)的图像数据的传输，“源输出”是对应于各帧的驱动信号的时序。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在本实施例中，由于显示驱动器集成电路(DDIC)120较晚接收到帧F3，因此，时序控制器124增加帧F2的前沿的长度，以延迟下一帧F3的显示时间，其中，帧F2的前沿可以是通过添加无效数据或空数据而增加的。
在该实施例中，帧F2的前沿增加的长度等于TE信号的延迟时间。具体地，如果显示驱动器集成电路(DDIC)120应该在时间点t1发送TE信号，但是实际上显示驱动器集成电路(DDIC)120在时间点t2发送TE信号，则帧F2的前沿的增加长度可以对应于时间点t2和时间点t1之间的差。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，所以即使增加了帧F4的前沿的长度，超时机制也被触发。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130示出重复的帧F4。
在图4所示的实施例中，通过设计RTE信号来控制TE信号的传输，能够避免因源产生器112较晚生成帧F3而显示重复的帧F2的需要。
图5是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图5所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在该实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，以及，显示驱动器集成电路(DDIC)120可以仅在有效的TE时段内发送TE信号至应用处理器(AP)110。例如，在图4的示例中，有效的TE时段是指从帧的有效区域(即，被显示的数据)的特定点到该帧的前沿所对应的时间(即在图4的示例中，有效TE时段的结束点位于前沿中)。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在该实施例中，由于帧F3的延迟还不算太晚，且显示驱动器集成电路(DDIC)120具有足够的裕度(margin)来为输出驱动信号以显示图像数据做准备(即，帧F3是在显示F3所需的准备时间之前接收到的)，因此，时序控制器124不增加帧F2的前沿的长度。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效的TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，且显示驱动器集成电路(DDIC)120没有足够的裕度用于输出图像数据，因此帧F4的前沿的长度被增加并且超时机制被触发。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130示出重复的帧F4。
图6是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图6所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在本实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，且显示驱动器集成电路(DDIC)120只在有效的TE时段内将TE信号发送给应用处理器(AP)120。例如，在图6的示例中，有效的TE时段是指从帧的有效区域(即被显示的数据)的特定点到该帧的前沿的结束点。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在该实施例中，由于帧F3的延迟还不算太晚，且显示驱动器集成电路(DDIC)120具有足够的裕度来为输出驱动信号以显示图像数据做准备(即，帧F3是在显示F3时所需的准备时间之前接收到的)，因此，时序控制器124不增加帧F2的前沿的长度。
另外，F3的有效TE时段的起始点可以具有偏移(offset)以维持最小的TE间隔(minima TE interval)，以及，时序控制器124能够增加帧F3的前沿的长度，以延迟下一帧F4的显示时间，其中，可以通过添加无效数据或空数据来增加帧F3的前沿。帧F3的前沿增加的长度能够补偿显示驱动器集成电路(DDIC)120的减小的(不足的)裕度(decreasedmargin)。
在该实施例中，帧F3的前沿增加的长度等于TE信号的延迟时间。具体地，如果显示驱动器集成电路(DDIC)120应该在时间点t1发送TE信号，但实际上显示驱动器集成电路(DDIC)120在时间点t2发送TE信号，则帧F3的前沿增加的长度可以对应于时间点t2和时间点t1之间的差。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，且显示驱动器集成电路(DDIC)120没有足够的裕度用于输出图像数据，因此帧F4的前沿的长度被增加且超时机制被触发。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130示出重复的帧F4。
图7是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图7所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在本实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，且显示驱动器集成电路(DDIC)120只在有效的TE时段内将TE信号发送给应用处理器(AP)110，其中，有效的TE时段是指从帧的有效区域(即被显示的数据)的特定点到该帧的前沿的结束点。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在该实施例中，由于帧F3的延迟还不算太晚，且显示驱动器集成电路(DDIC)120具有足够的裕度为输出驱动信号以显示图像数据做准备(即，在显示F3所需的准备时间之前接收到帧F3)，时序控制器124仅增加帧F2的前沿的一小段长度(smalllength)，以等待来自RTE信号产生器114的RTE信号。该有效的TE时段可以延伸到被增加后的前沿。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，所以即使帧F4的前沿的长度被增大，超时机制也被触发。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130示出重复的帧F4。
图8是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图8所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在该实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，且显示驱动器集成电路(DDIC)120可以仅在有效的TE时段内发送TE信号至应用处理器(AP)110。例如，有效的TE时段是指从帧的有效区域(即，被显示的数据)的特定点到帧的前沿中的某个点作为的结束点。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在本实施例中，由于帧F3的延迟有点过晚，且显示驱动器集成电路(DDIC)120没有足够的裕度来为输出驱动信号以显示图像数据做准备(即，在显示F3所需要的准备时间之后接收到帧F3)，时序控制器124仅增加帧F2的前沿的一小段长度。另外，帧F2的前沿增加的长度取决于保护时段(图中示出为“protection”)，其中，该保护时段是为了确保源/栅极驱动器126在缓存器122已经存储了帧F3的预定量的图像数据之后开始输出对应于帧F3的驱动信号，以防止产生撕裂/切屏问题(tearing effect issue)。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，所以即使增加了帧F4的前沿的长度，也会触发超时机制。因此，源极/栅极驱动器126将相同的驱动信号发送到面板130，从而面板130示出重复的帧F4。
图9是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图9所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在本实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，且显示驱动器集成电路(DDIC)120只在有效的TE时段内将TE信号发送给应用处理器(AP)120，其中，有效的TE时段是指从帧的有效区域(即被显示的数据)的特定点到帧的前沿的结束点。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。
关于帧F3的图像数据的产生，源产生器112使用更多的时间来产生完整帧F3，因此RTE信号产生器114以较大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在本实施例中，由于帧F3的延迟为时过晚，且显示驱动器集成电路(DDIC)120没有足够的裕度来为输出驱动信号以显示图像数据做准备(即，在显示F3时所需的准备时间之后接收到帧F3)，时序控制器124仅增加帧F2的前沿的一小段长度。另外，帧F2的前沿增加的长度取决于保护时段，其中，该保护时段是为了确保源/栅极驱动器126在缓存器122已经存储了帧F3的预定量的图像数据之后开始输出对应于帧F3的驱动信号，以防止产生切屏问题。
在该实施例中，帧F2的前沿增加的长度用于防止切屏问题，因此，增加的前沿长度可以小于TE信号的延迟时间。具体地，如果显示驱动器集成电路(DDIC)120应该在时间点t1发送TE信号，但是实际上显示驱动器集成电路(DDIC)120在时间点t2发送TE信号，则帧F2的前沿增加的长度小于时间点t2和时间点t1之间的差。
另外，F3的有效TE时段的起始点可以具有偏移(图中以“offset”示出偏移)以维持最小的TE间隔，以及，时序控制器124可以增加帧F3的前沿的长度以延迟下一帧F4的显示时间，其中，可以通过添加无效数据或空数据来增加帧F3的前沿。帧F3的前沿增加的长度可以补偿显示驱动器集成电路(DDIC)120的减小的裕度。例如，帧F3的前沿增加的长度等于TE信号的延迟时间。具体地，帧F3的前沿增加的长度可以对应于时间点t2和时间点t1之间的差。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
关于帧F5的图像数据的生成，源产生器112使用更多的时间来生成完整帧F5，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F5的内容。在该实施例中，由于显示驱动器集成电路(DDIC)120太晚接收到帧F5，且显示驱动器集成电路(DDIC)120没有足够的裕度用于输出图像数据，因此帧F4的前沿的长度被增加且超时机制被触发。
图10是根据本发明的另一实施例示出的应用处理器(AP)110和显示驱动器集成电路(DDIC)120的信号的时序示意图。如图10所示，源产生器112被配置为顺序地生成多个帧的图像数据。首先，在源产生器112生成帧F2的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在本实施例中，显示驱动器集成电路(DDIC)120定义了有效的TE时段，以及，显示驱动器集成电路(DDIC)120只在有效的TE时段内将TE信号发送给应用处理器(AP)120。例如，在图10的示例中，有效的TE时段是指从帧的有效区域(即被显示的数据)的特定点到帧的前沿的某个点作为的结束点。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F2的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F2的内容。
关于帧F3的图像数据的生成，源产生器112使用更多的时间来生成完整帧F3，因此RTE信号产生器114以更大的间隔发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始在有效TE时段内向应用处理器(AP)110发送TE信号。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F3的图像数据写入缓存器122中，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生对应的驱动信号至面板130，进而显示帧F3的内容。在该实施例中，由于帧F3的延迟有点太晚，且显示驱动器集成电路(DDIC)120没有足够的裕度来为输出驱动信号以显示图像数据做准备(即，帧F3是在显示F3所需的准备时间之后接收到的)，时序控制器124仅增加帧F2的前沿的一小段长度。另外，帧F2的前沿增加的长度取决于保护时段，其中，该保护时段是为了确保源/栅极驱动器126在缓存器122已经存储了帧F3的预定量的图像数据之后开始输出与帧F3相对应的驱动信号，以防止产生切屏问题。
在该实施例中，帧F2的前沿增加的长度用于防止切屏问题，因此，前沿增加的长度可以小于TE信号的延迟时间。具体地，如果显示驱动器集成电路(DDIC)120应该在时间点t1发送TE信号，但是实际上显示驱动器集成电路(DDIC)120在时间点t2发送TE信号，则帧F2的前沿增加的长度小于时间点t2和时间点t1之间的差。
在源产生器112生成帧F4的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F4的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122中读取图像数据，以供源极/栅极驱动器126产生相应的驱动信号给面板130，进而显示帧F4的内容。
另外，F3和F4的有效TE时段的起始点可以具有偏移以维持最小的TE间隔，以及，时序控制器124可以增加帧F4的前沿的长度以延迟下一帧F5的显示时间，其中，可以通过添加无效数据或空数据来增加帧F4的前沿。帧F4的前沿增加的长度可以补偿由于帧F3的延迟而导致的显示驱动器集成电路(DDIC)120的减小的裕度。例如，帧F4的前沿增加的长度等于TE信号的延迟时间。具体地，帧F4的前沿增加的长度可以对应于时间点t2和时间点t1之间的差。另外，由于前沿被增加，F3和F4的有效TE时段的起始点具有偏移。
在源产生器112生成帧F5的图像数据之后，RTE信号产生器114发送RTE信号至显示驱动器集成电路(DDIC)120。在显示驱动器集成电路(DDIC)120接收到RTE信号之后，显示驱动器集成电路(DDIC)120开始发送TE信号至应用处理器(AP)110。在从显示驱动器集成电路(DDIC)120接收到TE信号之后，输出电路116将帧F5的图像数据写入缓存器122，以及，时序控制器124开始从缓存器122读取图像数据，以供源极/栅极驱动器126向面板130产生相应的驱动信号，进而显示帧F5的内容。
简而言之，在本发明的电子装置中，由于应用处理器(AP)是在源产生器生成完整帧之后发送RTE信号至显示驱动器集成电路(DDIC)，以及，显示驱动器集成电路(DDIC)是在接收到RTE信号之后将TE信号生成到应用处理器(AP)110，因此，如果没有超时问题，则显示驱动器集成电路(DDIC)始终能够在发送TE信至应用处理器(AP)之后接收到图像数据。从而，显示驱动器集成电路(DDIC)可以最大程度地减少重复帧的出现，进而提高视频的平滑度和用户满意度。
虽然本发明已经通过示例的方式以及依据优选实施例进行了描述，但是，应当理解的是，本发明并不限于公开的实施例。相反，它旨在覆盖各种变型和类似的结构(如对于本领域技术人员将是显而易见的)，例如，不同实施例中的不同特征的组合或替换。因此，所附权利要求的范围应被赋予最宽的解释，以涵盖所有的这些变型和类似的结构。

Claims (10)

1.一种显示驱动器集成电路的控制方法，其特征在于，包括：
从处理器接收第一请求同步信号；
响应于该第一请求同步信号，发送第一同步信号至该处理器；
从该处理器接收第一帧的图像数据，其中，该第一帧的图像数据的发送是基于该第一同步信号触发的；以及，
根据接收到的该第一帧的图像数据产生第一驱动信号，以驱动面板；
从该处理器接收第二请求同步信号；
响应于该第二请求同步信号发送第二同步信号至该处理器；
从该处理器接收第二帧的图像数据，其中，该第二帧的图像数据的发送是基于该第二同步信号触发的；以及，
根据接收到的该第二帧的图像数据产生第二驱动信号，以驱动该面板；
其中，该控制方法还包括：
确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，
如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度。
2.如权利要求1所述的控制方法，其特征在于，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度包括：
如果没有足够的时间裕度来为输出驱动信号以显示该第二帧的图像数据做准备，增加该第一帧的图像数据的前沿的长度。
3.如权利要求1所述的控制方法，其特征在于，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度包括：
如果没有足够的时间裕度来为输出驱动信号以显示该第二帧的图像数据做准备，增加该第二帧的图像数据的前沿的长度。
4.如权利要求1所述的控制方法，其特征在于，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度包括：
如果有足够的时间裕度来为输出驱动信号以显示该第二帧的图像数据做准备，不增加第一帧和第二帧中任一个的图像数据的前沿的长度。
5.如权利要求1所述的控制方法，其特征在于，该控制方法还包括：
确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否触发了超时机制；以及，
如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟触发了该超时机制，则增加该第一帧的图像数据的前沿的长度，然后根据接收到的该第一帧的图像数据再次产生该第一驱动信号，以驱动该面板。
6.一种显示驱动器集成电路，被配置为执行以下操作：
从处理器接收第一请求同步信号；
响应于该第一请求同步信号，发送第一同步信号至该处理器；
从该处理器接收第一帧的图像数据，其中，该第一帧的图像数据的发送是基于该第一同步信号触发的；以及，
根据接收到的该第一帧的图像数据产生第一驱动信号，以驱动面板；
从该处理器接收第二请求同步信号；
响应于该第二请求同步信号，发送第二同步信号至该处理器；
从该处理器接收第二帧的图像数据，其中，该第二帧的图像数据的发送是基于该第二同步信号触发的；以及，
根据接收到的该第二帧的图像数据产生第二驱动信号，以驱动该面板；
其中，该显示驱动器集成电路还被配置为执行以下操作：
确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否满足预设条件；以及，
如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟满足该预设条件，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度。
7.如权利要求6所述的显示驱动器集成电路，其特征在于，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度包括：
如果没有足够的时间裕度来为输出驱动信号以显示该第二帧的图像数据做准备，增加该第一帧的图像数据的前沿的长度。
8.如权利要求6所述的显示驱动器集成电路，其特征在于，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度包括：
如果没有足够的时间裕度来为输出驱动信号以显示该第二帧的图像数据做准备，增加该第二帧的图像数据的前沿的长度。
9.如权利要求6所述的显示驱动器集成电路，其特征在于，基于是否有足够的时间裕度输出驱动信号以显示该第二帧的图像数据来确定是否延长第一帧或第二帧的前沿长度包括：
如果有足够的时间裕度来为输出驱动信号以显示该第二帧的图像数据做准备，不增加第一帧和第二帧中任一个的图像数据的前沿的长度。
10.如权利要求6所述的显示驱动器集成电路，其特征在于，该显示驱动器集成电路还被配置为执行以下操作：
确定接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟是否触发了超时机制；以及，
如果接收该第二请求同步信号的时间延迟或发送该第二同步信号的时间延迟触发了该超时机制，则增加该第一帧的图像数据的前沿的长度，然后根据接收到的该第一帧的图像数据再次产生该第一驱动信号，以驱动该面板。
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