TW202119605A - 用於記憶體應用的垂直電晶體製造 - Google Patents

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Abstract

本揭示案提供用於在膜堆疊中形成通道結構的方法以用於製造三維(3D)堆疊的記憶體單元半導體裝置。在一個實施例中，一種記憶體單元裝置包含：一膜堆疊，該膜堆疊包括在一基板上水平地形成的交替成對的介電層及導電結構；及一通道結構，在該膜堆疊中形成該通道結構，其中使用一通道層及一保護阻擋層來填充該通道結構，其中該通道層具有沿著該膜堆疊的一垂直堆疊的一梯度摻雜劑濃度。

Description

用於記憶體應用的垂直電晶體製造
本揭示案的實施例一般相關於製造垂直型記憶體單元半導體裝置的方法，且更特定地，相關於製造具有用於半導體製造應用的期望的裝置效能的垂直型記憶體單元半導體裝置的方法。
可靠地產生亞半微米和更小特徵是半導體裝置的下一代超大規模集成(VLSI)和超大規模集成(ULSI)的關鍵技術挑戰之一。然而，隨著電路技術的極限不斷發展，VLSI和ULSI內部連接技術的縮小尺寸對處理能力提出了額外的要求。在基板上可靠地形成閘極結構對於VLSI和ULSI的成功及對提高電路密度和單個基板和晶片品質的持續努力至關重要。
為了能夠製造下一代裝置和結構，通常利用半導體記憶體晶片的三維(3D)堆疊來改善電晶體的效能。藉由以三維尺寸代替常規的二維尺寸來佈置電晶體，可將多個電晶體彼此非常靠近地放置在積體電路(IC)中。半導體晶片的三維(3D)堆疊減低了導線長度並保持低的佈線延遲。當形成快閃記憶體結構時，將膜堆疊設置在基板上，且執行蝕刻處理以蝕刻膜堆疊中的溝槽。該溝槽隨後被用作通道結構以在附近形成的源極和汲極結構之間電性連通。膜堆疊通常包含導電層或絕緣層的重複交替的層。由於在膜堆疊中需要大量的重複交替層以實現更高的裝置效能，在膜堆疊中形成的通道結構通常具有高的深寬比。蝕刻穿過其中具有不同材料的膜堆疊通常導致輪廓變形及/或通道結構的錐形結構。通道結構的寬度不一致通常會導致沿著記憶體裝置的垂直三維(3D)堆疊的閾值電壓和單元電流漂移。
因此，需要改善方法以用於形成具有受控電效能和特性的用於半導體裝置的三維(3D)堆疊的通道結構。
本揭示案提供用於在膜堆疊中形成通道結構的方法以用於製造三維(3D)堆疊的記憶體單元半導體裝置。在一個實施例中，一種記憶體單元裝置包含：一膜堆疊，該膜堆疊包括在一基板上水平地形成的交替成對的介電層及導電結構；及一通道結構，在該膜堆疊中形成該通道結構，其中使用一通道層及一保護阻擋層來填充該通道結構，其中該通道層具有沿著該膜堆疊的一垂直堆疊的一梯度摻雜劑濃度。
在另一實施例中，一種記憶體單元裝置包含：一膜堆疊，該膜堆疊包括在一基板上水平地形成的交替成對的介電層及導電結構；及一通道結構，在該膜堆疊中形成該通道結構，其中使用一通道層及一保護阻擋層來填充該通道結構，其中該保護阻擋層具有沿著該膜堆疊的一垂直堆疊的一非均勻厚度。
在又一實施例中，一種一基板上記憶體裝置的方法包含以下步驟：藉由使用一通道層及一保護阻擋層來填充一通道結構，在一膜堆疊中形成該通道結構，其中該通道層具有沿著該膜堆疊的一垂直堆疊的一梯度摻雜劑濃度。
本揭示案提供了用於在膜堆疊中形成通道結構的方法以用於製造三維(3D)堆疊的記憶體單元半導體裝置。在一個實施例中，記憶體單元裝置包含：一膜堆疊，該膜堆疊包括在一基板上水平地形成的交替成對的介電層及導電結構；及一通道結構，在該膜堆疊中形成該通道結構，其中使用一通道層及一保護襯墊層來填充該通道結構。在通道結構中形成的通道層可為沿著記憶體裝置的垂直三維(3D)堆疊具有不同摻雜濃度的矽材料。隨著通道結構的寬度變化(例如，通道結構的斜率變化)，在通道結構中形成的通道層的摻雜劑濃度也可變化。在一個範例中，通道層可為多晶矽材料、外延矽或替代通道材料，例如IGZO，或III-V族化合物的其他組合。此外，沿著通道結構的側壁形成的保護阻擋層可沿著通道結構具有梯度及/或變化的厚度，以便補償通道結構的寬度及/或斜率的改變。可基於在記憶體裝置的垂直三維(3D)堆疊中形成的通道結構的不同斜率或輪廓來調整通道層的不同摻雜劑材料或摻雜劑濃度。
圖1是適用於執行電漿沉積處理(例如，電漿增強CVD或金屬有機CVD)的電漿處理腔室132的橫截面圖，可用作用於半導體裝置製造的半導體內部連接結構。處理腔室132可為可合適地適用的從加州聖克拉拉的應用材料公司取得的CENTURA® 、PRODUCER® SE或PRODUCER® GT或PRODUCER® XP處理系統。可想到的是，其他處理系統(包含其他製造商生產的系統)可從本文描述的實施例中受益。
處理腔室132包含腔室主體151。腔室主體151包含限定內部空間126的蓋125、側壁101和底部壁122。
在腔室主體151的內部空間126中提供了基板支撐基座150。基座150可由鋁、陶瓷、氮化鋁、和其他合適的材料製成。在一個實施例中，基座150由陶瓷材料(例如氮化鋁)製成，該陶瓷材料是適用於高溫環境(例如電漿處理環境)的材料，而不會引起基座150的熱損壞。可使用耦合至桿160的升降機構(未展示)在腔室主體151內部在垂直方向上移動基座150。
基座150可包含嵌入式加熱器元件170，適用於控制支撐在基座150的基板接收表面192上的基板190的溫度。在一個實施例中，可藉由從電源106施加電流至加熱器元件170來電阻性加熱基座150。在一個實施例中，加熱器元件170可由封裝在鎳鐵鉻合金(例如，INCOLOY® )護套管中的鎳鉻絲製成。藉由控制器110來調節從電源106供應的電流以控制由加熱器元件170產生的熱，從而在任何合適的溫度範圍的膜沉積期間將基板190和基座150保持在實質恆定的溫度。在另一實施例中，可根據需要將基座保持在室溫下。在又一實施例中，基座150也可根據需要包含冷卻器(未展示)，以根據需要將基座150冷卻到比室溫低的範圍。可調整所供應的電流以選擇性地將基座150的溫度控制在約攝氏100度至約攝氏700度之間。
溫度感測器172(例如熱電耦)可被嵌入在基板支撐基座150中，從而以常規方式來監測基座150的溫度。控制器110使用測得的溫度來控制供應給加熱器元件170的功率以將基板保持在期望的溫度。
基座150一般包含穿過基座150設置的複數個升降銷(未展示)，該等升降銷經配置以從基座150升高基板190，並以常規方式使用機器人(未展示)促進基板190的交換。
基座150包括至少一個電極154以用於將基板190固持在基座150上。電極154由夾持功率源108驅動以產生靜電力，該靜電力將基板190保持至基座表面，如常規所周知。替代地，可藉由夾鉗、真空或重力將基板190固持到基座150。
在一個實施例中，基座150被配置為陰極，嵌入於其中的電極154耦合到至少一個RF偏置功率源，在圖1中展示為兩個RF偏置功率源184、186。雖然圖1中描繪的範例展示了兩個RF偏置功率源184、186，注意RF偏置功率源的數量可根據需要為任意數量。RF偏置功率源184、186耦合在設置在基座150中的電極154及另一電極之間，例如處理腔室132的氣體分配板142或蓋125。RF偏置功率源184、186激發並維持由設置在處理腔室132的處理區域中的氣體形成的電漿放電。
在圖1中所描繪的實施例中，雙RF偏置功率源184、186經由匹配電路104耦合到設置在基座150中的電極154。RF偏置功率源184、186產生的信號經由匹配電路104輸送至基座150，經由單次進料以使電漿處理腔室132中提供的氣體混合物離子化，從而提供用於執行沉積或其他電漿增強處理所必要的離子能量。RF偏置功率源184、186一般能夠產生具有從約50 kHz到約200 MHz的頻率及約0瓦到約5000瓦之間的功率的RF信號。
真空泵102耦合到在腔室主體151的底部122中形成的端口。真空泵102用於維持腔室主體151中的期望氣體壓力。真空泵102也排空來自腔室主體151的處理的後處理氣體及副產物。
處理腔室132包含耦合穿過處理腔室132的蓋125的一個或更多個氣體輸送通路144。氣體輸送通路144和真空泵102位於處理腔室132的相對端以引起內部空間126內的層流以最小化顆粒污染。
氣體輸送通路144經由遠端電漿源(RPS)148耦合到氣體面板193，以提供氣體混合物進入內部空間126中。在一個實施例中，可進一步經由設置在氣體輸送通路144下方的氣體分配板142來輸送經由氣體輸送通路144供應的氣體混合物。在一個範例中，具有複數個孔143的氣體分配板142在基座150上方耦合至腔室主體151的蓋125。氣體分配板142的孔143用於引導來自氣體面板193的處理氣體進入腔室主體151。孔143可具有不同的尺寸、數量、分佈、形狀、設計和直徑，以促進各種處理氣體的流動以用於不同處理需求。由離開氣體分配板142的處理氣體混合物形成電漿，以增強處理氣體的熱分解，從而導致材料沉積在基板190的表面191上。
氣體分配板142和基板支撐基座150可在內部空間126中形成一對間隔開的電極。一個或更多個RF源147經由匹配網路145向氣體分配板142提供偏置電位，以促進氣體分配板142及基座150之間產生電漿。替代地，RF源147和匹配網路145可耦合到氣體分配板142、基板支撐基座150、或耦合到氣體分配板142及基板支撐基座150兩者，或耦合至設置於腔室主體151外部的天線(未展示)。在一個實施例中，RF源147可以約30 kHz到約13.6 MHz的頻率提供約10瓦到約3000瓦之間。替代地，RF源147可為微波產生器以向氣體分配板142提供微波功率以輔助內部空間126中的電漿產生。
可從氣體面板193供應的氣體範例可包含：含矽氣體、含氟連續氣體、含氧氣體、含氫氣體惰性氣體和載體氣體。反應氣體的合適範例包含：含矽氣體，例如SiH4 、Si2 H6 、SiF4 、SiH2 Cl2 、Si4 H10 、Si5 H12 、TEOS等。合適的載體氣體包含：氮(N2 )、氬(Ar)、氫(H2 )、烷烴、烯烴、氦(He)、氧(O2 )、臭氧(O3 )、水蒸氣(H2 O)等。
在一個實施例中，遠端電漿源(RPS)148可替代地耦合到氣體輸送通路144以輔助從氣體面板193供應進入內部空間126中的氣體形成電漿。遠端電漿源148將由氣體面板193提供的氣體混合物形成的電漿提供給處理腔室132。
控制器110包含中央處理單元(CPU)112、記憶體116和支援電路114以用於控制處理序列並調節來自氣體面板193的氣體流量。CPU 112可為可在工業環境中使用的任何形式的通用電腦處理器。可將軟體例程儲存在記憶體116中，例如隨機存取記憶體、唯讀記憶體、軟碟或硬碟驅動器、或其他形式的數位儲存。支援電路114常規地耦合到CPU 112且可包含快取、時脈電路、輸入/輸出系統、電源等。控制器110及處理腔室132的各個部件之間的雙向通訊經由統稱為信號匯流排118的大量信號電纜進行處理，其中一些圖示於圖1中。
圖2是用於蝕刻金屬層的示例性處理腔室200的簡化剖視圖。示例性處理腔室200適用於從基板190移除一個或更多個膜層。可經適用以從本發明受益的處理腔室的一個範例為可從位於加州聖克拉拉的應用材料公司取得的AdvantEdge Mesa Etch處理腔室。可以想到，其他處理腔室(包含來自其他製造商的處理腔室)可適用以實現本發明的實施例。
處理腔室200包含腔室主體205，腔室主體205具有限定在腔室主體205中的腔室空間201。腔室主體205具有耦合至地面226的側壁212和底部218。側壁212具有襯墊215以保護側壁212並延長處理腔室200的維護週期之間的時間。腔室主體205的尺寸及處理腔室200的相關部件不受限制且通常成比例地大於要在其中處理的基板190的大小。基板大小的範例包含直徑為200 mm、直徑為250 mm、直徑為300 mm和直徑為450 mm等。
腔室主體205支撐腔室蓋組件210以封閉腔室空間201。腔室主體205可由鋁或其他合適材料製成。穿過腔室主體205的側壁212形成基板存取端口213，以促進基板190傳送進出處理腔室200。存取端口213可耦合到傳送腔室及/或基板處理系統的其他腔室(未展示)。
穿過腔室主體205的側壁212形成泵送端口245，且泵送端口245連接到腔室空間201。泵送裝置(未展示)經由泵送端口245耦合到腔室空間201以排氣和控制腔室空間201中的壓力。泵送裝置可包含一個或更多個泵和節流閥。
氣體面板260藉由氣體管線267耦合到腔室主體205，以將處理氣體供應進入腔室空間201。氣體面板260可包含一個或更多個處理氣體源261、262、263、264，且可額外視需要包含惰性氣體、非反應性氣體、和反應性氣體。可由氣體面板260提供的處理氣體的範例包含但不限於含烴氣體，包含甲烷(CH­4 )、六氟化硫(SF6 )、四氟化碳(CF4 )、溴化氫(HBr)、含烴氣體、氬氣(Ar)、氯(Cl2 )、氮(N­2 )和氧氣(O2 )。此外，處理氣體可包含：含氯、氟、氧和氫的氣體，例如BCl3 、C4 F8 、C4 F6 、CHF3 、CH2 F2 、CH3 F、NF3 、CO2 、SO2 、CO和H2 等。
閥266控制來自氣體面板260的源261、262、263、264的處理氣體的流量，並由控制器265管理。從氣體面板260供應給腔室主體205的氣體的流量可包含氣體的組合。
蓋組件210可包含噴嘴214。噴嘴214具有一個或更多個端口以用於將來自氣體面板260的源261、262、264、263的處理氣體引導進入腔室空間201。在處理氣體被引導進入處理腔室200之後，氣體被賦能以形成電漿。可相鄰於處理腔室200提供天線248，例如一個或更多個電感器線圈。天線電源242可經由匹配電路241為天線248供電，以將能量(例如，RF能量)感應性地耦合到處理氣體，以維持由處理腔室300的腔室空間201中的處理氣體形成的電漿。替代地，或除了天線電源242之外，基板190下方及/或基板190上方的處理電極可用以電容性地將RF功率耦合到處理氣體以維持腔室空間201內的電漿。可由控制器(例如控制器265)控制天線電源242的操作，該控制器也控制處理腔室200中其他部件的操作。
基板支撐基座235設置在腔室空間201中以在處理期間支撐基板190。基板支撐基座235可包含用於在處理期間保持基板190的靜電吸盤222。靜電吸盤(ESC)222使用靜電吸引將基板190維持至基板支撐基座235。ESC 222由與匹配電路224整合的RF電源225供電。ESC 222包括嵌入介電主體內的電極221。RF電源225可向電極221提供約200伏至約2000伏的RF吸盤電壓。RF電源225也可包含系統控制器以用於藉由將DC電流引導至電極221來控制電極221的操作，以用於夾持和去夾持基板190。
ESC 222也可包含設置在ESC 222中的電極251。電極251耦合到功率源250且提供偏壓，該偏壓將由腔室空間201中的處理氣體形成的電漿離子吸引到ESC 222和位於ESC 222上的基板190。功率源250可在基板190的處理期間循環開啟和關閉或者發出脈衝。ESC 222具有隔離器228以用於使ESC 222的側壁對電漿的吸引力降低，從而延長ESC 222的維護使用壽命。另外，基板支撐基座235可具有陰極襯墊236，以保護基板支撐基座235的側壁免受電漿氣體的影響並延長維護處理腔室200之間的時間。
ESC 222可包含設置在ESC 222中的加熱器，並連接到功率源(未展示)以用於加熱基板，而支撐ESC 222的冷卻基底229可包含用於使熱傳送流體循環以維持ESC 222及設置於ESC 222上的基板190的溫度的導管。ESC 222經配置以在被製造在基板190上的裝置的熱預算所需要的溫度範圍中執行。例如，ESC 222可經配置以針對某些實施例將基板190維持在約攝氏負25度至約攝氏500度的溫度下
提供冷卻基底229以輔助控制基板190的溫度。為了減輕處理漂移和時間，可在整個基板190位於處理腔室200中的時間內藉由冷卻基底229將基板190的溫度維持實質恆定。在一個實施例中，在整個隨後的蝕刻處理中，將基板190的溫度維持在約攝氏70至90度。
蓋環230設置在ESC 222上並沿著基板支撐基座235的周邊。蓋環230經配置以將蝕刻氣體限制到基板190的暴露頂部表面的所需部分，同時屏蔽基板支撐基座235的頂部表面與處理腔室200內部的電漿環境。選擇性地移動升降銷(未展示)穿過基板支撐基座235，以將基板190升高到基板支撐基座235上方，以促進傳送機器人(未展示)或其他合適的傳送機構來存取基板190。
可利用控制器265來控制處理序列，調節從氣體面板260進入處理腔室200的氣體流量及其他處理參數。當由CPU執行軟體例程時，軟體例程將CPU轉換成控制處理腔室200的專用電腦(控制器)，從而根據本發明來執行處理。軟體例程也可由與處理腔室200並置的第二控制器(未展示)儲存及/或執行。
基板190具有設置在基板190上的各種膜層，可包含至少一個金屬層。各種膜層可需要蝕刻配方，該等配方對於基板190中其他膜層的不同成分而言是唯一的。位於VLSI和ULSI技術核心的多層內部連接可需要製造高的深寬比的特徵，例如通孔和其他內部連接。構建多層內部連接可需要一個或更多個蝕刻配方，以在各種膜層中形成圖案。可在單個蝕刻處理腔室或跨幾個蝕刻處理腔室中執行該等配方。每個蝕刻處理腔室可經配置以使用一個或更多個蝕刻配方來進行蝕刻。在一個實施例中，處理腔室200經配置以至少蝕刻金屬層以形成導電結構。對於本文提供的處理參數，處理腔室200經配置以處理直徑300的基板，亦即，具有約0.0707 m2 的平面面積的基板。處理參數(例如流量和功率)通常可與腔室空間或基板平面面積中的改變成比例地縮放。
圖3是方法300的一個實施例的流程圖以用於在設置在基板上的膜堆疊中形成記憶體單元結構，可在處理腔室中執行該方法，例如圖1中所描繪的處理腔室132和圖2中所描繪的處理腔室200。圖4A至4D是示意性橫截面圖，圖示了根據方法300在設置在基板上的膜堆疊中形成記憶體單元結構的序列。儘管下面參考在使用於製造用於三維半導體裝置的膜堆疊中的記憶體單元結構的基板來描述方法300，也可在其他裝置製造應用中有利地使用方法300。
方法300藉由提供基板(例如具有膜堆疊401形成於上的基板400)開始於操作310，如圖4A中所展示。基板400可包含矽基材料或根據需要的任何合適的絕緣材料或導電材料，具有設置在基板400上的膜堆疊401，可使用基板400以在膜堆疊401中形成記憶體單元結構。
如圖4A中描繪的示例性實施例中所展示，基板400可具有實質平坦表面、非均勻表面、或在其上形成有結構的實質平坦的表面。在基板401上形成膜堆疊401。在一個實施例中，可使用膜堆疊401以在前端或後端處理中形成閘極結構、通道結構、接觸結構或內部連接結構。可在膜堆疊401上執行方法300，以在其中形成在記憶體單元結構中使用的通道結構，例如垂直NAND結構。在一個實施例中，基板400可為材料，例如結晶矽(例如，Si＜100＞或Si＜111＞)、氧化矽、應變矽、矽鍺、摻雜或未摻雜的多晶矽、摻雜或未摻雜的矽晶圓和圖案化或未圖案化的絕緣體上的晶圓矽(SOI)、摻雜碳的氧化矽、氮化矽、摻雜的矽、鍺、砷化鎵、玻璃、藍寶石。基板400可具有各種尺寸，例如200 mm、300 mm、450 mm或其他直徑的晶圓，以及矩形或正方形面板。除非另有說明，本文描述的實施例和範例是在具有200 mm直徑、300 mm直徑、450 mm直徑基板的基板上進行的。在其中針對基板400使用SOI結構的實施例中，基板400可包含設置在矽晶體基板上的掩埋介電層。在本文描繪的實施例中，基板400可為晶體矽基板。
在一個實施例中，設置在基板400上的膜堆疊401可具有膜堆疊401，膜堆疊401具有多個垂直堆疊的層。膜堆疊401可包括對，該等對包含在膜堆疊401中重複形成的第一層402(展示從402a1 至402an )和第二層404(展示從404a1 至404an )。該等對包含重複形成的交替的第一層402和第二層404，直到達到所需數量的成對的第一層和第二層(例如，當形成n層時數量可為n)。
如圖4A中所描繪，膜堆疊401是記憶體單元裝置(例如三維(3D)記憶體裝置)的一部分。例如，膜堆疊401可用作字線(WL)堆疊陣列或位元線(BL)堆疊陣列的一部分。圖4B和4C描繪了WL層以及接地選擇線(GSL)和字串選擇線(SSL)。注意，可根據需要利用任何期望數量的第一和第二層402、404的重複對來形成任何期望的記憶體陣列結構。
在一個實施例中，可使用膜堆疊401以形成用於三維(3D)記憶體裝置的多個閘極結構。在膜堆疊401中形成的第一層402含金屬的層。可利用合適的介電層來形成第一層402，包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳氧化矽、氮化鈦、氧化物和氮化物的複合物、將氮化物層夾在中間的至少一個或更多個氧化物層、及上述之組合等。可利用合適的含金屬層來形成第二層404，包括鎢、鐵、鈷、釕、鉑、銅、鋁等。
相信當膜堆疊401中的含金屬層隨後用作NAND或VNAND三維半導體記憶體裝置中之閘極結構時，可有效地改善膜堆疊401中的電效能，例如導電性和遷移率等。在一個特定範例中，第一層402是氮化矽或氧化矽層，而第二層404是鎢或鈷層。在一個實施例中，第一層402的厚度可被控制在約50Å及約1000Å之間，例如約500Å，且每個第二層604b的厚度可被控制在約50Å及約1000Å之間，例如約500Å。膜堆疊401的總厚度為約3微米至10微米，且將隨著技術的發展而變化。
在基板400上形成氧化矽層的第一層402和鎢層的第二層404的膜堆疊401。膜堆疊401隨後被圖案化以在膜堆疊401中形成通道結構。可在膜堆疊401上形成硬遮罩層，以促進在膜堆疊401中形成開口(例如，或稱為溝槽、通孔、孔或孔洞)。當製造處理完成時，可使用該等開口以形成用作裝置結構中的通道。注意，裝置結構和配置可根據不同裝置效能要求而變化。
在操作320處，執行圖案化處理以在膜堆疊401中形成開口450，稍後將開口450用作通道結構，如圖4B中所展示。圖案化處理可為可用以蝕刻膜堆疊402中的第一層402和第二層404的任何合適的圖案化氣體混合物。在一個實施例中，穿過膜堆疊401形成開口450，直到暴露出基板400的底部表面471。
在操作330處，沿著開口450的側壁形成保護氧化物層456，如圖4C至4D中所展示。可在保護阻擋層456上形成額外的層，例如額外的介電層452、454，如圖4D中的放大視圖中所展示，如虛線矩形所指示。
接著，在操作340處，形成通道層470並將其填充在開口450中。可藉由CVD處理、ALD處理、濺射處理、塗覆處理、或其他合適的處理來形成通道層470。在一個範例中，通道層470可由多晶矽、外延矽、具有矽材料的氧化物核心材料或其他半導體材料製成，例如IGZO、III-V族材料或氧化鎵。
在一個實施例中，在膜堆疊401中形成的開口450可在圖案化和蝕刻處理期間具有傾斜的側壁(例如，相對於基板400的水平表面不垂直或呈角度)。在一些範例中，開口450通常在頂部部分具有較寬的尺寸，而在底部部分具有相對較窄的尺寸，因為來自蝕刻處理的反應性物質通常難以向下前進至開口450的底部。然而，開口450的非均勻寬度通常導致電效能問題(例如，閾值電壓、單元電流等)不可預測、非均勻及/或沿著開口450的垂直長度(例如，深度420)漂移。
據此，在本揭示案中填充在開口450中的通道層470經配置以沿著其垂直長度(例如，深度420)具有不同的膜特性。例如，填充在開口450中的通道層470的底部部分504可具有與通道層470的頂部部分502不同的膜特性，如圖5中的放大視圖中所展示。相較於位於通道層470的底部部分504處的成分，通道層470的頂部部分502可具有不同的元素成分。因此，通道層470可為具有沿著通道層470的垂直方向(例如，深度420)梯度改變的成分比例的梯度層。
在其中由CVD處理形成通道層470的一個範例中，可變更、調整、或改變用於沉積通道層470而供應的不同氣體的比例，使得隨著通道層470的生成，可根據需要改變、調整、或漸變通道層470的膜特性。注意，頂部部分502是指通道層470的總長度(例如，深度420)的約70%及約100%之間。底部部分504是指通道層470的總長度(例如，深度420)的約0%及約30%之間。
在其中通道層470由摻雜的多晶矽層形成的範例中，可在沉積氣體混合物中將摻雜劑氣體(例如含III族或V族的氣體)與含矽氣體一起使用。可調整沉積氣體混合物中摻雜氣體相對於含矽氣體的流量比，使得通道層470中的摻雜劑濃度隨著通道層470的生成而變化。在一個範例中，通道層470的底部部分504的摻雜劑濃度經配置以高於通道層470的頂部部分502的摻雜劑濃度，使通道層470隨著通道層470生成而具有梯度摻雜劑濃度。由於通道層470的底部部分504具有相對較窄的寬度(由通道層470的呈角度的斜率引起)，可利用底部部分504中通道層470的較高摻雜劑濃度來增強電效能。反之，由於通道層470的頂部部分502具有相對較寬的寬度，相較於底部部分504，可利用頂部部分502中通道層470的較低摻雜劑濃度以平衡電效能，而沿著通道層470的垂直長度(例如，深度420)提供均勻的電效能。在一個範例中，位於底部部分504處的摻雜劑濃度可比位於通道層470的頂部部分502處的摻雜劑濃度高約50%及約400%之間。在一個範例中，位於底部部分504處的摻雜劑濃度可比位於通道層470的頂部部分502處的摻雜劑濃度高約二到四個數量級。底部部分504處的摻雜劑濃度可在約5E17 cm-3 及約5E18 cm-3 之間的範圍中，而頂部部分502處的摻雜劑濃度在約5E14 cm-3 及約5E15 cm-3 之間的範圍中。
在另一實施例中，通道層470可初始地由CVD或ALD處理形成為多晶矽層。隨後，可執行離子注入處理以將摻雜劑注入或摻雜進入多晶矽層，從而在通道層470的不同位置處呈現具有不同摻雜劑濃度的摻雜的多晶矽層。在一個範例中，在離子注入處理期間選擇要摻雜進入多晶矽層的摻雜劑氣體包含III族或V族氣體。摻雜劑氣體的合適範例包含：含硼氣體(例如BH3 、B2 H6 、BF3 、BCl3 等)或含磷氣體(例如PH3 等)及含砷氣體(例如AsH3 、AsF5 等)。在一個特定實施例中，通道層470是摻雜硼或摻雜磷的多晶矽層。
此外，為了補償由通道層470的呈角度的斜率引起的非均勻的電效能，也可根據需要調整、變更、或變化沿著開口450的側壁形成的保護阻擋層456的厚度。在圖5中所描繪的範例中，保護阻擋層456在其底部部分508處的厚度460可與保護阻擋層456在其頂部部分506處的厚度462不同。在一個範例中，保護阻擋層456的厚度可沿著保護阻擋層456的垂直長度(例如，深度420)逐漸增加或減小。可藉由在保護阻擋層456的沉積期間變更或改變氣體比例來獲得保護阻擋層456的逐漸增加或減小的厚度。替代地，可初始地跨保護阻擋層456(沿著保護阻擋層456的垂直深度)以均勻的厚度形成保護阻擋層456，然後藉由蝕刻處理以稍微蝕刻而移出保護阻擋層456的一部分，使保護阻擋層456在保護阻擋層456的不同位置具有不同厚度。在一個實施例中，保護阻擋層456的底部部分508可具有大於位於保護阻擋層456的頂部部分506處的寬度462的寬度460。在一個範例中，保護阻擋層456的底部部分508處的寬度460比位於保護阻擋層456的頂部部分506處的寬度462高約5%及約80%之間，例如約20%及約60%之間。
反之，保護阻擋層456的底部部分508可具有小於位於保護阻擋層456的頂部部分506處的寬度462的寬度460。在一個範例中，保護阻擋層456的底部部分508處的寬度460比位於保護阻擋層456的頂部部分506處的寬度462低約5%及約80%之間。注意，頂部部分506是指保護阻擋層456的總長度(例如，深度420)的約70%及約100%之間。底部部分508是指保護阻擋層456的總長度(例如，深度420)的約0%及約30%之間。保護阻擋層456的底部部分508處的寬度460在約10 nm及約40 nm之間，例如約25 nm，且保護阻擋層456的頂部部分506處的寬度462在約8 nm及約15 nm之間。
在一個範例中，保護阻擋層456可為藉由合適的沉積技術形成的絕緣材料，例如CVD處理、ALD處理、濺射處理、塗覆處理、或其他合適的處理。在一個範例中，由CVD處理或ALD處理形成保護阻擋層456。用於保護阻擋層456的絕緣材料的合適範例包含SiO2 、SiON、SiCON、SiN、SiC、SiOC、無定形碳等。在一個特定範例中，保護阻擋層456為SiO2 。
在操作350處，在開口450中形成膜層之後，在膜堆疊401中形成並完成通道結構448，如圖4C和4D中所展示。在圖4C至4D中所描繪的範例中，除了保護阻擋層456之外，可在形成通道層470之前形成額外的介電層452、454。在保護阻擋層456上形成的第一介電層452是氮化矽層且在第一介電層452上形成的第二介電層454是氧化矽層。注意，用於第一和第二介電層452、454的材料可為具有絕緣特性的任何合適的材料。在一個範例中，保護阻擋層456、第一介電層452、和第二介電層454組合形成提供期望的保護和阻擋效能的ONO結構(例如，氧化物-氮化物-氧化物)，從而確保並限制通道層470中的電流不會不利的電流洩漏到附近的結構。
在一個實施例中，第一介電層452和第二介電層454通常具有均勻的厚度，具有在約2 nm及約20 nm之間的範圍，例如約4 nm。
因此，提供了用於形成用於製造半導體裝置的記憶體單元的三維(3D)堆疊的通道結構的方法和設備。在通道層和膜堆疊之間的界面處的保護阻擋層可沿著保護阻擋層的深度具有不同的厚度。保護阻擋層可保護與通道層和膜堆疊接觸的界面，從而提供對界面輪廓和形貌以及所需電效能的良好控制。此外，在膜堆疊中形成的通道層可沿著通道層的深度具有不同比例的元素，也可輔助增強電效能、漂移或源自其中形成通道層的傾斜開口的變化。結果，保護阻擋層及/或梯度通道層在界面處提供了良好的電接觸，從而為記憶體單元提供了期望的電效能。
儘管前述針對本揭示案的實施例，在不脫離本揭示案的基本範圍的情況下，可設計本揭示案的其他和進一步的實施例，且本揭示案的範圍由以下請求項來決定。
21:基板 21,22:基板 21~22:基板 101:側壁 102:真空泵 104:匹配電路 106:電源 108:夾持功率源 110:控制器 112:CPU 114:支援電路 116:記憶體 118:信號匯流排 122:底部壁 125:蓋 126:內部空間 132:電漿處理腔室 142:氣體分配板 143:孔 144:氣體輸送通路 145:匹配網路 147:RF源 148:遠端電漿源 150:基板支撐基座 151:腔室主體 170:加熱器元件 172:溫度感測器 184:RF偏置功率源 186:RF偏置功率源 190:基板 191:表面 192:電極 193:氣體面板 200:處理腔室 201:腔室空間 205:腔室主體 210:腔室蓋組件 212:側壁 213:基板存取端口 214:噴嘴 215:襯墊 221:電極 222:靜電吸盤 224:匹配電路 225:RF電源 226:地面 228:隔離器 229:冷卻基底 230:蓋環 235:基板支撐基座 236:陰極襯墊 241:匹配電路 242:天線電源 245:泵送端口 248:天線 250:功率源 251:電極 260:氣體面板 261~264:處理氣體源 265:控制器 266:閥 267:氣體管線 300:方法 310~350:操作 400:基板 401:膜堆疊 402,402a1 ~402an :第一層 404,404a1 ~404an :第二層 420:深度 448:通道結構 450:開口 452:介電層 454:介電層 456:保護阻擋層 460:厚度 462:厚度 470:通道層 471:底部表面 502:頂部部分 504:底部部分 506:頂部部分
為了可詳細地理解本揭示案的上述特徵的方式，可藉由參考實施例來對本揭示案進行更詳細的描述(在上面簡要概述)，其中一些圖示於附圖中。然而，應注意附圖僅圖示了本揭示案的典型實施例，因此不應被認為是對其範圍的限制，因為本揭示案可允許其他等效的實施例。
圖1描繪了根據本揭示案的一個實施例的用於在基板上形成通道結構的設備；
圖2描繪了根據本揭示案的一個實施例的用於在基板上形成通道結構的設備；
圖3描繪了根據本揭示案的一個實施例的用於在基板上形成的記憶體單元結構的方法的流程圖；及
圖4A至4D描繪了根據圖3中所描繪的實施例用於製造在基板上形成的記憶體單元結構的序列。
圖5描繪了由圖3的方法形成的通道結構的放大視圖。
為了便於理解，盡可能地使用相同的附圖標記來標示圖式共有的相同元件。可預期的是，一個實施例的元件和特徵可有益地併入其他實施例中，而無需進一步敘述。
然而，應注意，附圖僅圖示了本揭示案的示例性實施例，因此不應被認為是對其範圍的限制，因為本揭示案可允許其他等效的實施例。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
400:基板
401:膜堆疊
402,402a1~402an:第一層
404,404a1~404an:第二層
420:深度
448:通道結構
470:通道層

Claims (20)

  1. 一種記憶體單元裝置，包括： 一膜堆疊，該膜堆疊包括在一基板上水平地形成的交替成對的介電層及導電結構；及 一通道結構，在該膜堆疊中形成該通道結構，其中使用一通道層及一保護阻擋層來填充該通道結構，其中該通道層具有沿著該膜堆疊的一垂直堆疊的一梯度摻雜劑濃度。
  2. 如請求項1所述之記憶體單元裝置，其中該保護阻擋層具有沿著該通道結構的一側壁的一非均勻厚度。
  3. 如請求項1所述之記憶體單元裝置，其中該保護阻擋層在該保護阻擋層的一底部部分處具有一第一厚度，該第一厚度與該保護阻擋層的一頂部部分處的一第二厚度不同。
  4. 如請求項3所述之記憶體單元裝置，其中該第一厚度較該第二厚度大或小約5%及約80%之間。
  5. 如請求項1所述之記憶體單元裝置，其中該通道層在該通道層的一底部部分處具有一第一摻雜劑濃度，該第一摻雜劑濃度與該通道層的一頂部部分處的一第二摻雜劑濃度不同。
  6. 如請求項5所述之記憶體單元裝置，其中該第一摻雜劑濃度較該第二摻雜劑濃度大或小約200%及約400%之間。
  7. 如請求項1所述之記憶體單元裝置，其中該通道層為一摻雜的含矽層、III-V族材料、IGZO或氧化鎵材料。
  8. 如請求項1所述之記憶體單元裝置，其中該保護阻擋層為一介電層。
  9. 如請求項1所述之記憶體單元裝置，其中該通道層為一摻雜的多晶矽層，且該保護阻擋層為SiO2 、SiON、SiCON、SiN、SiC或SiOC之其中至少一者。
  10. 如請求項1所述之記憶體單元裝置，進一步包括： 一介電層，在該通道結構中的該通道層及該保護阻擋層之間形成該介電層。
  11. 一種記憶體單元裝置，包括： 一膜堆疊，該膜堆疊包括在一基板上水平地形成的交替成對的介電層及導電結構；及 一通道結構，在該膜堆疊中形成該通道結構，其中使用一通道層及一保護阻擋層來填充該通道結構，其中該保護阻擋層具有沿著該膜堆疊的一垂直堆疊的一非均勻厚度。
  12. 如請求項11所述之記憶體單元裝置，其中該保護阻擋層在該保護阻擋層的一底部部分處具有一第一厚度，該第一厚度與該保護阻擋層的一頂部部分處的一第二厚度不同。
  13. 如請求項11所述之記憶體單元裝置，其中該通道層具有沿著該膜堆疊的該垂直堆疊的一梯度摻雜劑濃度。
  14. 如請求項11所述之記憶體單元裝置，其中該通道層在該通道層的一底部部分處具有一第一摻雜劑濃度，該第一摻雜劑濃度與該通道層的一頂部部分處的一第二摻雜劑濃度不同。
  15. 如請求項11所述之記憶體單元裝置，其中該通道層為一摻雜的多晶矽層，且該保護阻擋層為SiO2 、SiON、SiCON、SiN、SiC或SiOC之其中至少一者。
  16. 一種一基板上記憶體裝置的方法，包括以下步驟： 藉由使用一通道層及一保護阻擋層來填充一通道結構，在一膜堆疊中形成該通道結構，其中該通道層具有沿著該膜堆疊的一垂直堆疊的一梯度摻雜劑濃度。
  17. 如請求項16所述之方法，其中該通道層在該通道層的一底部部分處具有一第一摻雜劑濃度，該第一摻雜劑濃度與該通道層的一頂部部分處的一第二摻雜劑濃度不同。
  18. 如請求項16所述之方法，其中該保護阻擋層具有沿著該膜堆疊的一垂直堆疊的一非均勻厚度。
  19. 如請求項16所述之方法，其中該通道層為一摻雜的多晶矽層，且該保護阻擋層為氧化矽層。
  20. 如請求項16所述之方法，進一步包括以下步驟： 在該保護阻擋層及該通道層之間形成一介電層。
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