TW202119257A - 積體電路的製造方法 - Google Patents

積體電路的製造方法 Download PDF

Info

Publication number
TW202119257A
TW202119257A TW109133763A TW109133763A TW202119257A TW 202119257 A TW202119257 A TW 202119257A TW 109133763 A TW109133763 A TW 109133763A TW 109133763 A TW109133763 A TW 109133763A TW 202119257 A TW202119257 A TW 202119257A
Authority
TW
Taiwan
Prior art keywords
protruding
hole
source
contact
drain
Prior art date
Application number
TW109133763A
Other languages
English (en)
Inventor
管晧
謝東衡
王勝雄
楊寶如
薛婉容
伍邦齊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202119257A publication Critical patent/TW202119257A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G06F30/3953—Routing detailed
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Architecture (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種用於製造積體電路(IC)的方法包括接收定義半導體結構的IC設計佈局，半導體結構具有在第一方向上縱向延伸的通孔軌，並且通孔軌接觸在垂直於第一方向的第二方向上縱向延伸的源極接點。方法還包括使用IC設計佈局上的圖案識別來識別通孔軌、源極接點、與源極接點相距一定距離的汲極接點、以及夾設在源極接點和汲極接點之間的閘極結構。方法還包括確定要加入至IC設計佈局中的突出通孔的位置、長度以及寬度。方法還包括在所確定的位置將具有所確定的長度和寬度的突出通孔加入至IC設計佈局，以提供修改後的IC設計佈局。

Description

積體電路的製造方法
本揭露係關於一種積體電路的製造方法，特別是形成具有突出通孔的通孔軌的積體電路的製造方法。
電子工業對小型且快速的電子裝置的需求不斷增長，這些電子裝置同時能夠支持大量越來越複雜和精密的功能。因此，半導體工業中有製造低成本、高效能和低功率積體電路(integrated circuit；IC)的持續趨勢。迄今為止，藉由微縮半導體IC的尺寸(例如：最小特徵尺寸) 在很大程度上已經實現了這些目標，並從而提高生產效率並降低相關成本。然而，這樣的微縮也已增加了半導體製程的複雜性。因此，實現半導體IC和裝置的持續發展需要半導體製程和技術的相似發展。
本揭露提供一種積體電路的製造方法。積體電路的製造方法包括接收定義半導體結構的積體電路設計佈局，半導體結構具有在第一方向上縱向延伸的通孔軌，並且通孔軌接觸在垂直於第一方向的第二方向上縱向延伸的源極接點；使用積體電路設計佈局上的圖案識別來識別通孔軌、源極接點、與源極接點相距一定距離的汲極接點、以及夾設於源極接點和汲極接點之間的閘極結構；根據閘極結構的位置，確定要加入至積體電路設計佈局中的突出通孔的位置；根據源極接點的側壁表面的位置，確定突出通孔的長度；根據突出通孔和汲極接點之間的距離，確定突出通孔的寬度；述寬度的突出通孔加入至積體電路設計佈局，以提供修改後的積體電路設計佈局；以及產生用於製造修改後的罩幕的下線，下線根據修改後的積體電路設計佈局產生，並且包括突出通孔。
本揭露提供一種積體電路的製造方法。積體電路的製造方法包括提供半導體結構，半導體結構包括半導體基板、在第一方向上縱向延伸且在半導體基板上方的主動區、在垂直於第一方向的第二方向上縱向延伸且在主動區上方的閘極結構、以及在主動區上的源極特徵和汲極特徵，且閘極結構夾設於源極特徵和汲極特徵之間；形成在源極特徵上的源極接點和在汲極特徵上的汲極接點，源極接點和汲極接點在第二方向上平行於閘極結構縱向延伸；以及在源極接點上形成通孔軌，通孔軌包括在第一方向上縱向延伸的主要部分，並且包括沿著第二方向從主要部分的側壁表面延伸的突出通孔，其中突出通孔和汲極接點之間的最小距離大於或約等於通孔軌的主要部分的側壁表面和汲極接點的相對端面之間的最小距離。
本揭露提供一種積體電路裝置。積體電路裝置包括半導體基板、主動區、閘極結構、源極特徵和汲極特徵、源極接點、汲極接點、通孔軌。主動區在半導體基板上方，並且在第一方向上縱向延伸。閘極結構在主動區上方，並且在垂直於第一方向的第二方向上縱向延伸。源極特徵和汲極特徵在主動區上，並且閘極結構夾設於源極特徵和汲極特徵之間。源極接點在源極特徵上，並且平行於閘極結構縱向延伸。汲極接點在汲極特徵上，汲極接點具有面向第二方向的端面。通孔軌在半導體基板上方，並且與主動區間隔。通孔軌包括主要部分以及突出通孔。主要部分在第一方向上縱向延伸，主要部分具有與汲極接點的端面相對面向的側壁表面。突出通孔沿著第二方向從主要部分延伸，並且具有面向第二方向的側壁表面，主要部分和突出通孔中之每一者接觸源極接點，其中突出通孔和汲極接點之間的最小距離大於或約等於汲極接點的端面和通孔軌的主要部分的側壁表面之間的最小距離，並且突出通孔包括面向第一方向且與閘極結構的中心線垂直對準的端面。
本揭露提供許多不同的實施例或範例以實施本揭露的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清楚的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。舉例來說，若在示意圖中之裝置被反轉，被描述在其他元件或特徵之“下方”或“在…下方”的元件也會因而變成在另外其他元件或特徵之“上方”。如此一來，示範詞彙“下方”會涵蓋朝上面與朝下面之兩種解讀方式。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
在微縮製程期間，由於減小的接觸面積，導電特徵經常在界面遭受增加的電阻。舉例來說，可以使用通孔軌(via rail；VDR)將多個源極特徵連接至電源線。然而，隨著通孔軌及/或源極特徵的尺寸縮小，接觸面積縮小，這導致電阻增加。因此，本揭露提供了一種形成具有減小的接觸電阻的VDR結構而大抵不增加VDR結構在半導體晶片上的佔位面積(footprint)的方法。在一些實施例中，可以在源極側的功能金屬上形成通孔延伸部，以選擇性地增加通孔接觸面積。這種結構上的改進可以提高裝置速度/效能，而不會在具有高緊密金屬(highly packed metal)的單元中引起通孔金屬漏電。
根據本揭露的一個實施例，VDR結構包括從軌道的側壁突出的一或多個凸點(jog)。凸點在源極特徵上方延伸並直接接觸源極特徵，從而在VDR和源極特徵之間提供了更大的接觸面積。凸點可以是任何適當形狀。在一些實施例中，可以將凸點的形狀設計為與源極特徵的形狀匹配。在一些實施例中，凸點的形狀可以是矩形。
根據本揭露的一個實施例，基板可以包括在基板上方且沿著第一方向延伸的主動區。主動區可以包括複數源極特徵和複數汲極特徵。複數閘極結構可以形成在基板上方並且沿著大抵垂直於第一方向的第二方向延伸。閘極結構可各自具有沿著第二方向縱向延伸的中心線。可以形成第一多個金屬線以將源極特徵部件連接至通孔軌結構；以及可以形成第二多個金屬線以連接至汲極特徵並延伸遠離通孔軌結構。因此，源極特徵可以電性連接至通孔軌結構。通孔軌結構可以包括主要部分和複數突出部分(jog portion)。主要部分沿著第一方向平行於主動區延伸。突出部分從主要部分朝向主動區突出，並且直接接觸第一多個金屬線。突出部分的尺寸提供了與源極特徵的增大的接觸面積，從而減小了接觸電阻。突出部分可以在相鄰的閘極結構的中心線之間沿著第一方向延伸。突出部分可沿著第二方向具有寬度，使得它們沿著第二方向與第二多條金屬線的相鄰線的端面間隔至少2nm。小於此距離可能會引起漏電問題。
依靠突出部分來增加與源極特徵的接觸面積，而不是增加整個通孔軌的寬度，可以減小接觸電阻，同時避免增加圖案密度、減小與金屬汲極接點(metal drain contact)的距離以及增加電路面積的不利影響。換句話說，避免增加圖案密度是重要的，因為較高的圖案密度可能由於後續製程引起的形貌問題(topography concern)而受到損害，例如化學機械研磨(chemical mechanical polishing；CMP)製程期間增加的侵蝕(erosion)和凹陷(dishing)效應。避免減小與金屬汲極接點的距離很重要，因為通孔軌和金屬汲極接點之間的較小距離會由於電流漏電和電性短路而有害。避免增加電路面積很重要，因為增加用於製造相同裝置的電路面積會增加成本。
本揭露內容針對場效電晶體(field-effect transistor；FET)裝置(但不限於此)。FET裝置可以是互補金屬氧化物半導體(CMOS)裝置，其包括P型金屬氧化物半導體(P-type metal-oxide-semiconductor；PMOS)FET裝置和N型金屬氧化物半導體(N-type metal-oxide-semiconductor；NMOS)FET裝置。FET可以是二維的(平面FET)或三維的，例如鰭式FET(fin-type FET；FinFET)。將理解除非特別要求保護，否則本揭露不應限於特定類型的裝置。
根據本揭露實施例，第1A圖是半導體結構100的俯視圖；第1B圖是沿著線段1B在y方向上切割的半導體結構100的剖面圖；第1C圖和第1D圖是個別沿著線段1C和1D在x方向上的切割的半導體結構100的剖面圖；第1E圖是第1A圖的半導體結構100的一部分的放大俯視圖。
半導體結構100可以包括具有頂表面104的半導體基板102。半導體基板102可以包括主動區，例如一或多個鰭片106。在一些實施例中，主動區可以包括氧化物擴散(oxide diffusion；OD)層。在一些實施例中，各種裝置(例如如上面所述的FET)可以形成在鰭片106上以形成FinFET。每一個鰭片106可包括在第一方向(x方向)上縱向延伸的伸長形狀，例如矩形。在一些實施例中，鰭片106可以從至少部分地位於頂表面104下方和上方的半導體基板102延伸。半導體基板102還可包括設置在鰭片106之間並將鰭片106分開的隔離特徵124。在一些實施例中，隔離特徵124可以圍繞鰭106的底部並且暴露鰭片106的頂部。
在一些實施例中，半導體基板102包括矽。在一些其他實施例中，半導體基板102可以包括鍺、矽鍺或其他合適半導體材料。半導體基板102可以替代地由一些其他合適元素半導體(例如鑽石或鍺)；合適化合物半導體(例如矽鍺、碳化矽、砷化鎵、砷化銦或磷化銦)；或合適合金半導體(例如碳化矽鍺、磷化砷鎵或磷化銦鎵)來製造。
半導體基板102還可包括各種摻雜區，例如N井和P井。在一些實施例中，半導體基板102可以包括藉由適當技術形成的用於隔離的埋入式介電材料層，例如被稱為藉由氧注入隔離(separation by implantation of oxygen；SIMOX)的技術。
半導體基板102可以在成分上均勻或可以包括各種層。這些層可以具有相似或不同的成分，並且在各種實施例中，一些基板層具有不均勻的成分，以引起裝置應變(strain)並從而調節裝置效能。半導體基板102可以包括形成在頂表面上的磊晶層，例如覆蓋塊體半導體晶圓(bulk semiconductor wafer)的磊晶半導體層。在各種實施例中，半導體基板102包括一或多種磊晶成長半導體材料。舉例來說，在矽晶圓上磊晶成長矽層。在另一個示例中，在矽晶圓上磊晶成長矽鍺層。在又一示例中，矽和矽鍺可替代地在矽晶圓上磊晶成長。在一些實施例中，用於磊晶成長的合適沉積製程包括原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)、高密度電漿CVD(high-density plasma CVD；HDP-CVD)、物理氣相沉積(physical vapor deposition；PVD)及/或其他合適沉積製程。這些技術中的任何一者都可以用於成長具有包括梯度成分的任何成分的半導體層。
在一些實施例中，鰭片106可以用半導體基板102形成，並且可以與半導體基板102相同( identical)。在一些其他實施例中，鰭片106可以獨立於半導體基板102形成，並且可以具有與半導體基板102不同的組成。在一些實施例中，鰭片106可以由半導體材料形成，例如矽(Si)、鍺(Ge)、碳化矽(SiC)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、矽鍺碳錫(SiGeCSn)及/或其他合適半導體材料。在一些實施例中，每一個鰭片106可以包括交替地堆疊的堆疊，其統稱為多層堆疊。在一些實施例中，可以使用微影和蝕刻製程來製造鰭片106。微影製程可以包括形成覆蓋半導體基板102的光阻層(阻劑)、將光阻暴露於圖案、執行曝光後烘烤製程、以及顯影光阻以形成包括光阻的罩幕元件(未顯示)。接著可以使用罩幕元件來將凹陷蝕刻到半導體基板102中，從而將鰭片106留在半導體基板102上。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)及/或其他合適製程。在一些實施例中，可以使用磊晶製程來成長鰭片106。磊晶製程可以包括化學氣相沉積(CVD)技術(例如氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、低壓CVD(Low Pressure CVD；LPCVD)及/或電漿輔助CVD(Plasma-Enhanced CVD；PECVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth；SEG)製程或其組合。
在一些實施例中，隔離特徵124可以包括氧化矽、氮化矽、氮氧化矽、其他合適隔離材料(例如：包括矽、氧、氮、碳或其他合適隔離成分)或其組合。隔離特徵124可以包括不同的結構，例如淺溝槽隔離(shallow trench isolation；STI)結構、深溝槽隔離(deep trench isolation；DTI)結構及/或矽局部氧化(local oxidation of silicon；LOCOS)結構。在一些實施例中，可以藉由在半導體基板102中蝕刻溝槽(例如：藉由使用乾式蝕刻製程及/或濕式蝕刻製程)並且用絕緣材料填充溝槽來形成STI特徵(例如：藉由使用化學氣相沉積製程或旋塗玻璃製程)。可以執行化學機械研磨(CMP)製程以移除過多的絕緣材料及/或平坦化隔離特徵124的頂表面。在一些實施例中，可以藉由在形成鰭片106之後在半導體基板102上方沉積絕緣材料(在一些實施例中，使絕緣材料層填充相鄰鰭片106之間的間隙(溝槽))，並且回蝕絕緣材料層形成STI特徵，以形成隔離特徵124。在一些實施例中，隔離特徵124可以包括填充溝槽的多層結構，例如設置在襯墊介電層上方的塊體介電層(bulk dielectric layer)，其中塊體介電層和襯墊介電層包括根據設計要求的材料(例如：包括設置在包括熱氧化物的襯墊介電層上方的包括氮化矽的塊體介電層)。
各種閘極結構108(例如：閘極結構108A、108B以及108C)可以形成在鰭片106上方。每一個鰭片106可包括一或多個通道區126，通道區126由在閘極結構108下方的鰭片106的一部分形成，並且夾設於每一個源極/汲極特徵122之間。閘極結構108A、108B以及108C中的每一者可以包括在垂直於第一方向(x方向)的第二方向(y方向)上縱向延伸的伸長形狀，例如矩形。閘極結構108A、108B以及108C中的每一者可以具有沿著第二方向(y方向)的中心線128。每一個中心線128可以在第一方向(x方向)上與個別的閘極結構108A、108B以及108C的側壁間隔相等的距離。垂直方向(z方向)可以垂直於由x-y平面定義的半導體基板102的頂表面104。各種源極/汲極特徵122可以形成在鰭片106上，並且被配置有個別的閘極結構108以形成FET。
源極/汲極特徵122可以包括輕摻雜汲極(lightly doped drain；LDD)特徵和重摻雜汲極(heavily doped drain；HDD)特徵。凸起的源極/汲極特徵122可以藉由選擇性磊晶成長形成，以產生具有增強的載子遷移率和裝置效能的應變效應。在一些實施例中，源極/汲極特徵122可以藉由一或多種磊晶(epi)製程形成，由此在鰭片106上以晶體狀態成長矽(Si)特徵、矽鍺(SiGe)特徵、碳化矽(SiC)特徵及/或其他合適特徵。合適磊晶製程包括CVD沉積技術(例如：氣相磊晶(VPE)及/或超高真空CVD(UHV-CVD))，分子束磊晶及/或其他合適製程。磊晶製程可以使用氣體及/或液體前驅物，其與鰭片106的成分相互作用。在一些實施例中，相鄰的源極/汲極特徵122可以成長為合併在一起以提供增加的接觸面積並減小接觸電阻。這可以藉由控制磊晶成長製程來實現。
源極/汲極特徵122可以在磊晶製程期間藉由引入摻雜物被原位摻雜，摻雜物包括：P型摻雜物，例如硼或二氟化硼(BF2 )；N型摻雜劑，例如磷或砷；及/或包括其組合的其他合適摻雜物。如果源極/汲極特徵122未被原位摻雜，則執行注入製程以將隊應的摻雜物引入到源極/汲極特徵122中。在一個實施例中，nFET中的源極/汲極特徵122包括摻雜有磷的碳化矽(SiC)或矽(Si)，而pFET中的源極/汲極特徵122包括摻雜有硼的鍺(Ge)或矽鍺(SiGe)。在一些其他實施例中，源極/汲極特徵122包括一個以上的半導體材料層。舉例來說，在鰭片106上磊晶成長矽鍺層，並且在矽鍺層上磊晶成長矽層。此後可以執行一或多個退火製程以活化源極/汲極特徵122。合適退火製程包括快速熱退火(rapid thermal annealing；RTA)、雷射退火製程、其他合適退火技術或其組合。
在一些實施例中，可以在磊晶源極/汲極特徵122上形成矽化物層。在一些實施例中，可以藉由在磊晶源極/汲極特徵122上方沉積金屬層來形成矽化物層。金屬層包括適合於促進矽化物形成的任何材料，例如鎳、鉑、鈀、釩、鈦、鈷、鉭、鐿、鋯、其他合適金屬或其組合。接著加熱半導體結構100(例如：進行退火製程)，以使磊晶源極/汲極特徵122的成分(例如：矽及/或鍺)與金屬反應。因此，矽化物層包括金屬和磊晶源極/汲極特徵122的成分(例如：矽及/或鍺)。在一些實施例中，矽化物層可以包括矽化鎳、矽化鈦或矽化鈷。任何未反應的金屬(例如金屬層的剩餘部分)可以藉由任何合適製程(例如蝕刻工藝)選擇性地移除。
磊晶源極/汲極特徵122可以設置在閘極結構108的兩側。通道區126可以在對應的閘極結構108下方，並且以適當的摻雜濃度和摻雜輪廓夾設(interpose)在對應的磊晶源極/汲極特徵122之間。舉例來說，通道區126可以是P型摻雜的(或N型摻雜的)，而對應的磊晶源極/汲極特徵122可以是N型摻雜的(或P型摻雜的)。在一或多個實施例中，磊晶源極/汲極特徵122可不受到通道區126中的摻雜物(例如鍺(Ge))的影響。在一些實施例中，磊晶源極/汲極特徵122可以是高摻雜的。可以透過一或多個操作來形成通道區126，以引入合適摻雜物，例如藉由離子佈植。
在一些實施例中，閘極結構108可以包括高k介電材料和金屬，因此也被稱為高k金屬閘極堆疊。閘極結構108可以包括閘極介電層和設置在閘極介電層上的閘極電極。在一些實施例中，閘極介電層可以包括高k介電材料，並且閘極電極可以包括金屬或金屬合金。在一些示例中，閘極介電層和閘極電極各自可以包括多個子層。高k介電材料可以包括金屬氧化物、金屬氮化物，例如一氧化鑭(LaO)、一氧化鋁(AlO)、一氧化鋯(ZrO)、一氧化鈦(TiO)、五氧化二鉭(Ta2 O5 )、氧化釔(Y2 O3 )、鈦酸鍶(SrTiO3 (STO))、鈦酸鋇(BaTiO3 (BTO))、氧化鋇鋯(BaZrO)、氧化鉿鋯(HfZrO)、氧化鉿鑭(HfLaO)、矽氧化鉿(HfSiO)、矽氧化鑭(LaSiO)、矽氧化鋁(AlSiO)、氧化鉿鈦(HfTiO)、鈦酸鍶鋇((Ba，Sr)TiO3 (BST))、氧化鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(SiON)或其他合適介電材料。閘極電極可以包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、錸(Re)、銥(Ir)、鈷(Co)或任何合適導電材料。在一些實施例中，不同的金屬材料可以用於具有個別功函數的nFET和pFET裝置以增強裝置效能。
在一些實施例中，閘極電極可以包括多個層，例如一或多個蓋層、功函數層、黏合/阻擋層及/或金屬填充(或塊體)層。蓋層可以包括防止或消除閘極介電質與閘極電極的其他層之間的成分的擴散及/或反應的材料。在一些實施例中，蓋層可以包括金屬和氮，例如氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(W2 N)、氮化鈦矽 (TiSiN)、氮化鉭矽(TaSiN)或其組合。功函數層包括被調節以具有期望的功函數(例如N型功函數或P型功函數)的導電材料，例如N型功函數材料及/或P型功函數材料。P型功函數材料可以包括氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2 )、二矽化鉬(MoSi2 )、二矽化鉭(TaSi2 )、二矽化鎳(NiSi2 )、其他合適P型功函數材料或其組合。N型功函數材料可以包括鈦(Ti)、鋁(Al)、銀(Ag)、錳(Mn)、鋯(Zr)、鈦鋁(TiAl)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、其他N型功函數材料或其組合。黏合/阻擋層可包括促進相鄰層(例如功函數層和金屬填充層)之間的黏合的材料，及/或包括阻擋及/或減少閘極層(例如功函數層和金屬填充層)之間的擴散的材料。舉例來說，黏合/阻擋層可以包括金屬(例如：鎢(W)、鋁(Al)、鉭(Ta)、鈦(Ti)、鎳(Ni)、銅(Cu)、鈷(Co)、其他合適金屬或其組合)、金屬氧化物、金屬氮化物(例如：氮化鈦(TiN))或其組合。金屬填充層可以包括合的導電材料，例如鋁(Al)、鎢(W)及/或銅(Cu)。
半導體結構100還可包括形成在半導體基板102上並著陸(landing)在磊晶源極/汲極特徵122上的導電接點特徵(conductive contact feature)(也稱為導電特徵)110。在本示例中，導電接觸特徵110包括示例性導電接點特徵110A、110B、110C以及110D。導電接點特徵110A、110B、110C以及110D可以著陸並直接接觸鰭片106上的對應磊晶源極/汲極特徵122。導電接點特徵110A、110B、110C以及110D中的每一者可以包括在第二方向(y方向)上縱向延伸的伸長形狀(例如矩形)，其平行於閘極結構108A、108B以及108C。在一些實施例中，第一多個導電接點特徵(例如源極接點(source contact)110A和110C)可以將複數源極特徵122連接至通孔軌112，並且第二多個導電接點特徵(例如汲極接點(drain contact)110B和110D)可以連接到複數汲極特徵122。每一個汲極接點110B、110D可以包括面向第二方向(y方向)的端面130。
半導體結構100可以進一步包括另一個導電特徵(稱為通孔軌112)，其設置在半導體基板102上方並且與鰭片106隔開。可以在各種導電接點特徵110上方形成通孔軌112。通孔軌112可以著陸並直接接觸源極接點110A、110C，而不接觸汲極接點110B、110D。通孔軌112可以是被配置以向鰭片106上的磊晶源極/汲極特徵122提供電源(例如高電壓電源Vdd或低電壓源Vss)的功率軌。通孔軌112可以包括在第一方向(x方向)上縱向延伸的主要部分。在一些實施例中，通孔軌112可以在第二方向(y方向)上具有大約從約10nm至約100nm的寬度W1。在一些實施例中，通孔軌112可以在垂直方向(z方向)上具有大約從約10nm至約100nm的高度H1。在一些實施例中，與第一多個導電接點特徵接觸的通孔軌112的一部分可以在第二方向(y方向)上具有大約從約5nm至約50nm的寬度W2。在一些實施例中，通孔軌112還可包括在第二方向(y方向)上面向端面130的垂直的側壁表面132。在一些實施例中，沿著第二方向(y方向)的第零金屬層(M0)的寬度與通孔軌112的寬度W1的比率可以約等於1.6％。
通孔軌112還可以包括形成在通孔軌112的側壁表面132上的其他導電特徵(稱為突出通孔(jog via)114)。突出通孔114可以在第二方向(y方向)上從通孔軌112的主要部分朝向鰭片106突出。在一些實施例中，突出通孔114可以接觸源極接點110A、110C。舉例來說，突出通孔114A可以著陸並且直接接觸源極接點110A，並且突出通孔114C可以著陸並且直接接觸源極接點110C。在一些實施例中，突出通孔114在第二方向(y方向)上的寬度W3可以為約10nm至約50nm。在一些實施例中，每一個突出通孔114的寬度W3與通孔軌112的寬度W1之比率可以約為0.2。在一些實施例中，突出通孔114可以在垂直方向(z方向)上具有大約從約10nm至約100nm的高度H2，並且約等於通孔軌112的高度H1。在一些其他實施例中，高度H2可以大於或小於高度H1。
每一個突出通孔114A、114C還可包括在第二方向(y方向)上面向端面130的垂直的側壁表面116。在一些實施例中，側壁表面116和汲極接點110B、110D的端面130之間的間距S1可以為約2nm或更大。換句話說，在側壁表面116和端面130之間沿著第二方向(y方向)的最小間距S1可以等於約2nm。小於2nm的間距S1可能會導致汲極接點110B、110D與通孔軌112之間的電流漏電。在一些實施例中，間距S1可以是關鍵的設計規範，以防止對裝置效能的有害影響。在一些實施例中，間距S2可以表示每一個突出通孔114A、114C和相鄰的汲極接點110B、110D之間的最近距離。在一些實施例中，間距S3可以表示在通孔軌112與每一個汲極接點110B、110D之間沿著第二方向(y方向)的距離。在一些實施例中，可以設置間距S1的最小值，使得間距S2約等於或大於間距S3。換句話說，每一個突出通孔114A、114C與最近的汲極接點110B、110D之間的間距S2應不小於通孔軌112與每一個汲極接點110B、110D之間的間距S3。換句話說，突出通孔112與每一個汲極接點110B、110D之間的最小距離應大於或約等於端面130與側壁表面116之間的最小距離。以這種方式，突出通孔114A、114C的加入將不會增加電流漏電或電性短路。
在一些實施例中，突出通孔114可以在第一方向(x方向)上具有長度L1。在一些實施例中，長度L1與沿著第一方向(x方向)的通孔軌112的長度的比率可以為約0.4％或更小。此比率可以限制圖案密度以有效地保持CMP後的形貌均勻性(topography uniformity)。每一個突出通孔114A、114C還可包括在第一方向(x方向)上面向閘極結構108的端面118。在一些實施例中，端面118可以與相鄰的閘極結構108的中心線128垂直對準。舉例來說，突出通孔114A可以具有與閘極結構108A的中心線128垂直對準的第一端面118。同樣地，突出通孔114C可具有與閘極結構108B的中心線128垂直對準的第一端面118和背向第一端面118且與閘極結構108C的中心線128垂直對準的第二端面118。在本揭露中，對準包括端面118和中心線128之間的偏移距離小於閘極結構108的寬度的約10％。形成突出通孔114A、114C以在中心線128終止可以平衡在向源極接點110A、110C提供足夠的接觸面積，以及在通孔軌112和汲極接點110B、110D之間提供足夠的間隔之間的取捨。
在一些實施例中，導電接點特徵110、通孔軌112以及突出通孔114可以由任何合適導電材料形成，例如銅(Cu)、鈷(Co)、釕(Ru)、鎢(W)、鉬(Mo)、鎳(Ni)、鉻(Cr)、銥(Ir)、鉑(Pt)、銠(Rh)、鉭(Ta)、鈦(Ti)、鋁(Al)、氮化鉭(TaN)、氮化鈦(TiN)、化合物或其他合適導電材料。在一些實施例中，可以使用PVD、CVD、ALD、電鍍、無電沉積(electroless deposition；ELD)或其他合適沉積製程或其組合來沉積導電接點特徵110、通孔軌112以及突出通孔114。
半導體結構100可以進一步包括層間介電(interlayer dielectric；ILD)層120。在第1B圖至第1D圖中，用虛線顯示了ILD層120，以免使上面所討論的各種嵌入式及/或下方特徵模糊。ILD層120也可以是電性互連結構的一部分，電性互連結構電性互連半導體結構100的各種裝置。在這樣的實施例中，ILD層120可以用作支撐並隔離導電跡線(conductive trace)的絕緣體。ILD層120可以包括任何合適介電材料，例如半導體氧化物、半導體氮化物、半導體氧氮化物、其他合適介電材料或其組合。在一些實施例中，ILD層120可以包括低k介電材料(介電常數小於氧化矽的介電常數)。ILD層120的形成可以包括沉積和CMP以提供平坦的頂表面。
半導體結構100可以進一步包括額外的互連結構，包括各種金屬線和通孔特徵。金屬線和通孔特徵可以將鰭片106耦合至功能電路中。具體來說，互連結構可以包括一或多條金屬線(未顯示)，其與通孔軌112、突出通孔114A、突出通孔114B或其組合接觸。
第2A圖是根據一些實施例的積體電路製造的方法200的流程圖。共同參照第1A圖、第1B圖、第1C圖、第1D圖、第1E圖以及第2A圖，方法200藉由接收IC設計佈局而在操作202中開始，IC設計佈局定義具有通孔軌112接觸源極接點110A、110C的半導體結構。在一些實施例中，來自設計者的原始IC設計佈局不能滿足前面的突出通孔114A、114C的規範(例如位置、尺寸和間距限制)。以下方法提供了修改後的IC設計以滿足製造規則的適當方法。在一些實施例中，IC設計佈局可以包括多個圖案層。舉例來說，IC設計佈局可以包括定義鰭片106的第一圖案層；定義閘極結構108的第二圖案層；定義著陸在個別磊晶源極/汲極特徵112的源極接點110A、110C和汲極接點110B、110D的第三圖案層；以及定義通孔軌112的第四圖案層。IC設計佈局中可能存在額外圖案層。舉例來說，可以在半導體基板102上形成互連結構(在個別的圖案層中包括各種金屬線和通孔特徵)，並且可以被配置以將各種FET耦接至功能電路中。
在操作204中，方法200藉由識別通孔軌112、源極接點110A、110C、與源極接點110A、110C相距一定距離的汲極接點110B、110D、以及夾設於源極接點和汲極接點110之間的閘極結構108來進行。在一些實施例中，可以使用IC設計佈局上的圖案識別來識別特徵。在一些實施例中，方法200可以包括使用IC設計佈局上的圖案識別來識別通孔軌112和源極接點110A、110C之間的個別接點位置。
第2B圖是顯示第2A圖的方法200的各個子操作的流程圖。特別的是，各種子操作可以在方法200的操作204內實現。共同參照第1A圖、第1B圖、第1C圖、第1D圖、第1E圖以及第2B圖，方法200在操作204a中藉由識別IC設計佈局的第n個通孔軌(v1…N )112來進行，其中n值的範圍從1至N。在操作204b中，方法200藉由識別與第n個通孔軌電性接觸的第m個源極接點(s1…M )110A、110C來進行。在操作204c中，方法200藉由識別與第m個源極接點110A、110C相鄰的第m個閘極結構(g1…M )108來進行。在操作204d中，方法200藉由識別第m個汲極接點(d1…M )110B、110D來進行，其中第m個閘極結構108夾設於第m個源極和汲極接點110之間。以上，m的數值的範圍是1至M。在操作204e，方法200藉由確定是否m＜M來進行。如果是，則方法200返回操作204b並將m的數值增加1。如果否，則方法200進行到操作204f。在操作204f，方法200藉由確定n＜N來進行。如果是，則方法200返回操作204a並將n的數值增加1。如果否，則方法200進行到如第2A圖所示的操作206。在操作204a至204d的上述識別操作中，識別還可以包括確定每一個特徵的位置、尺寸以及形狀中之一者。
再次參照第1A圖、第1B圖、第1C圖、第1D圖、第1E圖以及第2A圖，在操作206中，方法200藉由確定要加入至IC設計佈局的突出通孔114A、114C的位置來進行。在一些實施例中，可以確定位置，使得突出通孔114A、114C面向第一方向(x方向)的端面118與閘極結構108的中心線128垂直對準。在一些實施例中，此位置可以根據個別的接點位置來確定。在一些實施例中，此位置可以是在通孔軌112的側壁表面132上沿著第二方向(y方向)與每一個源極接點110A、110C對準的點。在一些實施例中，此位置可以是在相鄰閘極結構108的個別中心線128之間沿著第一方向(x方向)居中的點。在一些實施例中，此位置可以是藉由指定相鄰閘極結構108的個別中心線128之間沿著第一方向(x方向)的範圍(而不是指定單一點)來表示。
在操作208中，方法200藉由確定要加入至IC設計佈局的突出通孔114A、114C的長度L1來進行。在一些實施例中，可以確定長度L1，使得突出通孔114A、114C沿著第一方向(x方向) 延伸完全跨越源極接點110A、110C的寬度。在一些實施例中，可以確定長度L1，使得突出通孔114A、114C的第一端面118和第二端面118可以與閘極結構108和相鄰的閘極結構108的個別中心線128對準。在一些實施例中，可以確定通過突出通孔114A、114C的長度L1，使得突出通孔114A、114C的第二端面118與第一端面118相對且與源極接點110A、110C的側壁表面垂直對準。在一些實施例中，可以確定通過突出通孔114A、114C的長度L1，使得突出通孔114A、114C與第一端面118相對的第二端面118延伸超過源極接點110A、110C的側壁表面，且沒有延伸到相鄰閘極結構108的中心線128。
在操作210中，方法200藉由確定要加入至IC設計佈局的突出通孔114A、114C的寬度W3來進行。在一些實施例中，可以確定寬度W3，使得突出通孔114A、114C與汲極接點110B、110D之間的最小距離大於或約等於汲極接點110B、110D面向第二方向(y方向)的端面130與通孔軌112的相對側壁表面132之間的最小距離。換句話說，可以確定寬度W3，使得間距S2大於或約等於間距S3。在一些實施例中，可以確定寬度W3，使得間距S1大於或約等於2nm。在一些實施例中，突出通孔114A、114C的形狀可以包括矩形、正方形或其他多邊形。
在操作212中，方法200藉由將具有所確定的長度L1和寬度W3的突出通孔114A、114C加入至預定位置的IC設計佈局來進行，以提供修改後的IC設計佈局。在操作214處中，方法200藉由產生用於製造修改後的光罩的下線(tape-out)來進行，下線是根據修改後的IC設計佈局而產生的，並且包括突出通孔114A、114C。下線定義了修改後的IC設計佈局，修改後的IC設計佈局將形成在用於晶圓製造的光罩上，或者藉由直接寫入技術(例如電子束直接寫入)直接轉移到半導體晶圓上。修改後的IC設計的下線包括各種圖案層(例如主動區的層、閘極堆疊的層等)和這些圖案層之間的空間關係，特別是每一個圖案層中的各種圖案特徵的各種形狀和尺寸。在一些實施例中，可以使用可操作用於產生、分析和修改IC設計佈局的電子設計自動化(electronic design automation；EDA)工具來執行方法200的上述操作。
在操作216中，方法200藉由根據下線製造修改後的罩幕來進行。在操作218中，方法200藉由使用修改後的罩幕製造半導體結構100來進行。
第3圖是根據一些實施例的積體電路的製造方法300的流程圖。製造方法300可以無限制地結合來自第2A圖和第2B圖的相似操作的詳細描述。根據本揭露實施例，第4A圖是在製造期間的第1A圖的半導體結構的俯視圖；第4B圖是沿著線段4B在y方向上切割的半導體結構的剖面圖；第4C圖是沿著線段4C在x方向上切割的半導體結構的剖面圖。共同參照第3圖、第4A圖、第4B圖以及第4C圖，方法300藉由提供半導體結構100而在操作302中開始，半導體結構100包括半導體基板102、在半導體基板上方且在第一方向(x方向)上縱向延伸的主動區、在主動區上方且在垂直於第一方向的第二方向(y方向)上縱向延伸的閘極結構108、以及在主動區上的源極特徵122和汲極特徵122，並且閘極結構108夾設於源極特徵122和汲極特徵122之間。在一些實施例中，主動區可以包括複數鰭片106。在一些實施例中，半導體結構100可以包括複數閘極結構108A、108B以及108C。在一些實施例中，半導體基板102可以包括設置在其中的隔離特徵124。在一些實施例中，ILD層120可以形成在鰭片106、閘極結構108A、108B以及108C以及磊晶源極/汲極特徵122上方。在製程中的這個站點的半導體結構100可以結合來自第1A圖至第1E圖的相似結構的詳細描述而不被限制。
根據本揭露實施例，第5A圖是在製造期間的第1A圖的半導體結構的俯視圖；第5B圖是沿著線段5B在y方向上切割的半導體結構的剖面圖；第5C圖是沿著線段5C在x方向上切割的半導體結構的剖面圖。共同參照第3圖、第5A圖、第5B圖以及第5C圖，方法300藉由在源極特徵122上形成源極接點110A、110C以及在汲極特徵122上形成汲極接點110B、110D而進行至操作304，源極接點110A、汲極接點110B、源極接點110C、汲極接點110D在第二方向(y方向)上平行於閘極結構108縱向延伸。在製程中的這個站點的半導體結構100可以結合來自第1A圖至第1E圖的相似結構的詳細描述而不被限制。
再次參照第1A圖、第1B圖、第1C圖、第1D圖、第1E圖以及第3圖，方法300藉由在源極接點110A、110C上形成通孔軌112而進行至操作306，通孔軌112包括沿著第一方向(x方向)縱向延伸的主要部分和從主體部分沿著第二方向(y方向)延伸的突出通孔114A、114C。在一些實施例中，通孔軌的形成包括一起形成主體部分和突出通孔。在製程中的這個站點的半導體結構100可以結合來自第1A圖至第1E圖的相似結構的詳細描述而不被限制。
第6A圖至第6H圖是根據一些實施例之通孔軌112和個別的突出通孔114的俯視圖。更具體來說，第6A圖至第6C圖顯示了各種實施例，其中在通孔軌112的相對側(例如：+y方向和-y方向)上的突出通孔114在第二方向(y方向)上對準，而第6D圖至第6H圖顯示了各種實施例，其中在通孔軌112的相對側上的突出通孔114具有交錯的佈置。舉例來說，在第6A圖中，突出通孔114A沿著+y方向從通孔軌112突出，並且突出通孔114D沿著-y方向從通孔軌112突出。另外，突出通孔114A、114D沿著y方向彼此對準，並被設置在沿著x軸的相同點(point)上。第6B圖顯示了與第6A圖相似的結構，但是在這種情況下，加入了另外的一對突出通孔114B、114E。具體來說，突出通孔114B、114E在+x方向上與突出通孔114A、114D具有第一間距。第6C圖顯示了具有從通孔軌112突出的第三對突出通孔114C、114F的實施例。在這種情況下，突出通孔114C、114F在+x方向上與突出通孔114B、114E具有第二間距，其中第一間距和第二間隔相等。儘管僅顯示了三對的突出通孔114，但是應理解在設計中可以包括四對或更多對的突出通孔114。
轉向第6D圖，非常類似於第6A圖，突出通孔114A在+y方向上從通孔軌112突出，而突出通孔114D在-y方向上從通孔軌112突出。然而，在這種情況下，突出通孔114D在+x方向上與突出通孔114A間隔，使得突出通孔114A、114D具有交錯的佈置。第6E圖顯示了與第6D圖相似的結構，但是在這種情況下，加入了額外的突出通孔114B。與第6B圖所示的實施例相似，突出通孔114B在+x方向上與突出通孔114A間隔第一間距。同樣地，第6F圖、第6G圖和第6H圖各自在通孔軌112的與前一個突出通孔114相反的一側增加一個額外的突出通孔114，個別包括突出通孔114E(-y方向)、突出通孔114C(+y方向)以及突出通孔114F(-y方向)。因此，第6H圖包括總共六個突出通孔114A至114F。儘管僅顯示了六個突出通孔114，但是應理解設計中可以包括七個或更多個突出通孔114。
第7A圖是根據本揭露實施例之不具有突出通孔114的半導體結構10的剖面圖，半導體結構10在y方向上被切割，並且顯示了電流路徑和裝置電阻；第7B圖是根據本揭露實施例之具有突出通孔114的半導體結構100的剖面圖，半導體結構在y方向上被切割，並且顯示了並聯電流路徑和裝置電阻。
半導體結構10包括從鰭片106開始並且包括串聯的Ro、Rcl、Rc2和Rc4(並聯)以及Rs(片電阻)的電流路徑。因此，半導體結構10具有從Ro到Rs的總電阻值Rt1，其中Rt1＝Rc1+1/(1/Rc2+1/Rc4)。相反地，半導體結構100包括額外的並聯電流路徑和較大的通孔面積，使得半導體結構100包括從鰭片106開始並且包括串聯的Ro、Rc1和Rc3(並聯)、Rc2和Rc4(並聯)以及Rs的電流路徑。因此，半導體結構100具有從Ro到Rs的總電阻值Rt2，其中Rt2＝1/(1/Rc1+1/Rc3)+1/(1/Rc2+1/Rc4)。比較沒有突出通孔114的半導體結構10和具有突出通孔114的半導體結構100的電流路徑和裝置電阻，具有額外的並聯電流路徑的半導體結構100具有較低的裝置電阻，使得Rt2＜Rt1。在一些實施例中，由於較低的電阻，半導體結構100可以具有增加的裝置速度。
本揭露的實施例提供了優於現有技術的優點，儘管應理解其他實施例可以提供不同的優點，在此處不必討論所有優點，並且所有實施例都不需要特定的優點。藉由利用所揭露的方法和結構，突出通孔114A、114C提供了增加的通孔接觸面積、減小的電阻以及增加的裝置速度/效能。
本揭露提供一種積體電路(IC)的製造方法。方法包括接收定義半導體結構的積體電路設計佈局，半導體結構具有在第一方向上縱向延伸的通孔軌，並且通孔軌接觸在垂直於第一方向的第二方向上縱向延伸的源極接點。方法還包括使用積體電路設計佈局上的圖案識別來識別通孔軌、源極接點、與源極接點相距一定距離的汲極接點、以及夾設於源極接點和汲極接點之間的閘極結構。方法還包括確定要加入至IC設計佈局的突出通孔的位置、長度以及寬度。方法還包括在所確定的位置將具有所確定的長度和寬度的突出通孔加入至積體電路設計佈局，以提供修改後的積體電路設計佈局，並且產生用於製造修改後的罩幕的下線。
在一些實施例中，確定突出通孔的位置的操作包括確定位置使得突出通孔的第一端面面向第一方向且與閘極結構的中心線垂直對準。
在一些實施例中，確定突出通孔的長度的操作包括確定長度使得突出通孔沿著第一方向延伸完全跨越源極接點的寬度。
在一些實施例中，確定突出通孔的寬度包括確定寬度使得突出通孔和汲極接點之間的最小距離大於或約等於面向第二方向的汲極接點的端面和相對的通孔軌的側壁表面之間的最小距離。
在一些實施例中，確定突出通孔的寬度包括確定寬度使得汲極接點的端面與突出通孔的側壁表面之間沿著第二方向的最小間距等於約2nm。
在一些實施例中，積體電路的製造方法，更包括根據下線製造修改後的罩幕；以及使用修改後的罩幕製造半導體結構。
在一些實施例中，識別通孔軌和源極接點的操作包括識別通孔軌和源極接點之間電性接觸的位置。
在一些實施例中，源極接點是第一源極接點，並且突出通孔是第一突出通孔。積體電路的製造方法更包括識別與通孔軌接觸的第二源極接點；以及將第二突出通孔加入至積體電路設計佈局，第二突出通孔沿著第二方向從通孔軌延伸並且接觸第二源極接點。
在一些實施例中，確定突出通孔的長度的操作包括確定長度使得突出通孔的第二端面與第一端面相對且與另一閘極結構的中心線垂直對準。
在一些實施例中，確定突出通孔的長度的操作包括確定長度使得突出通孔的第二端面與第一端面相對且與源極接點的側壁表面垂直對準。
本揭露提供一種積體電路(IC)的製造方法。方法包括提供半導體結構，半導體結構包括半導體基板、在第一方向上縱向延伸且在半導體基板上方的主動區、在垂直於第一方向的第二方向上縱向延伸且在主動區上方的閘極結構、以及在主動區上的源極特徵和汲極特徵，且閘極結構夾設於源極特徵和汲極特徵之間；形成在源極特徵上的源極接點和在汲極特徵上的汲極接點，源極接點和汲極接點在第二方向上平行於閘極結構縱向延伸；以及在源極接點上形成通孔軌，通孔軌包括在第一方向上縱向延伸的主要部分，並且包括沿著第二方向從主要部分的側壁表面延伸的突出通孔，其中突出通孔和汲極接點之間的最小距離大於或約等於通孔軌的主要部分的側壁表面和汲極接點的相對端面之間的最小距離。
在一些實施例中，形成通孔軌的操作包括形成突出通孔，使得突出通孔沿著第一方向延伸完全跨越源極接點的寬度。
在一些實施例中，形成通孔軌的操作包括形成突出通孔，使得在汲極接點的端面和突出通孔的側壁表面之間沿著第二方向的最小間隔等於約2nm。
在一些實施例中，形成通孔軌的操作包括藉由相同的沉積製程形成主要部分和突出通孔。
在一些實施例中，閘極結構包括沿著第二方向的中心線，其中形成通孔軌的操作包括形成具有面向第一方向並與中心線垂直對準的端面的突出通孔。
本揭露提供一種積體電路裝置。積體電路裝置包括半導體基板；主動區，在半導體基板上方，並且在第一方向上縱向延伸；閘極結構，在主動區上方，並且在垂直於第一方向的第二方向上縱向延伸；源極特徵和汲極特徵，在主動區上，並且閘極結構夾設於源極特徵和汲極特徵之間；源極接點，在源極特徵上，並且平行於閘極結構縱向延伸；汲極接點，在汲極特徵上，汲極接點具有面向第二方向的端面；以及通孔軌，在半導體基板上方，並且與主動區間隔。通孔軌還包括主要部分，在第一方向上縱向延伸，主要部分具有與汲極接點的端面相對面向的側壁表面；以及突出通孔，沿著第二方向從主要部分延伸，並且具有面向第二方向的側壁表面，主要部分和突出通孔中之每一者接觸源極接點，其中突出通孔和汲極接點之間的最小距離大於或約等於汲極接點的端面和通孔軌的主要部分的側壁表面之間的最小距離，並且突出通孔包括面向第一方向且與閘極結構的中心線垂直對準的端面。
在一些實施例中，在汲極接點的端面和突出通孔的側壁表面之間沿著第二方向的最小間隔等於約2nm。
在一些實施例中，突出通孔沿著第一方向延伸完全跨越源極接點的寬度。
在一些實施例中，突出通孔是從通孔軌延伸的複數突出通孔中的第一突出通孔，其中源極接點是複數源極接點中的第一源極接點，並且突出通孔之每一者直接接觸單源極接點。
在一些實施例中，包括突出通孔的積體電路裝置的第一電阻小於沒有突出通孔的等效裝置的第二電阻。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體結構 1A:線段 1B:線段 1C:線段 1D:線段 102:半導體基板 104:頂表面 106:鰭片 108,108A,108B,108C:閘極結構 110:導電接點特徵 110A,110D:導電接點特徵/源極接點 110B,110C:導電接點特徵/汲極接點 112:通孔軌 114:凸出通孔 114A:凸出通孔 114C:凸出通孔 116:側壁表面 118:端面 118:第一端面 118:第二端面 120:層間介電層 122:磊晶源極/汲極特徵 122:源極特徵 122:汲極特徵 124:隔離特徵 126:通道區 128:中心線 130:端面 132:側壁表面 W1:寬度 H1:高度 W2:寬度 W3:寬度 H2:高度 S1:間距 S2:間距 S3:間距 L1:長度 200:方法 202~218:操作 204a~204f:操作 300:製造方法 302~306:操作 4B:線段 4C:線段 5B:線段 5C:線段 114B:凸出通孔 114D:凸出通孔 114E:凸出通孔 114F:凸出通孔 10:半導體結構
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1A圖是半導體結構的俯視圖。 第1B圖是沿著線段1B在y方向上切割的半導體結構的剖面圖。 第1C圖和第1D圖是個別沿著線段1C和1D在x方向上切割的半導體結構的剖面圖。 第1E圖是第1A圖的半導體結構的一部分的放大俯視圖。 第2A圖是根據本揭露實施例之積體電路製造方法的流程圖。 第2B圖是顯示第2A圖的方法的各種子操作的流程圖。 第3圖是根據本揭露實施例之積體電路製造方法的流程圖。 第4A圖是在製造期間的第1A圖的半導體結構的俯視圖。 第4B圖是沿著線段4B在y方向上切割的半導體結構的剖面圖。 第4C圖是沿著線段4C在x方向上切割的半導體結構的剖面圖。 第5A圖是在製造期間的第1A圖的半導體結構的俯視圖。 第5B圖是沿著線段5B在y方向上切割的半導體結構的剖面圖。 第5C圖是沿著線段5C在x方向上切割的半導體結構的剖面圖。 第6A圖、第6B圖、第6C圖、第6D圖、第6E圖、第6F圖、第6G圖、第6H圖是根據本揭露實施例之通孔軌和個別突出通孔的俯視圖。 第7A圖是根據本揭露實施例之不具有突出通孔的半導體結構的剖面圖，半導體結構在y方向上被切割，並且顯示了電流路徑和裝置電阻。 第7B圖是根據本揭露實施例之具有突出通孔的半導體結構的剖面圖，半導體結構在y方向上被切割，並且顯示了並聯電流路徑和裝置電阻。
無
200:方法
202~218:操作

Claims (1)

  1. 一種積體電路的製造方法，包括： 接收定義一半導體結構的一積體電路設計佈局，上述半導體結構具有在一第一方向上縱向延伸的一通孔軌，並且上述通孔軌接觸在垂直於上述第一方向的一第二方向上縱向延伸的一源極接點； 使用上述積體電路設計佈局上的一圖案識別來識別上述通孔軌、上述源極接點、與上述源極接點相距一定距離的一汲極接點、以及夾設於上述源極接點和上述汲極接點之間的一閘極結構； 根據上述閘極結構的一位置，確定要加入至上述積體電路設計佈局中的一突出通孔的一位置； 根據上述源極接點的一側壁表面的一位置，確定上述突出通孔的一長度； 根據上述突出通孔和上述汲極接點之間的一距離，確定上述突出通孔的一寬度； 在所確定的上述位置將具有所確定的上述長度和上述寬度的上述突出通孔加入至上述積體電路設計佈局，以提供修改後的上述積體電路設計佈局；以及 產生用於製造一修改後的罩幕的一下線，上述下線根據修改後的上述積體電路設計佈局產生，並且包括上述突出通孔。
TW109133763A 2019-09-30 2020-09-29 積體電路的製造方法 TW202119257A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962908372P 2019-09-30 2019-09-30
US62/908,372 2019-09-30
US16/943,591 US20210098369A1 (en) 2019-09-30 2020-07-30 Via Rail Structure
US16/943,591 2020-07-30

Publications (1)

Publication Number Publication Date
TW202119257A true TW202119257A (zh) 2021-05-16

Family

ID=75163709

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109133763A TW202119257A (zh) 2019-09-30 2020-09-29 積體電路的製造方法

Country Status (2)

Country Link
US (2) US20210098369A1 (zh)
TW (1) TW202119257A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4152381A1 (en) * 2021-09-16 2023-03-22 Imec VZW An integrated circuit chip comprising back-side power delivery tracks

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9082886B2 (en) * 2011-05-12 2015-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Adding decoupling function for tap cells

Also Published As

Publication number Publication date
US20210098369A1 (en) 2021-04-01
US20230411280A1 (en) 2023-12-21

Similar Documents

Publication Publication Date Title
US11855087B2 (en) Semiconductor device and fabricating the same
US10833084B2 (en) Semiconductor device and fabricating the same
KR101799636B1 (ko) 핀 구조 전계 효과 트랜지스터 소자용 구조체 및 방법
TWI728413B (zh) 半導體裝置與半導體結構之形成方法、以及半導體裝置
CN106206298A (zh) 多阶鳍的形成方法及其结构
US11784180B2 (en) Semiconductor device layout
US20170330884A1 (en) Structure and method for sram finfet device having an oxide feature
KR101656952B1 (ko) Ｆｉｎ 피처의 구조물 및 그 제조 방법
US20230369406A1 (en) Gate All Around Transistors With Different Threshold Voltages
US11637099B2 (en) Forming ESD devices using multi-gate compatible processes
KR20150123143A (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조물 및 방법
US20220367659A1 (en) Gate-all-around devices with optimized gate spacers and gate end dielectric
US20230411280A1 (en) Via rail structure
US10840350B2 (en) Nanolaminate structure, semiconductor device and method of forming nanolaminate structure
US11581414B2 (en) Gate-all-around devices with optimized gate spacers and gate end dielectric
CN112582346A (zh) 集成电路的制造方法
TWI827252B (zh) 半導體結構及其形成方法
CN114220811A (zh) 半导体装置
CN114975281A (zh) 半导体装置结构