TW202118061A - 包括具有矽鍺（ＳｉＧｅ）的溝道的場效應電晶體（ＦＥＴ） - Google Patents

包括具有矽鍺（ＳｉＧｅ）的溝道的場效應電晶體（ＦＥＴ） Download PDF

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Abstract

一種元件，包括：基板；及在基板之上形成的第一電晶體。第一電晶體包括：被設置在基板之上的第一源極；被設置在基板之上的第一汲極；耦合到第一源極和第一汲極的第一多個溝道；及圍繞第一多個溝道的第一閘極。第一多個溝道位於第一源極和第一汲極之間。至少一個溝道包括矽鍺（SiGe）。該電晶體是場效應管（FET）。該電晶體是環繞式閘極（GAA）FET。該電晶體可以被配置為作為負溝道金屬氧化物半導體（NMOS）電晶體進行操作。該電晶體可以被配置為作為正溝道金屬氧化物半導體（PMOS）電晶體進行操作。

Description

包括具有矽鍺（SiGe）的溝道的場效應電晶體（FET）
本專利申請案主張享受於2019年10月16日提出申請的、名稱為「FIELD EFFECT TRANSISTOR (FET) COMPRISING CHANNELS WITH SILICON GERMANIUM (SiGe)」的申請第16/654,774號的優先權，並且將上述申請轉讓給本案的受讓人，並且據此將上述申請經由引用的方式明確地併入本文。
各種特徵涉及整合元件，但是更具體而言涉及包括場效應電晶體（FET）的整合元件。
圖1圖示互補金屬氧化物半導體（CMOS）結構100，其包括正溝道金屬氧化物半導體（PMOS）電晶體120和負溝道金屬氧化物半導體（NMOS）電晶體140。PMOS電晶體120是在N阱102之上形成的，而NMOS電晶體140是在P阱104之上形成的。N阱102和P阱104兩者均是在基板105中形成的。諸如積體電路（IC）之類的整合元件可以包括多個CMOS結構100，每個該CMOS結構100均包括PMOS電晶體120和NMOS電晶體140。
存在對於改進整合元件中的電晶體的效能的持續需求。
各種特徵涉及整合元件，但是更具體地包括場效應電晶體（FET）的整合元件。
一個實例提供了一種元件，包括：基板；及在基板之上形成的第一電晶體。第一電晶體包括：被設置在基板之上的第一源極；被設置在基板之上的第一汲極；耦合到第一源極和第一汲極的第一多個溝道；及圍繞第一多個溝道的第一閘極。第一多個溝道位於第一源極與第一汲極之間。來自第一多個溝道中的至少一個溝道包括矽鍺（SiGe）。
一個實例提供了一種整合元件，包括：基板；在基板之上形成的第一電晶體；及在基板之上形成的第二電晶體。第一電晶體包括：被設置在基板之上的第一源極；被設置在基板之上的第一汲極；耦合到第一源極和第一汲極的第一多個溝道，第一多個溝道位於第一源極與第一汲極之間，其中來自第一多個溝道中的至少一個溝道包括矽鍺（SiGe）；及圍繞第一多個溝道的第一閘極。第二電晶體包括：被設置在基板之上的第二源極；被設置在基板之上的第二汲極；耦合到第二源極和第二汲極的第二多個溝道，第二多個溝道位於第二源極與第二汲極之間，其中來自第二多個溝道中的至少一個溝道包括矽鍺（SiGe）；及圍繞第二多個溝道的第二閘極。
一個實例提供了一種裝置，包括：基板；在基板之上形成的第一電晶體構件；及在基板之上形成的第二電晶體構件。第一電晶體構件包括：被設置在基板之上的第一源極；被設置在基板之上的第一汲極；耦合到第一源極和第一汲極的第一多個溝道，第一多個溝道位於第一源極與第一汲極之間，其中來自第一多個溝道中的至少一個溝道包括矽鍺（SiGe）；及圍繞第一多個溝道的第一閘極。第二電晶體構件包括：被設置在基板之上的第二源極；被設置在基板之上的第二汲極；耦合到第二源極和第二汲極的第二多個溝道，第二多個溝道位於第二源極與第二汲極之間，其中來自第二多個溝道中的至少一個溝道包括矽鍺（SiGe）；及圍繞第二多個溝道的第二閘極。
一個實例提供了一種用於製造整合元件的方法。方法提供基板。方法在基板之上形成第一電晶體。形成第一電晶體包括：在基板之上形成第一源極；在基板之上形成第一汲極；在第一源極與第一汲極之間形成第一多個溝道，其中來自第一多個溝道中的至少一個溝道包括矽鍺（SiGe）；及形成圍繞第一多個溝道的第一閘極。
在以下描述中，提供了具體細節以提供對本案內容的各個態樣的透徹理解。然而，本領域一般技藝人士將理解的是，可以在沒有該等具體細節的情況下實施各態樣。例如，可以以方塊圖形式示出電路，以便避免在不必要的細節上模糊各態樣。在其他情況下，可能沒有詳細地示出公知的電路、結構和技術，以便不會模糊本案內容的各態樣。
本案內容描述了一種元件，該元件包括基板以及在基板之上形成的電晶體。該電晶體包括被設置在基板之上的第一源極、被設置在基板之上的第一汲極、耦合到第一源極和第一汲極的第一多個溝道、以及圍繞第一多個溝道的第一閘極。第一多個溝道位於第一源極和第一汲極之間。至少一個溝道包括矽鍺（SiGe）。該電晶體包括場效應電晶體（FET）。該電晶體包括環繞式閘極（GAA）FET。該電晶體可以被配置為作為負溝道金屬氧化物半導體（NMOS）電晶體進行操作。該電晶體可以被配置為作為正溝道金屬氧化物半導體（PMOS）電晶體進行操作。在本案內容中描述的電晶體經由在電晶體的多個溝道中使用矽鍺（SiGe）來提供改善的效能，以減小用於在源極和汲極之間引起（induce）電流所需要的最小電壓（Vt）。減小的最小電壓（Vt）可以適用於NMOS電晶體、PMOS電晶體或其組合。
包括具有矽鍺（SiGe）的溝道的示例性環繞式閘極場效應電晶體（FET）
圖2示出在基板之上形成的電晶體200的實例。電晶體200可以包括環繞式閘極（GAA）場效應電晶體（FET）。具體地，電晶體200包括多溝道環繞式閘極FET。電晶體200可以被配置為（i）負溝道金屬氧化物半導體（NMOS）電晶體，或者（ii）正溝道金屬氧化物半導體（PMOS）電晶體。如下文將進一步描述的，互補金屬氧化物半導體（CMOS）結構可以由被配置為NMOS電晶體的第一電晶體（例如，200）和被配置為PMOS電晶體的第二電晶體（例如，200）來定義。電晶體200可以是電晶體構件（例如，第一電晶體構件、第二電晶體構件）。
如圖2所示，在基板202之上形成電晶體200。基板202可以包括矽（Si）。電晶體200（例如，第一電晶體、第二電晶體）包括源極204（例如，第一源極、第二源極）、汲極206（例如，第一汲極、第二汲極）、閘極208（例如，第一閘極、第二閘極）和多個溝道210（例如，第一多個溝道、第二多個溝道）。在一些實現方式中，基板202可以被認為屬於電晶體200。基板202可以包括一或多個淺溝槽隔離（STI）203。基板202可以是P基板或N基板。儘管未圖示，但是基板202可以包括阱，如P阱和N阱。
圖2圖示源極204被設置（例如，形成、定位）在基板202之上。類似地，汲極206被設置（例如，形成、定位）在基板202之上。多個溝道210耦合到源極204和汲極206。多個溝道210耦合到源極204和汲極206，使得多個溝道210位於源極204和汲極206之間。多個溝道210被配置為：當在閘極208和基板202之間施加電壓（Vt）時，允許電流在源極204和汲極206之間流動。多個溝道210可以包括第一溝道、第二溝道和第三溝道。第一溝道、第二溝道和第三溝道可以垂直地堆疊在彼此上方，每兩個溝道之間都有（用於閘極的）空間。不同的實現方式可以包括不同數量的溝道210。
來自多個溝道210當中的一或多個溝道可以包括矽鍺（SiGe）。在一些實現方式中，一或多個溝道可以包括具有在大約百分之2-8（%）的範圍內的鍺（Ge）濃度的矽（Si）。在一些實現方式中，如本案內容中所使用的，濃度百分比可以是Ge的原子數相對於Si的原子數。然而，濃度百分比可能表示別的內容，例如質量。在溝道中添加鍺有助於減小用於在源極204和汲極206之間引起電流所需要的最小電壓（Vt）。在一些實現方式中，針對NMOS電晶體（例如，NFET）可能不存在明顯的Vt變化，但是針對PMOS電晶體（例如，PFET）的Vt可能根據Ge百分比而降低（歸因於SiGe溝道的價帶對Si基板價帶（valence band）的抵消）。因此，電晶體200可以需要較少的能量來操作，並且最終包括電晶體200的元件及/或整合元件亦可以需要較少的能量來操作。用於引起電流所需要的最小電壓（Vt）可以適用於PMOS電晶體及/或NMOS電晶體。在一些實現方式中，對於PMOS電晶體及/或NMOS電晶體，用於引起電流所需要的最小電壓（Vt）大約在0.15-0.3伏（V）的範圍內。可以選擇多個溝道210中的Ge的濃度，以產生用於引起電流的期望最小電壓（Vt）要求。在多個溝道210中的Ge的濃度對於所有多個溝道210可以是相同的，或者溝道210中的一些溝道可以具有不同的Ge濃度。在一些實現方式中，溝道210中的一些溝道可以不具有Ge濃度。應注意的是，對SiGe溝道的使用不限於環繞式閘極FET。包括SiGe的溝道亦可以用在其他類型的FET中。
閘極208位於源極204和汲極206之間。形成閘極208以便環繞（wrap around）或圍繞（surround）多個溝道210。例如，閘極208可以圍繞來自多個溝道210中的溝道的四個側面。應注意的是，電晶體200的尺寸和形狀是示例性的。此外，所示的電晶體200的一些或全部部件可能不是按比例的。另外，為了清楚的目的，可能在圖2中未圖示所有部件。
如上文所提及，電晶體200可以被配置為作為NMOS電晶體或PMOS電晶體進行操作。為了作為NMOS電晶體進行操作，源極204和汲極206可以均包括N型摻雜劑（N+）。此外，可以在基板中形成的P阱之上形成電晶體200中的至少一些電晶體。為了作為PMOS電晶體進行操作，源極204和汲極206可以均包括P型摻雜劑（P+）。此外，可以在基板中形成的N阱之上形成電晶體200中的至少一些電晶體。下文至少在圖7-12中進一步描述了電晶體200可以如何被配置為作為NMOS電晶體或PMOS電晶體進行操作的實例。如下文將進一步描述的，被配置為作為NMOS電晶體進行操作的第一電晶體以及被配置為作為PMOS電晶體進行操作的第二電晶體可以用於形成和定義整合元件中的CMOS結構。
圖3圖示被閘極圍繞的多個溝道的示例性視圖。在一些實現方式中，可以經由在溝道和閘極之間的一層或多層材料來將電晶體的多個溝道與閘極分開。在一些實現方式中，該等層可以被認為屬於閘極。此外，一層或多層材料可以位於閘極208和基板202之間。
圖3圖示在基板202之上形成閘極208。基板202包括STI 203。可以在STI 203之上形成閘極208中的一些閘極。圖3圖示在閘極208和基板202之間存在一或多個層。圖3圖示在閘極208和基板202之間的第一層311、第二層313和第三層315。第一層311可以包括高介電常數介電層，第二層313可以包括第一金屬層（例如，氮化鈦（Tin）），並且第三層315可以是功函數（work function）金屬層（例如，TiAlx Cy ）。高介電常數介電層可以包括HfO、HfSiO、HfSiON、HfLaO、HfLaSiO、HfLaSiON、HfAlO、HfAlSiO、HfAlSiON，及/或其組合。功函數金屬層可以包括TiN、TaN、TiAl(C)、TiAlx Cy 、W及/或其組合。閘極208可以包括低電阻金屬（例如，鎢）。在一些實現方式中，第一層311、第二層313及/或第三層315可以被認為屬於閘極208。
閘極208圍繞多個溝道210（例如，210a、210b、210c）。在閘極208和多個溝道210（例如，210a、210b、210c）之間可以存在一層或多層。例如，在閘極208和多個溝道210（例如，210a、210b、210c）之間可以存在第一層311、第二層313及/或第三層315。各個層（例如，311、313、315）的厚度可以變化。例如，第一層311可以具有在1-3奈米（nm）的範圍內的厚度，第二層313可以具有在1-4 nm的範圍內的厚度，並且第三層315可以具有在1-5 nm的範圍內的厚度。在一些實現方式中，各個層的厚度的變化可以基於電晶體200是被配置為作為NMOS電晶體還是PMOS電晶體進行操作來改變。應注意的是，一些實現方式可能不包括上述層（例如，第一層311、第二層313、第三層315）中的所有層。在一些實現方式中，可能存在額外的層。
圖4圖示整合元件的單元400。單元400可以表示整合元件的元件層級單元。在圖15中進一步描述了整合元件。如圖4所示，單元400包括由NMOS電晶體402（例如，第一電晶體）和PMOS電晶體404（例如，第二電晶體）定義的CMOS結構401。NMOS電晶體402可以是電晶體200，其中源極和汲極包括N型摻雜劑（N+）。類似地，PMOS電晶體404可以是電晶體200，其中源極和汲極包括P型摻雜劑（P+）。NMOS電晶體402和PMOS電晶體404可以共享相同的閘極或者具有不同的閘極。下文在圖7-12中進一步描述了NMOS電晶體和PMOS電晶體的更詳細的實例。如下文進一步描述的，整合元件可以包括多個單元400，每個單元具有CMOS結構、NMOS電晶體及/或PMOS電晶體的相同或不同的佈置。
圖5圖示電晶體500的剖面圖。圖5的電晶體500可以表示圖2的電晶體200的整個截面AA的視圖。如圖5所示，在基板502之上形成電晶體500。基板502可以包括矽（Si）。基板502可以是P基板、N基板或未被摻雜的。電晶體500包括源極504、汲極506、閘極508和多個溝道510（例如，510a、510b、510c）。在一些實現方式中，基板502可以被認為屬於電晶體500。儘管未圖示，但是基板502可以包括阱，例如P阱和N阱。
圖5圖示源極504被設置（例如，形成、定位）在基板502之上。類似地，汲極506被設置（例如，形成、定位）在基板502之上。多個溝道510耦合到源極504和汲極506。多個溝道510位於源極504和汲極506之間。多個溝道510被配置為：當在閘極508和基板502之間施加電壓（Vt）時，允許電流在源極504和汲極506之間流動。多個溝道510可以包括第一溝道510a、第二溝道510b和第三溝道510c。第一溝道510a、第二溝道510b和第三溝道510c可以垂直地堆疊在彼此上方，每兩個溝道之間都有（用於閘極的）空間。不同的實現方式可以包括不同數量的溝道510。
來自多個溝道510中的一或多個溝道可以包括矽鍺（SiGe）。在一些實現方式中，一或多個溝道可以包括具有在大約百分之2-8（%）的範圍內的鍺（Ge）濃度的矽（Si）。在一些實現方式中，來自第一多個溝道510之每一者溝道具有大約5-10奈米（nm）的溝道厚度。在一些實現方式中，在溝道之間的垂直空間或間隙大約為7-20奈米（nm）。
閘極508位於源極504和汲極506之間。形成閘極508以便環繞或圍繞多個溝道510。例如，閘極508可以圍繞來自多個溝道510中的溝道的四個側面。電晶體500亦包括間隙壁516和內部間隙壁518。間隙壁516及/或內部間隙壁518可以包括SiO、SiN、SiON、SiC及/或其組合。
圖5圖示在閘極508和多個溝道510（例如，510a、510b、510c）之間存在一層或多層。例如，在閘極508和多個溝道510（例如，510a、510b、510c）之間可以存在第一層511、第二層513及/或第三層515。各個層（例如，511、513、515）的厚度可以變化。第一層511可以被設置在多個溝道510之上。第二層513可以被設置在第一層511之上。第三層515可以被設置在第二層513之上。第一層511可以包括高介電常數介電層。高介電常數介電層可以包括HfO、HfSiO、HfSiON、HfLaO、HfLaSiO、HfLaSiON、HfAlO、HfAlSiO、HfAlSiON，及/或其組合。第二層513可以包括第一金屬層（例如，氮化鈦（Tin））。第三層515可以是功函數金屬層（例如，TiAlx Cy ）。功函數金屬層可以包括TiN、TaN、TiAl(C)、TiAlx Cy 、W及/或其組合。閘極508可以包括低電阻金屬（例如，鎢）。如上所提到的，第一層511、第二層513和第三層517可以被認為屬於閘極。
圖6圖示電晶體500的另一剖面圖。圖6的電晶體500可以表示圖2的電晶體200的整個截面BB的視圖。圖6圖示在閘極508和基板502之間存在一層或多層。具體地，在閘極508和基板502之間存在第一層511、第二層513和第三層515。第一層511可以位於基板502之上（例如，STI 503之上）。第二層513可以位於第一層511之上。第三層515可以位於第二層513之上。閘極508可以位於第三層515之上。
圖5和6圖示底部SiGe層512。在一些實現方式中，底部SiGe層512可以被認為屬於多個溝道510，此取決於底部SiGe層512是否耦合到源極504和汲極506。底部SiGe層512可以被認為屬於基板502，或者底部SiGe層512可以被認為是位於基板502之上。應注意的是，電晶體500的尺寸和形狀是示例性的。此外，所示的電晶體500的一些或全部部件可能不是按比例的。另外，電晶體500的各種部件的放置及/或位置可以變化。
如上所提到的，電晶體可以被配置為作為NMOS電晶體或PMOS電晶體進行操作。圖7-12圖示NMOS電晶體和PMOS電晶體的實例。在一些實現方式中，各個層（例如，311、313、315）的厚度的變化可以基於電晶體是被配置為作為NMOS電晶體還是PMOS電晶體進行操作而變化。
圖7圖示電晶體700的示例性剖面圖。圖7的電晶體700可以表示圖2的電晶體200的整個截面AA的視圖。電晶體700可以類似於圖5的電晶體500，並且因此包括與電晶體500相同或相似的部件。電晶體700被配置為作為負溝道金屬氧化物半導體（NMOS）電晶體進行操作。圖7圖示電晶體700包括源極704和汲極706。源極704類似於源極504。汲極706類似於汲極506。源極704和汲極706均包括N型摻雜劑（N+）。儘管未圖示，但是可以在基板502的P阱或N阱之上形成電晶體700。基板502可以是P基板或N基板。如圖7所示，電晶體700包括層511、第二層713和第三層515。除了第二層713較薄之外，第二層713類似於如在圖5中描述的第二層513。在一些實現方式中，第二層713具有大約1-3奈米（nm）的厚度。
圖8圖示電晶體700的示例性剖面圖。圖8的電晶體700可以表示圖2的電晶體200的整個截面BB的視圖。電晶體700可以類似於圖6的電晶體500，並且因此包括與電晶體500相同或相似的部件。如圖8所示，電晶體700包括層511、第二層713和第三層515。除了第二層713較薄之外，第二層713類似於如在圖5中描述的第二層513。
圖9圖示電晶體900的示例性剖面圖。圖9的電晶體900可以表示圖2的電晶體200的整個截面AA的視圖。電晶體900可以類似於圖5的電晶體500，並且因此包括與電晶體500相同或相似的部件。電晶體900被配置為作為正溝道金屬氧化物半導體（PMOS）電晶體進行操作。圖9圖示電晶體900包括源極904和汲極906。源極904類似於源極504。汲極906類似於汲極506。源極904和汲極906均包括P型摻雜劑（P+）。儘管未圖示，但是可以在基板502的N阱或P阱之上形成電晶體900。基板502可以是P基板或N基板。如圖9所示，電晶體900包括層511、第二層913和第三層515。除了第二層913較厚之外，第二層913類似於如在圖5中描述的第二層513。在一些實現方式中，第二層913具有大約2-4奈米（nm）的厚度。
圖10圖示電晶體900的示例性剖面圖。圖10的電晶體900可以表示圖2的電晶體200的整個截面BB的視圖。電晶體900可以類似於圖6的電晶體500，並且因此包括與電晶體500相同或相似的部件。如圖10所示，電晶體900包括層511、第二層913和第三層515。除了第二層913較厚之外，第二層913類似於如在圖9中描述的第二層513。
在一些實現方式中，可以形成NMOS電晶體和PMOS電晶體以作為互補金屬氧化物半導體（CMOS）進行操作。圖11圖示在基板502之上形成的第一結構1100。第一結構1100包括電晶體700和電晶體900。電晶體700可以是被配置為作為NMOS進行操作的第一電晶體，並且電晶體900可以是被配置為作為PMOS進行操作的第二電晶體。電晶體700是在P阱1120之上形成的，而電晶體900是在N阱1130之上形成的。電晶體700和電晶體900兩者皆包括其自身相應的閘極508（例如，用於電晶體700的第一閘極、用於電晶體900的第二閘極）。在一些實現方式中，第一結構1100可以被配置為作為互補金屬氧化物半導體（CMOS）結構進行操作。P阱1120可以表示基板502。例如，基板502可以是P基板（摻雜有P型摻雜劑的基板）。替代地，基板502可以是N基板（摻雜有N型摻雜劑的基板），並且在N基板502中形成P阱。
圖12圖示CMOS的另一種實現方式。圖12圖示在基板502之上形成的第二結構1200。第二結構1200包括電晶體700和電晶體900。電晶體700可以是被配置為作為NMOS進行操作的第一電晶體，並且電晶體900可以是被配置為作為PMOS進行操作的第二電晶體。電晶體700是在P阱1220之上形成的，而電晶體900是在N阱1230之上形成的。P阱1220可以表示基板502。例如，基板502可以是P基板（摻雜有P型摻雜劑的基板）。替代地，基板502可以是N基板（摻雜有N型摻雜劑的基板），並且在N基板502中形成P阱。
如圖12所示，電晶體700和電晶體900共享相同的閘極1208。因此，例如，電晶體700可以包括第一閘極，並且電晶體900可以包括第二閘極，其中第一閘極和第二閘極屬於同一閘極1208。在一些實現方式中，第二結構1200可以被配置為作為互補金屬氧化物半導體（CMOS）結構進行操作。應注意的是，在該實例中，被施加到閘極1208的電壓（其是足夠高的）可以在第二結構1200的電晶體700和電晶體900兩者中引起電流。在該實例中，被施加到閘極1208的最低可能電壓必須足夠高，以滿足兩個電晶體（700、900）的最小電壓要求。因此，若一個電晶體具有與另一個電晶體不同的、用於引起電流的最小電壓要求，則將使用較高的最小電壓要求。在一些實現方式中，在電晶體的溝道中使用矽鍺（SiGe）允許NMOS電晶體和PMOS電晶體兩者皆具有用於引起電流的較低的最小電壓要求。
已經描述了包括NMOS電晶體和PMOS電晶體的各種電晶體，現在將在下文描述用於製造一或多個電晶體的序列。
用於製造包括具有矽鍺（SiGe）的溝道的電晶體的示例性序列
在一些實現方式中，製造電晶體（例如，NMOS電晶體或PMOS電晶體）包括數個製程。圖13（其包括圖13A-13H）圖示用於提供或製造電晶體的示例性序列。在一些實現方式中，圖13A-13H的序列可以用於提供或製造圖2、3、5-12的電晶體及/或在本案內容中描述的其他電晶體。應注意的是，用於製造電晶體的序列可以用於提供或製造具有NMOS電晶體和PMOS電晶體的CMOS結構。另外，用於製造電晶體的序列可以用於同時製造數個電晶體（例如，NMOS電晶體、PMOS電晶體）。然而，為了清楚的目的，圖13的序列圖示對一個電晶體的製造。
應當注意的是，圖13A-13H的序列可能將一或多個階段合併，以便簡化及/或闡明用於提供或製造電晶體的序列。在一些實現方式中，可以改變或修改該等製程的次序。在一些實現方式中，在不脫離本案內容的精神的情況下，可以替換或替代製程中的一或多個製程。
如圖13A所示，階段1圖示在提供基板502之後的狀態。不同的實現方式可以為基板502提供不同的材料。在一些實現方式中，基板502可以包括矽（Si）。階段1亦可以示出在基板502中形成一或多個阱（例如，P阱、N阱）之後的狀態。阱形成可以包括離子形成或擴散製程。在一些實現方式中，基板502可已經包括摻雜劑。例如，若基板502是P基板，則可以在基板502中形成N阱。若基板502是N基板，則可以在基板502中形成P阱。在一些實現方式中，可以使用氧化、光阻劑、遮罩、光阻劑移除、蝕刻（例如，酸蝕刻）和阱形成來提供基板502。為了清楚的目的，未圖示阱。
階段2圖示在超晶格形成之後的狀態。在一些實現方式中，超晶格形成包括：在基板502之上形成低矽鍺（SiGe）層1302和高矽鍺（SiGe）層1303的交替層的堆疊結構，並且經由移除（例如，蝕刻、乾式蝕刻、濕式蝕刻）堆疊結構的部分來從堆疊結構中產生一或多個超晶格1301。低矽鍺（SiGe）層1302在圖中可以被表示為SiGe*。低SiGe層1302可以包括具有在大約2%-8%的範圍內的濃度的鍺。高矽鍺（SiGe）層1303在圖中可以被表示為SiGe**。高SiGe層1303可以包括具有在大約30%-50%的範圍內的濃度的鍺。然而，不同的實現方式可以針對低SiGe層1302及/或高SiGe層1303使用不同的Ge濃度。
形成堆疊結構的製程可以包括使用磊晶製程。製造超晶格的製程可以包括製造一或多個淺溝槽隔離（STI）（其未被示出）。超晶格形成亦可以包括鰭露出製程（fin reveal process），其中移除STI的部分，從而暴露超晶格及/或鰭的至少一些部分。
如圖13B所示，階段3圖示在虛設閘極和間隙壁形成之後的狀態。在超晶格1301之上（例如，在頂部低SiGe層之上）形成氧化層1310。在氧化層1310和超晶格1301之上形成虛設閘極1320。此外，在超晶格1301之上形成間隙壁1316。更具體地，在超晶格1301之上並且與虛設閘極1320相鄰（並且在虛設閘極1320的每一側）形成間隙壁1316。應注意的是，間隙壁1316是示例性的。在一些實現方式中，間隙壁1316可以是間隙壁516，或者是在本案內容中描述的任何間隙壁。可以使用化學氣相沉積（CVD）製程及/或原子層沉積（ALD）製程來形成虛設閘極及/或間隙壁。
階段4圖示在空腔蝕刻之後的狀態。在空腔蝕刻之後，移除超晶格1301的未被虛設閘極1320及/或間隙壁1316覆蓋的部分。空腔蝕刻可以涉及移除超晶格1301的低SiGe層1302的部分和高SiGe層1303的部分。
如圖13C所示，階段5圖示在SiGe凹槽之後的狀態。在SiGe凹槽之後，高SiGe層1303的在間隙壁1316下方的部分被移除。
階段6圖示在內部間隙壁形成之後的狀態。在內部間隙壁形成之後，在先前移除高SiGe層1303的空腔中形成內部間隙壁1318（如階段5所示）。在一些實現方式中，內部間隙壁1318可以是內部間隙壁518，或者是在本案內容中描述的任何間隙壁。
如圖13D所示，階段7圖示在源極和汲極形成之後的狀態。在源極和汲極形成之後，在基板502之上形成源極和汲極。例如，第一源極504和第一汲極506被設置在基板502之上。
階段8圖示在摻雜源極和汲極之後的狀態。源極504和汲極506可以摻雜有N型摻雜劑（N+）或P型摻雜劑（P+）。利用N型摻雜劑（N+）來摻雜源極504和汲極506可以產生圖7的源極704和汲極706。利用P型摻雜劑（P+）來摻雜源極504和汲極506可以產生源極904和汲極906。氣相磊晶可以用於摻雜源極和汲極。然而，不同的實現方式可以使用不同的製程來摻雜源極和汲極。
如圖13E所示，階段9圖示在層間電媒體（ILD）形成之後的狀態。在ILD形成之後，在源極304、汲極306和間隙壁1316之上形成氧化層1340。在氧化層1340之上進一步形成介電層1350。
階段10圖示在虛設閘極和虛設介電層移除之後的狀態，其中移除了虛設閘極1320和氧化層1310，從而暴露頂部低SiGe層1302的部分。
如圖13F所示，階段11圖示在高SiGe層移除之後的狀態，其中移除了（例如，蝕刻掉）超晶格1301的高SiGe層1303，從而在低SiGe層1302之間留下空腔。
階段12圖示在高介電常數介電層形成之後的狀態，其中在先前被高SiGe層1303佔據的空腔中，在間隙壁1316之間形成高介電常數介電層。高介電常數介電層可以是如圖5中描述的第一層511。可以使用沉積製程來形成高介電常數介電層。然而，不同的實現方式可以以不同的方式來形成高介電常數介電層。為了清楚的目的，未圖示氧化層1340和介電層1350。
如圖13G所示，階段13圖示在第二層形成之後的狀態，其中在高介電常數介電層之上形成第二層513。第二層513可以包括TiN或者在本案內容中描述的任何其他材料。可以使用沉積製程來形成第二層513。然而，不同的實現方式可以以不同的方式來形成第二層。
階段14圖示在功金屬形成之後的狀態，其中在第二層513上形成第三層515。第三層515可以包括金屬。第三層515的實例包括TaN、TiA(C)、TiAlx Cy 、W及/或其組合。可以使用沉積製程來形成第三層515。然而，不同的實現方式可以以不同的方式來形成第三層。
如圖13H所示，階段15圖示在金屬閘極形成之後的狀態。在金屬閘極形成之後，在第三層515之上形成金屬部件（例如，閘極508）。金屬部件可以位於先前被高SiGe層1303佔據的空腔內。金屬部件可以定義閘極508，或者在本案內容中描述的任何閘極。為了清楚的目的，未圖示氧化層1340和介電層1350。階段15可以示出圖5的電晶體500，並且根據對源極和汲極的摻雜，示出電晶體700（例如，NMOS電晶體）或電晶體900（例如，PMOS電晶體）。在一些實現方式中，可以在電晶體上執行額外的製程，包括拋光製程。
用於製造包括具有矽鍺（SiGe）的溝道的電晶體的方法的示例性流程圖
在一些實現方式中，製造電晶體包括數個製程。圖14圖示用於提供或製造電晶體（例如，NMOS電晶體或PMOS電晶體）的方法1400的示例性流程圖。電晶體可以是形成CMOS結構的電晶體的部分。在一些實現方式中，圖14的方法1400可以用於提供或製造圖2、圖5-12的電晶體及/或在本案內容中描述的其他電晶體。
應當注意的是，圖14的序列可能將一或多個製程組合，以便簡化及/或闡明用於提供或製造電晶體的方法。在一些實現方式中，可以改變或修改製程的次序。
該方法在基板502之上形成（在1405處）低矽鍺（SiGe）和高矽鍺（SiGe）的交替層的堆疊結構。可以在基板502之上形成堆疊結構。不同的實現方式可以為基板502提供不同的材料。在一些實現方式中，基板502可以包括矽（Si）。基板502可以包括P基板或N基板。在一些實現方式中，基板502未被摻雜。基板502可以包括阱（例如，N阱、P阱）。
該方法從堆疊結構形成（在1410處）超晶格（例如，1301）。可以經由移除（例如，蝕刻）堆疊結構的部分來形成超晶格。形成超晶格的製程可以包括在超晶格1301周圍形成淺溝槽隔離（STI），以及經由移除STI的部分來暴露超晶格1301。
該方法形成（在1415處）虛設閘極和間隙壁，其中在超晶格1301之上（例如，在頂部低SiGe層之上）形成氧化層1310，並且在氧化層1310和超晶格1301之上形成虛設閘極1320。另外，在超晶格1301之上形成間隙壁1316。更具體地，在超晶格1301之上並且與虛設閘極1320相鄰處（並且在虛設閘極1320的每一側）形成間隙壁1316。應注意的是，間隙壁1316是示例性的。在一些實現方式中，間隙壁1316可以是間隙壁516，或者在本案內容中描述的任何間隙壁。
該方法執行（在1420處）空腔蝕刻、高SiGe凹槽形成和內部間隙壁形成。在空腔蝕刻期間，移除超晶格1301的未被虛設閘極1320及/或間隙壁1316覆蓋的部分。空腔蝕刻涉及移除超晶格1301的高SiGe層1303的部分。在高SiGe凹槽形成期間，移除高SiGe層的在間隙壁1316下方的部分。在內部間隙壁形成期間，在其中先前移除高SiGe層1303的空腔中形成內部間隙壁1318。
該方法形成（在1425處）源極和汲極，並且執行層間電媒體（ILD）形成。形成源極和汲極可以包括在基板502（及/或阱）之上設置（例如，形成）源極504和汲極506。形成源極和汲極亦可以包括對源極和汲極進行摻雜。例如，源極504和汲極506可以摻雜有N型摻雜劑（N +）或P型摻雜劑（P+）。利用N型摻雜劑（N +）來摻雜源極504和汲極506可以產生源極704和汲極706。利用P型摻雜劑（P +）來摻雜源極504和汲極506可以產生源極904和汲極906。ILD形成可以包括在源極504、汲極506和間隙壁516之上形成氧化層1340。ILD形成亦可以包括在氧化層1340之上形成介電層1350。
該方法執行（在1430處）虛設閘極移除，其中移除虛設閘極1320和氧化層1310，從而暴露頂部低SiGe層1302的部分。此外，該方法亦可以執行虛設SiGe移除，其中移除超晶格1301的高SiGe層1303，從而在低SiGe層1302之間留下空腔。可以使用一或多個蝕刻製程來移除虛設閘極和高SiGe層。
該方法執行（在1435處）高介電常數介電層形成、TiN形成、功金屬形成和閘極形成。在高介電常數介電層形成期間，在先前被高SiGe層1303佔據的空腔中，在間隙壁1316之間，在低SiGe層1302之上形成第一層511（例如，高介電常數介電層）。該方法亦可以在第一層511之上形成第二層513。第二層513可以包括TiN。在功金屬形成期間，可以在第二層513之上形成第三層515。在閘極形成期間，在第三層515之上形成金屬部件。金屬部件可以定義閘極508。
該方法在電晶體上方形成（在1440處）互連。互連可以耦合到閘極508、源極504及/或汲極506。
包括包含具有矽鍺（SiGe）的溝道的電晶體的示例性整合元件
圖15圖示整合元件1500的剖面圖，整合元件1500包括一或多個電晶體，一或多個電晶體包括具有矽鍺（SiGe）的溝道。整合元件1500包括基板1520、多個元件層級單元1522（例如，邏輯單元）、互連部分1504和封裝部分1506。多個元件層級單元1522是在基板1520之上形成的。元件層級單元1522可以形成整合元件1500的元件層級層。在一些實現方式中，多個元件層級單元1522可以包括基板1520的部分。在一些實現方式中，基板1520和多個元件層級單元1522可以被稱為整合元件1500的基板部分1502。
多個元件層級單元1522可以包括NMOS電晶體、PMOS電晶體及/或CMOS結構，其中至少一個電晶體包括具有矽鍺（SiGe）的溝道。多個元件層級單元1522可以包括如在圖4中描述的單元400。如圖15所示，元件層級單元中的一個元件層級單元包括結構1100（例如，CMOS結構），該結構1100包括NMOS電晶體700和PMOS電晶體900。NMOS電晶體700及/或PMOS電晶體900可以包括溝道，該溝道包括矽鍺（SiGe）。
在一些實現方式中，NMOS電晶體700可以是在基板1520之上形成的第一電晶體（例如，第一電晶體構件）。在一些實現方式中，電晶體700可以包括：被設置在基板1520之上的源極704（例如，第一源極）；被設置在基板1520之上的汲極706（例如，第一汲極）；耦合到源極704和汲極706的多個溝道510（例如，第一多個溝道）。多個溝道510位於源極之間704和汲極706之間。來自多個溝道510中的至少一個溝道包括矽鍺（SiGe）。電晶體700可以包括圍繞多個溝道510的第一閘極（例如，508、1208）。
在一些實現方式中，PMOS電晶體900可以是在基板1520之上形成的第二電晶體（例如，第二電晶體構件）。在一些實現方式中，電晶體900可以包括：被設置在基板1520之上的源極904（例如，第二源極）；被設置在基板1520之上的汲極906（例如，第二汲極）；耦合到源極904和汲極906的多個溝道510（例如，第二多個溝道）。多個溝道510位於源極904和汲極906之間。來自多個溝道510中的至少一個溝道包括矽鍺（SiGe）。電晶體900可以包括圍繞多個溝道510的第二閘極（例如，508、1208）。在一些實現方式中，電晶體700和電晶體900可以共享相同的閘極。
不同的實現方式可以具有不同數量及/或佈置的CMOS結構、NMOS電晶體及/或PMOS電晶體。CMOS結構1100可以是CMOS結構401。應注意的是，整合元件1500可以包括其他類型的結構，例如圖12的結構1200。
互連部分1504是在基板部分1502之上形成的。具體地，互連部分1504是在多個元件層級單元1522之上形成的。互連部分1504包括佈線層。互連部分1504包括多個互連1540（例如，跡線、焊盤、通孔）和至少一個介電層1542。互連部分1504可以在多個CMOS結構、NMOS電晶體及/或PMOS電晶體之間提供互連。
封裝部分1506是在互連部分1504之上形成的。封裝部分1506包括鈍化層1560、凸塊下金屬化（under bump metallization, UBM）層1562和焊料互連1564。應注意的是，整合元件1500的尺寸和形狀是示例性的。此外，所示的整合元件1500的部件可能不是按比例的。
用於製造包括包含具有矽鍺（SiGe）的溝道的電晶體的整合元件的示例性序列
在一些實現方式中，製造包括包含具有矽鍺（SiGe）的溝道的電晶體的整合元件包括數個製程。圖16（其包括圖16A-16B）圖示用於提供或製造包括NMOS電晶體和PMOS電晶體的整合元件的示例性序列，其中電晶體的溝道中的至少一個溝道包括矽鍺（SiGe）。在一些實現方式中，圖16A-16B的序列可以用於提供或製造圖15的整合元件及/或在本案內容中描述的其他整合元件。
應當注意的是，圖16A-16B的序列可能將一或多個階段合併，以便簡化及/或闡明用於提供或製造包括NMOS電晶體和PMOS電晶體的整合元件的序列，其中電晶體的溝道中的至少一個溝道包括矽鍺（SiGe）。在一些實現方式中，可以改變或修改製程的次序。在一些實現方式中，在不脫離本案內容的精神的情況下，可以替換或替代製程中的一或多個製程。
如圖16A所示，階段1圖示在提供基板1520之後的狀態。不同的實現方式可以為基板1520提供不同的材料。在一些實現方式中，基板1520可以包括矽（Si）。基板可以包括阱（例如，N阱、P阱）。
階段2圖示在基板1520之上形成元件層級層之後的狀態。元件層級層包括多個元件層級層單元1522（例如，400）。因此，階段2圖示在基板1520之上形成多個元件級單元1522之後的狀態。在一些實現方式中，可以使用前端（FEOL）製程來製造元件層級層（例如，多個元件層級單元1522）。如前述，來自多個元件層級單元中的一或多個單元可以包括NMOS電晶體及/或PMOS電晶體。電晶體中的一或多個電晶體可以包括具有矽鍺（SiGe）的溝道。圖13A-13H圖示用於製造電晶體（例如，NMOS電晶體、PMOS電晶體）的序列。在一些實現方式中，可以在一或多個電晶體的閘極、源極及/或汲極之上形成互連。
階段3圖示在形成互連部分1504之後的狀態。互連部分1504可以包括多個互連1540和至少一個介電層1542。在一些實現方式中，可以使用後道（BEOL）製程來製造互連部分1504。互連部分1504可以被配置為將一或多個NMOS電晶體、一或多個PMOS電晶體、具有NMOS電晶體和PMOS電晶體的一或多個CMOS結構電耦合。
如圖16B所示，階段4圖示在互連部分1504之上形成鈍化層1560和凸塊下金屬化（UBM）層1562之後的狀態。
階段5圖示在將焊料互連耦合到凸塊下金屬化（UBM）層1562之後的狀態。階段15可以示出圖15的整合元件1500。
用於製造包括包含具有矽鍺（SiGe）的溝道的電晶體的整合元件的方法的示例性流程圖
在一些實現方式中，提供包括包含具有矽鍺（SiGe）的溝道的電晶體的整合元件包括數個製程。圖17圖示用於提供或製造包括包含具有矽鍺（SiGe）的溝道的電晶體的整合元件的方法1700的示例性流程圖。在一些實現方式中，圖17的方法1700可以用於提供或製造圖15的整合元件及/或在本案內容中描述的其他整合元件。
應當注意的是，圖17的序列可能將一或多個製程組合，以便簡化及/或闡明用於提供或製造包括包含具有矽鍺（SiGe）的溝道的電晶體的整合元件的方法。在一些實現方式中，可以改變或修改製程的次序。
該方法提供（在1705處）基板（例如，1520）。不同的實現方式可以為基板提供不同的材料。在一些實現方式中，基板可以包括矽（Si）。基板可以摻雜有N型摻雜劑或P型摻雜劑。提供基板可以包括在基板中形成阱（例如，N阱、P阱）。
該方法在基板之上形成（在1710處）元件層級層（例如，多個元件層級單元1522）。在一些實現方式中，可以使用前端（FEOL）製程來製造元件層級層（例如，多個元件層級單元1522）。元件層級層可以包括多個元件層級單元（例如，400）。元件層級單元可以包括一或多個主動元件（例如，電晶體）。如在本案內容中所描述的，一或多個元件層級單元可以包括具有NMOS電晶體及/或PMOS電晶體的結構。形成元件層級層可以包括形成一或多個NMOS電晶體（例如，700）及/或一或多個PMOS電晶體（例如，900）。如上所提到的，NMOS電晶體及/或PMOS電晶體可以是環繞式閘極（GAA）電晶體。一或多個電晶體可以包括具有矽鍺（SiGe）的溝道。在一些實現方式中，形成元件層級層包括在基板之上形成第一電晶體。形成第一電晶體可以包括：在基板之上形成的第一源極；在基板之上形成的第一汲極；在第一源極和第一汲極之間形成第一多個溝道，其中來自第一多個溝道中的至少一個溝道包括矽鍺（SiGe）。形成第一電晶體亦可以包括形成圍繞溝道的第一閘極。圖13A-13H圖示在基板之上形成電晶體的實例。
該方法（在1715處）在元件層級層（例如，多個元件層級單元1522）及/或在基板1520之上形成互連部分1504。互連部分1504可以包括多個互連1540和至少一個介電層1542。在一些實現方式中，可以使用後道（BEOL）製程形成互連部分1904。互連部分1504可以被配置為將一或多個電晶體及/或具有NMOS電晶體和PMOS電晶體的一或多個CMOS結構電耦合。
該方法在互連部分1904之上形成（在1720處）封裝部分1506。封裝部分1506可以包括鈍化層1560和凸塊下金屬化（UBM）層1562。鈍化層1560和凸塊下金屬化（UBM）層1562是在互連部分1504之上形成的。
該方法提供（在1725處）焊料互連1564。在一些實現方式中，焊料互連1564耦合到凸塊下金屬化（UBM）層1562。
亦應注意的是，圖17的方法1700可以用於製造（例如，同時製造）晶圓上的數個整合元件。隨後將晶圓分離（singulate）（例如，切割）成單獨的整合元件。該等被分離的整合元件隨後可以耦合到其他整合元件及/或印刷電路板（PCB）。
示例性電子設備
圖18圖示可以與以下各項中的任何項整合的各種電子設備：上述電晶體、CMOS、NMOS電晶體、PMOS電晶體、元件、整合元件、積體電路（IC）封裝、積體電路（IC）元件、半導體元件、積體電路、晶粒、中介層、封裝或封裝堆疊封裝（package-on-package，PoP）。例如，行動電話設備1802、膝上型電腦設備1804、固定位置終端設備1806，或可穿戴設備1808可以包括如本文描述的元件1800。元件1800可以是例如本文描述的元件及/或積體電路（IC）封裝中的任何一者。在圖18中示出的設備1802、1804、1806和1808僅是示例性的。其他電子設備亦可以特徵在於元件1800，包括但不限於一組設備（例如，電子設備），該組設備包括行動設備、手持個人通訊系統（PCS）單元、可攜式資料單元（諸如個人數位助理）、啟用全球定位系統（GPS）的設備、導航設備、機上盒、音樂播放機、視訊播放機、娛樂設備、固定位置資料單元（如儀錶讀數元件）、通訊設備、智慧手機、平板電腦、電腦、可穿戴設備（例如，手錶、眼鏡）、物聯網路（IoT）設備、伺服器、路由器、在機動車輛（例如，自主車輛）中實現的電子設備，或者儲存或取得資料或電腦指令的任何其他設備，或者其任何組合。
在圖2-12、13A-13H、14、15、16A-16B及/或17-18中示出的部件、製程、特徵及/或功能中的一者或多者可以被重新排列及/或組合成單個部件、製程、特徵或功能，或者體現在數個部件、製程或功能中。在不脫離本案內容的情況下，亦可以添加額外的元素、部件、製程及/或功能。亦應當注意的是，圖2-12、13A-13H、14、15、16A-16B及/或17-18以及在本案內容中的其對應描述不限於晶粒及/或IC。在一些實現方式中，圖2-12、13A-13H、14、15、16A-16B及/或17-18以及其對應描述可以用於製造、建立、提供及/或生產元件及/或整合元件。在一些實現方式中，元件可以包括晶粒、整合元件、整合被動元件（IPD）、晶粒封裝、積體電路（IC）元件、元件封裝、積體電路（IC）封裝、晶圓、半導體元件、封裝堆疊封裝（PoP）元件及/或中介層。
注意的是，本案內容中的附圖可以表示各個部分、部件、物件、裝置、封裝、整合元件、積體電路及/或電晶體的實際表示及/或概念表示。在一些情況下，各圖可能不是按比例的。在一些情況下，為了清楚的目的，可能未圖示所有部件及/或部分。在一些情況下，附圖中的各個部分及/或元件的放置、位置、大小及/或形狀可以是示例性的。在一些實現方式中，附圖中的各個元件及/或部分可以是可選的。使用「示例性」一詞意味著「用作示例、實例或說明」。本文中被描述為「示例性的」任何實現方式或態樣未必被解釋為比本案內容的其他態樣優選或具有優勢。同樣，術語「態樣」並不要求本案內容的所有態樣皆包括所論述的特徵、優點或操作模式。本文使用術語「耦合」來代表在兩個物件之間的直接耦合或間接耦合。例如，若物件A在實體上接觸物件B，並且物件B接觸物件C，則物件A和C仍然可以被認為是彼此耦合的，即使其並沒有在實體上彼此直接接觸。亦應注意的是，在本案中在位於一個部件之上的另一個部件的背景下使用的術語「在……之上」可以用於意指在另一個部件上及/或在另一個部件中（例如，在部件的表面上或者被嵌入在部件中）的部件。因此，例如，在第二部件之上的第一部件可以意指（1）第一部件在第二部件之上，但是不直接接觸第二部件，（2）第一部件在第二部件上（例如，在第二部件的表面上），及/或（3）第一部件在第二部件中（例如，被嵌入在第二部件中）。術語蝕刻可以包括乾式蝕刻或濕式蝕刻，並且可以涉及遮罩的使用。形成或設置金屬可以包括電鍍製程、化學氣相沉積（CVP）製程，及/或原子層沉積（ALD）製程。在一些實現方式中，形成一或多個介電層、Si及/或SiGe可以包括一或多個沉積製程。
此外，應注意的是，本文中包含的各種公開內容可以被描述為製程，該製程被圖示為流程圖、流程示意圖、結構圖或方塊圖。儘管流程圖可以將操作描述為順序的製程，但是該等操作中的許多操作可以並行或同時執行。另外，可以重新排列操作的次序。製程在其操作完成後被終止。
在不脫離本案內容的情況下，可以在不同的系統中實現本文描述的公開內容的各個特徵。應當注意的是，本案內容的前述態樣僅是實例，並且將不被解釋為限制本案內容。對本案內容的各態樣的描述意欲是說明性的，而不是限制請求項的範圍。如此，本文的教導可以容易地應用於其他類型的裝置，並且許多替代、修改和變型對於本領域技藝人士而言將是顯而易見的。
100:互補金屬氧化物半導體（CMOS）結構 102:N阱 104:P阱 105:基板 120:正溝道金屬氧化物半導體（PMOS）電晶體 140:負溝道金屬氧化物半導體（NMOS）電晶體140 200:電晶體 202:基板 203:淺溝槽隔離（STI） 204:源極 206:汲極 208:閘極 210:多個溝道 210a:溝道 210b:溝道 210c:溝道 311:第一層 313:第二層 315:第三層 400:單元 401:CMOS結構 402:NMOS電晶體 404:PMOS電晶體 500:電晶體 502:基板 503:STI 504:源極 506:汲極 508:閘極 510:多個溝道 510a:溝道 510b:溝道 510c:溝道 511:層 512:底部SiGe層 513:第二層 515:第三層 516:間隙壁 518:內部間隙壁 700:電晶體 704:源極 713:第二層 900:電晶體 904:源極 906:汲極 913:第二層 1100:第一結構 1120:P阱 1130:N阱 1200:第二結構 1208:閘極 1220:P阱 1230:N阱 1301:超晶格 1302:低矽鍺（SiGe）層 1303:高SiGe層 1310:氧化層 1316:間隙壁 1318:內部間隙壁 1320:虛設閘極 1340:氧化層 1350:介電層 1400:方法 1405:步驟 1410:步驟 1415:步驟 1420:步驟 1425:步驟 1430:步驟 1435:步驟 1440:步驟 1500:整合元件 1502:基板部分 1504:互連部分 1506:封裝部分 1520:基板 1522:元件層級單元 1540:互連 1542:介電層 1560:鈍化層 1562:UBM層 1564:焊料互連 1700:方法 1705:步驟 1710:步驟 1715:步驟 1720:步驟 1725:步驟 1800:元件 1802:行動電話設備 1804:膝上型電腦設備 1806:固定位置終端設備 1808:可穿戴設備
在結合附圖時，根據下文闡述的詳細描述，各種特徵、性質和優點可以變得顯而易見，在附圖中，相同的元件符號始終相應地進行標識。
圖1圖示包括正溝道金屬氧化物半導體（PMOS）電晶體和負溝道金屬氧化物半導體（NMOS）電晶體的結構的視圖。
圖2圖示在基板之上形成的環繞式閘極（gate-all-around）場效應電晶體（FET）的示例性視圖。
圖3示出圍繞在基板之上形成的溝道的閘極的示例性視圖。
圖4圖示包括環繞式閘極FET的整合元件的單元。
圖5圖示環繞式閘極FET的第一截面的示例性視圖。
圖6圖示環繞式閘極FET的第二截面的示例性視圖。
圖7圖示被配置為NMOS電晶體的環繞式閘極FET的第一截面的示例性視圖。
圖8圖示被配置為NMOS電晶體的環繞式閘極FET的第二截面的示例性視圖。
圖9圖示被配置為PMOS電晶體的環繞式閘極FET的第一截面的示例性視圖。
圖10圖示被配置為PMOS電晶體的環繞式閘極FET的第二截面的示例性視圖。
圖11圖示包括PMOS電晶體和NMOS電晶體的結構。
圖12圖示包括PMOS電晶體和NMOS電晶體的另一種結構。
圖13（包括圖13A-13H）圖示用於製造環繞式閘極FET的示例性序列。
圖14圖示用於製造環繞式閘極FET的方法的示例性流程圖。
圖15圖示包括環繞式閘極FET的整合元件的剖面圖。
圖16（包括圖16A-16B）圖示用於製造包括環繞式閘極FET的整合元件的示例性序列。
圖17圖示用於製造包括環繞式閘極FET的整合元件的方法的示例性流程圖。
圖18圖示可以整合本文描述的晶粒、整合元件、整合被動元件（IPD）、元件封裝、封裝、積體電路及/或PCB的各種電子元件。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
500:電晶體
502:基板
503:STI
508:閘極
510:多個溝道
510a:溝道
510b:溝道
510c:溝道
511:層
512:底部SiGe層
513:第二層
515:第三層

Claims (30)

  1. 一種元件，包括： 一基板；及 在該基板之上形成的一第一電晶體，該第一電晶體包括： 被設置在該基板之上的一第一源極； 被設置在該基板之上的一第一汲極； 耦合到該第一源極和該第一汲極的第一多個溝道， 其中該第一多個溝道位於該第一源極和該第一汲極之間，並且 其中來自該第一多個溝道中的至少一個溝道包括矽鍺（SiGe）；及 圍繞該第一多個溝道的一第一閘極。
  2. 根據請求項1之元件，其中包括矽鍺（SiGe）的該至少一個溝道包括在大約百分之2-8（%）的一範圍內的一鍺濃度。
  3. 根據請求項1之元件， 其中該第一源極和該第一汲極均包括N型摻雜劑（N +），並且 其中該第一電晶體被配置為作為一負溝道金屬氧化物半導體（NMOS）電晶體進行操作。
  4. 根據請求項1之元件， 其中該第一源極和該第一汲極均包括P型摻雜劑（P +），並且 其中該第一電晶體被配置為作為一正溝道金屬氧化物半導體（PMOS）電晶體進行操作。
  5. 根據請求項1之元件，其中用於在該第一電晶體中引起一電流所需要的一最小電壓大約為0.3伏（V）。
  6. 根據請求項1之元件結構，其中來自該第一多個溝道之每一者溝道具有大約5-10奈米（nm）的一溝道厚度。
  7. 根據請求項1之元件，亦包括：在一溝道和該第一閘極之間的一高介電常數介電層。
  8. 根據請求項7之元件，亦包括：在一溝道和該第一閘極之間的一氮化鈦（TiN）層。
  9. 根據請求項8之元件，亦包括：在一溝道和該第一閘極之間的一功金屬層。
  10. 根據請求項1之元件，其中該元件被併入從由以下各項組成的一組中選擇的一電子設備中：一音樂播放機、一視訊播放機、一娛樂裝置、一導航設備、一通訊設備、一行動設備、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴設備、一膝上型電腦、一伺服器、以及一機動車輛中的一設備。
  11. 一種整合元件，包括： 一基板； 在該基板之上形成的一第一電晶體，該第一電晶體包括： 被設置在該基板之上的一第一源極； 被設置在該基板之上的一第一汲極； 耦合到該第一源極和該第一汲極的第一多個溝道， 其中該第一多個溝道位於該第一源極和該第一汲極之間，並且 其中來自該第一多個溝道中的至少一個溝道包括矽鍺（SiGe）， 圍繞該第一多個溝道的一第一閘極；及 在該基板之上形成的一第二電晶體，該第二電晶體包括： 被設置在該基板之上的一第二源極； 被設置在該基板之上的一第二汲極； 耦合到該第二源極和該第二汲極的第二多個溝道， 其中該第二多個溝道位於該第二源極和該第二汲極之間，並且 其中來自該第二多個溝道中的至少一個溝道包括矽鍺（SiGe）；及 圍繞該第二多個溝道的一第二閘極。
  12. 根據請求項11之整合元件，其中包括矽鍺（SiGe）的該至少一個溝道包括在大約百分之2-8（%）的一範圍內的一鍺濃度。
  13. 根據請求項11之整合元件， 其中該第一電晶體被配置為作為一負溝道金屬氧化物半導體（NMOS）電晶體進行操作，並且 其中該第二電晶體被配置為作為一正溝道金屬氧化物半導體（PMOS）電晶體進行操作。
  14. 根據請求項13之整合元件， 其中該第一電晶體亦包括在該第一閘極和來自該第一多個溝道中的一溝道之間的一第一氮化鈦（TiN）層，該第一TiN層具有一第一厚度， 其中該第二電晶體亦包括在該第一閘極和來自該第二多個溝道中的一溝道之間的一第二氮化鈦（TiN）層，該第二TiN層具有一第二厚度，並且 其中該第二TiN層的該第二厚度大於該第一TiN層的該第一厚度。
  15. 根據請求項11之整合元件， 其中該基板包括一P阱和一N阱， 其中該第一電晶體是在該基板的該P阱之上形成的，並且 其中該第二電晶體是在該基板的該N阱之上形成的。
  16. 根據請求項11之整合元件，其中該第一閘極和該第二閘極是不同的閘極。
  17. 根據請求項11之整合元件，其中該第一閘極和該第二閘極屬於該同一閘極。
  18. 根據請求項11之整合元件，其中該第一電晶體和該第二電晶體被配置為形成一互補金屬氧化物半導體（CMOS）結構。
  19. 根據請求項11之整合元件，其中該元件被併入從由以下各項組成的一組中選擇的一設備中：一音樂播放機、一視訊播放機、一娛樂裝置、一導航設備、一通訊設備、一行動設備、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴設備、一膝上型電腦、一伺服器、以及一機動車輛中的一設備。
  20. 一種裝置，包括： 一基板； 在該基板之上形成的一第一電晶體構件，該第一電晶體構件包括： 被設置在該基板之上的一第一源極； 被設置在該基板之上的一第一汲極； 耦合到該第一源極和該第一汲極的第一多個溝道， 其中該第一多個溝道位於該第一源極和該第一汲極之間，並且 其中來自該第一多個溝道中的至少一個溝道包括矽鍺（SiGe）；及 圍繞該第一多個溝道的一第一閘極；及 在該基板之上形成的一第二電晶體構件，該第二電晶體構件包括： 被設置在該基板之上的一第二源極； 被設置在該基板之上的一第二汲極； 耦合到該第二源極和該第二汲極的第二多個溝道， 其中該第二多個溝道位於該第二源極和該第二汲極之間，並且 其中來自該第二多個溝道中的至少一個溝道包括矽鍺（SiGe）；及 圍繞該第二多個溝道的一第二閘極。
  21. 根據請求項20之裝置，其中包括矽鍺（SiGe）的該至少一個溝道包括在大約百分之2-8（%）的一範圍內的一鍺濃度。
  22. 根據請求項20之裝置， 其中該第一電晶體構件被配置為作為一負溝道金屬氧化物半導體（NMOS）電晶體進行操作，並且 其中該第二電晶體構件被配置為作為一正溝道金屬氧化物半導體（PMOS）電晶體進行操作。
  23. 根據請求項22之裝置， 其中該第一電晶體構件亦包括在該第一閘極和來自該第一多個溝道中的一溝道之間的一第一氮化鈦（TiN）層，該第一TiN層具有一第一厚度， 其中該第二電晶體構件亦包括在該第一閘極和來自該第二多個溝道中的一溝道之間的一第二氮化鈦（TiN）層，該第二TiN層具有一第二厚度，並且 其中該第二TiN層的該第二厚度大於該第一TiN層的該第一厚度。
  24. 根據請求項20之裝置， 其中該基板包括一P阱和一N阱， 其中該第一電晶體構件是在該基板的該P阱之上形成的，並且 其中該第二電晶體構件是在該基板的該N阱之上形成的。
  25. 根據請求項20之裝置，其中該第一電晶體構件和該第二電晶體構件被配置為形成一互補金屬氧化物半導體（CMOS）結構。
  26. 根據請求項20之裝置，其中該裝置被併入從由以下各項組成的一組中選擇的一設備中：一音樂播放機、一視訊播放機、一娛樂裝置、一導航設備、一通訊設備、一行動設備、一行動電話、一智慧型電話、一個人數位助理、一固定位置終端、一平板電腦、一電腦、一可穿戴設備、一膝上型電腦、一伺服器、以及一機動車輛中的一設備。
  27. 一種用於製造一整合元件的方法，包括以下步驟： 提供一基板；及 在該基板之上形成一第一電晶體，其中形成該第一電晶體包括： 在該基板之上形成一第一源極； 在該基板之上形成一第一汲極； 在該第一源極和該第一汲極之間形成第一多個溝道，其中來自該第一多個溝道中的至少一個溝道包括矽鍺（SiGe）；及 形成圍繞該第一多個溝道的一第一閘極。
  28. 根據請求項27之方法，其中形成該第一多個溝道包括形成至少一個溝道，該至少一個溝道包括具有在大約百分之2-8（%）的一範圍內的一鍺濃度的矽鍺（SiGe）。
  29. 根據請求項27之方法，亦包括：在該基板之上形成一第二電晶體，其中形成該第二電晶體包括： 在該基板之上形成一第二源極； 在該基板之上形成一第二汲極； 在該第二源極和該第二汲極之間形成第二多個溝道，其中來自該第二多個溝道中的至少一個溝道包括矽鍺（SiGe）；及 形成圍繞該第二多個溝道的一第二閘極。
  30. 根據請求項29之方法，其中該第一閘極和該第二閘極屬於該同一閘極。
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