TW202117954A - 半導體封裝及其製造方法 - Google Patents

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semiconductor
coil
die
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陳憲偉
陳明發
詹森博
胡致嘉
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台灣積體電路製造股份有限公司
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Abstract

提供一種半導體封裝。所述半導體封裝包括第一晶粒及第二晶粒。第一晶粒包括電感器的第一螺旋段及第一結合金屬。第一結合金屬連接到第一螺旋段。第二晶粒結合到第一晶粒。第二晶粒包括電感器的第二螺旋段及第二結合金屬。第二結合金屬連接到第二螺旋段。電感器從第一晶粒延伸到第二晶粒。

Description

半導體封裝及其製造方法
本揭露實施例關於半導體封裝及其製造方法。
用於各種電子裝置（例如手機及其他移動電子設備）中的半導體器件及積體電路通常被製造在單個半導體晶圓上。可在晶圓級上對晶圓的晶粒進行處理並與其他半導體器件或晶粒封裝在一起，且已針對晶圓級封裝開發出各種技術及應用。多個半導體器件的積體已成為本領域的一個挑戰。
根據本公開的一些實施例，一種半導體封裝包括第一晶粒及第二晶粒。所述第一晶粒包括電感器的第一螺旋段及第一結合金屬。所述第一結合金屬連接到所述第一螺旋段。所述第二晶粒結合到所述第一晶粒。所述第二晶粒包括所述電感器的第二螺旋段及第二結合金屬。所述第二結合金屬連接到所述第二螺旋段。所述電感器從所述第一晶粒延伸到所述第二晶粒。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡明及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為便於說明起見，本文中可使用例如「在...之下」、「在...下方」、「下部」、「在...上方」、「上部」等空間相對性用語來闡述圖中所示的一個元件或特徵與另外的元件或特徵之間的關係。除了圖中所繪示的取向之外，所述空間相對性用語還旨在囊括器件在使用或操作中的不同取向。裝置可具有其他取向（旋轉90度或處於其他取向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
還可包括其他特徵及製程。例如，可包括測試結構來輔助對三維（three dimensional，3D）封裝或三維積體電路（three dimensional integrated circuit，3DIC）器件進行驗證測試。所述測試結構可包括例如形成在重佈線層中或形成在基底上的測試接墊（test pad），以便能夠對3D封裝或3DIC進行測試、使用探針和/或探針卡（probe card）等。可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可與包含對已知良好晶粒（known good die）進行中間驗證的測試方法結合使用以提高良率並降低成本。
圖1A到圖1F以及圖2A到圖2F是示出根據本公開的一些實施例的半導體晶粒100及半導體晶粒200的製造製程的示意性剖視圖。參考圖1A及圖2A，提供半導體晶圓W1及半導體晶圓W2。在一些實施例中，半導體晶圓W1包括多個晶粒單元DU1且半導體晶圓W2包括多個晶粒單元DU2。在一些實施例中，晶粒單元DU1對應於半導體晶圓W1的一部分，且晶粒單元DU2對應於半導體晶圓W2的一部分。為簡明起見，圖1A中示出一個晶粒單元DU1，且圖2A中示出一個晶粒單元DU2。然而，應理解多個晶粒單元DU1及多個晶粒單元DU2可以陣列形式排列在對應的半導體晶圓W1及半導體晶圓W2中。
在一些實施例中，每一晶粒單元DU1包括半導體基底110a以及設置在半導體基底110a上的內連結構IN1。在一些實施例中，半導體基底110a可由以下材料製成：元素半導體材料，例如晶體矽、金剛石或鍺；化合物半導體材料，例如碳化矽、砷化鎵、砷化銦或磷化銦；或合金半導體材料，例如矽鍺、碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，半導體基底110a中形成有器件D1。器件D1可包括主動組件（例如電晶體等）和/或被動組件（例如電阻器、電容器、電感器等）。半導體基底110a還可包括半導體穿孔（through semiconductor via，TSV）112。在一些實施例中，在進行處理（在圖3D中示出）之後，半導體穿孔112將穿透過半導體基底110a以實現雙側連接（dual-side connection）。在一些替代實施例中，半導體穿孔112是可選的且可省略。如圖1A中所示，半導體穿孔112的第一端嵌置在內連結構IN1中且半導體穿孔112的第二端嵌置在半導體基底110a中。即，半導體穿孔112從內連結構IN1延伸到半導體基底110a。應理解，圖1A中示出一個半導體穿孔112以進行示例性說明，且本公開並不僅限於此。在一些實施例中，晶粒單元DU1可包括更少或更多的半導體穿孔112。
在一些實施例中，內連結構IN1包括介電間層（inter-dielectric layer）120、內連導電圖案（也稱為導電圖案）130及電感器圖案140。在一些實施例中，內連導電圖案130及電感器圖案140嵌置在介電間層120中。為簡明起見，圖1A中將介電間層120示出為單個介電層且將內連導電圖案130及電感器圖案140示出為嵌置在單個介電間層120中。然而，從製造製程的角度來看，介電間層120可由多個堆疊的介電層構成，其中內連導電圖案130及電感器圖案140夾置在兩個鄰近的介電間層120之間。
在一些實施例中，內連導電圖案130包括溝槽部分134、138及通孔部分132、136。在一些實施例中，通孔部分132、136垂直地延伸穿過介電間層120從而與下伏的（underlying）溝槽部分（也稱為內連圖案）134或下伏的器件D1建立電連接。舉例來說，通孔部分132可在半導體基底110中的器件D1與上覆的溝槽部分134之間建立電連接，而通孔部分136可在溝槽部分134與溝槽部分138之間建立電連接。在一些實施例中，半導體穿孔112直接接觸溝槽部分134中的一者。
在一些實施例中，電感器圖案140包括溝槽部分144、148、149以及通孔部分146。在一些實施例中，溝槽部分144可與溝槽部分134實質上共面。類似地，溝槽部分148、溝槽部分149及溝槽部分138彼此實質上共面。換句話說，可通過同一製程步驟同時形成溝槽部分144與溝槽部分134。類似地，也可通過同一製程步驟同時形成溝槽部分148、溝槽部分149及溝槽部分138。
在一些實施例中，溝槽部分134、138、144、148、149以及通孔部分132、136、146可被稱為金屬化層。舉例來說，溝槽部分134、144及通孔部分132可被稱為內連結構IN1的第一金屬化層。類似地，溝槽部分138、148、149及通孔部分146可被稱為第二金屬化層。應注意，雖然圖1A中將內連結構IN1示出為僅包括兩個金屬化層，但本公開並不僅限於此。在一些實施例中，可包括更多或更少的金屬化層。在一些替代實施例中，內連導電圖案130的數目、電感器圖案140的數目及介電間層120的數目可根據佈線要求來加以調整。
在一些實施例中，介電間層120的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（benzocyclobutene，BCB）、聚苯並噁唑（polybenzoxazole，PBO）、其組合或其他適合的介電材料。可通過例如旋轉塗布（spin-on coating）、疊層（lamination）、化學氣相沉積（chemical vapor deposition，CVD）等適合的製作技術來形成介電間層120。在一些實施例中，內連導電圖案130與電感器圖案140包含相同的材料。在一些實施例中，內連導電圖案130及電感器圖案140的材料包括鋁、鈦、銅、鎳、鎢和/或其合金。在一些實施例中，內連導電圖案130與電感器圖案140是同時形成的。舉例來說，可通過電鍍（electroplating）、沉積和/或微影及蝕刻來形成內連導電圖案130及電感器圖案140。在一些實施例中，可根據單鑲嵌或雙鑲嵌製程形成導電圖案130及電感器圖案140。
參考圖2A，半導體晶圓W2中的晶粒單元DU2可與半導體晶圓W1中的晶粒單元DU1類似，因此本文中不再贅述。在一些實施例中，每一晶粒單元DU2包括半導體基底210，半導體基底210中形成有器件D2且半導體基底210上形成有內連結構IN2。內連結構IN2包括介電間層220，介電間層220中嵌置有內連導電圖案230及電感器圖案240。在一些實施例中，內連導電圖案230包括通孔部分232、236以及溝槽部分234及238。在一些實施例中，電感器圖案240包括溝槽部分244、248、249以及通孔部分246。如圖2A中所示，晶粒單元DU2不具有半導體穿孔，但本公開並不僅限於此。在一些替代實施例中，半導體基底210可包括具有與圖1A所示晶粒單元DU1中的半導體穿孔112類似的配置的半導體穿孔。
為簡明起見，將在下文同時闡述對半導體晶圓W1執行的製程及對半導體晶圓W2執行的製程。應注意，這並不意味著本公開僅限於同時處理兩個半導體晶圓W1及W2的情形，也不僅限於半導體晶圓W1與半導體晶圓W2之間類似或對應的部分必須使用相同的材料或形成相同的圖案的情形。舉例來說，在一些實施例中，半導體晶圓W1的內連導電圖案130可包含與半導體晶圓W2的內連導電圖案230的材料相比不同的材料。再舉一實例，半導體晶圓W2的內連導電圖案230的佈線配置或電感器圖案240的佈線配置可與半導體晶圓W1的內連導電圖案130的佈線配置或電感器圖案140的佈線配置不同。
參考圖1B及圖2B，在內連結構IN1上形成保護材料層150a，且在內連結構IN2上形成保護材料層250a。在一些實施例中，保護材料層150a及保護材料層250a覆蓋對應的下伏內連結構IN1及內連結構IN2。在一些實施例中，保護材料層150a、250a可獨立地包含聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）或任何其他適合的介電材料。在一些實施例中，保護材料層150a、250a包含無機材料。無機材料可以是氧化物（例如氧化矽）、氮化物（例如氮化矽）等。可通過例如旋轉塗布、CVD等適合的製作技術來形成保護材料層150a、250a。在一些實施例中，內連結構IN1夾置在保護材料層150a與半導體基底110a之間，且內連結構IN2夾置在保護材料層250a與半導體基底210之間。
參考圖1C及圖2C，將保護材料層150a、250a圖案化以形成保護層150、250。在一些實施例中，保護層150具有暴露出溝槽部分138、148及149的多個開口。類似地，保護層250具有暴露出溝槽部分238、248及249的多個開口。此後，可通過電鍍、沉積和/或微影及蝕刻將導電材料填充到開口中以及保護層150、250之上以形成電感器圖案160、260以及導電接墊170、270。在一些實施例中，電感器圖案160形成在電感器圖案140之上且電連接到電感器圖案140。電感器圖案160可包括延伸穿過保護層150的通孔部分162及設置在保護層150上的溝槽部分164。通孔部分162將溝槽部分164電連接到電感器圖案140的溝槽部分148、149。在一些實施例中，電感器圖案140及160被統稱為電感器IND1的第一螺旋段（在圖3A中示出）。
在一些實施例中，在位於內連導電圖案130之上的保護層150上形成導電接墊170。在一些實施例中，每一導電接墊170可具有突出部（通孔），所述突出部穿透過保護層150以與內連導電圖案130建立電連接。在一些實施例中，導電接墊170用於與隨後形成的其他電子組件（未示出）建立電連接。在一些替代實施例中，導電接墊170可以是用於探測晶粒單元DU1的測試接墊。在一些實施例中，電感器圖案160的溝槽部分164的厚度T164處於0.6微米到2.8微米的範圍中。在一些實施例中，溝槽部分164的厚度T164與導電接墊170的厚度T170相同。在本文中，導電接墊170的厚度T170指的是位於保護層150上方的導電接墊170的厚度。即，厚度T170不包括導電接墊170的突出部的厚度。
與電感器圖案160類似，電感器圖案260包括：溝槽部分264，設置在保護層250上；以及通孔部分262，延伸穿過保護層250以與下伏的電感器圖案240建立電連接。在一些實施例中，電感器圖案240及260被統稱為電感器IND1的第二螺旋段（在圖3A中示出）。在一些實施例中，在保護層250上形成導電接墊270且導電接墊270可具有突出部（通孔），所述突出部穿透過保護層250以與下伏的內連導電圖案230建立電連接。溝槽部分164的厚度T164可與溝槽部分264的厚度T264相同或不同。在一些實施例中，厚度T164對厚度T264的比率處於0.5到5的範圍中。
在一些實施例中，電感器圖案160、260及導電接墊170、270的材料可包括鋁、鈦、銅、鎳、鎢、其合金或其他適合的材料。在一些實施例中，電感器圖案160的材料不同於下伏的電感器圖案140的材料，導電接墊170的材料不同於下伏的內連導電圖案130的材料，電感器圖案260的材料不同於下伏的電感器圖案240的材料，且導電接墊270的材料不同於下伏的內連導電圖案230的材料。在一些實施例中，電感器圖案160、260可與對應的導電接墊170、270同時形成。即，電感器圖案160、260的材料可與導電接墊170、270的材料相同。
參考圖1D及圖2D，分別在保護層150及保護層250上形成結合介電材料層180a及結合介電材料層280a以覆蓋對應的電感器圖案160、260及對應的導電接墊170、270。在一些實施例中，結合介電材料層180a、280a的材料包括氧化物（例如二氧化矽）、聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）、其他適合的聚合物系介電材料或其組合。在一些實施例中，通過旋轉塗布、CVD、電漿增強型化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD）等來形成結合介電材料層180a、280a。
參考圖1D到圖1E以及圖2D到圖2E，將結合介電材料層180a及結合介電材料層280a圖案化以形成結合介電層180及結合介電層280。可通過雙鑲嵌製程來將結合介電材料層180a及280a圖案化。舉例來說，可移除結合介電材料層180a、280a的至少一部分及保護層150、250的至少一部分以形成溝槽開口OP1、OP3以及通孔開口OP2、OP4。在一些實施例中，溝槽開口OP1與通孔開口OP2連通，而溝槽開口OP3與通孔開口OP4連通。在一些實施例中，溝槽開口OP1及通孔開口OP2暴露出內連結構IN1的溝槽部分149的至少一部分。類似地，溝槽開口OP3及通孔開口OP4暴露出內連結構IN2的溝槽部分249的至少一部分。在形成溝槽開口OP1、OP3及通孔開口OP2、OP4之後，將導電材料填充到溝槽開口OP1、OP3及通孔開口OP2、OP4中以形成電感器結合接墊（也稱為結合接墊）192、292及結合通孔194、294。在溝槽開口OP1、OP3及通孔開口OP2、OP4的形成期間，可在結合介電材料層180a及280a中形成其他開口。在一些實施例中，這些開口中的一些暴露出導電接墊170，且這些開口中的其餘開口是不暴露出任何下伏的導電元件的凹槽。在一些實施例中，也將導電材料填充到這些開口中以形成內連結合接墊196、296、虛設結合接墊197、297以及導電通孔198、298。在一些實施例中，電感器結合接墊192、結合通孔194、內連結合接墊196、虛設結合接墊197以及導電通孔198被統稱為結合金屬化圖案190。類似地，電感器結合接墊292、結合通孔294、內連結合接墊296、虛設結合接墊297及導電通孔298被統稱為結合金屬化圖案290。在一些實施例中，結合金屬化圖案190及結合金屬化圖案290的材料可包括鋁、鈦、銅、鎳、鎢和/或其合金。在一些實施例中，結合金屬化圖案190或結合金屬化圖案290可由與對應的電感器圖案140或電感器圖案240以及對應的內連導電圖案130或內連導電圖案230相同的材料製成。在一些實施例中，結合金屬化圖案190或結合金屬化圖案290的材料可不同於對應的電感器圖案160或電感器圖案260的材料。
如圖1E中所示，電感器結合接墊192通過結合通孔194連接到電感器圖案140的溝槽部分149。在一些實施例中，電感器結合接墊192及結合通孔194被統稱為電感器結合金屬（inductor bonding metallurgies）。在一些實施例中，電感器圖案140、160及電感器結合金屬（電感器結合接墊192及結合通孔194）被統稱為電感器導線片段（inductor wire fragment）。在一些實施例中，內連結合接墊196可通過導電通孔198連接到導電接墊170，且虛設結合接墊197可電浮置。即，虛設結合接墊197可設置在電感器圖案160之上但不電連接到電感器圖案160。在一些實施例中，電感器結合接墊192的頂表面、內連結合接墊196的頂表面、虛設結合接墊197的頂表面及結合介電層180的頂表面實質上位於同一水平高度處以提供適當的主動表面AS1來實現混合結合。保護層150、電感器圖案160、導電接墊170、結合介電層180及結合金屬化圖案190被統稱為結合結構BS1。
如圖2E中所示，電感器結合接墊292通過結合通孔294連接到電感器圖案240的溝槽部分249。在一些實施例中，電感器結合接墊292及結合通孔294被統稱為電感器結合金屬。在一些實施例中，電感器圖案240、260及電感器結合金屬（電感器結合接墊292及結合通孔294）被統稱為電感器導線片段。在一些實施例中，內連結合接墊296可通過導電通孔298連接到導電接墊270，且虛設結合接墊297可電浮置。即，虛設結合接墊297可設置在電感器圖案260之上，但不電連接到電感器圖案260。在一些實施例中，電感器結合接墊292的頂表面、內連結合接墊296的頂表面、虛設結合接墊297的頂表面及結合介電層280的頂表面實質上位於同一水平高度處以提供適當的主動表面AS2來實現混合結合。保護層250、電感器圖案260、導電接墊270、結合介電層280及結合金屬化圖案290被統稱為結合結構BS2。
參考圖1E到圖1F及圖2E到圖2F，可執行單體化製程以形成多個半導體晶粒100及多個半導體晶粒200。可通過例如沿著位於每一晶粒單元DU1之間的切割線C1切斷半導體晶圓W1，及沿著位於每一晶粒單元DU2之間的切割線C2切斷半導體晶圓W2來執行單體化製程。在一些實施例中，單體化製程通常涉及使用旋轉刀片（rotating blade）和/或雷射光束來執行晶圓鋸割製程（wafer dicing process）。在一些實施例中，單體化步驟是任選的且可跳過。在一些實施例中，半導體晶粒100及半導體晶粒200可以是能夠執行存儲功能的晶粒。舉例來說，半導體晶粒100及半導體晶粒200中的每一者可獨立地為動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）、電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM）、靜態隨機存取記憶體（Static Random Access Memory，SRAM）等。然而，本公開並不僅限於此。在一些替代實施例中，半導體晶粒100及半導體晶粒200可獨立地為中央處理單元（Central Process Unit，CPU）晶粒、圖形處理單元（Graphic Process Unit，GPU）晶粒、現場可程式設計閘陣列（Field-Programmable Gate Array，FPGA）等。在一些實施例中，半導體晶粒100及半導體晶粒200中的每一者中形成有電感器的電感器導線片段。
圖3A到圖3J是示出根據本公開的一些實施例的半導體封裝10的製造製程的示意性剖視圖。參考圖3A，跳過圖1E到1F及圖2E到2F中所示的兩個半導體晶圓W1及W2的單體化步驟，且將半導體晶圓W1與半導體晶圓W2彼此混合結合以獲得重構晶圓（reconstructed wafer）RW。在一些實施例中，重構晶圓RW包括多個封裝單元PU。換句話說，可在重構晶圓級上執行示範性製程，以使得以重構晶圓RW的形式來處理多個封裝單元PU。在圖3A中，為簡明起見，示出一個封裝單元PU。然而，本公開並不僅限於此。多個封裝單元PU可以陣列形式排列在重構晶圓RW中。
如圖3A中所示，可將半導體晶圓W1中所包括的半導體晶粒100混合結合到半導體晶圓W2中所包括的半導體晶粒200。在一些實施例中，混合結合製程的溫度在約200℃到約300℃的範圍中。在一些實施例中，將半導體晶圓W1放置成使得半導體晶粒100的主動表面AS1接觸半導體晶圓W2中的半導體晶粒200的主動表面AS2。此外，半導體晶粒100的電感器結合接墊192、內連結合接墊196及虛設結合接墊197與半導體晶粒200的對應的電感器結合接墊292、對應的內連結合接墊296及對應的虛設結合接墊297實質上對齊且直接接觸。即，電感器結合接墊192結合到電感器結合接墊292，內連結合接墊196結合到內連結合接墊296，且虛設結合接墊197結合到虛設結合接墊297。在一些實施例中，結合介電層180直接接觸結合介電層280。在一些實施例中，為促成半導體晶粒100與半導體晶粒200之間的混合結合，可對半導體晶圓W1及半導體晶圓W2的結合表面（即，主動表面AS1及主動表面AS2）執行表面製備。所述表面製備可包括例如表面清潔及活化。可對主動表面AS1、AS2執行表面清潔以移除電感器結合接墊192、292的結合表面、內連結合接墊196、296的結合表面、虛設結合接墊197、297的結合表面及結合介電層180、280的結合表面上的顆粒。在一些實施例中，舉例來說，可通過濕式清潔來清潔主動表面AS1、AS2。
在清潔主動表面AS1及AS2之後，可對結合介電層180及結合介電層280的結合表面執行活化以達到高結合強度。舉例來說，可執行電漿活化以處置結合介電層180及結合介電層280的結合表面。當結合介電層180及結合介電層280的經過活化的結合表面彼此接觸時，對結合介電層180及結合介電層280進行預結合。在將半導體晶粒100預結合到半導體晶粒200上之後，執行混合結合步驟。混合結合步驟可包括用於達成介電結合的熱處理及用於達成導體結合的熱退火（thermal annealing）製程。在一些實施例中，執行用於達成介電結合的熱處理以加強結合介電層180與結合介電層280之間的結合。在執行用於達成介電結合的熱處理之後，執行用於導體結合的熱退火以促成電感器結合接墊192、內連結合接墊196及虛設結合接墊197與對應的電感器結合接墊292、對應的內連結合接墊296及對應的虛設結合接墊297之間的結合。在一些實施例中，用於達成導體結合的熱退火的製程溫度高於用於達成介電結合的熱處理的製程溫度。在執行用於導體結合的熱退火之後，將結合介電層180結合到結合介電層280。與此同時，將電感器結合接墊192、內連結合接墊196及虛設結合接墊197結合到對應的下伏電感器結合接墊292、對應的下伏內連結合接墊296及對應的下伏虛設結合接墊297。如此，上部晶粒（例如，半導體晶粒100）便混合結合到下部晶粒（例如，半導體晶粒200）。在一些實施例中，在半導體晶圓W1的主動表面AS1與半導體晶圓W2的主動表面AS2之間的接觸平面處可看到結合界面BI。
應注意，儘管圖3A中的重構晶圓RW是通過混合結合半導體晶圓W1與半導體晶圓W2而獲得，但本公開並不僅限於此。在一些替代實施例中，可在進行混合結合製程之前使半導體晶圓W1及半導體晶圓W2中的一者或兩者經受單體化製程。如此，可通過將單體化的半導體晶粒（例如，半導體晶粒100）與半導體晶圓（例如，半導體晶圓W2）混合結合來獲得重構晶圓RW。舉例來說，可將半導體晶粒100拾取並放置到半導體晶圓W2上以使得半導體晶粒100電連接到半導體晶粒200。
在一些實施例中，在將半導體晶粒100結合到半導體晶粒200時，半導體晶粒100的電感器圖案140、160及電感器結合金屬（電感器結合接墊192及結合通孔194）接合到半導體晶粒200的電感器圖案240、260及電感器結合金屬（電感器結合接墊292及結合通孔294）以界定圍繞介電材料的一部分（結合介電層180、280的一部分、保護層150、250的一部分以及介電間層120、220）的導電導線（conductive wire），從而形成電感器IND1。在一些實施例中，半導體晶粒100及半導體晶粒200分別包括電感器IND1的導電導線特徵的導線片段。舉例來說，半導體晶粒100的電感器圖案140、160及電感器結合金屬（電感器結合接墊192及結合通孔194）可構成電感器IND1的第一導線片段，電感器圖案240、260及電感器結合金屬（電感器結合接墊292及結合通孔294）可構成電感器IND1的第二導線片段，且電感器IND1的導電導線可包括第一導線片段及第二導線片段。
參考圖3A及圖3B，在一些實施例中，從表面110r的一側對半導體基底110a進行薄化以形成半導體基底110。在一些實施例中，可移除半導體基底110a的一部分直到顯露出半導體穿孔112。如圖3B中所示，在將半導體基底110a薄化之後，半導體穿孔112可從半導體基底110突出。即，半導體穿孔112的表面112b可位於比半導體基底110的表面110r高的水平高度處。在一些實施例中，可通過蝕刻製程移除半導體基底110a的所述部分。蝕刻製程包括例如等向性蝕刻製程（isotropic etching process）和/或非等向性蝕刻製程（anisotropic etching process）。舉例來說，可通過濕蝕刻製程、乾蝕刻製程或其組合來對半導體基底110a進行薄化。
參考圖3C，在半導體基底110的表面110r上形成第一介電層302a。在一些實施例中，第一介電層302a形成為覆蓋半導體穿孔112的表面112b。第一介電層302a的材料包括氧化物。在一些實施例中，第一介電層302a的材料包括氧化矽（SiO2）、氮化矽（SiN）、氮氧化矽（SiON）等。可通過例如旋轉塗布、疊層、CVD等適合的製作技術來形成第一介電層302a。
參考圖3D，在形成第一介電層302a之後，執行平坦化製程以對第一介電層302a進行薄化直到暴露出半導體穿孔112的表面112b為止，以形成第一介電層302。在一些實施例中，在完成平坦化製程之後，半導體穿孔112的表面112b可與第一介電層302的表面302t實質上共面。在一些實施例中，對第一介電層302a的平坦化包括執行機械研磨製程（mechanical grinding process）和/或化學機械拋光（chemical mechanical polishing，CMP）製程。在一些實施例中，在平坦化製程期間也可移除半導體穿孔112的一些部分。
參考圖3E，在第一介電層302上形成第二介電層304。第二介電層304具有多個開口O1，所述多個開口O1暴露出半導體穿孔112的表面112b及第一介電層302的一些部分。在一些實施例中，第二介電層304的材料可與第一介電層302的材料類似。舉例來說，第二介電層304可包含氧化物，例如氧化矽。此後，在第二介電層304之上共形地形成晶種材料層312a。在一些實施例中，晶種材料層312a毯覆式地形成在封裝單元PU之上。如圖3E中所示，晶種材料層312a延伸到開口O1中以直接接觸半導體穿孔112。在一些實施例中，可通過例如濺射製程、物理氣相沉積（physical vapor deposition，PVD）製程等來形成晶種材料層312a。在一些實施例中，晶種材料層312a可包含例如銅、鉭、鈦、其組合或其他適合的材料。在一些實施例中，可在形成晶種材料層312a之前沉積阻擋層（未示出）以防止發生不期望的擴散。
參考圖3F，在晶種材料層312a上沉積導電材料315a。在一些實施例中，導電材料315a可包括金屬材料，例如銅、鋁、鉑、鎳、鈦、鉭、鉻、金、銀、鎢、其組合等。在一些實施例中，通過電鍍、無電鍍（electroless plating）、物理氣相沉積、化學氣相沉積等在晶種材料層312a之上形成導電材料315a。
參考圖3F及圖3G，對導電材料315a執行平坦化製程直到暴露出第二介電層304為止。即，可移除設置在第二介電層304的表面304t上的導電材料315a的一些部分及晶種材料層312a的一些部分以獲得填充開口O1的第一重佈線圖案310。在一些實施例中，每一第一重佈線圖案310包括晶種層312及設置在晶種層312上的導電插塞（conductive plug）315。在一些實施例中，導電插塞315由晶種層312橫向地環繞。在一些實施例中，第一重佈線圖案310的至少一部分電連接且實體地連接到半導體穿孔112。
參考圖3H，在第二介電層304上形成第三介電層306。第三介電層306具有開口O2，所述開口O2顯露出第一重佈線圖案310中的一些第一重佈線圖案的一些部分。在一些實施例中，第三介電層306的材料可與第一介電層302和/或第二介電層304的材料類似。舉例來說，第三介電層306可包含氧化物，例如氧化矽。在第三介電層306上形成多個第二重佈線圖案320。在一些實施例中，可將每一第二重佈線圖案320劃分為通孔部分322及溝槽部分324。在一些實施例中，通孔部分322位於開口O2中且溝槽部分324設置在第三介電層306上。通孔部分322允許第二重佈線圖案320與第一重佈線圖案310之間進行電連接。為簡明起見，圖3H及後圖中省略晶種層312。應注意，與第一重佈線圖案310類似，第二重佈線圖案320中的每一者也可包括晶種層及導電插塞。在一些實施例中，第二重佈線圖案320的通孔部分322與溝槽部分324是同時形成的。在形成第二重佈線圖案320之後，在第三介電層306上形成第一鈍化層308。第一鈍化層308在位於第三介電層306上的第二重佈線圖案320旁邊延伸，且部分地覆蓋第二重佈線圖案320的溝槽部分324。即，第一鈍化層308包括暴露出溝槽部分324的一部分的開口O3。在一些實施例中，第一鈍化層308可毯覆式地形成在封裝單元PU之上且可執行圖案化製程（例如，沉積、微影及蝕刻）以形成開口O3。在一些實施例中，第一鈍化層308的材料包括例如聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）、其組合或其他適合的介電材料。
參考圖3I，在第一鈍化層308上設置第二鈍化層330。在一些實施例中，第二鈍化層330覆蓋第一鈍化層308且部分地延伸到開口O3中。舉例來說，第二鈍化層330延伸到開口O3中以部分地覆蓋第二重佈線圖案320的溝槽部分324。即，第二鈍化層330可包括開口O4，所述開口O4暴露出溝槽部分324的由開口O3顯露出的一部分。如圖3I中所示，第一鈍化層308的開口O3比第二鈍化層330的開口O4寬。在一些實施例中，第一鈍化層308與第二鈍化層330可包含不同的材料。在一些替代實施例中，第二鈍化層330的材料可與第一鈍化層308的材料相同。舉例來說，第二鈍化層330的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯（BCB）、聚苯並噁唑（PBO）、其組合或其他適合的介電材料。
在一些實施例中，可在開口O4中共形地形成凸塊下金屬（under-bump metallurgies，UBM）400。在一些實施例中，凸塊下金屬400還可在第二鈍化層330的環繞開口O4的部分之上延伸。在一些實施例中，凸塊下金屬400的材料包括銅、鎳、錫、鈀、金、鈦、鋁或其合金。在一些實施例中，可堆疊多個導電材料層以形成凸塊下金屬400。在一些實施例中，凸塊下金屬400可通過鍍覆製程來形成。鍍覆製程例如是電鍍、無電鍍、浸鍍（immersion plating）等。此後，在凸塊下金屬400之上形成多個導電端子500。在一些實施例中，導電端子500經由第一重佈線圖案310及第二重佈線圖案320電連接到半導體晶粒100。導電端子500包括例如焊球、球柵陣列（ball grid array，BGA）連接件、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、微凸塊、經由無電鍍鎳鈀浸金技術（electroless nickel-electroless palladium-immersion gold，ENEPIG）形成的凸塊、其組合（例如，貼合有焊球的金屬柱）等。
參考圖3I及圖3J，執行單體化製程以形成多個半導體封裝10。可通過例如沿著位於每一封裝單元PU之間的切割線SC切斷重構晶圓RW來執行單體化製程。在一些實施例中，鋸割製程或單體化製程通常涉及使用旋轉刀片或雷射光束來進行鋸割。換句話說，鋸割或單體化製程例如是雷射切削製程（laser cutting process）、機械切削製程（mechanical cutting process）或其他適合的製程。
圖3K是示出根據本公開的一些實施例的電子器件15的示意性剖視圖。參考圖3K，將半導體封裝10堆疊在電路基底600上以形成電子器件15。在一些實施例中，電路基底600可以是母板、印刷電路板等。在一些實施例中，半導體封裝10通過導電端子500連接到電路基底600。
圖4A是圖3K中所示半導體封裝10的電感器IND1的示意性立體圖。圖4B是圖4A中的電感器IND1的示意性分解圖。圖4A及圖4B中示出電感器IND1中的導電導線。另一方面，為簡明起見，圖4A及圖4B中省略介電材料（即結合介電層180、280、保護層150、250及介電間層120、220）。此外，在分解圖中，將元件示出為直接設置在另一元件的頂部上以能夠更深入地瞭解本公開的電感器的結構，而不是只關注電感器的製造製程。舉例來說，為說明的清晰起見，將通孔部分2621及通孔部分2622示出為位於溝槽部分248、249上，但從製造角度來看，通孔部分2621及通孔部分2622是與溝槽部分264而不是與溝槽部分248、249形成在一起（形成為一個整體）。在圖式中被標記為「CT」且後續接著參考編號的區域指示其上繪製有區域CT的元件與參考編號所指示的元件之間的接觸區域。舉例來說，在圖4B中被繪製在溝槽部分144上的接觸區域CT146指示通孔部分146接觸溝槽部分144的區。虛線提供使用對應的接觸區域來連接個別元件的視覺引導。
參考圖4A及圖4B，在一些實施例中，電感器IND1包括多個繞組部分（winding portion），所述繞組部分具有內連結構IN1、IN2的一個或多個金屬化層以及包括在結合結構BS1、BS2中的一個或多個金屬化層。在一些實施例中，不同的繞組部分可包含不同的導電材料。舉例來說，電感器IND1包括：由電感器圖案140形成的繞組部分1010、由電感器圖案160形成的繞組部分1020、由電感器圖案260形成的繞組部分1030、由電感器圖案240形成的繞組部分1040及由電感器結合金屬（電感器結合接墊192、結合通孔194、電感器結合接墊292及結合通孔294）形成的結合部分1050。在一些實施例中，繞組部分1010的材料與繞組部分1040的材料及結合部分1050的材料相同。另一方面，繞組部分1010的材料不同於繞組部分1020及繞組部分1030的材料。在一些實施例中，繞組部分1020的材料與繞組部分1030的材料相同。在一些替代實施例中，繞組部分1020與繞組部分1030包含不同的材料。舉例來說，溝槽部分144、148、149、244、248、249、通孔部分146、246以及結合金屬（電感器結合接墊192、292以及結合通孔194、294）可由銅製成，且通孔部分1621、1622、2621、2622及溝槽部分164、264可由鋁製成。在一些實施例中，由於電感器IND1的繞組部分1010到1040分布在兩個半導體晶粒100與200之間（即電感器IND1從半導體晶粒100延伸到半導體晶粒200），因此可在不犧牲電感器IND1的性能的情況下減小個別繞組部分1010到1040的厚度。金屬化層的減小的厚度繼而有利於主動表面AS1及主動表面AS2的平坦化，藉此改進半導體晶粒100與半導體晶粒200之間的結合。如此，可提高半導體封裝10的總良率及可靠性，藉此降低製造成本。
如圖4A及圖4B中所示，電感器IND1包括六個垂直地堆疊的線圈6010到6060，所述六個垂直地堆疊的線圈6010到6060串聯地電連接。在一些實施例中，電感器圖案140的溝槽部分144呈開環形狀且構成電感器IND1的線圈6010。另一方面，電感器圖案140的溝槽部分148可構成電感器IND1的線圈6020。在一些實施例中，溝槽部分144（線圈6010）通過通孔部分146連接到溝槽部分148（線圈6020）。舉例來說，通孔部分146電接觸且實體地接觸溝槽部分148及溝槽部分144兩者。在一些實施例中，通孔部分146在接觸區域CT146處實體地接觸溝槽部分144。在一些實施例中，接觸區域CT146位於靠近溝槽部分144的一端處。溝槽部分144的另一端可通過電感器通孔（未示出）或通過內連圖案134（圖3J中示出）連接到器件D1（圖3J中示出）。在同一實施例中，溝槽部分144與內連圖案134形成為一個整體，即在溝槽部分144與內連圖案134這兩者之間可看不到清楚的界面。溝槽部分144與溝槽部分148可位於不同的水平高度處，且通孔部分146可橋接兩個水平高度之間的距離。在一些實施例中，通孔部分146到達溝槽部分148的一端。溝槽部分148也具有開環形狀且在接觸區域CT1621處接觸通孔部分1621，所述接觸區域CT1621相對於通孔部分146而位於開環的另一端。
在一些實施例中，通孔部分1621設置在溝槽部分164的一端處。溝槽部分164可呈開環形式且構成電感器IND1的線圈6030。溝槽部分164與溝槽圖案148位於不同的水平高度處，且通孔部分1621可橋接兩個水平高度之間的距離。通孔部分1622設置在溝槽部分164的另一端，且在接觸區域CT1622處與電感器圖案140的溝槽部分149建立電連接。溝槽部分149與溝槽部分148位於同一水平高度處。在一些實施例中，溝槽部分149比溝槽部分148短。在本文中，在沿著溝槽部分的頂表面進行測量時，溝槽部分的長度是溝槽部分的兩端之間的距離。換句話說，溝槽部分的長度被視為修整過的溝槽部分（rectified trench portion）的長度。溝槽部分149建立接觸區域CT1622處的通孔部分1622與接觸區域CT194處的結合通孔194之間的電連接，且可被稱為橋接部分。在一些實施例中，通孔部分1621、1622的頂表面1621t、1622t與結合通孔194的頂表面194t位於同一水平高度處（彼此實質上共面）。結合通孔194到達電感器結合接墊192，電感器結合接墊192混合結合到電感器結合接墊292。在電感器結合接墊192與電感器結合接墊292之間可看到結合界面BI。結合通孔294在接觸區域CT294處建立電感器結合接墊292與溝槽部分249之間的電連接。在一些實施例中，溝槽部分249也可被稱為橋接部分。溝槽部分249連接電感器結合金屬（電感器結合接墊192、結合通孔194、電感器結合接墊292及結合通孔294）與通孔部分2621。在一些實施例中，這些結合金屬（電感器結合接墊192、結合通孔194、電感器結合接墊292及結合通孔294）可被視為電感器IND1的結合部分1050。在一些實施例中，電感器IND1的結合部分1050跨越不同的半導體晶粒100與200之間的結合界面BI延伸。
在一些實施例中，通孔部分2621在接觸區域CT2621處建立溝槽部分264的一端與溝槽部分249之間的電接觸。在溝槽部分264的另一端處，通孔部分2622在接觸區域CT2622處與溝槽部分248的一端建立電連接。溝槽部分264及溝槽部分248可分別被視為電感器IND1的線圈6040及線圈6050。在溝槽部分248的另一端處，通孔部分246在接觸區域CT246處與溝槽部分244建立電連接。在一些實施例中，溝槽部分244可被稱為電感器IND1的線圈6060。在一些實施例中，溝槽部分244可通過電感器通孔（未示出）連接到器件D2，或者可連接到溝槽部分234（圖3J中示出）。如上文所述，繞組部分1010到1040中的一些繞組部分的材料可不同。舉例來說，在通孔部分2621、2622接觸電感器圖案240的接觸區域CT2621及CT2622處，可觀察到不同的導電材料之間的界面。在一些實施例中，針對電感器IND1的這數個線圈使用不同的材料允許微調電感器IND1的性質（例如，電感、電阻率等）。此外，通過並入跨越半導體晶粒100、200的結合界面BI延伸的結合部分1050來連接繞組部分1010到1040，可製作較薄的繞組部分。因此，可提高上覆層的平坦度且可增強半導體封裝的可靠性。
參考圖4B，電感器IND1可與較大的電路（未示出）積體在一起。在半導體封裝10的運作期間，電流可從一個末端（例如，溝槽部分244或溝槽部分144）進入電感器IND1並可行進通過線圈6010到6050以從另一末端（例如，溝槽部分244或溝槽部分144中的另一者）出去。舉例來說，根據較大的電路的配置及所施加的電壓，電流可從溝槽部分144進入電感器，如圖4B中箭頭C_In所指示。然後，電流可在逆時針方向上行進通過線圈6010以通過通孔部分146進入線圈6020。隨後，電流在逆時針方向上行進通過線圈6020以通過通孔部分1621進入線圈6030。然後，電流在逆時針方向上行進通過線圈6030以通過通孔部分1622進入溝槽部分149。此後，電流行進通過結合部分1050（按照相繼次序通過結合通孔194、結合接墊192、結合接墊292及結合通孔294）以進入溝槽部分249。此後，電流通過通孔部分2621進入線圈6040且在逆時針方向上行進通過線圈6040。隨後，電流通過通孔部分2622進入線圈6050且在逆時針方向上行進通過線圈6050以通過通孔部分246進入線圈6060。最後，電流在線圈6060的一端處離開電感器IND1，如圖4B中的箭頭C_Out所指示。即，電感器IND1的六個線圈6010到6060可串聯連接，其中結合部分1050插置在線圈6030與線圈6040之間。
圖5是根據本公開的一些替代實施例的半導體封裝20的示意性剖視圖。半導體封裝20可與圖3J的半導體封裝10類似，因此類似的元件由相同或類似的參考編號來標示且本文中不再贅述。在半導體封裝20中，半導體晶粒202用以代替半導體晶粒200，從而在與半導體晶粒102結合時形成電感器IND2。半導體晶粒202與半導體晶粒200之間（以及電感器IND2與電感器IND1之間）的差異在於電感器圖案260的溝槽部分264的厚度T264。如圖5中所示，溝槽部分264比半導體晶粒102的溝槽部分164厚。在一些實施例中，溝槽部分264的厚度T264可高達溝槽部分164的厚度T164的2倍。然而，本公開並不僅限於此。在一些替代實施例中，溝槽部分164可比溝槽部分264厚。舉例來說，溝槽部分164的厚度T164可高達溝槽部分264的厚度T264的5倍。
圖6A是根據本公開的一些替代實施例的半導體封裝30的示意性剖視圖。圖6B是根據本公開的一些替代實施例的半導體封裝30的電感器IND3的示意性分解圖。圖6B中示出半導體封裝30中所包括的電感器IND3中的導電導線。半導體封裝30及電感器IND3可分別與圖3J及圖4B的半導體封裝10及電感器IND1類似，因此類似的元件由相同或類似的參考編號來標示且本文中不再贅述。在半導體封裝30中，半導體晶粒104用以代替半導體晶粒100，半導體晶粒204用以代替半導體晶粒200，從而在半導體晶粒104與半導體晶粒204結合時形成電感器IND3。參考圖6A及圖6B，半導體封裝30與半導體封裝10之間的差異是電感器IND3所包括的線圈比電感器IND1所包括的線圈少。此外，電感器IND3的線圈中的一些可並聯連接，而不是串聯連接。舉例來說，線圈6120與線圈6130可並聯連接。在一些實施例中，電感器IND3包括繞組部分3010、繞組部分3020、繞組部分3030、繞組部分3040、第一結合部分3050A及第二結合部分3050B。繞組部分3010包括溝槽部分144（線圈6110）、通孔部分146、溝槽部分148及溝槽部分149。繞組部分3020包括溝槽部分164（線圈6120）及通孔部分1621、1622。繞組部分3030包括溝槽部分264（線圈6130）及通孔部分2621、2622。繞組部分3040包括溝槽部分244（線圈6140）、溝槽部分248、溝槽部分249及通孔部分246。第一結合部分3050A包括結合金屬的第一部分（結合接墊192A、結合通孔194A、結合接墊292A及結合通孔294A）。第二結合部分3050B包括其餘的結合金屬（結合接墊192B、結合通孔194B、結合接墊292B及結合通孔294B）。在一些實施例中，溝槽部分148、149、248及249是電感器IND3的一部分但不形成電感器IND3的線圈。而是，溝槽部分148、149、248及249可用作電感器IND3的不同的部分之間的連接件。舉例來說，繞組部分3010通過溝槽部分148連接到繞組部分3020及第一結合部分3050A兩者，且通過溝槽部分149連接到繞組部分3020及第二結合部分3050B兩者。即，溝槽部分148可在接觸區域CT194A處直接接觸第一結合部分3050A的結合通孔194A，且也在接觸區域CT1621處直接接觸繞組部分3020的通孔部分1621，以及溝槽部分149可在接觸區域CT194B處直接接觸第二結合部分3050B的結合通孔194B，且也在接觸區域CT1622處直接接觸繞組部分3020的通孔部分1622。類似地，繞組部分3040經由溝槽部分248連接到繞組部分3030及第二結合部分3050B，且經由溝槽部分249連接到繞組部分3030及第一結合部分3050A。即，溝槽部分248可直接接觸第二結合部分3050B的結合通孔294B及繞組部分3030的通孔部分2622兩者，以及溝槽部分249可直接接觸第一結合部分3050A的結合通孔294A及繞組部分3030的通孔部分2621兩者。另一方面，通孔部分2621在接觸區域CT2621處直接接觸溝槽部分264，且通孔部分2622在接觸區域CT2622處直接接觸溝槽部分264。繞組部分3010可通過第一結合部分3050A連接到繞組部分3030，且繞組部分3020可通過第二結合部分3050B連接到繞組部分3040。在一些實施例中，溝槽部分164（線圈6120）與溝槽部分264（線圈6130）在第一側上通過結合通孔194A、結合接墊192A、結合接墊292A及結合通孔294A並聯電連接，且在第二側上通過結合通孔194B、結合接墊192B、結合接墊292B及結合通孔294B並聯電連接。
在半導體封裝30的運作期間，電流可從一個末端（例如，溝槽部分244或溝槽部分144）進入電感器IND3，且可行進通過線圈6110到6140以從另一末端（例如，溝槽部分244及溝槽部分144中的另一者）出去。舉例來說，電流可從溝槽部分144進入電感器，如圖6B中的箭頭C_In所指示。然後，電流可在逆時針方向上行進通過電感器IND3的線圈6110（溝槽部分144）以通過通孔部分146進入溝槽部分148。在溝槽部分148中，電流可分離成第一電流CR1及第二電流CR2。第一電流CR1可通過通孔部分1621進入線圈6120（溝槽部分164）且在逆時針方向上行進通過線圈6120。然後，第一電流CR1通過通孔部分1622進入溝槽部分149且行進通過第二結合部分3050B（按照相繼次序通過結合通孔194B、結合接墊192B、結合接墊292B及結合通孔294B）以從結合通孔294B到達溝槽部分248。第二電流CR2可行進通過第一結合部分3050A（按照相繼次序通過結合通孔194A、結合接墊192A、結合接墊292A及結合通孔294A）以進入溝槽部分249。然後，第二電流CR2通過通孔部分2621進入線圈6130（溝槽部分264）且在逆時針方向上行進通過線圈6130以通過通孔部分2622到達溝槽部分248。在溝槽部分248中，第一電流CR1與第二電流CR2可重組且進一步朝向線圈6140（溝槽部分244）移行，第一電流CR1與第二電流CR2通過通孔部分246進入線圈6140（溝槽部分244）。在電流在逆時針方向上行進通過線圈6140之後，所述電流可在線圈6140的一端處離開電感器IND3，如圖6B中的箭頭C_Out所指示。在一些實施例中，通過使線圈6120與線圈6130並聯連接，可降低電感器IND3的電阻。在一些實施例中，通孔部分1621、1622的頂表面1621t、1622t與結合通孔194A、194B的頂表面194At、194Bt位於同一水平高度處（彼此實質上共面）。
圖7A是根據本公開的一些替代實施例的半導體封裝40的示意性剖視圖。圖7B是根據本公開的一些實施例的半導體封裝40的電感器IND4的示意性分解圖。圖7B中示出半導體封裝40中所包括的電感器IND4中的導電導線。半導體封裝40及電感器IND4可分別與圖3J及圖4B的半導體封裝10及電感器IND1類似，因此類似的元件由相同或類似的參考編號來標示且本文中不再贅述。在半導體封裝40中，半導體晶粒106用以代替半導體晶粒100，半導體晶粒206用以代替半導體晶粒200，從而在半導體晶粒106與半導體晶粒206結合時形成電感器IND4。同時參考圖7A及圖7B，半導體封裝40與半導體封裝10之間的差異是電感器IND4不包括橋接部分（即，圖4B中所示的溝槽部分149、249）。即，繞組部分4020的線圈6030（溝槽部分164）直接接觸結合通孔194，而繞組部分4030的線圈6040（溝槽部分264）直接接觸結合通孔294。在一些實施例中，使電感器內的線圈直接接觸結合金屬（不插入橋接部分）可提高內連結構的金屬化層的路由能力（route ability）且減小其布局面積障礙（layout area penalty）。在一些實施例中，繞組部分4010包括溝槽部分144（線圈6010）、通孔部分146及溝槽部分148（線圈6020）。繞組部分4020包括溝槽部分164（線圈6030）及通孔部分162。繞組部分4030包括溝槽部分264（線圈6040）及通孔部分262。繞組部分4040包括溝槽部分248（線圈6050）、溝槽部分244（線圈6060）及通孔部分246。結合部分4050包括結合金屬（結合接墊192、結合通孔194、結合接墊292及結合通孔294）。
圖8A是根據本公開的一些替代實施例的半導體封裝50的示意性剖視圖。圖8B是根據本公開的一些替代實施例的半導體封裝50的電感器IND5的示意性分解圖。圖8B中示出半導體封裝50中所包括的電感器IND5的導電導線。半導體封裝50及電感器IND5可分別與圖6A及圖6B的半導體封裝30及電感器IND 3類似，因此類似元件由相同或類似參考編號來標示且本文中不再贅述。在半導體封裝50中，半導體晶粒108用以代替半導體晶粒104，半導體晶粒208用以代替半導體晶粒204，從而在半導體晶粒108與半導體晶粒208結合時形成電感器IND5。參考圖8A及圖8B，半導體封裝50與半導體封裝30之間的差異是電感器IND5還包括線圈6150。另一差異是電感器IND5不包括橋接部分（即圖6B中所示的溝槽部分148、149、248及249）。即，繞組部分5020的線圈6120（溝槽部分164）直接接觸結合通孔194A、194B，而繞組部分5030的線圈6130（溝槽部分264）直接接觸結合通孔294A、294B。
在一些實施例中，繞組部分5010包括溝槽部分148（線圈6110）。繞組部分5020包括溝槽部分164（線圈6120）及通孔部分162。繞組部分5030包括溝槽部分264（線圈6130）及通孔部分262。繞組部分5040包括溝槽部分248（線圈6140）、溝槽部分244（線圈6150）及通孔部分246。第一結合部分5050A包括結合金屬的第一部分（結合接墊192A、結合通孔194A、結合接墊292A及結合通孔294A）。第二結合部分5050B包括其餘的結合金屬（結合接墊192B、結合通孔194B、結合接墊292B及結合通孔294B）。在一些實施例中，繞組部分5010在接觸區域CT162處通過通孔部分162直接連接到繞組部分5020。繞組部分5020在接觸區域CT194A處連接到第一結合部分5050A且在接觸區域CT194B處連接到第二結合部分5050B。即，線圈6120的一端連接到第一結合部分5050A，且線圈6120的另一端連接到第二結合部分5050B。第一結合部分5050A及第二結合部分5050B夾置在線圈6120及線圈6130的對應端之間。線圈6140在接觸區域CT262處通過通孔部分262連接到線圈6130。線圈6150在接觸區域CT246處通過通孔部分246連接到線圈6140。
在半導體封裝50的運作期間，電流可從一個末端（例如，溝槽部分244或溝槽部分148）進入電感器IND5且可行進通過線圈6110到6150以從另一末端（例如，溝槽部分244及溝槽部分148中的另一者）出去。舉例來說，電流可從溝槽部分148進入電感器，如圖8B中的箭頭C_In所指示。然後，電流可在逆時針方向上行進通過電感器IND5的線圈6110（溝槽部分148）以通過通孔部分162進入線圈6120（溝槽部分164）。在進入線圈6120時，電流可分離成第一電流CR1及第二電流CR2。第一電流CR1可在逆時針方向上行進通過線圈6120且可行進通過第二結合部分5050B（按照相繼次序通過結合通孔194B、結合接墊192B、結合接墊292B及結合通孔294B）以到達端線圈6130（溝槽部分264）的一端，所述端為通孔部分262所在處。第二電流CR2可行進通過第一結合部分5050A（按照相繼次序通過結合通孔194A、結合接墊192A、結合接墊292A及結合通孔294A）以進入線圈6130。此後，第二電流CR2在逆時針方向上行進通過線圈6130以到達第一電流CR1進入線圈6130的同一端。隨後，第一電流CR1與第二電流CR2可重組且進一步朝向線圈6140（溝槽部分248）移行，第一電流CR1與第二電流CR2通過通孔部分262進入線圈6140（溝槽部分248）。然後，電流在逆時針方向上行進通過線圈6140且通過通孔部分246進入線圈6150（溝槽部分244）。最後，電流在逆時針方向上行進通過線圈6150且在線圈6150的一端處離開電感器IND5，如圖8B中的箭頭C_Out所指示。在一些實施例中，通過使線圈6120及線圈6130並聯連接，可降低電感器IND5的電阻。
根據本公開的一些實施例，一種半導體封裝包括第一晶粒及第二晶粒。所述第一晶粒包括電感器的第一螺旋段及第一結合金屬。所述第一結合金屬連接到所述第一螺旋段。所述第二晶粒結合到所述第一晶粒。所述第二晶粒包括所述電感器的第二螺旋段及第二結合金屬。所述第二結合金屬連接到所述第二螺旋段。所述電感器從所述第一晶粒延伸到所述第二晶粒。
在一些實施例中，所述第一結合金屬包括電感器結合通孔及設置在所述電感器結合通孔上的電感器結合接墊。
在一些實施例中，所述第一螺旋段包括位於不同的水平高度處的第一線圈與第二線圈，且所述第一線圈與所述第二線圈由不同的材料製成。
在一些實施例中，所述第一螺旋段還包括與所述第一線圈位於同一水平高度處的溝槽部分，且所述第一線圈通過所述第二線圈及所述溝槽部分連接到所述第一結合金屬。
在一些實施例中，所述第二線圈連接到所述第一結合金屬。
在一些實施例中，所述第二螺旋段包括位於不同的水平高度處的第三線圈與第四線圈，且所述第一線圈、所述第二線圈、所述第三線圈及所述第四線圈電連接在一起。
在一些實施例中，所述第一晶粒還包括連接到所述第一螺旋段的第三結合金屬，所述第二晶粒還包括連接到所述第二螺旋段的第四結合金屬，且所述第二線圈與所述第三線圈通過所述第一結合金屬及所述第二結合金屬且通過所述第三結合金屬及所述第四結合金屬而並聯地電連接。
在一些實施例中，所述第二線圈連接到所述第一結合金屬及所述第三結合金屬，所述第三線圈連接到所述第二結合金屬及所述第四結合金屬，所述第一結合金屬連接到所述第二結合金屬，且所述第三結合金屬實體地連接到所述第四結合金屬。
根據本公開的一些實施例，一種半導體封裝包括第一晶粒、第二晶粒及電感器。所述第一晶粒包括第一半導體基底、第一內連結構及第一結合結構。所述第一內連結構設置在第一半導體基底上。所述第一結合結構設置在所述第一內連結構之上。所述第二晶粒包括第二半導體基底、第二內連結構及第二結合結構。所述第二內連結構設置在所述第二半導體基底上。所述第二結合結構設置在所述第二內連結構之上。所述第一結合結構實體地接觸所述第二結合結構。所述電感器包括彼此連接的第一繞組部分、第二繞組部分、第三繞組部分及第四繞組部分。所述第一繞組部分嵌置在所述第一內連結構中，所述第二繞組部分嵌置在所述第一結合結構中，所述第三繞組部分嵌置在所述第二結合結構中，且所述第四繞組部分嵌置在所述第二內連結構中。
在一些實施例中，所述電感器還包括連接到所述第一繞組部分的第一結合部分。
在一些實施例中，所述第一繞組部分包括線圈及溝槽部分，且所述第一結合部分直接接觸所述溝槽部分。
在一些實施例中，所述電感器還包括連接到所述第二繞組部分的第一結合部分。
在一些實施例中，所述電感器還包括夾置在所述第一內連結構與所述第二內連結構之間的第一結合部分及第二結合部分，其中所述第二繞組部分與所述第三繞組部分通過所述第一結合部分及所述第二結合部分電連接。
在一些實施例中，所述第二繞組部分的材料不同於所述第一繞組部分的材料。
根據本公開的一些實施例，一種半導體封裝的製造方法至少包括以下步驟。提供第一晶粒。提供所述第一晶粒至少包括以下步驟。提供第一半導體基底，所述第一半導體基底上形成有第一內連結構。在所述第一內連結構中形成電感器的第一線圈。在所述第一內連結構之上形成所述電感器的第二線圈。所述第二線圈電連接到所述第一線圈。在所述第一內連結構之上形成第一電感器結合通孔及第一電感器結合接墊。所述第一電感器結合通孔及所述第一電感器結合接墊電連接到所述第一線圈及所述第二線圈。提供第二晶粒。所述第二晶粒具有所述電感器的第三線圈、第二電感器結合通孔及第二電感器結合接墊。所述第二電感器結合通孔及所述第二電感器結合接墊連接到所述第三線圈。將所述第一電感器結合接墊結合到所述第二電感器結合接墊而形成所述電感器。
在一些實施例中，提供所述第二晶粒包括：提供第二半導體基底，所述第二半導體基底上形成有第二內連結構；在所述第二內連結構上形成所述電感器的所述第三線圈；以及在所述第二內連結構之上形成所述第二電感器結合通孔及所述第二電感器結合焊盤。
在一些實施例中，形成所述第一電感器結合通孔及所述第一電感器結合焊盤包括：在所述第一內連結構之上形成介電材料層，以覆蓋所述第二線圈；移除所述介電材料層的一部分，以形成溝槽開口及與所述溝槽開口連通的通孔開口，其中所述溝槽開口及所述通孔開口暴露出所述第一內連結構的至少一部分；以及使用導電材料填充所述溝槽開口及所述通孔開口。
在一些實施例中，形成所述第一電感器結合通孔及所述第一電感器結合焊盤包括：在所述第一內連結構之上形成介電材料層，以覆蓋所述第二線圈；移除所述介電材料層的一部分，以形成溝槽開口及與所述溝槽開口連通的通孔開口，其中所述溝槽開口及所述通孔開口暴露出所述第二線圈的至少一部分；以及使用導電材料填充所述溝槽開口及所述通孔開口。
在一些實施例中，所述第一線圈與所述第二線圈由不同的材料形成。
在一些實施例中，所述半導體封裝的製造方法還包括在所述第一內連結構之上形成導電焊盤，其中所述導電焊盤與所述第二線圈是同時形成的。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下在本文中作出各種改變、代替及變更。
10、20、30、40、50:半導體封裝 15:電子器件 100、102、104、106、108、200、202、204、206、208:半導體晶粒 110、110a、210:半導體基底 110r、112b、302t、304t:表面 112:半導體穿孔 120、220:介電間層 130:內連導電圖案/導電圖案 132、136、146、162、232、236、246、262、322、1621、1622、2621、2622:通孔部分 134:溝槽部分/內連圖案 138、144、148、149、164、234、238、244、248、249、264、324:溝槽部分 140、160、240、260:電感器圖案 150、250:保護層 150a、250a:保護材料層 170、270:導電接墊 180、280:結合介電層 180a、280a:結合介電材料層 190、290:結合金屬化圖案 192、292:電感器結合接墊/結合接墊 192A、192B、292A、292B:結合接墊 194、194A、194B、294、294A、294B:結合通孔 194t、194At、194Bt、1621t、1622t:頂表面 196、296:內連結合接墊 197、297:虛設結合接墊 198、298:導電通孔 230:內連導電圖案 302、302a:第一介電層 304:第二介電層 306:第三介電層 308:第一鈍化層 310:第一重佈線圖案 312:晶種層 312a:晶種材料層 315:導電插塞 315a:導電材料 320:第二重佈線圖案 330:第二鈍化層 400:凸塊下金屬 500:導電端子 600:電路基底 1010、1020、1030、1040、3010、3020、3030、3040、4010、4020、4030、4040、5010、5020、5030、5040:繞組部分 1050、4050:結合部分 3050A、5050A:第一結合部分 3050B、5050B:第二結合部分 6010、6020、6030、6040、6050、6060、6110、6120、6130、6140、6150:線圈 AS1、AS2:主動表面 BS1、BS2:結合結構 BI:結合界面 C1、C2、SC:切割線 CR1:第一電流 CR2:第二電流 C_In、C_Out:箭頭 CT146、CT162、CT194、CT194A、CT194B、CT246、CT262、CT294、CT1621、CT1622、CT2621、CT2622:接觸區域 D1、D2:器件 DU1、DU2:晶粒單元 IN1、IN2:內連結構 IND1、IND2、IND3、IND4、IND5:電感器 O1、O2、O3、O4:開口 OP1、OP3:溝槽開口 OP2、OP4:通孔開口 PU:封裝單元 RW:重構晶圓 T164、T170、T264:厚度 W1、W2:半導體晶圓
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1F是示出根據本公開的一些實施例的半導體晶粒的製造製程的示意性剖視圖。 圖2A到圖2F是示出根據本公開的一些實施例的另一半導體晶粒的製造製程的示意性剖視圖。 圖3A到圖3J是示出根據本公開的一些實施例的半導體封裝的製造製程的示意性剖視圖。 圖3K是示出根據本公開的一些實施例的電子器件的示意性剖視圖。 圖4A是圖3K中所示半導體封裝的電感器（inductor）的示意性立體圖。 圖4B是圖4A中所示電感器的示意性分解圖。 圖5是根據本公開的一些替代實施例的半導體封裝的示意性剖視圖。 圖6A是根據本公開的一些替代實施例的半導體封裝的示意性剖視圖。 圖6B是圖6A中所示半導體封裝的電感器的示意性分解圖。 圖7A是根據本公開的一些替代實施例的半導體封裝的示意性剖視圖。 圖7B是圖7A中所示半導體封裝的電感器的示意性分解圖。 圖8A是根據本公開的一些替代實施例的半導體封裝的示意性剖視圖。 圖8B是圖8A中所示半導體封裝的電感器的示意性分解圖。
10:半導體封裝
100、200:半導體晶粒
110、210:半導體基底
112:半導體穿孔
146、162、246、262、322:通孔部分
134:溝槽部分/內連圖案
144、148、149、164、234、244、248、249、264、324:溝槽部分
140、160、240、260:電感器圖案
150、250:保護層
170、270:導電接墊
180、280:結合介電層
190、290:結合金屬化圖案
192、292:電感器結合接墊/結合接墊
194、294:結合通孔
196、296:內連結合接墊
197、297:虛設結合接墊
198、298:導電通孔
302:第一介電層
304:第二介電層
306:第三介電層
308:第一鈍化層
310:第一重佈線圖案
320:第二重佈線圖案
330:第二鈍化層
400:凸塊下金屬
500:導電端子
BS1、BS2:結合結構
BI:結合界面
D1、D2:器件
IN1、IN2:內連結構
IND1:電感器
O3、O4:開口

Claims (1)

  1. 一種半導體封裝，包括： 第一晶粒，包括電感器的第一螺旋段及第一結合金屬，其中所述第一結合金屬連接到所述第一螺旋段；以及 第二晶粒，結合到所述第一晶粒，包括所述電感器的第二螺旋段及第二結合金屬，其中所述第二結合金屬連接到所述第二螺旋段，且所述電感器從所述第一晶粒延伸到所述第二晶粒。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11189563B2 (en) * 2019-08-01 2021-11-30 Nanya Technology Corporation Semiconductor structure and manufacturing method thereof
US11107779B2 (en) * 2019-10-17 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11380645B2 (en) * 2019-11-26 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure comprising at least one system-on-integrated-circuit component
US11276670B2 (en) * 2020-04-17 2022-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method of semiconductor device
US20220415555A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Inductor and transformer semiconductor devices using hybrid bonding technology
US20230063539A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and semiconductor die

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3792635B2 (ja) 2001-12-14 2006-07-05 富士通株式会社 電子装置
KR100922561B1 (ko) * 2007-09-28 2009-10-21 주식회사 동부하이텍 반도체 소자의 인덕터 및 그 형성방법
KR101465968B1 (ko) 2010-12-20 2014-11-28 인텔 코포레이션 칩 장치, 그 제조 방법 및 컴퓨터 시스템
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US9299649B2 (en) 2013-02-08 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. 3D packages and methods for forming the same
US8993380B2 (en) 2013-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D IC package
US9041152B2 (en) 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9425126B2 (en) 2014-05-29 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for chip-on-wafer-on-substrate
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9461018B1 (en) 2015-04-17 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out PoP structure with inconsecutive polymer layer
US9666502B2 (en) 2015-04-17 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete polymer in fan-out packages
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US10504784B2 (en) 2017-10-25 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor structure for integrated circuit
US11107779B2 (en) * 2019-10-17 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof

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