TW202114065A - 透過選擇性沉積高介電常數金屬閘極(hkmg)膜堆疊的閾值電壓調諧方法 - Google Patents

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Abstract

具有全繞式閘極場效電晶體裝置的三維電晶體堆疊的微加工方法。渠道懸置於源極/汲極區域之間。各渠道係選擇性加以沉積，且材料層係設計以調整渠道的閾值電壓。此等層可為氧化物、高k材料、功函數材料及金屬墊層。三維電晶體堆疊在單一封裝體中形成一陣列的高閾值電壓裝置及低閾值電壓裝置。

Description

透過選擇性沉積高介電常數金屬閘極（HKMG）膜堆疊的閾值電壓調諧方法
[相關案件交互參照] 本發明主張於西元2019年7月11日提交的美國臨時申請案第62/872,943號的優先權，其發明名稱為“Method for Threshold Voltage Tuning Through Selective Deposition of High-K Metal Gate (HKMG) Film Stacks”，且全文併入此處揭露內容。
本揭露內容涉及包括半導體裝置、電晶體、及積體電路的微電子裝置，包括微加工方法，通過選擇性沉積製程而調整電晶體閾值電壓（Vt ）。
半導體裝置的生產（特別是在微觀尺度上）需要執行各種製造製程，例如成膜沉積、蝕刻遮罩建立、圖案化、材料蝕刻和去除、及摻雜處理。重複執行這些製程以在基板上形成期望的半導體裝置元件。從歷史上看，利用微加工，已經在一個平面中建立了電晶體，並且在有源裝置平面上方形成了佈線/金屬墊層，因此已經將其表徵為二維（2D）電路或2D加工。微縮努力已經大幅地增加了在2D電路中每單位面積的電晶體數量，但是隨著微縮進入單位數奈米半導體裝置製造節點，微縮努力正面臨更大的挑戰。半導體裝置製造商已經表達了對其中電晶體彼此堆疊的三維（3D）半導體電路的需求。
3D集成（即多個裝置的垂直堆疊）旨在藉由增加體積上而不是面積上的電晶體密度來克服平面裝置中遇到的微縮限制。儘管裝置堆疊已隨著3D NANO的採用已由快閃記憶體業界成功地演示並實現，但是應用於隨機邏輯設計是困難得多。
閾值電壓（Vt ）是在CMOS（互補金屬氧化物半導體）裝置中激活電晶體所需的最小電壓。隨著CMOS裝置縮小，給定設計中使用的不同閾值電壓的數量增加了。使用不同的閾值電壓允許設計者最佳化晶片的特定部分，以根據需要以更高的性能或更低的功率操作。在習知的半導體工廠N5技術節點中所生產的習知裝置可包含多達五個不同的閾值電壓，這在晶片生產製程內需要相當大的複雜性。
閾值電壓（Vt ）可以通過幾種不同的方式進行「調諧」或建立。 一種方式是使用渠道摻雜來實現不同的閾值電壓。隨著裝置在尺寸上微縮且先進FINFET裝置的渠道寬度接近50埃，且對於奈米線/奈米層片裝置的渠道高度同樣接近50埃，鑑於在以較小尺寸耦接的摻雜渠道之情況下顯著降低的遷移率，渠道摻雜不再是Vt 調諧的有效選項。對於如此小的渠道尺寸，單一摻雜劑原子可能負面影響裝置的性能。此外，在渠道內摻雜劑的變化性在統計上很難控制，並且這些原子級尺度的變化可能會對裝置的閾值電壓產生重大影響，因此渠道摻雜的應用可能會產生在相應裝置中不希望的多種Vt調諧「特色（flavor）」或數值。
用於CMOS裝置的Vt 調諧的其他方式是通過功函數金屬（WFM）堆疊工程，例如通過在渠道周圍添加多個金屬堆疊膜，或通過增加功函數金屬堆疊厚度。由於WFM堆疊的功函係高度依賴於功函金屬堆疊的每個膜內的厚度變化，因此使用蝕刻停止層（ESL）和功函金屬（WFM）的原子層沉積（ALO）、使用昂貴的微影操作的多個遮罩步驟、以及濕蝕刻，來開發複雜的集成製程，以在功函數金屬疊層中施加一些受控變化，以控制閾值電壓。此方式已成為用於最新技術節點的閾值電壓調諧的主要方式，但為了達到多個閾值電壓要求，卻伴隨著增加的集成與生產複雜性。
因此，本揭露內容的一個目的是提供方法和系統，其中可以通過選擇性沉積製程來調整閾值電壓（Vt ）。可以在FINFET、奈米線/奈米層片、互補FET、及垂直FET裝置中採用此等製程。
本揭露內容的實施態樣描述方法，用於藉由選擇性沉積製程來調整電晶體閾值電壓（Vt ）。
一個示例實施例描述一種微加工方法。使用一基板，其具有用於全繞式閘極（gate-all-around）場效電晶體裝置之渠道。該等渠道包括彼此相鄰配置的渠道的垂直堆疊，其中個別渠道在源極/汲極區域之間水平延伸。在渠道的垂直堆疊之中，至少一個渠道係位於一第二渠道上方。該等渠道包括至少四個指定的渠道類型，該至少四個指定的渠道類型包括高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道。
在此示例實施例中，在包括高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道的未覆蓋渠道周圍四處，選擇性地沉積第一高k介電質。在高電壓PMOS渠道和低電壓PMOS渠道受到覆蓋時，在高電壓NMOS渠道和低電壓NMOS渠道之上選擇性地沉積第一功函數金屬。在高電壓NMOS渠道和低電壓NMOS渠道受到覆蓋時，在高電壓PMOS渠道和低電壓PMOS渠道之上選擇性地沉積第二功函數金屬。在低電壓PMOS渠道和低電壓NMOS渠道受到覆蓋之時，在高電壓PMOS渠道和高電壓NMOS渠道之上選擇性地沉積第三功函數金屬。在沉積功函數金屬之後，在高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道之上沉積導電金屬材料。
另一示例實施例描述一種奈米渠道的垂直堆疊的微加工方法，每個垂直堆疊具有不同的電壓閾值。
另一示例實施例描述一種三維電晶體堆疊，包含：一基板，具有用於全繞式閘極場效電晶體裝置的渠道，該等渠道包含彼此相鄰而配置之渠道的垂直堆疊，其中個別渠道在源極/汲極區域之間水平延伸，其中，在渠道的各個垂直堆疊中，至少一個渠道位於一第二渠道上方；高電壓NMOS渠道的第一垂直堆疊，其中各個渠道係由第一高k介電質、第一功函數金屬、第三功函數金屬、及導電金屬材料加以圍繞；低電壓NMOS渠道的第二垂直堆疊，其中各個渠道係由第一高k介電質、第一功函數金屬、及導電金屬材料所圍繞；高電壓PMOS渠道的第三垂直堆疊，其中各個渠道係由第一高k介電質、第二功函數金屬、第三功函數金屬、及導電金屬材料加以圍繞；低電壓PMOS渠道的第四垂直堆疊，其中各個渠道係由第一高k介電質、第二功函數金屬、及導電金屬材料加以圍繞；一帽蓋材料，在導電金屬材料之上；及一輸入閘極接觸窗，連接到導電金屬材料。
為了清楚起見，已經提出了本文所述的不同步驟。通常，這些步驟可以以任何合適的順序執行。另外，儘管可以在本揭露內容的不同地方討論本文中的每個不同特徵、技術、配置等，但是旨在每個概念可以彼此獨立地或彼此組合地執行。因此，可以以許多不同的方式來體現和查看本發明。
說明性實施例的前述一般描述及其以下的詳細說明僅是本揭露內容的教示的示例性實施態樣，而不是限制性的。
在圖式中，遍及幾個視圖，相同的參考符號表示相同或相應的部件。此外，除非另有說明，當用於此處，用語「一」、「一個」等通常具有「一個或多個」的含義。除非另有說明，否則圖式通常按比例繪製，或者描繪示意性結構或流程圖。
此外，用語「大約地」、「大約」、「約」、及類似用語通常是指包括在20％、10％、或優選5％的裕度內的確定數值以及其間的任何數值的範圍。
本揭露內容的實施態樣係針對：奈米渠道的垂直堆疊的微加工方法，每個垂直堆疊具有不同的電壓閾值；以及三維電晶體堆疊，具有不同電壓閾值的渠道。
多閘極MOSFET是指一種金屬氧化物半導體場效電晶體，其將超過一個閘極納入單一裝置。多個閘極可以由單一閘極電極加以控制，其中該多個閘極表面在電氣上充當單一閘極，或者藉由獨立閘極電極加以控制。
FinFET（鰭式場效應電晶體）是一類型之非平面電晶體，或「2D」電晶體。FinFET是傳統MOSFET的一種變體，其特徵是在基板頂部存在一個薄的矽「鰭」反轉渠道，允許閘極形成兩個接觸點：鰭的左側和右側。鰭的厚度（在從源極到汲極的方向上測量）確定了裝置的有效渠道長度。包繞式閘極結構對渠道提供更好的電性控制，減少洩漏電流並克服其他短渠道效應。
全繞式閘極（GAA, gate-all-around）FET，縮寫為GAAFET，在概念上與FinFET相似，不同之處在於閘極材料在各側都圍繞渠道區域。根據設計，全繞式閘極FET可以具有兩個或四個有效閘極。全繞式閘極FET可以利用矽奈米線的一堆疊，其中一閘極完全圍繞它。
全繞式閘極總成類似於一MOSFET，其中一閘極係夾設在源極與一汲極之間，並具有類似於FinFET的鰭。但是與習知的FinFET不同（在習知的FinFET中，鰭係垂直設置），該FinFET係在全繞式閘極中加以側翻。
全繞式閘極FET可以包含三條以上奈米線。 形成渠道的此等奈米線係加以懸置並從源極延伸到汲極。控制電流流動的高k/金屬閘極結構，填充在源極與汲極之間的間隙。
FINFET CMOS裝置的典型高k金屬閘極（HKMG）集成製程包括：（a）在替換閘極內藉由一濕蝕刻製程去除多晶矽或非晶矽；（b）去除在替換閘極內保護FIN結構的化學氧化物；（c）在經清潔的FIN上形成介面矽氧化物層，其中對於當前先進的裝置對於核心邏輯區段，介面氧化物的厚度可以在8至12埃之範圍，並且，對於諸如輸入和輸出區域處的晶片的高電壓部分形成遠大於12埃的厚度；（d）藉由原子層沉積製程在介面層上沉積高k（HK）介電質材料，例如鉿氧化物（HfO），其中高k膜的厚度在核心邏輯區段中可以從10Å到20Å；（e）藉由原子層沉積或保形化學氣相沉積（CVD）在HK膜上沉積鈦氮化物（TiN）帽蓋層；（f）藉由原子層沉積或保形CVD沉積來沉積諸如鉭氮化物（TaN）的蝕刻停止層；（g）藉由化學氣相沉積（CVD）或物理氣相沉積（PVD）製程，將多晶矽或非晶矽沉積到替換閘極中；（h）高溫退火，以提高HK膜的可靠性；（i）從替換閘極去除多晶矽或非晶矽填充物；（j）跨NMOS和PMOS閘極二者藉由原子層沉積或保形CVD而沉積p型功函數金屬，其中傳統的p型功函數金屬包括TiN；（k）利用填充材料，例如旋塗碳（SOC），阻擋NMOS和PMOS閘極；（l）「阻擋」遮罩的圖案化，僅開通替換閘極的NMOS部分，同時阻擋PMOS部分；（m）一旦替換閘極的NMOS部分開通並且SOC材料僅自替換閘極的NMOS部分之內蝕刻掉，對TiN進行濕蝕刻，其中下方的TaN蝕刻停止層（ESL）防止對沉積在HK頂部的TiN帽的任何去除。選用地，一第二濕蝕刻可加以使用，以接著選擇性地去除TaN而不蝕刻下方的TiN；（n）然後，從替換閘極的PMOS部分去除SOC，以開通NMOS和PMOS部分；（o）然後，使用原子層沉積或保形CVD，跨NMOS和PMOS閘極二者而沉積n型功函數金屬，例如TiAl、TiAlN、或TiAlC；（p）然後，藉由原子層沉積或保形CVD，在NMOS和PMOS閘極二者之內，沉積襯裡材料，諸如TiN或TaN，作為手段以為高導電性填充金屬（例如鎢、鈷、釕，或甚至鋁或鋁的共合金）的隨後沉積提供良好的阻擋和黏著力，其作為替換閘極溝槽內的阻擋層，且濕蝕刻係用於在替換閘極溝槽藉由拓撲圖案化遮罩開通之處去除金屬和阻擋膜。圖案化遮罩不能用於功函數和阻擋金屬製程的原子層沉積，這是因為沈積製程本身是各向同性的，不僅會沿著渠道和在替換閘極的側壁之內沉積，而且亦會沿著拓撲阻擋遮罩沉積，這使得接著難以去除阻擋遮罩圖案而不去除在意欲之渠道周圍所進行的沉積。藉由將拓撲阻擋遮罩圖案納入濕蝕刻製程中，可以對減式金屬蝕刻製程賦予選擇性，其中可以去除期望的膜而不干擾圖案阻擋遮罩。
當需要多個閾值電壓時，用於閾值電壓調整的這種方式造成挑戰。對於上面的示例，對於NMOS和PMOS，具有單一閾值電壓。對於NMOS和PMOS具有兩個不同的閾值電壓的情況，當使用功函數金屬堆疊和厚度進行調諧時，製程集成會變得更加廣泛。具有低閾值電壓條件的NMOS裝置將看起來與上述示例中的NMOS相似，其中n型功函數金屬直接沉積在覆蓋HK膜的TiN帽上。對於NMOS的高閾值電壓條件，功函數金屬堆疊可以包含在Vt 調諧步驟期間尚未受濕蝕刻的TaN阻擋層。對於PMOS低電壓條件，功函數金屬堆疊將看起來類似於先前的示例，其中TaN沉積在覆蓋HK的TiN帽上，然後功函數金屬鈦鋁（TiAl）、鈦鋁氮化物（TiAlN）或鋁摻雜的鈦碳化物（TiAlC）係沉積在TiN上方。高閾值電壓的PMOS功函數金屬堆疊可以包含未去除的TaN阻擋層、沒有任何TaN ESL的某類型之順序TiN上覆TiN（TiN-on-TiN）沉積、或者甚至來自集成的多對之TaN/TiN沉積，這又同樣地將具有沉積在頂部的最終n型功函數金屬。在NMOS和PMOS二者上僅增加一個額外的閾值電壓條件的此操作，將在蝕刻停止層沉積步驟、微影「阻擋」圖案化製程、以及許多額外的濕蝕刻步驟之中驅動一增加，以從低閾值電壓條件去除不需要的膜。集成製程可以最佳化以減少受去除之相關聯的阻擋和蝕刻步驟的數量，但是這樣做的代價是在高Vt 功函數金屬堆疊中，特別是對於PMOS閘極，要具有許多額外金屬。
下圖說明了NMOS和PMOS的兩個閾值電壓條件的集成。每個步驟序列顯示兩個彼此平行的獨立序列，其中左側序列顯示高閾值電壓集成，而右側圖像顯示低閾值電壓集成。在兩個序列中，所示的高k金屬閘極（HKMG）是一個共閘極，包括在每個個別圖像左側的一PMOS閘極和在每個個別圖像右側的一NMOS閘極。
圖1描繪針對一高閾值電壓條件110和一低閾值電壓條件120在奈米層片脫離之後擷取自穿過一全繞式閘極電晶體塊體的一共閘極的一平面的橫剖面。該共閘極將受處理以具有高電壓PMOS堆疊（114）、高電壓NMOS堆疊（116）、低電壓PMOS堆疊及低電壓NMOS堆疊。該等堆疊包括彼此鄰近配置的渠道的垂直堆疊（例如，參見堆疊114的112a，112b，112c），其中個別渠道在源極/汲極區域之間水平延伸。在此等垂直堆疊中，至少一個渠道（例如112c）位於第二渠道（112b）上方。最終處理的堆疊將包括至少四個指定的渠道類型，包括高電壓PMOS堆疊114、高電壓NMOS堆疊116、低電壓PMOS堆疊124及低電壓NMOS堆疊126。
圖2顯示在每個矽奈米層片渠道的外表面之上生長的介面矽氧化物層（一個係顯示為230）。構件232表示下部矽塊體，其是閘極結構的未蝕刻部分。每個渠道堆疊係藉由介電材料（為清楚起見未顯示）而與相鄰渠道堆疊隔離。
圖3描繪在矽奈米層片的介面層上方的高k膜334的原子層沉積。由於鉿氧化物的高k沉積係藉由原子層沉積加以執行，因此沉積將覆蓋替換閘極溝槽的側壁以及替換閘極溝槽的底部，其厚度等於在奈米層片周圍沉積的厚度。偶極形成材料（例如鋁或鉿氧化物）的任何沉積可以原位進行或在高k膜之後作為二次沉積。
圖4繪示在高k膜334的頂部上的TiN帽435的各向同性沉積，之後進行一隨後的退火製程。
圖5顯示在TiN帽435的頂部上方的TaN蝕刻停止層536的各向同性沉積，其在隨後金屬去除期間將用於防止TiN帽膜的去除以供閾值電壓調諧，其中額外的TiN用作功函數金屬。
圖6描繪跨越NMOS和PMOS閘極的TiN功函數金屬638的各向同性沉積。
圖7描繪諸如旋塗碳（SOC）的填充材料740的圖案化，以有效地保持高閾值電壓PMOS 714閘極「受到阻擋」，並且用於低閾值電壓PMOS 724以及所有NMOS閘極（716、726）的TiN功函數金屬係開通以藉由濕蝕刻加以去除。
圖8描繪在從Vt 遮罩的開通部分濕蝕刻去除TiN功函數金屬638之後的裝置。TaN層536是蝕刻停止層，其防止將高k膜334的頂部上方的TiN帽435去除。在一替代方案中，在該步驟之後，濕蝕刻可接著加以改變以專注於相對於TiN 435選擇性去除TaN 536，以去除蝕刻停止層，作為減小總HKMG堆疊厚度的手段。然而，在此集成方案中，TaN停止層係加以維持作為減少在集成流程中隨後應用的Vt 調諧遮罩的數量的手段。
圖9描繪高電壓PMOS閘極914，其中去除了SOC填充材料740，因此顯示TiN功函數金屬638僅留存在高閾值電壓PMOS閘極914之內並且在其他各處受到剝離。
圖10描繪了在NMOS和PMOS閘極二者的頂部上方TaN 1044的各向同性的沉積，用以提供蝕刻停止層以保護高閾值電壓PMOS閘極的TiN功函數金屬。注意，在NMOS閘極和低閾值電壓PMOS閘極中的沉積有效地增加了在這些閘極之上沉積的TaN的量。還應注意，由於這些都是各向同性的沉積，無論是通過原子層沉積還是通過保形化學氣相沉積，沿著替換閘極溝槽的側壁和底部的沉積將在實際渠道上方所沉積者加以鏡映。
圖11描繪諸如旋塗碳（SOC）1146之類的填充材料的選擇性圖案化，用以有效地保持高閾值電壓PMOS 1114和NMOS 1116閘極受到「阻擋」。低閾值電壓PMOS 1124和NMOS 1126閘極係加以開通，以藉由濕蝕刻去除TaN蝕刻停止層金屬1044。
圖12描繪針對低閾值電壓PMOS 1224和NMOS 1226閘極相對於高k膜334上方的TiN帽435對TaN蝕刻停止層1044之選擇性的濕蝕刻。
圖13描繪了填充材料1146的去除，露出用於高閾值電壓PMOS閘極1314的TiN功函數材料638以及針對高閾值電壓NMOS閘極1316留存的TaN 1044。
圖14描繪在NMOS和PMOS閘極的頂部上方的NMOS功函數金屬1448（TiAlN在此顯示作為例示）的各向同性沉積。
圖15顯示諸如旋塗碳（SOC）的填充材料1550的圖案化，用以有效地保持高閾值電壓PMOS 1514和NMOS 1516的閘極以及低閾值電壓NMOS 1526「受到阻擋」。低閾值電壓PMOS 1524閘極係加以開通用於藉由濕蝕刻將NMOS功函數金屬1448（這裡假設為TiAlN）去除。
圖16顯示從低閾值電壓PMOS閘極1624對功函數金屬1448（在此實例中假設為TiAlN）的濕蝕刻。
圖17顯示旋塗碳圖案填充層1650的去除，顯示NMOS功函數金屬1448（這裡假設的TiAlN）已經從低閾值電壓PMOS閘極1724去除從而暴露出TaN層536，但留存在低閾值NMOS閘極1726以及高閾值電壓NMOS 1716和PMOS 1714閘極之上。
圖18顯示在沉積高電導率金屬填充物以完成HKMG堆疊之前襯裡材料1852的各向同性沉積。此襯裡將沉積在溝槽的側壁上以及奈米線渠道周圍。此襯裡非常薄（在1nm的等級），因此不會顯著增加溝槽壁和底面的厚度。對於使用高電導率填充材料（例如鎢或鈷）的情況，通常將TiN或TaN用作襯裡材料。釕可以用作高電導率的填充材料，在這種情況下，可能不需要襯裡材料，但是，由於釕傾向於成為p型金屬，因此必須進行廣泛的物理模擬。
圖19繪示填充高電導率（HC）金屬材料1954（在此示例中假設為鎢）以完成HKMG結構。高電導率的金屬材料將填充在電晶體（閘極）之內的所有開放空間，因此將填充溝槽以及奈米線的側面。注意，對於具有高閾值電壓條件的橫向奈米層片的實例，功函金屬開始在相鄰的奈米層片與替換閘極溝槽的底面之間併合。儘管保守估計襯裡/停止層/功函數厚度以及介於堆疊奈米層片之間的最終15 nm垂直分隔而加以設計，實際上併合是較糟的。
圖20繪示在閘極內的HKMG金屬堆疊的凹部、SiN帽2056的形成、以及對共閘極的輸入閘極接觸窗2058的隨後形成。左邊的兩個堆疊顯示PMOS 2014和NMOS 2016的高閾值電壓情況。右邊的兩個堆疊顯示PMOS 2024和NMOS 2026的低閾值電壓情況。要注意，高電壓PMOS堆疊2014的奈米線（212a、212b、212c，圖2）彼此之間併合以及與底壁併合，這可能導致高電壓堆疊失效。
對於簡單的NMOS/PMOS功函數金屬堆疊形成的實例，以下步驟的集成流程包括一些額外步驟：（a）藉由在替換閘極內的濕蝕刻製程，去除多晶矽或非晶矽；（b）去除 保護在替換閘極之內的FIN結構的化學氧化物；（c）在清潔的FIN上方形成介面矽氧化物層，其中介面氧化物針對目前先進裝置的核心邏輯區段厚度可約為8至12埃，且對於晶片的高電壓部分（例如輸入和輸出部分（I/O））具有厚度遠大於12埃；（d）藉由原子層沉積製程而沉積高k（HK）介電材料（例如HfO）在介面層上，其中高k膜的厚度在核心邏輯區段中可以在10Å至20Å；（e）藉由原子層沉積或保形CVD沉積，在HK膜上沉積TiN帽蓋層；（f）藉由原子層沉積或保形CVD沉積來沉積諸如TaN的蝕刻停止層；（g）藉由化學氣相沉積（CVD）或物理氣相沉積（PVD）製程，將多晶矽或非晶矽沉積到替換閘極中；（h）高溫退火以提高HK膜的可靠性；（i）從替換閘極去除多晶矽或非晶矽填充物；（j）藉由原子層沉積或保形CVD跨NMOS和PMOS閘極二者而沉積p型功函數金屬。
此等共同的p型功函數金屬包括TiN；（k）用填充材料（例如旋塗碳（SOC））阻擋NMOS和PMOS閘極；（l）圖案化「阻擋」遮罩，僅開通替換閘極的NMOS部分以及高Vt PMOS部分（額外步驟），同時阻擋PMOS低Vt 部分；（m）一旦替換閘極的NMOS部分和低Vt PMOS部分（額外步驟）係開通的，且SOC材料僅從替換閘極的NMOS部分和低Vt PMOS部分（額外步驟）之內蝕刻掉，則對TiN進行濕蝕刻，其中下方的TaN蝕刻停止層（ESL）阻止了在HK頂部上方沉積的TiN帽之任何去除，選用性地，第二次濕蝕刻可加以使用以接著選擇性地去除TaN而不蝕刻下方的TiN；（n）接著，從替換閘極的PMOS部分去除SOC，以開通NMOS和PMOS部分二者。
額外步驟包括：（n+1）第二ESL（例如TaN）接著可以藉由原子層沉積或保形CVD而加以沉積；（n+2）藉由以例如旋塗碳（SOC）的材料填充阻擋NMOS和PMOS二者的高閾值電壓部分，而對僅開通NMOS和PMOS二者的低Vt 部分的一阻擋遮罩進行形貌圖案化；（n +3）在Vt 調諧遮罩的開通區域之中相對於TiN選擇性濕蝕刻去除TaN。在多個TaN膜彼此堆疊的情況下，兩個TaN膜都藉由濕蝕刻加以去除； 對於存在TaN + TiN + TaN的區域，僅去除最上面的TaN膜；（n+4）將阻擋NMOS和PMOS閘極的高Vt 部分的SOC和形貌圖案化材料加以去除。
集成流程繼續：（o）接著，使用原子層沉積或保形CVD跨越NMOS和PMOS閘極而沉積n型功函數金屬（例如TiAl、TiAlN、或TiAlC）；（p）接著，藉由原子層沉積或保形CVD，將襯裡材料（例如TiN或TaN）沉積於NMOS和PMOS閘極之內，作為手段以對於高導電性填充金屬（例如鎢、鈷、釕、或甚至鋁或鋁的共合金）的隨後沉積提供良好的阻擋和黏著力。
僅使用功函數金屬堆疊與厚度進行閾值電壓調諧的一個問題在於，即使對於NMOS和PMOS僅兩個Vt 條件，總HKMG堆疊厚度變得過量，並且集成製程變得相對複雜。通常，TaN蝕刻停止層需要為至少10-20埃的量級，使得對於PMOS高Vt 條件，重複TiN/TaN堆疊之操作對HKMG堆疊增加顯著厚度。較大功函數金屬堆疊最終可以限制FIN節距，並間接地限制p/n接面以及FIN與任何閘極切口之間的距離。FIN節距通常與臨界金屬節距諧調而延伸，因此，藉由增加用以補償的臨界金屬節距或藉由在臨界金屬層之中添加額外軌道，用以容納更大的HKMG堆疊之在FIN節距上的任何增加可能造成更大的標準單元尺寸。通常，與最終的閘極填充金屬相比，所使用的蝕刻停止層的導電性要低得多，因此，以添加的ESL佔用HKMG堆疊的大部分，將限制可以使用的高導電填充金屬的數量，從而顯著提高閘極電阻。相反地，另一其他選項是減少在設計中的FIN數量，這將降低驅動電流並對裝置性能產生負面影響。
這種方式的第二個問題是，進一步增加可用閾值電壓的數量將增加額外的ESL層沉積，因此對於最高閾值電壓條件來說，可能沒有足夠的空間來防止在閘極之內介於FIN與切口結構之間或者介於相鄰FIN結構之間金屬的併合。隨著更多的閾值電壓條件的增加，就所需的微影阻擋步驟的數量以及蝕刻停止層（ESL）膜的數量而言，集成變得更加複雜。為了容納增加的膜數量以及與在開通電晶體的主體之內較低電導率金屬的放置相關聯的對閘極電阻的影響，必須考慮對功函數金屬進行原子層直接蝕刻，以相對於所需晶體結構而選擇性地蝕刻某些晶體定向的功函數金屬。這種處理的風險是由厚度變化而驅動，特別是當從FINFET過渡到奈米層片裝置時。在奈米層片裝置中，該蝕刻必須是非常各向同性的，並且能夠相對於頂部和側面部分蝕刻通常非常寬的奈米層片的底部，以便控制閾值電壓。
這個問題係非孤立於FINFET裝置，亦發生於電晶體在其中彼此疊放的奈米線和奈米層片以及互補的FET裝置，無論呈NMOS和PMOS共存於相同公共閘極之內之共閘極形式，或者呈NMOS和PMOS閘極彼此堆疊但藉由一介電膜分開之分裂閘極或堆疊電晶體形式。對於奈米線和奈米層片製程，所關注的不是在功函數金屬堆疊之內金屬的FIN到FIN併合，而是在垂直方向上從一個奈米線或奈米層片到其他者的併合。 無論是FINFET還是奈米線/奈米片，一旦兩個相鄰渠道之間存在特定金屬膜的任何併合，或者甚至發生相鄰渠道之間的可用間距顯著減小，可依所欲防止在堆疊之中的次個金屬的後續沉積加以沉積在該渠道上。
通過參照整體併入本案之發明名稱為“Semiconductor Apparatus Having Stacked Gates and Method of Manufacture Thereof”的美國專利公開案第2019/0172828案描述了一種技術，其中功函數金屬堆疊係藉由原子層選擇性沉積或CVD選擇性沉積加以沉積而暴露渠道材料，其可以是矽、矽鍺（SiGe）、或鍺。接著，介面矽氧化物層可以在渠道材料與高k選擇性沉積的膜之間的介面處加以建立。隨後，可以重複該製程，其中其他含金屬膜可接著選擇性地沉積在其他含金屬膜或導電材料的表面之上。這些額外的選擇性沉積膜可包括：用於高k膜的偶極形成物種，例如鉿氧化物或鋁氧化物；用於高k膜的帽蓋材料，例如TiN；功函數金屬，例如TiN、TiON、TiAl、TiAlN、TiC、及TiAlC；蝕刻停止層，如TaN；及甚至襯裡材料，如TiN和TaN，以幫助填充高電導率的填充金屬，如鋁、鎢、鈷、或釕。
自組裝單層（SAM）是材料的一分子厚的層，其由於在沉積製程期間的物理或化學力而以有序方式結合到一表面。矽烷可以藉由溶液或氣相沉積製程而形成SAM。最常見地，使用氯矽烷或烷氧基矽烷。一旦發生沉積，化學（噁烷（oxane）或Si-O-M）鍵係與該表面形成，造成基板的永久改質。
在本揭露內容的一個實施態樣，一個自組裝單層（SAM）係加以選擇性地附接到一介電膜（諸如低k間隔物），從而在多晶矽或非晶矽已從一典型替換閘極拉除之後形成該替代閘極的外邊界。在自組裝單層防止沿著開通的替換閘極溝槽的側壁之沉積的情況下，例如鉿氧化物的金屬氧化物高k膜可以選擇性地在渠道材料周圍加以沉積。
選擇性沉積的應用提供了一些好處和特徵。製程提供一機制，用於形成針對互補FET（CFET）裝置的「分裂閘極」，一種架構其中在互補裝置之內的NMOS和PMOS裝置係橫向地堆疊或垂直地彼此堆疊，而不是像針對習知CMOS裝置所進行的並排放置。閘極電阻降低係藉由以下方式達成：藉由僅沿著渠道選擇性地沉積襯裡、阻擋物、蝕刻停止層、及功函數金屬沉積物而沿著替換閘極溝槽的側壁去除這些材料，並接著使此「釋放」或去除的金屬體積由較高電導率金屬（例如鎢、鋁、鈷、或釕）佔據。特徵包括接觸多晶矽節距（CPP, contacted poly pitch）縮減，或閘極節距縮減，其中選擇性沉積允許較小的Lg（閘極長度），因為沒有功函數金屬、襯裡、阻擋物、或蝕刻停止層係沉積在閘極結構之內的置換閘極內側壁與閘極渠道的終端之間的介面處，從而允許物理替換閘極尺寸的縮減。好處包括FET電容的減小，其中可以在替換閘極溝槽的側壁上進行低k材料（例如矽氧化物、SiOCH、SiCN、SiOCN、或SiOC）的介電質上覆介電質的選擇性沉積，從而增加閘極間隔物尺寸而不改變物理閘極的尺寸，或者在不改變實際閘極長度（Lg）的情況下與導體上覆導體選擇性沉積製程相結合。這些技術的更詳細描述可在參照的揭露內容中找到。
本揭露內容的實施態樣包括一種製程，其中一渠道的閾值電壓（Vt ）可以藉由選擇性沉積製程來調整。此製程可以跨FINFET、奈米線/奈米層片、互補FET及垂直FET裝置而加以採用。奈米線和奈米層片皆可認為是「奈米渠道」或全繞式閘極渠道，也就是說，具有圍繞渠道的整個橫剖面的閘極堆疊的一渠道。此渠道橫剖面可以是圓形、正方形、矩形、圓角邊緣等等。實施例使用奈米層片裝置作為演示方法，但是這是非限制性的，並且可以應用於額外的裝置架構和設計以及任何奈米渠道。
實施例包含半導體裝置的製造方法以及集成製程。
在一個實施例中，針對PMOS和NMOS電晶體的每個預期閾值電壓條件，通過高k金屬閘極（HKMG）堆疊來控制用於最先進的CMOS裝置的閾值電壓。由於渠道尺寸的減小，對於當前的先進裝置，不希望依賴於渠道摻雜。此處的HKMG堆疊可以包括多個組件或層。這些層可以包括：（a）介面氧化物層，（b）具有原位偶極形成材料的高k介電膜，（c）帽蓋層，（d）在高k介電質上的獨立偶極形成層，（d）蝕刻停止層，（e）NMOS和PMOS功函數金屬，（f）襯裡材料，以及（g）高電導率金屬填充物。
在另一個實施例中，實現厚度變化係藉由調節功函數金屬的厚度並結合包含特定厚度的功函數金屬的金屬堆疊並在頂部引入一第二金屬（後者方式通常用於設定PMOS電晶體的較高閾值電壓）。
厚度變化性本身會導致明顯閾值電壓移位，這就是為什麼針對閾值電壓調諧設定唯一的功函數厚度的習知方法是藉由「加式和減式」製程完成的，在該製程中，功函數金屬是藉由原子層沉積或非常受控的化學氣相沉積製程加以沉積，某類型的蝕刻停止層隨後沉積，另一金屬層沉積在蝕刻停止層的頂部上方，且第二金屬膜係從預期的較低閾值電壓條件加以去除。
然而，本揭露內容的實施態樣在「加式」方法中整合選擇性沉積原子層沉積或選擇性沉積化學氣相沉積製程，其中一設定的功函數金屬厚度可以跨越所有閾值電壓條件而施加，並且額外的功函數金屬可以藉由一普通的微影阻擋製程依據較高的閾值電壓條件而沉積。因此，不需要蝕刻停止層。
此外，用於閾值電壓調整的選擇性沉積方法，即使在最新技術尺寸的情況下，可以允許將大量不同閾值電壓併入至CMOS設計中。這可以通過此處所述的選擇性沉積製程來實現，或可以通過創建一阻擋遮罩來一次一個針對閾值電漿條件開通各個NMOS和PMOS並在單一處理機台上在單一時間針對各個閾值電壓條件生長一部分或整個HKMG堆疊而加以進行。在單個處理工具上一次。一旦完成一個閾值電壓「HKMG堆疊」，微影阻擋材料可加以去除，然後重複該製程，其中，一新的阻擋遮罩係加以圖案化以開啟下一個閾值電壓條件。
用於閾值電壓調諧之如此處所述在加式和減式方法中蝕刻停止層的去除具有多個益處和特徵。來自HKMG堆疊的低電導率膜可以用高電導率金屬填充物加以替代，例如鎢、鋁、鈷、或釕。包繞閘極渠道所需的膜總數因此減少。對於裝置性能，希望使奈米線/奈米層片盡可能緊密地堆積。然而，這種相對緻密的堆積通常受到包繞渠道的金屬膜的數量所限制，使得在某個點，來自緊密堆積沉積的金屬將開始在兩個相鄰的交疊奈米線/奈米層片之間併合並影響電晶體的性能。由於較高的閾值電壓條件將在堆疊中包含多個蝕刻停止層，因此在此一「加式與減式」方式中將大幅限制多個閾值電壓的增加。可能採用後續的蝕刻停止層去除步驟，例如在習知製程中的選擇性濕蝕刻，但是額外的去除步驟將進一步增加製程複雜度，並且還需要確保選擇性足夠大而不會在製程中蝕刻任何帽蓋金屬或功函數金屬。
另一個好處是一方法，在增加可用閾值電壓數量的同時減小整體HKMG堆疊厚度。這允許減小奈米線和奈米層片的橫向節距，這可以提供明顯的電晶體性能益處。另一個好處是一方式，在較高的閾值電壓條件內最終高電導率金屬填充之前降低併合金屬的任何可能性。這可以個別渠道的更加靜電控制。
本揭露內容的另一實施態樣提供了一集成製程，該集成製程減少了所使用的微影遮罩步驟的總數。對於低和較高閾值電壓的一共通功函數厚度可一次加以沉積，隨後不同的閾值電壓條件加以開啟以執行額外的選擇性沉積，因而使該選擇性沉積方法僅為「加式的」。藉由經由在NMOS功函數金屬上方添加NMOS功函數材料來允許實現PMOS閾值電壓，可以最小化額外的微影遮罩步驟。以下圖示繪示，減式蝕刻步驟的去除可以具有顯著步驟序列節省。
步驟序列節省是由於省略了現有的「加式與減式」方法，該方法採用在原子層沉積或化學氣相沉積機台上對於功函數金屬進行的沉積、蝕刻停止層沉積、以及第二功函數金屬沉積，然後從一相應的機台去除並運送到一濕蝕刻機台以從低閾值電壓條件去除第二功函數金屬，其中，對於閾值電壓條件數量的每次增加，都重複此序列。對於本揭露內容的選擇性沉積製程，可以在同一沉積機台內順序地進行在共同閾值電壓內的所有沉積。
因為此處的功函數厚度可以在選擇性沉積製程中以高準確度進行控制，並且可加以控制達類似於原子層沉積（ALD）的精度，所以這種設定閾值電壓的方法不僅將可在渠道周圍保持一致或較低的HKMG堆疊厚度所使用的可用閾值電壓的數量顯著增加，該方法還提供了在此處設計內目前可用的閾值電壓的更精細增量。
所描述的特徵和優點基於兩個NMOS和兩個PMOS閾值電壓條件。因此，對於NMOS和PMOS的閾值電壓條件超過兩個的情況，放大了此處技術的益處。因此，可以針對NMOS和PMOS中的每一個實現多個閾值電壓。閾值電壓條件的施加可以僅應用於一個渠道堆疊，兩個渠道堆疊，三個渠道堆疊或四個渠道堆疊，例如圖1的高電壓PMOS和NMOS渠道以及低電壓PMOS和NMOS渠道。本揭露內容的選擇性閾值電壓技術不限於一個、兩個、三個、或四個堆疊的渠道，並且可以根據需要應用於多個渠道。
下面顯示了示例實施例。為了便於描述，該實施例是單一示例，使總遮罩計數保持與當前先進製程相同數量，但是顯示利用選擇性沉積方法之複雜度降低和總HKMG堆疊厚度降低。可以理解，目標遮罩和沈積可能有許多變化。
為了克服併合厚度的問題，使用選擇性沉積以省略一些蝕刻停止層。為了便於描述，該實施例是單一示例，使總遮罩計數保持與先前所述的當前先進製程相同數量，但是顯示利用本揭露內容的選擇性沉積方法之複雜度降低和總HKMG堆疊厚度降低。可以理解，目標遮罩和沈積可能有許多變化。
圖21是針對高閾值電壓條件2110和低閾值電壓條件2120在奈米層片脫離之後經由共閘極截取的橫剖面。每個共閘極係由左側的PMOS閘極（2114、2124）以及右側的NMOS堆疊（2116、2126）構成。
圖22顯示高k介電質2232（在此實例中假設為鉿氧化物）直接在替換閘極溝槽內的暴露的奈米層片或奈米線上的選擇性沉積。介面矽氧化物層可以在鉿氧化物與奈米線/奈米層片結構之間的介面處生長，並且高k膜也可以原位摻雜以偶極形成物種。
圖23繪示在高k膜的頂部上TiN帽2334的選擇性沉積，隨後進行一後續的退火製程。由於所有閾值電壓調諧將通過選擇性沉積進行，而不是像高端裝置通常使用的組合「先加式後減式」製程，因此不再需要蝕刻停止層，例如占用整個HKMG堆疊的顯著體積的低電導率TaN。隨著這些低電導率膜的去除，整體閘極電阻的顯著改善可加以實現，特別是對於其中閘極係彼此堆疊且可能需要共用對M1的共閘極接觸窗連接之CFET裝置。
圖24顯示了填充材料（例如旋塗碳2440（SOC））的圖案化，以有效地維持PMOS（高閾值和低閾值條件二者）閘極「受到阻擋」以及NMOS（高閾值和低閾值條件二者）閘極的TiN帽蓋金屬2334受到開通。
圖25顯示跨越高閾值電壓條件和低閾值電壓條件兩者的NMOS功函數金屬2538的選擇性沉積。SOC 2440係「阻擋」PMOS閘極（2514、2524）的表面，這防止了沿著這些奈米線/奈米層片的任何沉積。在此實例中，一共同厚度的NMOS功函數金屬2538係跨兩個閾值電壓條件而沉積，目的是在集成製程中稍後向高閾值電壓條件增加額外的功函數厚度。這種方式將在此製程中必須進行的閾值電壓微影模塊的總數最小化，作為手段以降低總體複雜性和成本。替代地，對於高數量的閾值電壓條件，各個個別的閾值電壓條件可以一次一個加以開啟，以進行所需的HKMG堆疊沉積，然後針對各個個別的Vt 調諧條件加以關閉及重複。針對Vt 調諧的選擇性沉積功能的納入可以針對設計者所需將的合併優化為設計人員所需的Vt 「特色（flavor）」數量、整體成本、及集成流程所需的效率進行最佳化。
圖26顯示在SOC填充材料2440去除之後的HKMG堆疊。
圖27繪示諸如旋塗碳（SOC）的填充材料2740的圖案化，以有效地保持NMOS（高閾值2716和NMOS低閾值2726條件二者）閘極「受到阻擋」以及對於PMOS（高閾值2714和PMOS低閾值2724條件二者）的TiN帽蓋金屬2334受到開通。
圖28描繪跨越高閾值電壓條件2814和低閾值電壓條件2824的PMOS功函數金屬2858的選擇性沉積。SOC 2740「阻擋」NMOS閘極的表面（2816、2826），從而阻止了沿這些奈米線/奈米層片的任何沉積。共通厚度的PMOS功函數金屬（較佳是TiN）係跨越閾值電壓條件二者（2814、2824）而沉積，目的是在集成製程中稍後向高閾值電壓條件增加額外的功函數厚度。這種方式將在此製程中必須進行的閾值電壓微影模塊的總數最小化，作為手段以降低總體複雜性和成本。替代地，對於非常高數量的閾值電壓條件，各個個別的閾值電壓條件可以一次一個加以開啟以進行所需的HKMG堆疊沉積，然後針對各個個別的Vt 調諧條件加以關閉並重複。針對Vt 調諧的選擇性沉積功能的納入可以針對設計者所需將的合併優化為設計人員所需的Vt 「特色（flavor）」數量、整體成本、及集成流程所需的效率進行最佳化。
圖29顯示在SOC填充材料2740已去除之後的HKMG堆疊。
圖30繪示諸如旋塗碳3040（SOC）的填充材料的圖案化，以在替換閘極溝槽之內有效地維持NMOS 3026和PMOS 3024二者的低閾值電壓條件「受到阻擋」，而NMOS 3016和PMOS 3014二者的高閾值電壓條件「受到開通」。
圖31描繪跨越PMOS 3114和NMOS 3116堆疊二者的高閾值電壓條件二者的額外的NMOS功函數金屬3138的選擇性沉積。以這種方式，NMOS閾值電壓調整可以僅藉由功函數金屬的厚度差加以進行，而針對PMOS電晶體的PMOS功函數金屬與NMOS功函數金屬3138的沉積的組合堆疊將用於PMOS閘極的閾值電壓調諧。
圖32顯示在SOC填充材料3040已去除之後的HKMG堆疊。
圖33描繪在沉積高電導率金屬填充物以完成HKMG堆疊之前的襯裡材料3352的各向同性沉積。對於使用高電導率填充材料（例如鎢或鈷）的情況，通常將TiN或TaN用作襯裡材料。在這種實例中，不使用TiN襯裡的選擇性沉積，因為它被用作隨後的金屬填充的「膠合」層，且因此襯裡應各向同性地沉積在溝槽內。釕可以用作高電導率的填充材料，在這種情況下，可能不需要襯裡材料，但是由於釕傾向為p型金屬，因此有必要進行廣泛的物理模擬。
圖34描繪填充高電導率金屬材料3454（在此示例中假設為鎢）以完成HKMG結構。高電導率金屬材料填充溝槽內的所有未佔用區域，且將圍繞奈米線渠道。請注意，在具有高閾值電壓條件的橫向奈米層片的情況下，功函數金屬不再開始在相鄰的奈米層片和替換閘極溝槽的底面之間併合，如同HKMG堆疊的各向同性沉積的情況。因此，毋需併合多個蝕刻停止層而藉由功函數金屬的厚度調整來調諧閾值電壓的能力，可以減小圍繞渠道的整體HKMG堆疊厚度，從而提供手段用於減小奈米線/奈米層片的橫向節距，這可以提供對於電晶體的性能益處以及在高閾值電壓條件下對於個別渠道的改善靜電性質。
圖35繪示由閘極內的HKMG金屬所填充的凹部、SiN帽3556的形成、以及對共閘極的輸入閘極接觸窗3558的隨後形成。左側顯示了PMOS（左側）和NMOS（右側）的高閾值電壓情況。右側顯示了PMOS（左側）和NMOS（右側）的低閾值電壓情況。
圖20的高電壓PMOS奈米線2012a-c與圖35的高電壓PMOS奈米線3512a-c的比較，繪示藉由圖21-35中所示的實施例的奈米線各者的隔離性的改善。
圖21-35的實施例提供了全繞式閘極奈米線/奈米層片電晶體堆疊，具有PMOS與NMOS高電壓堆疊以及PMOS與NMOS低電壓堆疊，每個堆疊具有不同的閾值電壓Vt 。
圖21-35描述了第一所請實施例。第一實施例描述了一種微加工的方法，該方法包括：接收具有用於全繞式閘極場效電晶體裝置之渠道的基板，該等渠道包括彼此相鄰配置的渠道的垂直堆疊，其中個別渠道在源極/汲極區域之間水平延伸，其中對於渠道的各個垂直堆疊，至少一個渠道係位於一第二渠道上方，該等渠道包括至少四個指定的渠道類型，該至少四個指定的渠道類型包括高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道;在包括高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道的未覆蓋渠道周圍四處選擇性地沉積第一高k介電質；在高電壓PMOS渠道和低電壓PMOS渠道受到覆蓋時，在各個高電壓NMOS渠道和各個低電壓NMOS渠道之上選擇性地沉積第一功函數金屬；在高電壓NMOS渠道和低電壓NMOS渠道受到覆蓋時，在各個高電壓PMOS渠道和各個低電壓PMOS渠道之上選擇性地沉積第二功函數金屬；在低電壓PMOS渠道和低電壓NMOS渠道受到覆蓋之時，在各個高電壓PMOS渠道和各個高電壓NMOS渠道之上選擇性地沉積第三功函數金屬；及在沉積第一、第二、及第三功函數金屬之後，在高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道之上沉積導電金屬材料。
該方法還包括覆蓋高電壓NMOS渠道的一部份，以及在高電壓NMOS渠道的未覆蓋部分之上選擇性地沉積第二高k介電質，以在高電壓NMOS渠道之間產生不同的閾值電壓，其中第二高k介電質係與第一高k介電質相同或不同的材料。
該方法還包括：覆蓋高電壓PMOS渠道的一部份以及在高電壓PMOS渠道的未覆蓋部分之上選擇性地沉積第二高k介電質，以在高電壓PMOS渠道之間產生不同的閾值電壓，其中第二高k介電質係與第一高k介電質相同或不同的材料。
該方法還包括覆蓋高電壓NMOS渠道的一部分，以及在高電壓NMOS渠道的未覆蓋部分之上選擇性地沉積一特定功函數金屬，以在高電壓NMOS渠道之間產生不同的閾值電壓。
該方法還包括在沉積第一高k介電質之後在第一高k介電質之上選擇性地沉積第一帽蓋材料。
該方法還包括其中在未覆蓋的渠道周圍四處沉積第一高k介電質的操作包括在未覆蓋的渠道的橫剖面的每一側上沉積第一高k介電質而不在替換閘極的側壁之上沉積第一高k介電質。
該方法更包含形成 具有不同閘極堆疊厚度的高電壓渠道，藉此在高電壓渠道之間形成不同的閾值電壓。
該方法更包含形成 具有不同閘極堆疊厚度的低電壓渠道，藉此在低電壓渠道之間形成不同的閾值電壓。
該方法還包括在沉積第一高k介電質之後，在第一高k介電質上選擇性地沉積第一鈦氮化物（TiN）帽蓋材料。
該方法還包括在沉積第一帽蓋材料之後對渠道的垂直堆疊進行退火，以及在沉積第一鈦氮化物帽蓋材料之後對渠道的垂直堆疊進行退火。
該方法還包括其中覆蓋高電壓NMOS渠道的一部份的步驟包括：將在高電壓NMOS渠道的該部分周圍四處的填充材料圖案化，其中該填充材料是旋塗碳，並在高電壓NMOS渠道的未覆蓋部分上選擇性地沉積該第一高k介電質之後去除該填充材料。
該方法還包括：在將第一功函數金屬選擇性地沉積在各個高電壓NMOS渠道和各個低電壓NMOS渠道上之前，用填充材料覆蓋高電壓PMOS渠道和低電壓PMOS渠道，以及在各個高電壓NMOS渠道和各個低電壓NMOS渠道之上選擇性地沉積第一功函數金屬之後藉由濕蝕刻去除填充材料；在各個高電壓PMOS渠道及各個低電壓PMOS渠道上選擇性地沉積第二功函數金屬之前，用填充材料覆蓋高電壓NMOS渠道和低電壓NMOS渠道，以及在各個高電壓PMOS渠道和各個低電壓PMOS渠道上選擇性地沉積第二功函數金屬之後，藉由濕蝕刻去除填充材料；及在各個高電壓PMOS渠道和各個高電壓NMOS渠道上選擇性沉積第三功函數金屬之前，藉由濕蝕刻以填充材料覆蓋低電壓PMOS渠道和低電壓NMOS渠道，以及在各個高電壓PMOS渠道和各個高電壓NMOS渠道上選擇性地沉積第三功函數金屬之後去除填充材料。
該方法還包括：在沉積導電金屬材料之前，在高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道上各向同性地沉積襯裡材料；藉由原子層選擇性沉積（ALD）或化學氣相選擇性沉積（CVD）其中一者選擇性地沉積各個功函數金屬；從由鉭氮化物（TaN）和鈦氮化物（TiN）組成的群組選擇襯裡材料；從由鎢、鈷、釕、鋁及鋁合金所組成的群組選擇導電金屬材料；及從由鈦氮化物（TiN）、鈦氧氮化物（TiON）、鈦鋁（TiAl）、鈦鋁氮化物（TiAlN）、鈦碳化物（TiC）、及鋁摻雜的鈦碳化物（TiAlC）所組成的群組選擇功函數金屬。
關於圖21-35繪示第二實施例。第二實施例描述一種奈米渠道的垂直堆疊的微加工方法，每個垂直堆疊具有不同的電壓閾值，該方法包括接收具有用於全繞式閘極場效電晶體裝置的渠道的基板，該等渠道包括彼此相鄰定位的奈米渠道的垂直堆疊，其中個別奈米渠道在源極/汲極區域之間水平延伸，其中，對於渠道的各個垂直堆疊，至少一個奈米渠道位於第二奈米渠道上方，該等奈米渠道包括至少四個指定的奈米渠道類型，包括高電壓PMOS奈米渠道、高電壓NMOS奈米渠道、低電壓PMOS奈米渠道、及低電壓NMOS奈米渠道；在每個奈米渠道上沉積高k膜；在高k膜上選擇性沉積鈦氮化物（TiN）帽層；對基板進行退火；在高電壓PMOS奈米渠道和低電壓PMOS奈米渠道的垂直堆疊上圖案化一第一填充材料；在高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的TiN帽層上方選擇性沉積NMOS功函數金屬；從高電壓PMOS奈米渠道和低電壓PMOS奈米渠道的垂直堆疊去除第一填充材料；在高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的垂直堆疊上方圖案化一第二填充材料；在高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的TiN帽層上方選擇性沉積PMOS功函數金屬；從高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的垂直堆疊去除第二填充材料；在PMOS低電壓和NMOS低電壓奈米渠道的垂直堆疊上圖案化第三填充材料；在PMOS高電壓和NMOS高電壓奈米渠道的垂直堆疊上選擇性地沉積NMOS功函數金屬；從PMOS低電壓和NMOS低電壓奈米渠道的垂直堆疊，圖案化第三填充材料；用襯裡材料填充每個垂直堆疊；用高電導率的金屬材料填充每個垂直堆疊；在高電壓堆疊上形成一第一矽氮化物（SiN）帽蓋，及在低電壓堆疊上形成一個第二矽氮化物（SiN）帽蓋；及在第一矽氮化物帽蓋之中形成第一輸入閘極接觸窗及在第二矽氮化物帽蓋中形成第二輸入閘極接觸窗。
第二實施例的方法包括：藉由原子層選擇性沉積（ALD）或化學氣相選擇性沉積（CVD）其中一者，選擇性地沉積各個功函數金屬。
參照圖21-35繪示第三實施例。第三實施例描述了一種三維電晶體堆疊，包括：具有用於全繞式閘極場效電晶體裝置的渠道的垂直堆疊的基板，渠道的垂直堆疊彼此相鄰而配置，其中個別渠道在源極/汲極區域之間水平延伸，在渠道的每個垂直堆疊中，至少一個渠道位於第二渠道上方；高電壓NMOS渠道的第一垂直堆疊，其中每個渠道係由第一高k介電質、第一功函數金屬、第三功函數金屬、及導電金屬材料加以圍繞；低電壓NMOS渠道的第二垂直堆疊，其中各個渠道係由第一高k介電質、第一功函數金屬、及導電金屬材料所圍繞；高電壓PMOS渠道的第三垂直堆疊，其中每個渠道係由第一高k介電質、第二功函數金屬、第三功函數金屬、及導電金屬材料加以圍繞；低電壓PMOS渠道的第四垂直堆疊，其中每個渠道係由第一高k介電質、第二功函數金屬、及導電金屬材料加以圍繞；帽蓋材料，在導電金屬材料上；及輸入閘極接觸窗，連接到導電金屬材料。
顯然，根據以上教示，可以對本揭露內容進行多種修改和變化。因此，應當理解，在隨附申請專利範圍內，本發明可以不同於此處具體描述的方式實施。
在前面的描述中，已經闡明了特定細節，例如處理系統的特定幾何形狀以及其中使用的各種組件和製程的描述。然而，應當理解，此處的技術可以在背離這些特定細節的其他實施例中實踐，並且此等細節是出於解釋而非限制的目的。已經參考隨附圖式描述了此處揭露的實施例。類似地，出於解釋的目的，已經提出了特定的數字、材料、及配置以便提供透徹的理解。然而，可以在沒有此等特定細節的情況下實踐實施例。具有實質相同的功能結構的組件由相同的參考符號表示，因此可以省略任何多餘的描述。
已經將各種技術描述為多個離散操作以幫助理解各種實施例。描述的順序不應解釋為暗示這些操作必然為順序相關的。實際上，這些操作不需要按照顯示順序執行。可以以與所描述的實施例不同的順序來執行所描述的操作。在額外實施例中，可以執行各種額外操作和/或可以省略所描述的操作。
如本文所用的「基板」或「目標基板」通常是指根據本發明被處理的物體。基板可以包括裝置（特別是半導體或其他電子裝置）的任何材料部分或結構，並且可以例如是基底基板結構，例如半導體晶圓、光罩，或基底基板結構之上或上方的一層，例如薄膜。因此，基板不限於任何特定基底結構，下方層或上方層，圖案化或未圖案化，而是設想包括任何此類層或基底結構，以及層和/或基底結構的任何組合。該描述可以關於特定類型的基板，但這僅出於說明目的。
可以對上述說明的技術的操作進行許多變化，而仍然實現本發明的相同目的。這樣的變化係由本揭露內容的範圍所涵蓋。因此，本發明的實施例的前述說明不意圖為限制性的。相反的，對本發明實施例的任何限制係呈現在隨附申請專利範圍中。
110:高閾值電壓條件 112a,112b,112c:渠道 114:高電壓PMOS堆疊 116:高電壓NMOS堆疊 120:低閾值電壓條件 124:低電壓PMOS堆疊 126:低電壓NMOS堆疊 212a,212b,212c:奈米線 230:矽氧化物層 232:下部矽塊體 334:高k膜 435:TiN帽 536:TaN蝕刻停止層 638:TiN功函數金屬 714:PMOS 716,726:NMOS 724:PMOS 740:填充材料 914:高電壓PMOS閘極 1044:TaN（蝕刻停止層金屬） 1114:高閾值電壓PMOS 1116:高閾值電壓NMOS 1124:低閾值電壓PMOS 1126:低閾值電壓NMOS 1146:填充材料（SOC） 1224:低閾值電壓PMOS 1226:低閾值電壓NMOS 1314:高閾值電壓PMOS閘極 1316:高閾值電壓NMOS閘極 1448:NMOS功函數金屬 1550:填充材料（SOC） 1514:高閾值電壓PMOS 1516:高閾值電壓NMOS 1524:低閾值電壓PMOS 1526:低閾值電壓NMOS 1624:低閾值電壓PMOS閘極 1650:旋塗碳圖案填充層 1714:高閾值電壓PMOS 1716:高閾值電壓NMOS 1724:低閾值電壓PMOS閘極 1726:低閾值電壓NMOS閘極 1852:襯裡材料 1954:高電導率（HC）金屬材料 2012a~c:高電壓PMOS奈米線 2014:PMOS 2016:NMOS 2024:PMOS 2026:NMOS 2056:SiN帽 2058:輸入閘極接觸窗 2110:高閾值電壓條件 2114:PMOS閘極 2116:NMOS堆疊 2120:低閾值電壓條件 2124:PMOS閘極 2126:NMOS堆疊 2232:高k介電質 2334:TiN帽（TiN帽蓋金屬） 2440:旋塗碳（SOC） 2514,2524:PMOS閘極 2538:NMOS功函數金屬 2740:填充材料（SOC） 2814:高閾值電壓條件 2824:低閾值電壓條件 2858:PMOS功函數金屬 3014:PMOS 3016:NMOS 3024:PMOS 3026:NMOS 3040:旋塗碳 3114:PMOS 3116:NMOS 3138:NMOS功函數金屬 3352:襯裡材料 3454:高電導率金屬材料 3512a~c:高電壓PMOS奈米線 3556:SiN帽 3558:輸入閘極接觸窗
當結合隨附圖式考慮時，參照以下實施方式章節，將會更好地理解本發明，從而容易地獲得對本發明及其許多附帶優點的更完整的理解，其中：
圖1是針對高和低閾值電壓條件在奈米層片脫離之後通過共閘極所擷取的橫剖面。
圖2繪示在矽奈米層片渠道周圍的介面矽氧化物層的生長。
圖3繪示在矽奈米層片的介面層之上的高k膜的原子層沉積。
圖4描繪了在高k膜頂部上方的TiN帽的各向同性沉積。
圖5描繪了在TiN帽膜頂部上方的TaN蝕刻停止層的各向同性沉積。
圖6描繪了跨越NMOS和PMOS閘極的TiN功函數金屬的各向同性沉積。
圖7顯示一填充材料的圖案化。
圖8顯示從Vt 遮罩的開口部分的TiN功函數金屬的濕蝕刻移除。
圖9顯示僅保留在高閾值電壓PMOS閘極內的TiN功函數金屬。
圖10描繪了在NMOS和PMOS閘極的頂部上方的TaN的各向同性沉積。
圖11顯示一填充材料的圖案化。
圖12描繪了針對低閾值電壓NMOS和PMOS閘極的對高k膜上方的TiN帽之選擇性的TaN蝕刻停止層的濕蝕刻。
圖13顯示了對於高閾值電壓NMOS和PMOS閘極之填充材料的去除，其露出剩餘的TaN層。
圖14描繪了NMOS和PMOS閘極的頂部上方的NMOS功函數金屬的各向同性沉積。
圖15繪示一填充材料的圖案化。
圖16描繪了從低閾值電壓PMOS閘極對NMOS功函數金屬的濕蝕刻。
圖17顯示旋塗碳圖案填充層的去除，顯示了NMOS功函數金屬從低閾值電壓PMOS閘極去除但保留在其他閘極上。
圖18描繪了在沉積高電導率金屬填充物以完成HKMG堆疊之前襯裡材料的各向同性沉積。
圖19描繪了填充高電導率的金屬材料以完成HKMG結構。
圖20描繪了HKMG金屬在閘極內的掘入、SiN帽的形成、及對共閘極的輸入閘極接觸窗的形成。
圖21是針對高閾值電壓條件（左）和低閾值電壓條件（右）在奈米層片脫離（nanosheet release）之後通過共閘極擷取的橫剖面。
圖22顯示了高k介電質直接在替換閘極溝槽內的暴露的奈米層片或奈米線上方的選擇性沉積。
圖23描繪在高k膜的頂部上方的TiN帽的選擇性沉積。
圖24描繪一填充材料的圖案化。
圖25顯示跨高閾值電壓條件和低閾值電壓條件兩者之NMOS功函數金屬的選擇性沉積。
圖26顯示在填充材料移除之後的裝置。
圖27描繪一填充材料的圖案化，以有效地保持NMOS閘極「受阻擋」以及使對於PMOS的TiN帽蓋金屬保持閘極開通。
圖28描繪了跨高閾值電壓條件和低閾值電壓條件兩者之PMOS功函數金屬的選擇性沉積。
圖29繪示填充材料的移除。
圖30顯示一填充材料的圖案化。
圖31顯示跨NMOS和PMOS二者的高閾值電壓條件上的額外NMOS功函數金屬的選擇性沉積。
圖32顯示填充材料的去除。
圖33描繪在沉積高電導率金屬填充物以完成HKMG堆疊之前的襯裡材料的各向同性沉積。
圖34描繪了填充高電導率金屬材料以完成HKMG結構。
圖35顯示了閘極內的HKMG金屬的掘入、SiN帽的形成、以及對共閘極的輸入閘極接觸窗的隨後形成。
2012a~c:高電壓PMOS奈米線
2014:PMOS
2016:NMOS
2024:PMOS
2026:NMOS
2056:SiN帽
2058:輸入閘極接觸窗

Claims (20)

  1. 一種微加工方法，該方法包含： 接收具有用於全繞式閘極（gate-all-around）場效電晶體裝置之渠道的一基板，該等渠道包括彼此相鄰配置的渠道的垂直堆疊，其中個別渠道在源極/汲極區域之間水平延伸，其中對於渠道的各個垂直堆疊，至少一個渠道係位於一第二渠道上方，該等渠道包括至少四個指定的渠道類型，該至少四個指定的渠道類型包括高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道； 在包括高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道的未覆蓋渠道周圍四處，選擇性地沉積第一高k介電質； 在高電壓PMOS渠道和低電壓PMOS渠道受到覆蓋時，在各個高電壓NMOS渠道和各個低電壓NMOS渠道之上選擇性地沉積第一功函數金屬； 在高電壓NMOS渠道和低電壓NMOS渠道受到覆蓋時，在各個高電壓PMOS渠道和各個低電壓PMOS渠道之上選擇性地沉積第二功函數金屬； 在低電壓PMOS渠道和低電壓NMOS渠道受到覆蓋之時，在各個高電壓PMOS渠道和各個高電壓NMOS渠道之上選擇性地沉積第三功函數金屬；及 在沉積該第一、第二、及第三功函數金屬之後，在高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道之上沉積導電金屬材料。
  2. 如請求項1之微加工方法，更包含：覆蓋高電壓NMOS渠道的一部份，以及在高電壓NMOS渠道的未覆蓋部分之上選擇性地沉積第二高k介電質，以在高電壓NMOS渠道之間產生不同的閾值電壓，其中第二高k介電質係與第一高k介電質相同或不同的材料。
  3. 如請求項2之微加工方法，更包含：覆蓋高電壓PMOS渠道的一部份以及在高電壓PMOS渠道的未覆蓋部分之上選擇性地沉積第二高k介電質，以在高電壓PMOS渠道之間產生不同的閾值電壓，其中第二高k介電質係與第一高k介電質相同或不同的材料。
  4. 如請求項1之微加工方法，更包含：覆蓋高電壓NMOS渠道的一部分，以及在高電壓NMOS渠道的未覆蓋部分之上選擇性地沉積一特定功函數金屬，以在高電壓NMOS渠道之間產生不同的閾值電壓。
  5. 如請求項1之微加工方法，更包含：在沉積第一高k介電質之後在第一高k介電質之上選擇性地沉積第一帽蓋材料。
  6. 如請求項1之微加工方法，其中在未覆蓋的渠道周圍四處沉積第一高k介電質的該步驟包括：在該等未覆蓋的渠道的橫剖面的每一側上沉積第一高k介電質而不在一替換閘極的側壁之上沉積第一高k介電質。
  7. 如請求項1之微加工方法，更包含：形成 具有不同閘極堆疊厚度的高電壓渠道，藉此在高電壓渠道之間形成不同的閾值電壓。
  8. 如請求項1之微加工方法，更包含：形成 具有不同閘極堆疊厚度的低電壓渠道，藉此在低電壓渠道之間形成不同的閾值電壓。
  9. 如請求項1之微加工方法，更包含：在沉積第一高k介電質之後，在第一高k介電質上選擇性地沉積第一鈦氮化物（TiN）帽蓋材料。
  10. 如請求項5之微加工方法，更包含：在沉積該第一帽蓋材料之後對渠道的該等垂直堆疊進行退火。
  11. 如請求項9之微加工方法，更包含：在沉積該第一鈦氮化物帽蓋材料之後，對渠道的該等垂直堆疊進行退火。
  12. 如請求項3之微加工方法，其中覆蓋高電壓NMOS渠道的一部份的該步驟包括：將在高電壓NMOS渠道的該部分周圍四處的一填充材料圖案化，其中該填充材料是旋塗碳。
  13. 如請求項12之微加工方法，更包含：在高電壓NMOS渠道上選擇性地沉積第一高k介電質之後，去除該填充材料。
  14. 如請求項1之微加工方法，更包含： 在將該第一功函數金屬選擇性地沉積在各個高電壓NMOS渠道和各個低電壓NMOS渠道上之前，以一填充材料覆蓋高電壓PMOS渠道和低電壓PMOS渠道，以及在各個高電壓NMOS渠道和各個低電壓NMOS渠道之上選擇性地沉積該第一功函數金屬之後藉由濕蝕刻去除該填充材料； 在各個高電壓PMOS渠道及各個低電壓PMOS渠道上選擇性地沉積該第二功函數金屬之前，以該填充材料覆蓋高電壓NMOS渠道和低電壓NMOS渠道，以及在各個高電壓PMOS渠道和各個低電壓PMOS渠道上選擇性地沉積該第二功函數金屬之後，藉由濕蝕刻去除該填充材料；及 在各個高電壓PMOS渠道和各個高電壓NMOS渠道上選擇性沉積該第三功函數金屬之前，以該填充材料覆蓋低電壓PMOS渠道和低電壓NMOS渠道，以及在各個高電壓PMOS渠道和各個高電壓NMOS渠道上選擇性地沉積該第三功函數金屬之後藉由濕蝕刻去除填充材料。
  15. 如請求項1之微加工方法，更包含：在沉積該導電金屬材料之前，在高電壓PMOS渠道、高電壓NMOS渠道、低電壓PMOS渠道、及低電壓NMOS渠道之上各向同性地沉積一襯裡材料。
  16. 如請求項1之微加工方法，更包含：藉由原子層選擇性沉積（ALD）或化學氣相選擇性沉積（CVD）其中一者，選擇性地沉積各個功函數金屬。
  17. 如請求項15項之微加工方法，更包含： 從由鉭氮化物（TaN）和鈦氮化物（TiN）所組成的群組選擇襯裡材料； 從由鎢、鈷、釕、鋁及鋁合金所組成的群組選擇該導電金屬材料；及 從由鈦氮化物（TiN）、鈦氧氮化物（TiON）、鈦鋁（TiAl）、鈦鋁氮化物（TiAlN）、鈦碳化物（TiC）、及鋁摻雜的鈦碳化物（TiAlC）所組成的群組選擇該等功函數金屬。
  18. 一種奈米渠道的垂直堆疊的微加工方法，每個垂直堆疊具有不同的電壓閾值，該方法包括： 接收具有用於全繞式閘極場效電晶體裝置的渠道的一基板，該等渠道包括彼此相鄰定位的奈米渠道的垂直堆疊，其中個別奈米渠道在源極/汲極區域之間水平延伸，其中，對於渠道的各個垂直堆疊，至少一個奈米渠道位於第二奈米渠道上方，該等奈米渠道包括至少四個指定的奈米渠道類型，該至少四個指定的奈米渠道類型包括高電壓PMOS奈米渠道、高電壓NMOS奈米渠道、低電壓PMOS奈米渠道、及低電壓NMOS奈米渠道； 在每個奈米渠道上沉積高k膜； 在該高k膜之上選擇性沉積鈦氮化物（TiN）帽層； 對該基板進行退火； 在高電壓PMOS奈米渠道和低電壓PMOS奈米渠道的該等垂直堆疊之上，圖案化一第一填充材料； 在高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的TiN帽層之上，選擇性沉積NMOS功函數金屬； 從高電壓PMOS奈米渠道和低電壓PMOS奈米渠道的該等垂直堆疊去除該第一填充材料； 在高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的該等垂直堆疊之上，圖案化一第二填充材料； 在高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的TiN帽層之上，選擇性沉積PMOS功函數金屬； 從高電壓NMOS奈米渠道和低電壓NMOS奈米渠道的該等垂直堆疊去除該第二填充材料； 在PMOS低電壓和NMOS低電壓奈米渠道的該等垂直堆疊之上，圖案化第三填充材料； 在PMOS高電壓和NMOS高電壓奈米渠道的該等垂直堆疊之上，選擇性地沉積NMOS功函數金屬； 從PMOS低電壓和NMOS低電壓奈米渠道的該等垂直堆疊，圖案化該第三填充材料； 以襯裡材料填充各個垂直堆疊； 以高電導率的金屬材料填充各個垂直堆疊； 在高電壓堆疊之上形成一第一矽氮化物（SiN）帽蓋，及在低電壓堆疊之上形成一第二矽氮化物（SiN）帽蓋；及 在第一矽氮化物帽蓋之中形成第一輸入閘極接觸窗及在第二矽氮化物帽蓋之中形成第二輸入閘極接觸窗。
  19. 如請求項18之奈米渠道的垂直堆疊的微加工方法，更包含： 藉由原子層選擇性沉積（ALD）或化學氣相選擇性沉積（CVD）其中一者，選擇性地沉積各個功函數金屬。
  20. 一種三維電晶體堆疊，包含： 一基板，具有用於全繞式閘極場效電晶體裝置的渠道的垂直堆疊，渠道的該等垂直堆疊彼此相鄰而配置，其中個別渠道在源極/汲極區域之間水平延伸，其中，在渠道的各個垂直堆疊中，至少一個渠道位於一第二渠道上方； 高電壓NMOS渠道的第一垂直堆疊，其中各個渠道係由第一高k介電質、第一功函數金屬、第三功函數金屬、及導電金屬材料加以圍繞； 低電壓NMOS渠道的第二垂直堆疊，其中各個渠道係由第一高k介電質、第一功函數金屬、及導電金屬材料所圍繞； 高電壓PMOS渠道的第三垂直堆疊，其中各個渠道係由第一高k介電質、第二功函數金屬、第三功函數金屬、及導電金屬材料加以圍繞； 低電壓PMOS渠道的第四垂直堆疊，其中各個渠道係由第一高k介電質、第二功函數金屬、及導電金屬材料加以圍繞； 一帽蓋材料，在導電金屬材料之上；及 一輸入閘極接觸窗，連接到導電金屬材料。
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