TW202110096A - 時脈資料回復裝置及方法 - Google Patents

時脈資料回復裝置及方法 Download PDF

Info

Publication number
TW202110096A
TW202110096A TW108131421A TW108131421A TW202110096A TW 202110096 A TW202110096 A TW 202110096A TW 108131421 A TW108131421 A TW 108131421A TW 108131421 A TW108131421 A TW 108131421A TW 202110096 A TW202110096 A TW 202110096A
Authority
TW
Taiwan
Prior art keywords
sampling
data
sample
circuit
clock
Prior art date
Application number
TW108131421A
Other languages
English (en)
Other versions
TWI690162B (zh
Inventor
張傑雄
張家榮
張毓安
劉晟佑
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW108131421A priority Critical patent/TWI690162B/zh
Application granted granted Critical
Publication of TWI690162B publication Critical patent/TWI690162B/zh
Priority to US17/001,768 priority patent/US11082200B2/en
Publication of TW202110096A publication Critical patent/TW202110096A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一種時脈資料回復裝置，包含：取樣電路、儲存電路以及判斷電路。取樣電路包含取樣單元，分別根據參考時脈訊號其中之一，對接收資料各進行取樣以產生包含取樣結果。儲存電路包含先進先出儲存單元，配置以對應不同時間點，依序儲存接收資料的取樣結果。判斷電路配置以：設定連續P筆接收資料為參考資料樣本；在參考資料樣本中僅有一個資料轉態時，根據其取樣數值中的轉態點調整取樣窗口的起始位置；以及在參考資料樣本中有多個資料轉態時，根據其取樣數值中對應於高態的高態取樣數量調整取樣窗口的長度。

Description

時脈資料回復裝置及方法
本發明係有關於一種時脈資料回復技術，且特別是有關於一種時脈資料回復裝置及方法。
數位資料在高速傳輸時往往會伴隨雜訊或失真，因此在收發器中，通常需要時脈資料回復電路，重新產生低抖動時脈以及回復出低雜訊的資料出來。一般常見的時脈資料回復技術，是使用相位平移(phase shift)來選擇最佳(optimal)取樣相位。然而這樣的方式，在電路的設計上需要較複雜的電路設計與較大的面積。
因此，如何設計一個新的時脈資料回復裝置及方法，以解決上述的缺失，乃為此一業界亟待解決的問題。
發明內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此發明內容並非本揭示內容的完整概述，且其用意並非在指出本發明實施例的重要/關鍵元件或界定本發明的範圍。
本發明內容之一目的是在提供一種時脈資料回復裝置及方法，藉以改善先前技術的問題。
為達上述目的，本發明內容之一技術態樣係關於一種時脈資料回復裝置，包含：取樣電路、儲存電路以及判斷電路。取樣電路包含n個取樣單元，分別配置以根據n個參考時脈訊號其中之一，對資料訊號中的複數筆接收資料各進行取樣以產生包含n個取樣數值的取樣結果，其中n個參考時脈訊號的n個正緣均分資料訊號的一個週期。儲存電路包含m個先進先出(first in first out；FIFO)儲存單元，配置以對應m個不同時間點，依序儲存m筆接收資料的取樣結果。判斷電路配置以：設定先進先出儲存單元中的連續P個所選先進先出儲存單元所儲存的P筆接收資料為參考資料樣本；在參考資料樣本中僅有一個資料轉態時，根據參考資料樣本中的取樣數值中的轉態點調整取樣窗口(sample window)的起始位置；以及在參考資料樣本中有多個資料轉態時，根據參考資料樣本中的取樣數值中對應於高態的高態取樣數量調整取樣窗口的長度；其中取樣窗口決定任一筆接收資料的起點以及終點。
本發明內容之另一技術態樣係關於一種時脈資料回復方法，應用於時脈資料回復裝置中，包含：使取樣電路包含的n個取樣單元分別根據n個參考時脈訊號其中之一，對一資料訊號中的複數筆接收資料各進行取樣以產生包含n個取樣數值的取樣結果，其中n個參考時脈訊號的n個正緣均分資料訊號的一個週期；使儲存電路包含的m個先進先出儲存單元對應m個不同時間點，依序儲存m筆接收資料的取樣結果；使 判斷電路設定先進先出儲存單元中的連續P個所選先進先出儲存單元所儲存的P筆接收資料為參考資料樣本；使判斷電路在參考資料樣本中僅有一個資料轉態時，根據參考資料樣本中的取樣數值中的轉態點調整取樣窗口的起始位置；以及使判斷電路在參考資料樣本中有多個資料轉態時，根據參考資料樣本中的取樣數值中對應於高態的高態取樣數量調整取樣窗口的長度，其中取樣窗口決定任一筆接收資料的起點以及終點。
本發明的時脈資料回復裝置及方法可以根據參考資料樣本的形式，動態地調整取樣窗口的起始位置與長度，適應性的追蹤資料訊號的相位以及波形狀況，維持較佳的取樣解析度以及位元錯誤率表現。
1‧‧‧時脈資料回復裝置
100‧‧‧取樣電路
110‧‧‧儲存電路
120‧‧‧判斷電路
130‧‧‧鎖相迴路電路
300‧‧‧時脈資料回復方法
301-305‧‧‧步驟
CLKR1-CLKRn‧‧‧參考時脈訊號
DAS‧‧‧資料訊號
FF1-FFm‧‧‧先進先出儲存單元
SR‧‧‧取樣結果
SU1-SUn‧‧‧取樣單元
SV1-SVn‧‧‧取樣數值
為讓本發明之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖為本發明一實施例中，一種時脈資料回復裝置的方塊圖；第2圖為本發明一實施例中，儲存電路更詳細的方塊圖；以及第3圖為本發明一實施例中，一種時脈資料回復方法的流程圖。
請參照第1圖。第1圖為本發明一實施例中，一 種時脈資料回復裝置1的方塊圖。時脈資料回復裝置1配置以接收資料訊號DAS，並藉由對資料訊號DAS的取樣來回復其對應的時脈訊號。舉例而言，時脈資料回復裝置1為一串聯器(serializer)及/或解串器(deserializer)，適用於智慧卡傳輸(Smart Card Transport)的資料傳輸，然本發明不限於此。
時脈資料回復裝置1包含：取樣電路100、儲存電路110以及判斷電路120。
取樣電路100包含n個取樣單元SU1-SUn，分別配置以根據n個參考時脈訊號CLKR1-CLKRn其中之一，對資料訊號DAS中的複數筆接收資料各進行取樣以產生包含n個取樣數值SV1-SVn的取樣結果SR。其中n為大於或等於1的整數。
於一實施例中，時脈資料回復裝置1更包含鎖相迴路電路130，配置以產生n個參考時脈訊號CLKR1-CLKRn。其中，此些參考時脈訊號CLKR1-CLKRn的n個正緣均分資料訊號DAS的一個週期。舉例而言，當資料訊號DAS的週期為T，且n為16時，參考時脈訊號CLKR1-CLKRn中每兩個最接近的正緣將彼此間隔T/16。
於一實施例中，由於資料訊號DAS中的一筆接收資料佔據一個週期的傳輸時間，因此n個參考時脈訊號CLKR1-CLKRn的n個正緣理想上是對同一筆接收資料進行n次不同時間點的取樣，以產生包含n個取樣數值SV1-SVn的取樣結果SR。
儲存電路110包含m個先進先出(first in first out；FIFO)儲存單元FF1-FFm，配置以對應m個不同時間點，依序儲存m筆接收資料的取樣結果SR。其中m為大於或等於1的整數。因此，每個先進先出儲存單元FF1-FFm均具有n的深度，以儲存對應各筆接收資料中具有n個取樣數值SV1-SVn的取樣結果SR。
舉例而言，先進先出儲存單元FF1可在第一個時間點儲存第一筆接收資料的取樣結果SR的n個取樣數值SV1-SVn。先進先出儲存單元FF2可在第二個時間點儲存第二筆接收資料的取樣結果SR的n個取樣數值SV1-SVn。以此類推，先進先出儲存單元FFm可在第m個時間點儲存第m筆接收資料的取樣結果SR的n個取樣數值SV1-SVn。
需注意的是，先進先出儲存單元FF1-FFm是依時間的順序循環地進行儲存。因此在第m+1個時間點中，先進先出儲存單元FF1可接收第m+1筆接收資料的取樣結果SR，以取代原先儲存的第一筆接收資料的取樣結果SR。先進先出儲存單元FF2則可在第m+2個時間點以第m+2筆接收資料的取樣結果SR取代原先儲存的第二筆接收資料的取樣結果SR。以此類推，先進先出儲存單元FFm可在第2m個時間點儲存第2m筆接收資料的取樣結果SR取代原先儲存的第m筆接收資料的取樣結果SR。
於一實施例中，判斷電路120可運作於訓練模式以及運作模式中。在訓練模式中，取樣電路100將接收以訓練樣本傳送的資料訊號DAS，並在儲存電路110儲存後由判斷電路120據以設定取樣窗口(sample window)以及參考資料樣 本。
而在運作模式中，取樣電路100將接收真正的資料訊號DAS，並在儲存電路110儲存後由參考資料樣本調整取樣窗口。其中，取樣窗口決定了任一筆接收資料的起點以及終點。判斷電路120將根據取樣窗口決定一筆接收資料的輸出值來進行輸出。
以下將針對判斷電路120的運作機制，進行更詳細的說明。
請參照第2圖。第2圖為本發明一實施例中，儲存電路110更詳細的方塊圖。
在本實施例中，前述的參考時脈訊號CLKR1-CLKRn的數目n為16，且先進先出儲存單元FF1-FFm的數目m為4。因此，各先進先出儲存單元FF1-FF4將具有16的深度，以儲存對應不同筆接收資料的16個取樣數值SV1-SV16。
在訓練模式中，取樣電路100可先接收包含多筆接收資料的訓練樣本(training pattern)，以根據訓練樣本進行基本的取樣窗口設定。其中，訓練樣本所包含的多筆接收資料中，僅有其中一個預設接收資料為高態。
舉例而言，訓練樣本所包含的多筆接收資料可為(10000000)，亦即第一筆接收資料為具有高態的預設接收資料，而其他七筆接收資料則均為低態。
如第2圖所示，在這樣的狀況下，先進先出儲存單元FF1-FF4將先對應儲存訓練樣本的前四筆接收資料。然 而，由於資料訊號DAS的相位與參考時脈訊號CLKR1-CLKRn的相位不一致，因此先進先出儲存單元FF1所儲存對應第一筆接收資料的16個取樣數值為(0111,1111,1111,1111)，先進先出儲存單元FF2所儲存對應第二筆接收資料的16個取樣數值是(1000,0000,0000,0000)。而對應先進先出儲存單元FF3及FF4所儲存對應第三筆及第四筆接收資料的16個取樣數值SV1-SV16則全為0。
在這樣的狀況下，判斷電路120設定預設接收資料的高態起始點為取樣窗口的預設起始位置，並設定n為取樣窗口的預設長度。
更詳細地說，在上述實施例中，判斷電路120將設定先進先出儲存單元FF1對應儲存的取樣數值SV2的位置為取樣窗口的預設起始位置，並設定16為取樣窗口的長度。在第2圖中，是以黑色粗框線繪示所設定的取樣窗口。
進一步地，判斷電路120將先以先進先出儲存單元FF1為中心，設定前後共連續P個先進先出儲存單元所儲存的P筆接收資料為參考資料樣本，其中P為大於或等於1的整數。
於一實施例中，P可設定為3。因此，判斷電路120將先以先進先出儲存單元FF1為中心，設定在前的先進先出儲存單元FF4(由於先進先出儲存單元FF1-FF4是循環地儲存，因此在FF1之前的先進先出儲存單元是FF4)以及在後的先進先出儲存單元FF2(在FF1之後的先進先出儲存單元是FF2)所共同儲存的3筆接收資料為參考資料樣本。
需注意的是，於其他實施例中，取樣電路100可接收多個訓練樣本，來對取樣窗口進行更準確的預先設定。並且，取樣電路100所接收的訓練樣本所包含具有高態的預設接收資料的位置亦可視需求而有所不同。舉例而言，訓練樣本可為例如，但不限於(00010000)或是(00000010)。
在運作模式中，判斷電路120將接收非訓練樣本的真實資料訊號DAS，並根據參考資料樣本的內容來調整取樣窗口。在前述的實施例中，判斷電路120所設定的參考資料樣本是依序由先進先出儲存單元FF4、FF1及FF2所儲存的接收資料。
當參考資料樣本中僅有一個資料轉態時，判斷電路120根據參考資料樣本中的取樣數值中的轉態點調整取樣窗口的起始位置。舉例而言，當參考資料樣本為(001)、(011)、(100)或(110)時，判斷電路120將判斷取樣數值中的轉態點位置，並據以調整取樣窗口的起始位置。
更詳細地說，以參考資料樣本為(011)，且先進先出儲存單元FF4及FF1中儲存的取樣數值SV1-SV16分別為(0000,0000,0000,0011)以及(1111,1111,1111,1111)做為範例，判斷電路120將判斷此些取樣數值中發生由0轉態至1的轉態點位置，為對應先進先出儲存單元FF4儲存取樣數值SV15的位置。此位置相較原先的取樣窗口起始位置為前，因此判斷電路120可將取樣窗口的起始位置向前移動。
於另一實施例中，如果轉態點位置相較原先的取樣窗口起始位置為後，判斷電路120可將取樣窗口的起始位置 向後移動。
由於資料訊號DAS在傳輸中可能產生相位的偏移，因此判斷電路120可透過上述的機制調整取樣窗口的起始位置，追蹤符合當前資料訊號DAS的時脈相位。
另一方面，當參考資料樣本中有多個資料轉態時，判斷電路120將根據參考資料樣本中的取樣數值中對應於高態的高態取樣數量調整取樣窗口的長度。舉例而言，當參考資料樣本為(010)或(101)時，判斷電路120將判斷取樣數值中的高態取樣數量，並據以調整取樣窗口的長度。
更詳細地說，以參考資料樣本為(010)，且先進先出儲存單元FF4、FF1及FF2中儲存的取樣數值分別為(0000,0000,0000,0011)、(1111,1111,1111,0000)以及(0000,0000,0000,0000)做為範例，判斷電路120將判斷高態取樣數量為14，小於預設的取樣窗口的長度16。因此判斷電路120可將取樣窗口的長度縮短。
由於多個資料轉態表示資料訊號DAS的狀態並不穩定，可能導致高態的接收資料對應的波型，從接近方波變形為鯊魚鰭的形狀而失真，壓縮到高態波型的長度。因此，判斷電路120可透過上述的機制縮短取樣窗口，以確保資料取樣的正確性。
在經過取樣窗口的調整後，判斷電路120將根據此取樣窗口決定一筆接收資料的輸出值來進行輸出。
在資料訊號DAS的接收過程中，傳輸通道可能會造成相位的偏移或是資料波形的變形，導致資料訊號DAS的 時脈無法正確地回復而無法取樣到有意義的資料。
本發明的時脈資料回復裝置1可以根據參考資料樣本的形式，動態地調整取樣窗口的起始位置與長度，適應性的追蹤資料訊號DAS的相位以及波形狀況。這樣的方式，可使資料訊號DAS產生的解析度提升，並使位元錯誤率下降。
進一步地，由於本發明的時脈資料回復裝置1不需要對資料進行相位平移的相關電路，因此在電路的設計上亦可簡化，大幅降低所需的面積。
第3圖為本發明一實施例中，一種時脈資料回復方法300的流程圖。
時脈資料回復方法300可應用於如第1圖所示的中。時脈資料回復方法300包含下列步驟(應瞭解到，在本實施方式中所提及的步驟，除特別敘明其順序者外，均可依實際需要調整其前後順序，甚至可同時或部分同時執行)。
於步驟301，使取樣電路100包含的n個取樣單元SU1-SUn分別根據n個參考時脈訊號CLKR1-CLKRn其中之一，對資料訊號DAS中的複數筆接收資料各進行取樣以產生包含n個取樣數值SV1-SVn的取樣結果SR，其中n個參考時脈訊號CLKR1-CLKRn的n個正緣均分資料訊號的一個週期。
於步驟302，使儲存電路110包含的m個先進先出儲存單元FF1-FFm對應m個不同時間點，依序儲存m筆接收資料的取樣結果SR。
於步驟303，使判斷電路120設定先進先出儲存單元FF1-FFm中的連續P個所選先進先出儲存單元FF1-FFm所儲 存的P筆接收資料為參考資料樣本。
於步驟304，使判斷電路120在參考資料樣本中僅有一個資料轉態時，根據參考資料樣本中的取樣數值中的轉態點調整取樣窗口的起始位置。
於步驟305，使判斷電路120在參考資料樣本中有多個資料轉態時，根據參考資料樣本中的取樣數值中對應於高態的高態取樣數量調整取樣窗口的長度，其中取樣窗口決定任一筆接收資料的起點以及終點。
雖然上文實施方式中揭露了本發明的具體實施例，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不悖離本發明之原理與精神的情形下，當可對其進行各種更動與修飾，因此本發明之保護範圍當以附隨申請專利範圍所界定者為準。
1‧‧‧時脈資料回復裝置
100‧‧‧取樣電路
110‧‧‧儲存電路
120‧‧‧判斷電路
130‧‧‧鎖相迴路電路
CLKR1-CLKRn‧‧‧參考時脈訊號
DAS‧‧‧資料訊號
FF1-FFm‧‧‧先進先出儲存單元
SR‧‧‧取樣結果
SU1-SUn‧‧‧取樣單元
SV1-SVn‧‧‧取樣數值

Claims (10)

  1. 一種時脈資料回復裝置，包含：一取樣電路，包含n個取樣單元，分別配置以根據n個參考時脈訊號其中之一，對一資料訊號中的複數筆接收資料各進行取樣以產生包含n個取樣數值的一取樣結果；一儲存電路，包含m個先進先出(first in first out；FIFO)儲存單元，配置以對應m個不同時間點，依序儲存m筆該等接收資料的該取樣結果；以及一判斷電路，配置以：設定該等先進先出儲存單元中的連續P個所選先進先出儲存單元所儲存的P筆該等接收資料為一參考資料樣本；在該參考資料樣本中僅有一個資料轉態時，根據該參考資料樣本中的該等取樣數值中的一轉態點調整一取樣窗口(sample window)的起始位置；以及在該參考資料樣本中有多個資料轉態時，根據該參考資料樣本中的該等取樣數值中對應於一高態的一高態取樣數量調整該取樣窗口的長度；其中該取樣窗口決定任一筆該等接收資料的一起點以及一終點。
  2. 如請求項1所述之時脈資料回復裝置，其中當該等接收資料為僅有其中之一預設接收資料為該高態的一訓練樣本(training pattern)時，該判斷電路更配置以對應 儲存該預設接收資料的其中之一該等先進先出儲存單元為中心，設定前後共連續P個該等先進先出儲存單元所儲存的P筆該等接收資料為該參考資料樣本。
  3. 如請求項2所述之時脈資料回復裝置，其中該判斷電路更配置以設定該預設接收資料的一高態起始點為該取樣窗口的預設起始位置，並設定n為該取樣窗口的預設長度。
  4. 如請求項1所述之時脈資料回復裝置，其中n個該等參考時脈訊號是由一鎖相迴路(phase lock loop；PLL)電路產生。
  5. 如請求項1所述之時脈資料回復裝置，其中該判斷電路在該參考資料樣本中僅有一個資料轉態且該轉態點在該取樣窗口的起始位置之前時，將該取樣窗口的起始位置向前調整，並在該轉態點在該取樣窗口的起始位置之後時，將該取樣窗口的起始位置向後調整；該判斷電路更在該參考資料樣本中有多個資料轉態且該高態取樣數量小於該取樣窗口的長度時，將該取樣窗口的長度縮短。
  6. 如請求項1所述之時脈資料回復裝置，其中該n個參考時脈訊號的n個正緣均分該資料訊號的一個週 期。
  7. 一種時脈資料回復方法，應用於一時脈資料回復裝置中，包含：使一取樣電路包含的n個取樣單元分別根據n個參考時脈訊號其中之一，對一資料訊號中的複數筆接收資料各進行取樣以產生包含n個取樣數值的一取樣結果；使一儲存電路包含的m個先進先出儲存單元對應m個不同時間點，依序儲存m筆該等接收資料的該取樣結果；使一判斷電路設定該等先進先出儲存單元中的連續P個所選先進先出儲存單元所儲存的P筆該等接收資料為一參考資料樣本；使該判斷電路在該參考資料樣本中僅有一個資料轉態時，根據該參考資料樣本中的該等取樣數值中的一轉態點調整一取樣窗口的起始位置；以及使該判斷電路在該參考資料樣本中有多個資料轉態時，根據該參考資料樣本中的該等取樣數值中對應於一高態的一高態取樣數量調整該取樣窗口的長度，其中該取樣窗口決定任一筆該等接收資料的一起點以及一終點。
  8. 如請求項7所述之時脈資料回復方法，其中當該等接收資料為僅有其中之一預設接收資料為該高態的一訓練樣本時，該時脈資料回復方法更包含：使該判斷電路以對應儲存該預設接收資料的其中之一該 等先進先出儲存單元為中心，設定前後共連續P個該等先進先出儲存單元所儲存的P筆該等接收資料為該參考資料樣本。
  9. 如請求項8所述之時脈資料回復方法，其中該時脈資料回復方法更包含：使該判斷電路設定該預設接收資料的一高態起始點為該取樣窗口的預設起始位置，並設定n為該取樣窗口的預設長度。
  10. 如請求項7所述之時脈資料回復方法，更包含：使該判斷電路在該參考資料樣本中僅有一個資料轉態且該轉態點在該取樣窗口的起始位置之前時，將該取樣窗口的起始位置向前調整，並在該轉態點在該取樣窗口的起始位置之後時，將該取樣窗口的起始位置向後調整；使該判斷電路更在該參考資料樣本中有多個資料轉態且該高態取樣數量小於該取樣窗口的長度時，將該取樣窗口的長度縮短。
TW108131421A 2019-08-30 2019-08-30 時脈資料回復裝置及方法 TWI690162B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW108131421A TWI690162B (zh) 2019-08-30 2019-08-30 時脈資料回復裝置及方法
US17/001,768 US11082200B2 (en) 2019-08-30 2020-08-25 Clock data recovery apparatus and method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108131421A TWI690162B (zh) 2019-08-30 2019-08-30 時脈資料回復裝置及方法

Publications (2)

Publication Number Publication Date
TWI690162B TWI690162B (zh) 2020-04-01
TW202110096A true TW202110096A (zh) 2021-03-01

Family

ID=71134274

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108131421A TWI690162B (zh) 2019-08-30 2019-08-30 時脈資料回復裝置及方法

Country Status (2)

Country Link
US (1) US11082200B2 (zh)
TW (1) TWI690162B (zh)

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5400370A (en) * 1993-02-24 1995-03-21 Advanced Micro Devices Inc. All digital high speed algorithmic data recovery method and apparatus using locally generated compensated broad band time rulers and data edge position averaging
TW255079B (en) * 1994-09-30 1995-08-21 At & T Corp Communications unit with data and clock recovery circuit
US6711227B1 (en) * 1999-02-05 2004-03-23 Broadcom Corporation Synchronizing method and apparatus
US6693985B2 (en) * 2000-10-27 2004-02-17 Silicon Image Clock and data recovery method and apparatus
US7308048B2 (en) * 2004-03-09 2007-12-11 Rambus Inc. System and method for selecting optimal data transition types for clock and data recovery
US7349509B2 (en) 2004-04-21 2008-03-25 Kawasaki Lsi U.S.A., Inc. Multi rate clock data recovery based on multi sampling technique
US7684534B2 (en) * 2005-07-11 2010-03-23 International Business Machines Corporation Method and apparatus for handling of clock information in serial link ports
CN103219992B (zh) * 2013-01-31 2016-01-27 南京邮电大学 一种带有滤波整形电路的盲过采样时钟数据恢复电路
US10057099B1 (en) * 2017-02-21 2018-08-21 Nxp Usa, Inc. System and method for communicating write stream data symbols
CN107943738B (zh) * 2017-11-28 2020-05-15 珠海全志科技股份有限公司 时钟数据恢复电路及实现方法

Also Published As

Publication number Publication date
US20210067314A1 (en) 2021-03-04
US11082200B2 (en) 2021-08-03
TWI690162B (zh) 2020-04-01

Similar Documents

Publication Publication Date Title
US20020027964A1 (en) Data recovery apparatus and method for minimizing errors due to clock skew
JP2007060655A (ja) アイサイズ測定回路、データ通信システムの受信器、及びアイサイズ測定方法
CN101194419A (zh) 用于时钟恢复的模式相关相位检测器
US7069481B2 (en) Data recovery circuit for minimizing power consumption by non-integer times oversampling
TWI363510B (en) Data receiver and data retrieval method
JP3433426B2 (ja) マンチェスタ符号化データをデコーディングするための方法および装置
US6845490B2 (en) Clock switching circuitry for jitter reduction
WO2018214856A1 (zh) 一种数据处理的方法和设备
US7194057B2 (en) System and method of oversampling high speed clock/data recovery
JP2002169771A (ja) 低レーテンシ高速伝送システム
US6933866B1 (en) Variable data rate receiver
TWI690162B (zh) 時脈資料回復裝置及方法
US5748123A (en) Decoding apparatus for Manchester code
US7428283B2 (en) Data recovery algorithm using data position detection and serial data receiver adopting the same
US20110096882A1 (en) Method and apparatus for deskewing data transmissions
CN112468140B (zh) 时脉资料回复装置及方法
US9467278B2 (en) Methods and apparatus for trimming of CDR clock buffer using phase shift of transmit data
US8122334B2 (en) Parity error detecting circuit and method
CN111211774A (zh) 除弹跳电路
US10873441B2 (en) Method for synchronizing digital data sent in series
CN114710152A (zh) 一种使用交替边沿的波特率鉴相器电路
EP1919121B1 (en) Determining oversampled data to be included in unit intervals
US10218491B2 (en) Receiving circuit, integrated circuit, and receiving method
US7426252B1 (en) High speed transceiver receiving lower rate data
CN108880534A (zh) 一种高速串行通信中适应可变带宽的时钟数据恢复锁定检测电路