TW202110095A - 用於產生經控制頻率的產生器和方法 - Google Patents

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Abstract

產生具有一經控制頻率的一信號可能為功能非常多樣化的不同電子電路中有用的一電子構建區塊。本發明為一種用於產生具有一經控制頻率的一經控制信號的頻率產生器，其包含：一頻率比值產生器，其經配置用於產生一頻率比值，該頻率比值產生器包含：一輸入，其經組態用於接收該經控制信號；一第一經控制頻率分頻器（110），其經配置用於產生一第一分頻信號（115），該第一分頻信號具有一第一分頻頻率，該第一分頻頻率實質上為該經控制頻率除以一第一頻率比值信號；一轉換器，其經配置用於基於該第一分頻信號產生具有該第一分頻頻率的一激勵信號（129），其中將該激勵信號提供至共振器以激勵該共振器；一共振器，其經配置用於產生具有一第一共振頻率的一共振信號，其中該共振器由該激勵信號激勵；一第一頻率相位偵測器（150），其經配置用於基於該第一分頻頻率與該第一共振頻率之間的一第一頻率相位差來產生一第一相位差信號（155）；一第一內部迴路濾波器（160），其經配置用於產生該第一頻率比值信號；及一輸出，其經組態用於基於指示該經控制頻率與該第一共振頻率之間的該頻率比值的該第一頻率比值信號來提供一頻率比值信號；其中一第一頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成；其中一第二頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成；其中該第一內部迴路濾波器對該第一相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性；且其中該頻率產生器進一步包含：一比較器，其經配置用於基於該頻率比值與一目標比值的比較來產生一比較信號；以及一經控制振盪器電路，其包含：連接器，其用於連接用於產生具有一振盪器頻率的一振盪信號的一振盪器；及一PLL，其經配置用於基於該振盪頻率產生具有該經控制頻率的該經控制信號，其中基於該比較信號來對該振盪器頻率進行調適。

Description

用於產生經控制頻率的產生器和方法
本發明係關於用於產生為高度穩定頻率的經控制頻率的產生器和方法的領域。
產生具有經控制頻率的信號可能為功能非常多樣化的不同電子電路中有用的電子構建區塊。
自WO 2013/066161 A1，特別圖2中已知一種產生頻率的已知電路。
WO 2013/066161 A1揭示一種電子振盪器電路，該電子振盪器電路包含：第一振盪器，其用於供應第一振盪信號；第二振盪器，其用於供應第二振盪信號；第一控制器，其用於根據第一控制器的第一控制器輸入與第二控制器輸入之間的相位差來遞送第一控制信號；第二控制器，其用於根據第二控制器的第一控制器輸入與第二控制器的第二控制器輸入之間的相位差來遞送第二控制信號；共振器；至少第二共振頻率，其中第一相移取決於第二激勵信號的頻率與第二共振頻率之間的差；及處理構件，其用於接收第一振盪信號和第二振盪信號，確定其相互比值，在預存表中查找補償因數和輸出經補償振盪信號。
在WO 2013/066161 A1的圖2中，回饋分頻器的分頻器設定確定共振器頻率與輸出頻率之間的比值。
WO 2013/066161 A1的圖2中之電路的缺點在於頻率不可控制。此外，缺點為電路僅具有一個回饋迴路。僅具有一個回饋迴路導致迴路中之所有雜訊源促進輸出頻率的相位雜訊。因此，此電路中之迴路濾波器必須在用於追蹤迴路改變的高頻寬與阻尼迴路中所有雜訊源的低頻寬之間進行權衡。
US 2014/152354 A1揭示一種調諧產生信號的頻率以形成輸出信號的方法，該方法包括：在信號產生器處形成產生信號；比較回饋信號與參考信號和取決於彼比較產生控制信號，其中回饋信號係使用輸出信號產生；及藉由取決於產生信號和分頻因數執行頻率分頻操作來產生輸出信號，其中分頻因數係取決於控制信號確定。US 2014/152354 A1的缺點為輸出信號可能具有相位雜訊，使得該方法不適合要求。
本發明的目的為克服上文所提及一或多個缺點。
根據本發明的第一態樣，一種用於產生具有經控制頻率的經控制信號的頻率產生器，其包含： -一頻率比值產生器，其經配置用於產生一頻率比值，其包含： -一輸入，其經組態用於接收該經控制信號； -一第一經控制分數頻率分頻器（110），其經配置用於產生一第一分頻信號（115），該第一分頻信號具有實質上為該經控制頻率除以一第一頻率比值信號的一第一分頻頻率； -一轉換器，其經配置用於基於該第一分頻信號產生具有該第一分頻頻率的一激勵信號（129），其中將該激勵信號提供至該共振器以激勵該共振器； -一共振器，其經配置用於產生具有一第一共振頻率的一共振信號，其中該共振器由該激勵信號激勵； -一第一頻率相位偵測器（150），其經配置用於基於該第一分頻頻率與該第一共振頻率之間的一第一頻率相位差產生一第一相位差信號（155）； -一第一內部迴路濾波器（160），其經配置用於產生該第一頻率比值信號；及 -一輸出，其經組態用於基於指示該經控制頻率與該第一共振頻率之間該頻率比值的一第一頻率比值信號來提供一頻率比值信號； 其中一第一頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成； 其中一第二頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成； 其中該第一內部迴路濾波器對該第一相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性；且其中該頻率產生器進一步包含： -一比較器，其經配置用於基於該頻率比值與一目標比值的比較來產生一比較信號；及 -一經控制振盪器電路，其包含： -連接器，其用於連接用於產生具有一振盪器頻率的一振盪信號的一振盪器；及 -一PLL，其經配置用於基於該振盪頻率產生具有該經控制頻率的該經控制信號，其中基於該比較信號來對該振盪器頻率進行調適。
頻率比值產生器輸出頻率比值信號。頻率比值信號指示經控制頻率與第一共振頻率之間頻率比值。共振器提供相對穩定或固定共振頻率，其無法在較寬頻率範圍內對其進行控制。另一方面經控制振盪器電路可以提供此類寬頻率範圍。根據本發明，可用目標比值把頻率比值設定為經控制比值。因此，本發明提供在寬頻率範圍內具有可控頻率的經控制信號的優勢。
目標比值可以設定為任何正有理數。作為實例，電信中之前向錯誤校正需要自位元串流插入或提取額外位元。兩個位元串流在插入前向錯誤校正之前和之後具有不同頻率且因此典型地具有其特有時脈信號。此等時脈信號典型地彼此為非整數倍，諸如有理數。當前頻率產生器有利地允許在經控制頻率與共振頻率之間產生非整數比值。
比較器處置相對低頻率信號。此等信號是自DC上升的相對較小頻帶。因此，比較器可以在DSP或CPU中實施，其提供以下優勢：可以輕鬆實施額外功能而無直接硬體後果。因此，當前頻率產生器具有對新或額外功能性高度適應的優勢。
對於在本發明中用作元件的頻率產生器的詳細描述，請參考文作為專利申請案NL2022647申請的文字。本文特此作為整體併入。具體參考本文中之整合共振器或與共振器合作的具體實例。另外，對定義和範圍進行具體參考，其亦適用於本發明。
對於在本發明中用作元件的頻率比值產生器的詳細描述，請參考文作為專利申請案NL2022646申請的文字。本文特此作為整體併入。具體參考本文中之整合共振器或與共振器合作的具體實例。另外，對定義和範圍進行具體參考，其亦適用於本發明。
經控制信號典型地為低相位雜訊信號，諸如在14 kHz至18 MHz，較佳地為12 kHz至20 MHz，更較佳地為10 kHz至22 MHz，最佳地為8 kHz至24 MHz的頻率範圍內，在小於500 fs、較佳地為200 fs、更較佳地為100fs、最佳地為80fs的範圍中。
連接至振盪器電路的振盪器典型地為專用於產生具有振盪器頻率的振盪器信號的振盪器。舉例而言，振盪器為晶體振盪器或晶體共振器。晶體共振器尤其在單模式中有利地提供用於產生具有帶有最小雜訊（諸如低相位雜訊）的振盪頻率的振盪信號的極其穩定平台。
PLL或相位鎖定迴路典型地具有兩個輸入和一個輸出。PLL的一個輸入接收輸入頻率，諸如具有振盪頻率的振盪信號。PLL的另一輸入接收一信號，該信號用於將輸入頻率與自該另一輸入上的此信號導出的特定倍增因數相乘。該另一輸入上的信號可為比較信號。PLL的輸出為具有倍增頻率的輸出信號。輸出信號可為具有為倍增頻率的控制頻率的控制信號。
PLL典型地具有高Q因數，從而高度拒斥在輸出信號的頻寬之外的雜訊。因此，PLL與高度穩定振盪頻率和穩定緩慢變化倍增因數的組合提供以下優勢：具有極其低雜訊（尤其相位雜訊）的經控制頻率。因此，根據本發明的頻率產生器可自所主張的特徵的組合產生高度穩定經控制頻率。
相比而言，振盪器頻率可由於例如老化及/或溫度而隨時間變化。振盪器頻率的此等相對緩慢改變可藉由頻率比值產生器中之補償迴路及/或外部迴路得到充分修正。當此等迴路根據共同控制邏輯經良好設計時，如所主張拒斥經控制頻率中的相位雜訊，同時追蹤此等緩慢改變。
在本發明的具體實例中，PLL為DPLL。DPLL或數位PLL典型地使PLL的一部分實施在數位域中，諸如數位邏輯、在處理器上運行的軟體或數位邏輯與在處理器上運行的軟體的組合。DPLL可具有基於計數器架構或基於分頻器架構。在數位域中實施的PLL的部分，較佳地在數位域中實施的全部，可至少部分地，較佳全部包含相位偵測器、迴路濾波器及/或振盪器。在數位域中實施PLL提供以下優勢：使PLL更合適且使PLL結構最小化以整合至IC。
此外，DPLL容易允許經控制頻率為振盪頻率的非­整數倍。此允許經控制頻率經設定有較高粒度（granularity），從而提供以下優勢：改變經控制頻率以致使較小頻率跳變。較小頻率跳變致使經控制頻率的較低相位雜訊。
在本發明的具體實例中，PLL為ADPLL。ADPLL或全部數位PLL典型地在數位域中實施用於較大部分。ADPLL提供容易整合至IC中的優勢。此外，ADPLL為高度彈性，使得容易添加改變和額外功能性。此外，ADPLL亦提供經控制頻率的較低相位雜訊的優勢，如下文所描述。
在本發明的具體實例中，頻率產生器包含： -一外部迴路濾波器，其經配置用於基於該比較信號產生一經濾波比較信號； 其中該經控制頻率基於該經濾波比較信號； 其中一外部迴路由該頻率比值產生器、該比較器、該比較信號、該外部迴路濾波器、該經濾波比較信號、該經控制振盪器和該經控制信號形成；且 其中該外部迴路濾波器對該比較信號進行濾波，使得防止該外部迴路的不穩定性。
迴路不穩定性可以自經控制信號的不穩定經控制頻率偵測。典型地，頻率比值產生器具有一內部迴路，該內部迴路為具有一截止頻率的一低通濾波器。該外部迴路濾波器典型地亦為一低通濾波器。此外，將外部迴路的截止頻率選擇為較低使得可以拒斥最大雜訊量，以允許經控制振盪器產生具有最小相位雜訊量的經控制信號。在另一方面，截止頻率應選擇較高使得可以追蹤由於例如溫度改變或磁滯引起的外部迴路改變，使得經控制頻率保持穩定。此外，高截止頻率應選擇較高使得啟動延遲最小化。兩個迴路濾波器典型地緊接著成比例特性亦具有積分特性。靜態或穩定模式下的積分特性導致迴路（迴路濾波器為迴路的一部分）不帶任何殘餘誤差，從而有利地增加達到目標比值的準確性。
在本發明的具體實例中，比較器包含一減法器，該減法器經配置用於基於自頻率比值減去目標比值來提供比較信號；及/或 其中該比較器包含一分頻器，該分頻器經配置用於基於該頻率比值除以該目標比值來提供該比較信號。
該減法器可包含在一個輸入上具有信號反相器的加法器。分頻器可以包含具有倒數值之乘法器，該倒數值經饋送至其輸入中之一者。典型地將所量測測比值與目標比值進行比較。目標比值可以由另一回饋迴路預先定義、設定或連續改變。可以諸如臨時地、連續地或永久地改變目標比值，以使經控制頻率的相位與共振器的共振信號的相位對準。
由於頻率比值經控制，因此在穩定操作期間，頻率比值通常將實質上或至少接近於目標比值。因此，可以規定： t = 目標比值 r = 頻率比值
Figure 02_image001
典型地在穩定操作期間滿足前述條件，且其中頻率比值相對於目標比值正規化。因此，為了穩定操作，可以將減法器和具有偏移量為-1的除法器視為相同。在啟動或開啟電源期間以及在補償頻率產生器中較大干擾（尤其在不同的迴路中）期間，頻率比值產生器的特性以及因此頻率產生器的特性可能不同。
在本發明的具體實例中，頻率比值產生器包含： -一第一經控制分數頻率分頻器，其經配置用於產生第一分頻信號，該第一分頻信號具有實質上為該經控制頻率除以第一頻率比值信號的第一分頻頻率； -一轉換器，其經配置用於基於該第一分頻信號產生具有該第一分頻頻率的一激勵信號，其中將該激勵信號提供至該共振器以激勵該共振器； -一第一頻率相位偵測器，其經配置用於基於該第一分頻頻率與該第一共振頻率之間的一第一頻率相位差產生一第一相位差信號；及 -一第一內部迴路濾波器，其經配置用於產生該第一頻率比值信號； 其中一第一頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成； 其中一第二頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成；且 其中該第一內部迴路濾波器對該第一相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
諸如第一經控制頻率分頻器的經控制頻率分頻器可以為數位經控制頻率分頻器。經控制頻率分頻器可以為經控制倍數頻率分頻器或經控制分數頻率分頻器。諸如第一頻率相位偵測器的頻率相位偵測器可以為經組態為相位偵測器的混頻器、類比乘法器、數位電路或邏輯電路。替代地，頻率相位偵測器可以為數位混頻器，諸如XOR埠混頻器。
經控制頻率分頻器取決於諸如第一控制信號的控制信號對第一輸入信號的頻率進行分頻。典型地，控制信號為具有低抖動的穩定信號，以防止在經控制頻率分頻器中引入明顯的額外抖動。控制信號可以包含偏移量。諸如第一分頻信號的分頻信號典型地包含由經控制頻率分頻器引入的抖動或雜訊作為主導性雜訊源。
偵測分頻信號的頻率與諸如共振信號的第二輸入信號的頻率之間的相位的頻率相位偵測器典型地亦引入雜訊。因此，相位差信號的值，諸如高度，典型地由相位差主導，且典型地額外包含由經控制頻率分頻器和頻率相位偵測器引入的雜訊。
諸如第一迴路濾波器的迴路濾波器對相位差信號進行濾波。迴路濾波器的輸出信號為控制信號，其指示頻率比值。迴路濾波器典型地為低通濾波器。基於兩個限制選擇迴路濾波器截止頻率。若截止頻率經選擇過低，則迴路對迴路中之干擾反應過慢，從而導致迴路不穩定。若截止頻率經選擇過高，則迴路將無法充分拒斥相位差信號中之雜訊，亦可能導致迴路不穩定。迴路之不穩定性可自不穩定控制信號偵測。不穩定控制信號可能具有自範圍之一端至其範圍之另一端擺動的信號值，或被卡在極端情況中之一者。截止頻率典型地經選擇如此低，使得最大雜訊量自相位差信號被拒斥，而控制信號仍被允許足夠快地適應迴路中引入的任何干擾。
頻率比值產生器提供非常穩定頻率比值量測的優勢。根據本發明的頻率比值產生器具有回饋迴路，該回饋迴路具有積分效應。積分效應提供該相位的低頻雜訊20 dB/decade拒斥的優勢。頻域中之此效應導致 40 dB/decade拒斥，而已知系統僅具有20 dB/decade拒斥。
此外，頻率比值產生器提供：將諸如迴路濾波器的濾波組件的溫度特性轉置至接近DC，其效應為：小偏差僅略微改變有效頻寬，但不改變實際中心頻率。相比之下，本領域中已知的係迴路濾波器，其中已知迴路維持一定的頻率，且因此此等已知迴路濾波器為帶通濾波器。舉例而言，若已知迴路濾波器之分量在溫度或老化的影響下改變值，則已知迴路濾波器之中心頻率將改變。因此，根據本發明之電路提供提高的溫度穩定性的優勢。
此頻率比值產生器具有提供共振信號的共振器，且此頻率比值產生器基於分頻信號提供激勵信號至共振器。如下文進一步詳述，該電路具有不必遵守巴克豪森（Barkhausen）準則的優勢。此不符合巴克豪森準則，具有減少相位雜訊的效應。
可以將符合巴克豪森準則的現有技術迴路與AM信號傳輸進行比較。可以將不符合巴克豪森準則的本發明與FM信號傳輸進行比較。眾所周知，FM信號不太容易受到干擾。本發明中之此類干擾中之一者可能為小的且毗鄰的共振頻率。此等較小且毗鄰的共振頻率甚至可能例如在溫度改變的影響下交叉。尤其在此等狀況下，不必遵守巴克豪森準則具有以下優勢：可顯著拒斥由較小且毗鄰的共振頻率產生的雜訊。
產生具有低相位雜訊的特定頻率需要大量的功率。此頻率產生器提供以下優勢：兩個獨立頻率（經控制頻率和共振頻率）經由頻率比值寬鬆耦接，且兩個獨立頻率都具有低相位雜訊，而不會使功率加倍，但電路消耗的功率少得多。
在本發明的具體實例中，相位差信號具有基於頻率相位差的量值，諸如振幅或值，及/或控制信號具有指示頻率比值的量值（諸如振幅或值）。若相位或控制信號為類比信號，則典型地將信號資訊有利地包含在信號之振幅中。若相位或控制信號為數位信號，則典型地將信號資訊有利地包含在信號之數位值中。該數位值可以為二進位碼，BCD碼、格雷碼或此等碼的組合或具有定義值系統的任何其他碼。
在本發明的具體實例中，迴路濾波器為低通濾波器，較佳地具有截止頻率，該截止頻率有利地低於由經控制頻率分頻器引入的頻率雜訊，且較佳有利地高於第一和第二頻率的改變率。此外，應有利地選擇截止頻率，使得控制信號在指定範圍內，而電路在引起電路中之干擾的改變條件下保持穩定。指定範圍典型地為使用者指定的。亦可基於電路（諸如經控制頻率分頻器和頻率相位偵測器）中其他特徵引入的雜訊來確定指定範圍。規定範圍亦可能受到第一輸入信號和第二輸入信號的變化的影響。
在本發明的具體實例中，經控制頻率分頻器為經控制分數頻率分頻器。分頻信號與第二輸入信號之間的相位差可以由靜態相位差及/或頻率差和流逝時間引起。在此具體實例中，使用經控制分數頻率分頻器有利地允許在分頻信號的頻率與第二頻率之間經改良頻率匹配，因為第一頻率以較高粒度（granularity）分頻。此外，隨著粒度愈高，第一頻率可以經有利地選擇為愈低。高頻的使用具有串擾、增加能量損失等缺點。
共振器可為晶體共振器，且較佳地共振頻率為晶體共振器的泛音共振頻率。共振器典型為允許同時不同頻率的共振的共振器。晶體為共振器的可讀可用的解決方案。諧波頻率以與基頻相似的方式在溫度影響下改變頻率。相反，泛音頻率可以在溫度的影響下以不同方式改變頻率。此外，晶體的不同泛音可在溫度的影響下以不同方式改變頻率。因此，不同的泛音可能具有不同的溫度梯度。由於可以選擇晶體的泛音，因此可以有利地將電路設計為具有基於共振器的預定特性的預定溫度特性。
如所描述，若以泛音頻率選擇分頻頻率中之至少一者，但較佳地為兩者，則溫度特性可能不同。溫度可在-40℃至+125℃的溫度範圍內變化。在此範圍內，某一泛音的溫度梯度可能變化。
在本發明的具體實例中，頻率比值產生器包含： -一第二經控制頻率分頻器，其經配置用於產生一第二分頻信號，該第二分頻信號具有一第二分頻頻率，該第二分頻頻率實質上為該經控制頻率除以一第二頻率比值信號； -一第二頻率相位偵測器，其經配置用於基於該第二分頻頻率與該第二共振頻率之間的一第二頻率相位差產生一第二相位差信號； -一第二內部迴路濾波器，其經配置用於基於該第二相位差信號產生指示該第二頻率比值的該第二頻率比值信號； -一加法器，其經配置用於產生供應至該轉換器的一相加信號，其中該相加信號具有該第一分頻頻率和該第二分頻頻率； -一溫度補償器，其用於補償該共振器的共振頻率改變，其中該溫度補償器包含： -一輸入，其經組態用於接收該第一頻率比值和該第二頻率比值； -一第一分頻器，其經配置用於基於該第一頻率比值除以該第二頻率比值來產生一第一分頻值； -一計算器，其經配置用於基於該第一相位差信號、該第二相位差信號，該第一頻率比值和該第一分頻值的群組中之一或多者的該值來計算一補償因數，其中該計算器較佳地包含一查找表；及 -一矯正器，其經配置用於基於用該補償因數矯正基於該第一相位差信號、該第二相位差信號及該第一頻率比值的群組中之一或多者的一信號來產生該頻率比值； 其中該激勵信號基於該相加信號； 其中一第三頻率比值產生器迴路由該第二經控制頻率分頻器、該第二分頻信號、該第二頻率相位偵測器、該第二相位差信號、該第二內部迴路濾波器和該第二頻率比值信號形成； 其中一第四頻率比值產生器迴路由該第二經控制頻率分頻器、該第二分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第二頻率相位偵測器、該第二相位差信號、該第二內部迴路濾波器和該第二頻率比值信號形成； 其中該第二內部迴路濾波器對該第二相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
頻率比值產生器迴路為平行的且同時進行評估，因此同時量測溫度效應。已知電路可具有量測按時間間隔的溫度效應的趨勢。若溫度隨時間改變，則此時間間隔導致已知電路中之溫度不準確性。因此，根據本發明的比值產生器具有經改良溫度量測準確性的優勢。
在本發明的具體實例中，頻率比值產生器包含： -一選擇器，其經配置用於基於該第一頻率比值及該第一分頻值的該群組中之一或多者的值，來選擇該第一相位差信號、該第二相位差信號和該第一頻率比值的該群組中之一或多者；且 其中矯正器經配置用於基於用補償因數矯正所選擇頻率比值來產生頻率比值。
射頻產生器的此具體實例有利地實用共振器的性質，即共振器可以同時在多個頻率下共振。與電路的其他元件相比，共振器典型地較龐大。因此，使用共振器在多個頻率下共振允許電路的整合和小型化。
此外，選擇器有利地可以選擇對於特定溫度最穩定的頻率比值，使得頻率比值不會由於溫度改變而改變太多。此外，矯正器可以主要基於在特定溫度範圍內具有最高值改變的參數來補償補償因數。該些參數亦可用於確定溫度。
在本發明的具體實例中，頻率比值產生器包含： -一第三經控制頻率分頻器，其經配置用於產生一第三分頻信號，該第三分頻信號具有一第三分頻頻率，該第三分頻頻率實質上為該經控制頻率除以一第三頻率比值信號； -一第三頻率相位偵測器，其經配置用於基於該第三分頻頻率與第三共振頻率之間的一第三頻率相位差產生一第三相位差信號； -一第三內部迴路濾波器，其經配置用於基於該第三相位差信號產生指示第三頻率比值的該第三頻率比值信號； 其中該相加信號亦具有該第三分頻頻率； 其中該溫度補償器的該輸入進一步經組態用於接收該第三頻率比值；且 其中該溫度補償器進一步包含： -一第二分頻器，其經配置用於基於該第一頻率比值除以該第三頻率比值來產生一第二分頻值； 其中當取決於具體實例6時，選擇器進一步經配置用於亦自第三相位差信號、第二頻率比值及第三頻率比值的群組進行選擇，且亦基於第二頻率比值、第三頻率比值和第二分頻值的擴展群組中之一或多者的值進行選擇； 其中該計算器經進一步配置用於基於擴展有該第三相位差信號、該第二頻率比值、該第三頻率比值和該第二分頻值的該群組中之一或多者的該值計算該補償因數； 其中該矯正器經配置用於基於用該補償因數矯正該所選擇頻率比值來產生該頻率比值； 其中一第五頻率比值產生器迴路由該第三經控制分數頻率分頻器、該第三分頻信號、該第三頻率相位偵測器、該第三相位差信號、該第三內部迴路濾波器和該第三頻率比值信號形成； 其中一第六頻率比值產生器迴路由該第三經控制頻率分頻器、該第三分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第三頻率相位偵測器、該第三相位差信號、該第三內部迴路濾波器和該第三頻率比值信號形成；且 其中該第三內部迴路濾波器對該第三相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
此外，此具體實例有利地允許量測操作期間之共振器的磁滯特性。已知電路往往藉由自理論上進行對策設計來補償共振器中之磁滯。因此，此具體實例提供由於磁滯量測而改良準確性的優勢。
在本發明的具體實例中，頻率比值產生器的選擇器經配置用於： -自該第一頻率比值、該第二頻率比值和該第三頻率比值的該群組中選擇一者，其中該所選擇比值基於該第一頻率比值、該第二頻率比值、該第三頻率比值、該第一分頻值和該第二分頻值的該群組中之一或多者的該值；或 -選擇該第一頻率比值、該第二頻率比值和該第三頻率比值中之兩者或多於兩者的一加權組合，其中該加權組合基於該第一頻率比值、該第二頻率比值、該第三頻率比值、該第一分頻值和該第二分頻值的該群組中之一或多者的該值。
選擇器的先前提及優勢亦適用於選擇器的此更精細的具體實例。此外，選擇器的此版本允許與加權組合更平衡的組合。舉例而言，加權組合有利地允許混合和匹配不同效能態樣，諸如艾倫方差或相位雜訊。
在本發明的具體實例中，第一分頻值僅基於第一頻率比值信號和第二頻率比值信號； 第二分頻值僅基於第一頻率比值信號和第三頻率比值信號； 選擇器經配置用於選擇第一相位差信號、第二相位差信號和第三相位差信號的有限群組中之一或多者；及/或 計算器經配置用於基於第一分頻值和第二分頻值的有限群組中之一或多者的值來計算補償因數。此具體實例有利地將不同組中之選擇數量限制為最適合於提供補償因數的信號及/或比值，例如由於溫度改變而導致不同組件的參數改變。
在本發明的具體實例中，頻率比值產生器包含類比轉數位轉換器，該類比轉數位轉換器經配置用於基於共振信號來產生數位共振信號，其中該數位共振信號經供應至至少第一頻率相位偵測器。取決於操作，可以有利地在數位或類比域中之一者完成在數位或類比域中之輸入信號的操縱。典型地，共振器為容易獲得的類比組件。更典型地，頻率相位偵測器更容易在數位域中實施。ADC有利於提供類比域和數位域的耦接，以一方面自可用性獲益且另一方面又易於實施。
在本發明的具體實例中，頻率比值產生器的轉換器包含數位轉類比轉換器，該數位轉類比轉換器經配置用於基於分頻信號來產生激勵信號。數位經控制頻率分頻器實施起來較簡單，且可易於控制。共振器為類比組件。在數位經控制頻率分頻器與共振器之間添加DAC提供以下優勢：分別在數位域與類比域中耦接兩個有利的部分解決方案。
在本發明的具體實例中，比較器包含： -一定標器，其經配置用於產生一定標信號，該定標信號為由一定標因數定標的該頻率比值信號；及/或 -一移位器，其經配置用於產生一移位信號，該移位信號為移位一移位值的該定標信號； 其中該比較信號基於該移位信號。
該經控制振盪器典型地具有輸入，其用於該控制經控制信號的該經控制頻率。饋入至經控制振盪器的輸入的輸入信號基於比較信號。取決於具體實例，其他信號可以與比較信號組合，諸如相加、相減、相除和相乘。在變成輸入信號之前，亦可以對比較信號進行操縱，諸如濾波。典型地，若至經控制振盪器的輸入為零，則經控制頻率將具有特定的接地頻率或中心頻率。在正或負方向上與零的任何偏差將分別導致正或負頻率改變。應用定標器和移位器提供操縱信號的選項，使得該信號適合作為大多數常見經控制振盪器的輸入信號。此外，定標器和移位器提供引入額外偏移的優勢。額外偏移可以例如在需要一些額外空間以將信號插入至位元串流中的電信系統中使用。
可以在許多不同的具體實例中實施經控制振盪器。經控制振盪器可以為壓控振盪器，視情況，DAC的輸出提供用於壓控振盪器的控制輸入的信號。經控制振盪器亦可為全數位PLL。
在本發明的具體實例中，頻率產生器包含： -相位獲取電路，其經配置用於基於經控制頻率與具有參考頻率的參考信號之間的相位差來產生相位增量信號；及 -PLL，其經配置用於基於相位增量信號產生偏移信號； 其中經控制頻率亦基於偏移信號。
添加PLL、較佳地為數位PLL，允許追蹤具有特定頻率的外部信號的相位和頻率。外部信號可能具有相當大的相位抖動，諸如電信協定的載波。頻率產生器可以有利地產生具有非常穩定的經控制頻率的非常穩定的經控制信號。典型地控制經控制頻率使得在接收載波攜帶的通信時，經控制頻率可用作基準。
當針對數位域中之較大部分實施時，此具體實例的優勢在於頻率產生器允許識別不同雜訊源，諸如外部信號、共振器和經控制振盪器，且經由頻率產生器的架構（諸如迴路、特定而言迴路濾波器）至少部分地對其進行補償。舉例而言，共振器典型地受溫度的影響，從而導致共振在10 kHz的範圍內改變。而經控制振盪器典型地會在多重100 kHz或甚至MHz範圍內產生相位雜訊，此可能歸因於費米海、布朗運動等。
共振器和經控制振盪器典型地為在類比域中實施的元件。有利地在數位域中實施的頻率產生器的較大部分可能需要在專用硬體中實施，但亦可以允許在軟體中進行實施的一部分。
包含共振器或振盪器的迴路通常遵循巴克豪森準則。巴克豪森準則包含以下約束： 1.迴路增益的絕對值等於1；且 2.迴路的相移為2π x;
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巴克豪森準則典型地暗示共振器迴路的額外設計約束。遵守巴克豪森準則的迴路典型地很難設計，且會引入額外相位雜訊。典型地，包括用於使迴路符合巴克豪森準則的常規放大器的迴路會引入相當大的相位雜訊且消耗相當大功率。經控制振盪器為頻率產生器中唯一遵守巴克豪森準則的元件。因此，此具體實例提供低功率和低相位雜訊引入量的優勢。
在本發明之進一步具體實例中： 當包含移位值時，該移位值為偏移信號；或 當包括經濾波比較信號時，經濾波比較信號間接地基於偏移信號。
在第一選項中，偏移信號經由外部迴路濾波器饋送，而在第二選項中，偏移信號不經由外部迴路濾波器饋送。在本文的上下文中，直接或間接基於信號的措詞分別意指輸入信號有助於所得信號或經由迴路有助於所得信號。第一選項有利地限制系統中之濾波器的數目。第二選項有利地允許將偏移信號將被濾波或不濾波地添加至控制經控制振盪器的信號。可以有利地將應用於偏移信號的濾波器設計為對偏移信號進行濾波的特定需求。此為特別有利的，因為偏移信號典型地具有經控制振盪器作為主要雜訊源，在多重100 kHz或甚至MHz頻帶內具有雜訊，而經濾波比較信號典型地具有共振器作為主要雜訊源，具有在10 Hz頻段中的雜訊。
在本發明的具體實例中，頻率產生器包含： -一輸出相位獲取電路，其經配置用於基於該經控制頻率與具有一/該參考頻率的一/該參考信號之間的相位差來產生一輸出相位增量信號；及 -一輸出PLL，其經配置用於基於該經控制頻率或該振盪頻率產生具有一PLL輸出頻率的一PLL輸出信號，且藉由該相位差量信號進行調適。
擴展將參考信號的參考頻率轉換成PLL輸出信號的PLL輸出頻率，同時PLL輸出頻率具有低相位雜訊。藉由使PLL輸出頻率亦基於具有高度穩定經控制頻率的經控制信號或具有甚至更穩定振盪頻率的振盪信號，提供此高穩定性或低相位雜訊。因此，此實施例提供以下優勢：提供與參考頻率有關的可組態或甚至可設定PLL輸出頻率之PLL輸出信號，同時PLL輸出頻率具有低相位雜訊。
根據本發明的另一態樣，一種頻率產生器系統包含： -一頻率產生器晶片，其包含根據前述具體實例中任一項的一頻率產生器； -一共振器，其用於連接至該頻率產生器晶片以產生該共振信號；及 -一振盪器，其用於連接至該經控制振盪器電路以產生一振盪信號。系統在數個組件上方分佈不同功能，使得使串擾最小化。
在本發明的實施例中，其中頻率產生器晶片至少取決於包含輸出PLL的實施例，包含用於合成輸出PLL的輸出信號的合成器晶片。合成具有PLL輸出頻率的PLL輸出信號可對其他雜訊源（諸如串擾）敏感。此外，合成可能經由相反方向上的串擾影響頻率產生器系統中的其他區塊的功能。因此，合成有利地在單獨晶片中完成以使串擾最小化。
根據本發明的另一態樣，一種用於產生具有經控制頻率的經控制信號的方法，其包含以下步驟： -自一共振器接收具有一第一共振頻率的一共振信號； -提供指示在該經控制頻率與該第一共振頻率之間的該第一頻率比值的一第一比值信號； -基於一第一分頻頻率與一第一共振頻率之間的一第一頻率相位差產生一第一相位差信號（155）； -對該第一相位差信號進行濾波以產生該第一頻率比值信號； -使一頻率比值基於該第一頻率比值信號； -提供一目標比值； -基於該頻率比值與該目標比值的該比較產生一比較信號； -基於該比較信號產生具有該經控制頻率的該經控制信號； -產生一第一分頻信號（115），該第一分頻信號具有一第一分頻頻率，該第一分頻頻率實質上為該經控制頻率除以該第一頻率比值信號； -基於該第一分頻信號產生具有該第一分頻頻率的一激勵信號（129），其中將該激勵信號提供至該共振器以激勵該共振器；及 -輸出該經控制信號； 其中一第一頻率比值產生器迴路由該第一分頻信號、該第一相位差信號和該第一頻率比值信號形成； 其中一第二頻率比值產生器迴路由該第一分頻信號、該激勵信號、該共振器、該共振信號、該第一相位差信號和該第一頻率比值信號形成； 其中該濾波步驟對該第一相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
根據本發明的另一態樣，一種頻率產生器系統包含： -一頻率產生器晶片，其包含根據前述具體實例中任一項的一頻率產生器； -一共振器，其用於連接至該頻率產生器晶片以產生該共振信號；及 -一振盪器，其用於連接至該經控制振盪器電路以產生一振盪信號。
根據本發明的另一態樣，一種電腦程式產品，其包含電腦可讀取媒體，其具有體現在其中的電腦可讀取程式碼，該電腦可讀取程式碼經組態使得在由合適電腦或處理器執行時，致使電腦或處理器在根據本發明的具體實例中執行該方法的步驟： -提供一第一比值信號； -產生一比較信號； -產生該經控制信號； -輸出一激勵信號；及 -輸出該經控制信號。
根據本發明的另一態樣，一種電腦程式產品，其包含電腦可讀取媒體，其具有體現在其中的電腦可讀取程式碼，該電腦可讀取程式碼經組態使得在由合適電腦或處理器執行時，致使電腦或處理器執行在根據本發明的具體實例中規定方法。
以下諸圖可以詳述不同的具體實例。可以組合具體實例以達到增強或改良的技術效應。此等經組合具體實例可以在全文中明確提及，可以在正文中暗示或者可以隱含。不同圖中相同的特徵編號可係指相同特徵。
圖1示意性地示出頻率產生器302的第一具體實例。頻率產生器包含頻率比值產生器100、比較器310、經控制振盪器330和視情況外部迴路濾波器320。
頻率比值產生器將經控制信號331作為輸入。控制信號具有極其穩定頻率。極其穩定意味著較低頻率抖動或相位雜訊。頻率比值產生器進一步包含至共振器的連接器，該些連接器未示出。頻率比值產生器輸出頻率比值信號312。頻率比值信號提供控制信號與連接至頻率比值產生器的共振器的共振頻率之間的頻率比值的指示。頻率比值信號中的資訊典型地經簡單地編碼成一值。此係因為頻率比值信號典型地為較緩慢改變信號。此外，頻率比值信號典型地針對至少共振器的溫度及/或磁滯進行校正。
比較器將頻率比值信號和目標比值311作為輸入。目標比值設定所要頻率比值的比較值。目標比值典型地基於共振器的所使用共振器頻率和所要頻率或多個頻率進行設定。所要頻率可為經控制頻率或自經控制頻率導出的頻率。
比較器的輸出為比較信號315。比較信號為頻率比值信號與目標比值的比較的結果。比較可在比較期間進一步包含移位、相乘及/或相除。
之後，可選輸出迴路濾波器可對比較信號進行濾波以使外部迴路穩定化。外部迴路濾波器輸出經濾波比較信號321。與對迴路中的干擾和頻率產生器的快速啟動、快速做出回應的能力相比，外部迴路濾波器典型地平衡控制信號的穩定性且因此平衡較低相位雜訊。
經控制振盪器電路將振盪器控制信號357作為輸入，該振盪器控制信號可為比較信號或基於比較信號的信號，諸如經濾波比較信號。視情況，可將其他信號添加至比較信號，或比較信號可在供應至經控制振盪器電路之前經處理。
經控制振盪器電路基於訊號組合來提供控制信號，而該訊號組合基於比較信號的信號（如上文所描述）與振盪器334的振盪信號333。振盪器經由連接器連接至振盪器電路。連接器可用於連接內部振盪器或外部振盪器。典型地，頻率產生器經實施或整合在一或多個晶片中，且振盪器經配置在單獨晶片中。此單獨配置允許經改良分離雜訊源，使得振盪器的雜訊對頻率產生器的效能的影響減小，反之亦然。
經控制振盪器電路包含PLL，較佳地為數位PLL，更佳地為全數位PLL 332。PLL將具有振盪頻率的振盪信號作為輸入，該振盪頻率為高度穩定的。振盪信號的穩定性可藉由例如以單模式使用晶體振盪器來改良。PLL進一步將設定PLL中的元件的信號作為輸入，用於設定輸入頻率與PLL的輸出頻率之間的比值。典型地，此信號為對PLL的回饋迴路中的分頻器的設定。其他PLL架構可具有用於設定此比值的其他選項。此信號為比較信號或基於比較信號的信號，如上文所描述。
此PLL的輸出為具有經控制頻率的控制信號。經控制頻率因此由高度穩定振盪器頻率控制和設定PLL的輸入和輸出頻率之間的比值的信號控制。此設定比值的信號通常具有極其低頻率和振幅。
因為PLL典型地具有高Q因數，所以PLL將拒斥或減弱振盪器控制信號中的許多雜訊。經控制頻率將具有經改良穩定性。由於此拒斥或減弱，因此對外部迴路濾波器的要求可能不同或更寬鬆。舉例而言，來自外部迴路濾波器的經濾波比較信號，可由於經不同設計外部迴路濾波器對低頻率改變做出更快速回應。此外，經控制頻率可仍「遵循」振盪器控制信號中較低頻率改變。較低頻率改變的實例為諸如振盪器及/或共振器的組件的溫度改變、磁滯以及甚至老化。PLL將典型地針對振盪器控制信號具有在以下範圍內的頻寬：0.5至50 kHz，較佳地為0.7至30 kHz，更佳地為0.8至20 kHz，最佳地為1至10 kHz。PLL將典型地針對振盪信號具有在以下範圍內的頻寬：0.5至10 MHz，較佳地為0.7至5 MHz，更佳地為1至2 kHz。
因此，由於PLL的應用，外部迴路濾波器要求可能較寬鬆，使得共振器與經控制振盪器電路之間的頻寬可增加，而主要由於共振器中的多模式引入的相位雜訊幾乎不會使經控制頻率的相位穩定性降級。
可識別進一步優勢：多模式中的共振器的雜訊效能對經控制頻率的相位雜訊的影響減小。所引入雜訊的部分為共振器周圍的ADC和DAC的量化雜訊。因為此量化雜訊經歷與由共振器引入的相位雜訊相同的處理，量化雜訊對經控制頻率的相位雜訊的影響亦減小。尤其ADC可因此得以簡化，例如具有較少位元，或甚至由於較少需要位元而用不同架構，使得設計複雜性、功率消耗可得以減少，或另一方面ADC的最大速度可在相同功率預算情況下增加。DAC保持與之前所描述相同的優勢。
振盪器控制信號典型地針對連接至頻率比值產生器的共振器的溫度和磁滯得以補償。此補償可視情況亦考慮振盪器的溫度和磁滯。若用於頻率比值產生器的共振器和連接至經控制振盪器電路的振盪器皆經歷相同溫度，則共振器可用作振盪器的溫度感測器。因此，所得經控制頻率在時間上、且視情況針對不同溫度和磁滯亦高度穩定。
圖2示意性地示出頻率產生器303的第二具體實例。第二具體實例示出第一具體實例302的擴展。第二具體實例進一步包含相位獲取電路340、數位PLL 350和加法器356.
相位獲取電路具有經控制信號和參考信號341作為輸入，該經控制信號具有經控制頻率，該參考信號341具有參考頻率。相位獲取電路確定經控制頻率與參考頻率之間的相位差，並將此差作為相位增量信號345輸出。
相位獲取電路可以實施為計數器，其中一個輸入被用作時脈信號以對另一信號的零交叉進行計數。交叉的數目與信號之間的相位有關。
數位PLL將經控制信號和相位增量信號作為輸入。數位PLL基於經控制信號和相位增量信號產生鎖相信號。鎖相信號可以被視為偏移信號355。數位PLL較佳地為全數位PLL。經控制頻率信號通常用作數位PLL的時脈輸入。
加法器將經濾波比較信號、比較信號或基於比較信號的信號作為第一輸入。加法器將偏移信號355作為第二輸入。加法器將兩個輸入信號相加以提供相加信號。振盪器控制信號可以等於相加信號，或可以基於相加信號。
假設頻率比值產生器穩定且提供零偏移信號。此外，假設經控制頻率略微過高。頻率比值產生器將輸出頻率比值信號，該輸出頻率比值信號發信號通知共振器的共振頻率與經控制頻率之間比值。此頻率比值將略微過高。比較器將目標比值與頻率比值進行比較，並將得出結論：頻率比值略微過高。此比較結果將示出在比較信號中。典型地，比較信號與其所要設定點相比將略微過低。可選外部迴路濾波器可以對比較信號進行濾波。若外部迴路濾波器包含積分功能，則可將經控制頻率誤差減小至零。基於比較信號的信號經提供至經控制振盪器。藉由降低經控制頻率，經控制振盪器將基於略微過低的比較信號對略微過低的信號做出反應，從而將經控制頻率穩定至所要頻率。經控制頻率至少部分地由目標比值設定確定。可選偏移信號提供額外構件來控制經控制頻率。可以在可選外部迴路濾波器之前或之後將偏移信號注入在迴路中。
此外，假設頻率比值產生器為穩定且提供零偏移信號。此外，假設經控制頻率相對於參考信號略有滯後。相位獲取區塊將偵測經控制頻率與參考頻率之間的相位差。PLL典型地以高Q因數對表示相位差的相位增量信號進行濾波。來自PLL的結果信號將作為偏移信號注入在外部迴路中以增加經控制頻率。一旦相位獲取電路偵測到相位增量信號之間無任何相位差，將指示不存在相位差。來自PLL並作為偏移信號注入在外部迴路中之所得信號將降低經控制頻率，使其與參考信號保持同相。因此，經控制頻率的相位將被鎖定至參考信號的相位上。典型地具有高Q值的PLL濾波將拒斥參考信號中之相位抖動。因此，此具體實例提供以下優勢：提供具有低（諸如極低）的相位抖動的經控制頻率。因此，該頻率產生器允許濾除參考頻率的任何干擾，諸如抖動，以提供具有非常穩定的頻率和低相位抖動的具有經控制頻率的本端控制信號。
相位獲取電路和數位PLL的添加將經控制頻率的相位鎖定至參考頻率的相位。此具體實例典型地用於追蹤遠程產生參考頻率，且此後局部穩定此參考頻率，以使得經控制頻率形式的本地參考呈現極低頻率抖動。因此，此頻率產生器補償或濾除參考信號源與頻率產生器之間注入的任何干擾。例示性應用可以在電信中找到，諸如在智慧型電話或衛星電話，印刷電路板（諸如更大的印刷電路板）、與原子鐘同步的系統、導航系統等中。
圖2中之本發明的具體實例可以使用圖5中所示出的頻率比值產生器的具體實例。
圖2中之本發明的具體實例可以使用圖6中所示出的頻率比值產生器與圖8中所示出的子系統相結合的具體實例，以提供溫度補償頻率產生器。在頻率比值產生器經溫度補償且頻率產生器的其他部分儘可能在數位域中實施時，頻率產生器對溫度變化特別不敏感。
圖2中之本發明的具體實例可以使用圖7中所示出的頻率比值產生器與圖9中所示出的子系統相結合的具體實例，以提供溫度和磁滯補償頻率產生器。在頻率比值產生器經溫度和磁滯補償且頻率產生器的其他部分儘可能在數位域中實施時，頻率產生器對溫度變化和磁滯特別不敏感。
圖3示意性地示出頻率產生器304的第三具體實例。第三具體實例示出第一具體實例302的擴展。第三具體實例進一步包含相位獲取電路360和輸出數位PLL 370。
相位獲取電路具有經控制信號和參考信號341作為輸入，該經控制信號具有經控制頻率，該參考信號341具有參考頻率。相位獲取電路確定經控制頻率與參考頻率之間的相位差，並將此差作為相位增量信號365輸出。
相位獲取電路可以實施為計數器，其中一個輸入被用作時脈信號以對另一信號的零交叉進行計數。交叉的數目與信號之間的相位有關。
輸出數位PLL將經控制信號和相位增量信號作為輸入。輸出數位PLL基於經控制信號和相位增量信號產生鎖相信號。鎖相信號可以被視為PLL輸出信號375。輸出數位PLL較佳地為全數位PLL。經控制頻率信號典型地用作輸出數位PLL的時脈輸入。此實例提供以下優勢：解耦控制信號和PLL輸出信號。此解耦允許PLL輸出信號具有僅寬鬆地基於經控制頻率的獨立頻率。
解耦的缺陷為PLL輸出信號需要合成在具有既定頻率的實際信號，而第二具體實例中PLL的輸出先前可能為單碼字（single code word）。合成具有既定頻率的信號典型地產生大量寄生雜訊，諸如串擾。此外，擁有頻率產生器的晶片可產生影響合成的雜訊。合成有利地在單獨晶片中進行，同時頻率產生器經實施或整合在一或多個其他晶片中。額外優勢為與合成器晶片交換資訊以允許合成器晶片合成PLL輸出信號為有限的，且因此有利地為低頻率。因此，將合成器放置在單獨晶片中提供以下優勢：PLL輸出信號中的相位雜訊減少。
典型地，頻率產生器包含多個相位獲取電路，該多個相位獲取電路皆將控制信號和參考信號作為輸入並提供多個輸出相位增量信號。此外，頻率產生器包含多個輸出PLL。所有輸出PLL將控制信號作為輸入，且每一輸出PLL將個別相位增量信號作為輸入。多個輸出PLL提供多個PLL輸出信號作為輸出。
在又一具體實例中，多個PLL輸出信號中的一者經添加至經濾波比較信號，且以與圖2中所示出的第二具體實例中相似方式回饋至經控制振盪器電路。此具體實例提供以下優勢：將經控制頻率相位鎖定至參考頻率，同時仍提供多個獨立PLL輸出信號。
圖4示意性地示出頻率產生器305的第四具體實例。第四具體實例類似於頻率產生器的第三實例，其中不同之處為：輸出數位PLL現在將振盪信號作為輸入而非經控制信號。
作為高度穩定振盪器的輸出的振盪信號為極其低雜訊信號，而經控制振盪器電路330可僅添加雜訊。尤其經控制振盪器電路中的全數位PLL可添加雜訊，儘管全­數位PLL具有高Q因數。此雜訊典型地添加在全數位PLL的隅角頻率之下，該隅角頻率可為大約1 MHz。儘管經控制頻率具有極其低相位雜訊，但振盪信號具有甚至較低相位雜訊。因此，輸出數位PLL經提供有甚至更穩定信號，用於提供具有更穩定頻率的PLL輸出信號，因此較少相位雜訊。雜訊改良典型地在3 dB範圍中。
此外，可實現，輸出數位PLL典型地具有在以下範圍中的頻寬：0.05 mHz至10 kHz，較佳地為0.1 mHz至5 kHz，更佳地為0.5 mHz至1kHz。輸出相位獲取電路可產生雜訊，該雜訊典型地在輸出數位PLL的頻寬外部，諸如比其高。因此，輸出數位PLL有利地拒斥或減弱來自輸出相位獲取電路的雜訊。
此實例提供以下優勢：解耦控制信號和PLL輸出信號。此解耦允許PLL輸出信號具有僅寬鬆地基於經控制頻率的獨立頻率。解耦的缺陷為PLL輸出信號需要合成在具有既定頻率的實際信號，而第二具體實例中PLL的輸出先前可能為單碼字。合成具有既定頻率的信號典型地產生大量寄生雜訊，諸如串擾。此外，擁有頻率產生器的晶片可產生影響合成的雜訊。合成有利地在單獨晶片中進行，同時頻率產生器經實施或整合在一或多個其他晶片中。額外優勢為與合成器晶片交換資訊以允許合成器晶片合成PLL輸出信號為有限的，且因此有利地為低頻率。因此，將合成器放置在單獨晶片中提供以下優勢：PLL輸出信號中的相位雜訊減少。
圖5示意性地示出頻率比值產生器100的第一具體實例。頻率比值產生器包含經控制頻率分頻器110、頻率相位偵測器150和內部迴路濾波器160。經控制頻率分頻器亦可以經標記為第一經控制頻率分頻器。頻率相位偵測器亦可以標記為相位偵測器、第一相位偵測器或第一頻率相位偵測器。內部迴路濾波器亦可以經標記為第一內部迴路濾波器、第一迴路濾波器或迴路濾波器。
經控制頻率分頻器將第一輸入信號104和控制信號107作為輸入，並提供分頻信號115作為輸出。典型地，第一輸入信號為經控制信號331。該經控制信號亦可以經標記為第一控制信號。分頻信號亦可以經標記為第一分頻信號。第一輸入信號為具有第一頻率（典型地經控制頻率）的週期性信號。控制信號典型地為在較低頻率（諸如，實質上接近0 Hz）中具有大量能量的信號。
經控制頻率分頻器產生分頻信號。分頻信號為具有分頻頻率的週期性信號。分頻頻率基於控制信號的量值與第一頻率相關。信號的量值可以為信號的振幅、信號的值或表示度量的信號的任何其他性質。在控制信號為類比信號的狀況下，量值典型地為信號的振幅。在控制信號為數位信號的狀況下，量值典型地為信號的值。典型地，可將經控制頻率分頻器的輸入和輸出之間的關係線性化為
Figure 02_image005
;
Figure 02_image007
， 其中x為控制信號的量值，且a為偏移。在實際實施中，選擇x和x-a的數目集要受限制得多。
相位偵測器將分頻信號和第二輸入信號135作為輸入，並提供第一相位差信號155作為輸出。第二輸入信號為具有第二頻率的週期性信號。第一相位差信號亦可以經標記為相位差信號。
相位差信號的量值與分頻頻率與第二頻率之間的相位差有關。典型地，取決於相位偵測器的實施，相位差信號的量值可以在0度、-90度或90度的相位差處具有最小值。
迴路濾波器將相位差信號作為輸入，並提供控制信號作為輸出。迴路濾波器典型地為低通濾波器。迴路濾波器穩定由經控制頻率分頻器、分頻信號、頻率相位偵測器、相位差信號、迴路濾波器和控制信號形成的迴路或回饋迴路。第一控制信號可以輸出為頻率比值信號312。
假設第一頻率沒有改變。此外，假設分頻頻率比第二頻率略高，且分頻信號和第二輸入信號同相。因為與分頻信號相比第二個輸入信號將開始滯後，相位偵測器將偵測到兩個信號之間的相位差增加。增加的相位差將導致相位差信號的量值增加。由於被實施為低通濾波器，伴隨著某些延遲、阻尼及/或降低的情況下，迴路濾波器將增加控制信號的量值。控制信號的增加將導致將第一頻率除以較大量值，即較高數值，以提供較低分頻頻率。因此，利用負回饋迴路減小及/或最小化第二頻率與分頻之間的任何頻率差。此外，當分頻頻率追蹤第二頻率時，控制信號的量值將指示第一頻率與第二頻率之間的比值。
在另一情況下，假設第一頻率正在增加。此外，假設第二頻率為穩定的。當第一頻率增加且控制信號的量值穩定時，分頻頻率將增加。因為與分頻信號相比第二個輸入信號將開始滯後，相位偵測器將偵測到兩個信號之間的相位差增加。增加的相位差將導致相位差信號的量值增加。由於被實施為低通濾波器，伴隨著某些延遲、阻尼及/或降低的情況下，迴路濾波器將增加控制信號的量值。控制信號的增加將導致將第一頻率（因此較高數值）除以較大量值，以提供較低分頻頻率，此將實質上為在增加第一頻率之前的分頻頻率。因此，由於負回饋迴路，任何改變第一頻率將導致分頻頻率與第二頻率實質上保持相同。此外，隨著分頻頻率追蹤第二頻率，控制信號的量值將指示第一頻率與第二頻率之間的比值，在此情況下該比值將增加。
由於典型地第一和第二頻率兩者皆改變，因此上述情景的組合為可能的。
為了獲得初始鎖定，分頻頻率需要相對接近於第二頻率，諸如產生第二頻率的共振器的共振頻率，否則獲得初始鎖定的鎖定程序可能相當複雜且時間長。若第一或第二頻率或第一和第二頻率的組合移動的速度快於共振器迴路可追蹤的速度，則鎖定可能會丟失。較佳地，第一頻率不應改變得過快以至於不能更快地改變第二頻率。第一和第二頻率在相對較大的範圍內的緩慢頻率移動允許維持鎖定。第一和第二頻率在相對較小的範圍內的快速頻率移動亦允許維持鎖定。
對於一些電路，可能知道頻率移動的程度。將彼知識與電路組合允許選擇共振器並設計迴路中之其他元件，以在操作期間保持鎖定。根據經驗，若迴路的動態頻率追蹤速度比第一和第二頻率改變的組合速度慢，則會丟失鎖定。
圖6示意性地示出頻率比值產生器101的第二具體實例。該電路包含如圖5中所描述的所有特徵。該電路可以進一步包含第二經控制頻率分頻器111、加法器120、DAC 125、共振器130、ADC 140、第二相位偵測器151和第二迴路濾波器161。
第一經控制頻率110分頻器將第一輸入信號105和第一控制信號108作為輸入，並提供第一分頻信號115作為輸出。第二經控制頻率分頻器將第三輸入信號105和第二控制信號108作為輸入，並提供第二分頻信號116作為輸出。加法器將第一和第二分頻信號作為輸入，並提供相加信號121作為輸出。相加信號為第一和第二分頻信號的相加。
可選DAC將相加信號作為輸入，並提供適合於使共振器共振的激勵信號129作為輸出。此提供具有數位域中之電路的許多特徵的優勢，而僅需要單個DAC來向典型地為晶體或晶體振盪器的共振器提供激勵信號，該激勵信號典型地為類比信號。此外，分頻器典型地在數位域中實施，提供易於實施和引入有限相位雜訊的優勢。引入有限相位雜訊主要歸因於與整數分頻器相比，經控制數位分數頻率分頻器具有更高粒度。
在替代具體實例中，在加法器的相應輸入處存在兩個DAC，使得加法器為類比加法器。在另一替代具體實例中，該電路在迴路中無任何DAC。在又一個具體實例中，DAC在第一迴路濾波器輸出與第一經控制頻率分頻器之間，較佳地，第二DAC在第二迴路濾波器輸出與第二經控制頻率分頻器之間。
可選ADC將第二輸入信號作為輸入，並提供數位第二信號145作為輸出。此提供具有數位域中之電路的許多特徵的優勢，同時僅需要單個ADC來接收自共振器（典型地為晶體）的第二輸入信號（典型地為類比信號）。在替代具體實例中，兩個ADC位於各別相位偵測器與迴路濾波器之間。在另一具體實例中，兩個ADC位於各別迴路濾波器與經控制頻率分頻器之間。
第一頻率相位偵測器150將第一分頻信號115和數位第二信號145作為輸入，且提供第一相位差信號155作為輸出。第二頻率相位偵測器151將第二分頻信號116和數位第二信號145作為輸入，且提供第二相位差信號156作為輸出。第一迴路濾波器160將第一相位差信號作為輸入，且提供第一控制信號107作為輸出。第二迴路濾波器161將第二相位差信號作為輸入，且提供第二控制信號108作為輸出。
典型地，第一分頻頻率和第二分頻頻率為不同頻率，且為共振器的兩個共振頻率。因此，共振器典型為允許同時不同頻率的共振的共振器。典型地，共振器為晶體共振器。此外，典型地，共振中之至少一者為泛音共振，較佳地，兩個共振皆為泛音共振。
如之前所描述，若以泛音頻率選擇第一和第二分頻頻率中之至少一者，則溫度行為可能會不同。溫度可在-40℃至+125℃的溫度範圍內變化。在此範圍內，某一泛音的溫度梯度可能變化。
可以選擇第一控制信號或第二控制信號作為頻率比值信號。典型地，第一控制信號和第二控制信號經組合以補償溫度效應，尤其溫度對共振器的影響。然後將該組合作為輸出的頻率比值信號提供。該組合可以用於選擇對於特定溫度改變最小的控制信號。如圖6中所示出且針對圖6所解釋，可以將第一控制信號和第二控制信號相除以提供溫度指示，從而允許補償頻率產生器、頻率比值產生器以及尤其共振器的任何溫度效應。補償通常為預定義的，諸如在製造期間藉由提供頻率比值產生器的設定來推導第一和第二控制信號及/或其他信號（較佳在頻率比值產生器內部的）的補償因數，以提供經補償頻率比值信號的預定義。
圖7示意性地示出頻率比值產生器102的第三具體實例。頻率比值產生器包含針對圖6所描述的所有特徵。該電路可以進一步包括第三經控制頻率分頻器112、第三相位偵測器152和第三迴路濾波器162。
第一經控制頻率110分頻器將第一輸入信號105和第一控制信號108作為輸入，並提供第一分頻信號115作為輸出。第二經控制頻率分頻器將第三輸入信號105和第二控制信號108作為輸入，並提供第二分頻信號116作為輸出。第三經控制頻率分頻器將第四輸入信號106和第三控制信號109作為輸入，並提供第三分頻信號117作為輸出。加法器將第一、第二和第三分頻信號作為輸入，且提供相加信號121作為輸出。相加信號為第一、第二和第三分頻信號的相加。
第一頻率相位偵測器150將第一分頻信號115和數位第二信號145作為輸入，且提供第一相位差信號155作為輸出。第二頻率相位偵測器151將第二分頻信號116和數位第二信號145作為輸入，且提供第二相位差信號156作為輸出。第三頻率相位偵測器152將第三分頻信號117和數位第三信號145作為輸入，且提供第三相位差信號157作為輸出。第一迴路濾波器160將第一相位差信號作為輸入，且提供第一控制信號107作為輸出。第二迴路濾波器161將第二相位差信號作為輸入，且提供第二控制信號108作為輸出。第三迴路濾波器162將第三相位差信號作為輸入，且提供第三控制信號109作為輸出。
典型地，第一分頻頻率、第二分頻頻率和第三分頻頻率為不同頻率，且為共振器的所有共振頻率。因此，共振器典型為允許同時不同頻率的共振的共振器。典型地，共振器為晶體共振器。此外，典型地，共振中之至少兩者為泛音共振，較佳地，所有共振皆為泛音共振。
如之前所描述，若以泛音頻率選擇第一和第二分頻頻率中之至少一者，則溫度行為可能會不同。溫度可在-40℃至+125℃的溫度範圍內變化。在此範圍內，某一泛音的溫度梯度可能變化。
可以選擇第一控制信號、第二控制信號或第三控制信號作為頻率比值信號。典型地，第一控制信號、第二控制信號和/或第三控制信號經組合以補償溫度和/或磁滯效應，尤其溫度和磁滯對共振器的影響。然後將該組合作為輸出的頻率比值信號提供。該組合可以用以選擇對於特定溫度改變最小的控制信號。如圖7中所示出且針對圖7進行解釋，可以將第一控制信號和第二控制信號相除以提供第一指示，且可以將第一控制信號和第三控制信號相除以提供第二指示。兩者或至少一個允許補償頻率產生器、頻率比值產生器及尤其共振器的任何溫度效應。兩個指示在經減去時允許補償頻率產生器、頻率比值產生器及尤其共振器的任何磁滯效應。補償通常為預定義的，諸如在製造期間藉由提供頻率比值產生器的設定來推導第一、第二和第三控制信號及/或其他信號（較佳在頻率比值產生器內部）的補償因數，以提供經補償頻率比值信號的預定義。
圖8示意性地示出用於補償溫度效應的子系統200。子系統包含根據本發明任何具體實例的頻率比值產生器101、102，其包含至共振器的連接器並提供控制信號107和第二控制信號108，諸如在圖1、圖2、圖3和圖4中。子系統進一步包含控制信號分頻器220，該控制信號分頻器220經配置用於基於控制信號除以第二控制信號來產生分頻控制信號225。分頻控制信號為溫度指示225。溫度指示可用於在單獨的單元中對頻率比值信號施加溫度補償，以提供溫度補償的頻率比值。
圖9示意性地示出用於補償溫度和磁滯效應的子系統201。該系統包含根據本發明的任何具體實例的頻率比值產生器211，其包含共振器且提供控制信號107、第二控制信號108和第三控制信號109。子系統進一步包含第一控制信號分頻器220，該控制信號分頻器220經配置用於基於控制信號除以第二控制信號來產生分頻控制信號225。第一分頻控制信號為第一溫度指示225。該系統進一步包含第二控制信號分頻器221，該第二控制信號分頻器221經配置用於基於控制信號除以第三控制信號來產生第二分頻控制信號226。第二分頻控制信號為第二溫度指示226。
該系統進一步可選地包含減法器230，該減法器230經配置用於基於自第一分頻控制信號減去第二分頻控制信號來產生相減信號235。典型地，第一分頻控制信號和第二分頻控制信號具有相異最小溫度活動。相減信號為溫度指示及/或磁滯指示。基於此相減信號，可以針對尤其來自共振器的溫度和磁滯影響來校正第一、第二及/或第三控制信號。此外，頻率比值信號可以在單獨的單元中針對溫度和磁滯補償，以提供經溫度和磁滯補償的頻率比值。
組合有該特徵的圖6中之具體實例使得該具體實例經配置在兩個相異共振頻率下共振，經選擇使得共振頻率具有相異活動驟降，分別指示第一和第二比值的第一和第二控制信號將適用於量測共振器（較佳地為晶體共振器）的溫度改變。在本申請案的上下文中，相異最低溫度活動為在不同或相異溫度下具有最小頻率改變的最低活動。此最小改變可與另一信號的另一頻率有關。此具體實例提供能夠在整個溫度範圍內以高準確度量測共振器的溫度改變的優勢。另一優勢為將第一比值除以第二比值提供與第一頻率無關的比值。因此，可以消除第一頻率的任何與溫度有關的變化。
此外，圖6中之具體實例可以擴展為包括如圖7中所示出的第三迴路。第三迴路包含第3經控制頻率分頻器112，第3相位偵測器152和第3迴路濾波器162，其皆以與第一和第二迴路相似的方式配置。此外，此具體實例擴展第一控制信號分頻器，該第一控制信號分頻器藉由將控制信號除以第二控制信號來產生第一分頻控制信號。此外，此具體實例擴展有第二控制信號分頻器，該第二控制信號分頻器藉由將控制信號除以第三控制信號來產生第二分頻控制信號。此外，此具體實例擴展有減法器，該減法器經配置用於基於自第一分頻控制信號減去第二分頻控制信號來產生相減信號，其中相減信號指示共振器的溫度。此外，至少第一分頻控制信號和第二分頻控制信號具有相異最小溫度活動。
此具體實例提供能夠在整個溫度範圍內以高準確度量測共振器的溫度改變的優勢。另一優勢為比值之除法提供獨立於第一頻率的分頻比值。因此，可以消除或至少最小化第一頻率的任何與溫度有關的變化。此外，可以補償改變共振器的共振頻率的共振器的任何行為，諸如與時間有關的特性，例如磁滯。
使用頻率量測技術允許以1 k個樣本/秒的速度實現大約0.1 ppb的量測準確度。此移位至該系統有利地能夠以穩定第一頻率量測共振器諸如晶體的小的溫度改變。小的溫度改變可能在毫凱爾文的範圍內。此外，系統典型地能夠對改變做出足夠快速的回應。
在頻率比值產生器的具體實例中，將偏移添加至相位差信號。此允許將迴路鎖定在不同角度。舉例而言，若頻率相位偵測器在其輸入上具有用於0度相移的最小輸出信號，則該偏移將導致迴路鎖定在非0度。舉例而言，若頻率相位偵測器在其輸入上具有用於90度相移的最小輸出信號，則該偏移將導致迴路鎖定在非90度。
在具體實例中，可以使用間接讀出的共振器，諸如晶體振盪器、晶體或晶體共振器。此間接讀出可能引入相移。如上文所描述，此引入相移可以藉助引入偏移來校正此引入相移。
通常將一或多個信號歸一化，以簡化此等信號的進一步計算。
在頻率產生器的變型中，頻率比值信號基於第一相位差信號、第二相位差信號及/或第三相位差信號。相位差信號中之每一者的選擇或加權仍然可基於第一控制信號、第二控制信號及/或第三控制信號。此變化提供以下優勢：內部迴路信號僅由內部迴路濾波器濾波，而外部迴路信號僅由外部迴路濾波器濾波。濾波器中之每一者，尤其外部迴路，皆可以根據彼迴路的特定要求進行定製。每一迴路的要求典型地在迴路的穩定性與對外部改變的敏捷性之間取得平衡。
在頻率產生器的變型中，外迴路濾波器320和加法器356經交換，使得偏移信號亦通過外部迴路濾波器。此變體具有以下優勢：另外對偏移信號進行濾波以進一步穩定此信號。如圖2中所示出，原始組態提供以下優勢：僅經由PLL對信號進行濾波，使得可以在由經控制振盪器和PLL形成的此迴路的穩定性與敏捷性之間達到或接近最佳平衡，對於由經控制振盪器、相位獲取電路和PLL形成的迴路亦然。
為了促進在整個說明書中提到並在附圖中示出的不同區塊之間的協作，可能需要定標、移位信號及/或反相信號。舉例而言，頻率比值信號和目標比值通常在比較器中反相以得到比較信號，該比較信號適於由系統的其餘部分處理。
圖10示意性地示出電腦程式產品1000、電腦可讀取媒體1010及/或包括電腦可讀取程式碼1020的非暫時性電腦可讀取儲存媒體的具體實例。該電腦可讀取程式碼實施根據本發明的整個說明書中提及的方法。
信號可以為週期性信號。週期信號在每一週期後皆自身重複。每秒的重複次數等於頻率。此外，信號可以具有最大量值，諸如振幅或值，平均信號位準和RMS位準。本文之上下文中之信號可以為類比信號，諸如電壓信號、電流信號、功率信號及/或能量信號。本文之上下文中之信號亦可以為表示電壓信號、電流信號、功率信號及/或能量信號的數位信號。頻率比值為頻率比值信號。
經控制頻率分頻器可以為數位經控制頻率分頻器。經控制頻率分頻器可以為經控制倍數頻率分頻器。經控制倍數頻率分頻器提供輸出信號，該輸出信號具有等於輸入信號的輸入頻率除以n的輸出頻率，其中n為集合N的數目。在公式中：
Figure 02_image009
;
Figure 02_image011
替代地，經控制頻率分頻器可以為經控制分數分頻器。在公式中：
Figure 02_image013
;
Figure 02_image015
在實際實施中，經控制分數頻率分頻器可能限於例如：
Figure 02_image017
;
Figure 02_image019
數位經控制倍數頻率分頻器的例示性具體實例，其中分頻器在分頻數目N與N+1之間切換。先決條件為，若將分頻信號饋送至共振器，則此共振器具有合宜（decent）品質Q。藉由在N與N+1之間切換，例如分數數目（例如N+3/4或N+5/7）係可能的。
可以藉助添加具有可設置最大值的累加器來進行此數位經控制倍數頻率分頻器的實施。在N+3/4的實例中，最大容量為4且重複相加數目為3的累加器將在3/4循環時具有一進位。每當存在該進位時，分頻器應除以N+1數目，任何其他時間分頻器應除以N。此技術可以歸類為整形（shaping）。
高階（higher-order）整形可以藉由添加另一累加器和一小微分器來完成。因此，對於較高階整形，數位經控制頻率分頻器可以除以N-1、N、N+1或N+2。高階整形導致頻譜特性示出更陡峭滾降，從而在迴路中產生更少雜訊。高階整形為電路提供更穩定頻率比值的優勢。
DTC（Digital to Time Converter，數位轉時間轉換器）可用於使信號的邊緣移位，例如數位經控制倍數頻率分頻器的輸出。數位經控制倍數頻率分頻器除以N，以某一型樣交替除以N+1，而DTC將邊緣插值至接近完美時間。因此，DTC可以減少引入電路中之抖動，從而提供更穩定電路及/或頻率比值的優勢。
上述兩種方法為數位經控制倍數頻率分頻器和DTC，在雜訊和準確性方面具有不同效能。數位經控制倍數頻率分頻器提供分頻信號，其中迴路穩定性和視情況準確性取決於迴路濾波器的濾波拒斥和是否存在於諧振器上。在另一方面，DTC提供更好的初始準確性，但具有以下缺點：其增加頻譜上較大雜訊分量。由於優勢和劣勢會隨其他電路組件的特性（尤其隨迴路中之其他電路組件）以及提供至該電路的信號而變化，因此很難輕易確定哪個優勢或劣勢所主導。
頻率相位偵測器可以為經組態為相位偵測器的混頻器、類比乘法器、數位電路或邏輯電路。頻率相位偵測器、相位偵測器或相位產生諸如相位差信號的輸出信號，該輸出信號表示兩個輸入信號之間（諸如分頻信號和第二輸入信號之間）的相位差。取決於頻率相位偵測器的類型，可能需要對輸入信號進行相移，以提供可用於鎖定迴路的輸出信號。作為實例，由互斥或邏輯閘製成的邏輯電路相位偵測器典型地將迴路鎖定在輸入信號之間的90度相移處。
內部迴路濾波器和外迴路濾波器分別穩定化內部迴路和外部迴路。鑒於分別提供至頻率比值產生器和頻率產生器的輸入信號，內部迴路濾波器和外部迴路濾波器可以進一步穩定化各別迴路。若存在共振器，內部迴路濾波器和外部迴路濾波器可以進一步使考慮到共振器特性的電路穩定化。內部迴路濾波器和外部迴路濾波器可以為一階或多階濾波器。迴路濾波器典型為低通濾波器。迴路濾波器的截止頻率典型為電路中之干擾校正的準確性與速度之間的平衡。較低截止頻率提供更多準確性，因為貫穿各別迴路濾波器允許較少抖動，而較高截止頻率提供對電路的改變（諸如溫度改變）的更快回應。此外，電路的各別迴路鎖定特性可能受到各別迴路濾波器的影響，特別截止頻率的選擇。在設計迴路濾波器時的重要因素係考慮迴路增益。各別迴路濾波器典型地實施為PID控制器。
共振器具有基本頻率，此為共振最低頻率。此外，共振器可以在諧波頻率下共振，該共振頻率遵循以下關係：
Figure 02_image021
；
Figure 02_image023
此外，共振器可能以泛音頻率共振，該頻率遵循以下關係：
Figure 02_image025
；
Figure 02_image027
晶體、晶體振盪器或晶體共振器的共振頻率可以為偶次或奇次諧波以及相關聯泛音。典型地，奇次諧波和相關聯泛音用於使晶體共振。
應注意，該些圖僅為圖解，且未按比例繪製。在諸圖中，與已描述的元件相對應的元件可以具有相同的參考編號。
應瞭解，本發明亦適用於電腦程式，特定而言經調適以將本發明付諸實踐的載體上或載體中之電腦程式。該程序可以呈原始程式碼、目標碼、程式碼中間源和目標碼的形式，諸如呈部分編譯的形式，或呈適合用於實施根據本發明的方法的任何其他形式。亦應瞭解，此程式可以具有諸多不同架構設計。舉例而言，可以將實施根據本發明的方法或系統的功能性的程式碼細分為一或多個子常式。在此等子常式之間分配功能的許多不同方式對於熟習此項技術者將顯而易見的。子常式可以一起儲存在一個可執行檔案中，以形成自足式程式。此可執行檔案可以包含電腦可執行指令，例如，處理器指令及/或解譯器指令（例如，Java解譯器指令）。替代地，可以將子常式中之一或多個或全部儲存在至少一個外部庫檔案中，並例如在運行時靜態或動態地與主程式鏈接。主程式包含對子­常式中至少一者的至少一個調用。子常式亦可以包含對彼此進行函數調用。與電腦程式產品有關的具體實例包含與在本文中所闡述的方法中之至少一者的每一處理階段相對應的電腦可執行指令。此等指令可以細分為子常式及/或儲存在一或多個可以靜態或動態鏈接的檔案中。與電腦程式產品有關的另一具體實例包含與在本文中所闡述的系統及/或產品中之至少一者的每一構件相對應的電腦可執行指令。此等指令可以細分為子常式及/或儲存在一或多個可以靜態或動態鏈接的檔案中。
電腦程式的載體可以為能夠攜載程式的任何實體或裝置。舉例而言，載體可以包括諸如ROM的資料儲存裝置，或CD ROM或半導體ROM，或例如硬碟的磁形記錄媒體。此外，載體可以為可傳輸載體，諸如電或光信號，其可以經由電纜或光纜或藉由無線電或其他構件來傳送。當程式以此信號體現時，載體可以由此電纜或其他裝置或構件構成。替代地，載體可以為嵌入有程式的積體電路，該積體電路適合於執行相關方法或用於執行相關方法。
應注意，上文所提及具體實例說明而非限制本發明，且熟習此項技術者將能夠設計許多替代具體實例而不背離所附申請專利範圍的範圍。在申請專利範圍中，放在括弧之間的任何參考標記不應解釋為對申請專利範圍的限制。動詞「包含」及其詞形變化的使用不排除申請專利範圍中之元件或階段之外的元件或階段的存在。元件之前的冠詞「一（a）」或「一（an）」不排除存在複數個此類的元件。本發明可以藉助於包含幾個不同元件的硬體以及藉助於經適當程式化的電腦來實施。在列舉幾個構件的裝置申請專利範圍中，此等構件中之幾個可以由同一個硬體物項來體現。在互不相同的從屬申請專利範圍中記載某些措施的事實並不指示此等措施的組合不能有利地使用。
實例、具體實例或可選特徵，是否指示為不可­限制不應理解為限制所主張發明。
100:第一具體實例頻率比值產生器 101:第二具體實例頻率比值產生器 102:第三具體實例頻率比值產生器 104:第一輸入信號 105:第三輸入信號 106:第四輸入信號 107:（第一）控制信號 108:第二控制信號 109:第三控制信號 110:（第一）經控制頻率分頻器 111:第二經控制頻率分頻器 112:第三經控制頻率分頻器 115:（第一）分頻信號 116:第二分頻信號 117:第三分頻信號 120:加法器 121:相加信號 125:數位轉類比轉換器（DAC） 129:激勵信號 130:共振器 135:第二輸入信號 140:類比轉數位轉換器（ADC） 145:數位第二信號 150:（第一）頻率相位偵測器 151:第二頻率相位偵測器 152:第三頻率相位偵測器 155:（第一）相位信號差 156:第二相位信號差 157:第三相位信號差 160:（第一）迴路濾波器 161:第二迴路濾波器 162:第三迴路濾波器 200:第一具體實例子系統 201:第二具體實例子系統 210:包含共振器的第一電路 211:包含共振器的第二電路 220:（第一）分頻器 221:第二分頻器 225:第一指示 226:第二指示 230:減法器 235:相減信號 302:第一具體實例頻率產生器 303:第二具體實例頻率產生器 304:第三具體實例頻率產生器 305:第四具體實例頻率產生器 310:比較器 311:目標比值 312:頻率比值信號 315:比較信號 320:外部迴路濾波器 321:經濾波比較信號 330:經控制振盪器電路 331:經控制信號 332:全數位PLL 333:振盪信號 334:振盪器 340:相位獲取電路 341:參考信號 345:相位增量信號 350:數位PLL 355:偏移信號 356:加法器 357:振盪器控制信號 360:輸出相位獲取電路 365:輸出相位差量信號 370:輸出PLL 375:PLL輸出信號 1000:電腦程式產品 1010:電腦可讀取媒體 1020:電腦可讀取程式碼
參考在以下描述中以實例的方式描述的具體實例並參考附圖，本發明將變得顯而易見並得到進一步闡述，其中： [圖1]示意性地示出頻率產生器的第一具體實例； [圖2]示意性地示出頻率產生器的第二具體實例； [圖3]示意性地示出頻率產生器的第三具體實例； [圖4]示意性地示出頻率產生器的第四具體實例； [圖5]示意性地示出頻率比值產生器的第一具體實例； [圖6]示意性地示出頻率比值產生器的第二具體實例； [圖7]示意性地示出頻率比值產生器的第三具體實例； [圖8]示意性地示出用於補償溫度效應的子系統； [圖9]示意性地示出用於補償溫度和磁滯效應的子系統；及 [圖10]示意性示出電腦程式產品的具體實例。
該些圖僅為示意性的，且未按比例繪製。在諸圖中，與已描述的元件相對應的元件可以具有相同的參考編號。
100:第一具體實例頻率比值產生器
101:第二具體實例頻率比值產生器
102:第三具體實例頻率比值產生器
302:第一具體實例頻率產生器
310:比較器
311:目標比值
312:頻率比值信號
315:比較信號
320:外部迴路濾波器
321:經濾波比較信號
330:經控制振盪器電路
331:經控制信號
332:全數位PLL
333:振盪信號
334:振盪器
357:振盪器控制信號

Claims (22)

  1. 一種用於產生具有一經控制頻率的一經控制信號的頻率產生器（100），其包含： 一頻率比值產生器，其經配置用於產生一頻率比值，該頻率比值產生器包含： 一輸入，其經組態用於接收該經控制信號； 一第一經控制頻率分頻器（110），其經配置用於產生一第一分頻信號（115），該第一分頻信號具有實質上為該經控制頻率除以一第一頻率比值信號的一第一分頻頻率； 一轉換器，其經配置用於基於該第一分頻信號產生具有該第一分頻頻率的一激勵信號（129），其中將該激勵信號提供至共振器以激勵該共振器； 一共振器，其經配置用於產生具有一第一共振頻率的一共振信號，其中該共振器由該激勵信號激勵； 一第一頻率相位偵測器（150），其經配置用於基於該第一分頻頻率與該第一共振頻率之間的一第一頻率相位差產生一第一相位差信號（155）； 一第一內部迴路濾波器（160），其經配置用於產生該第一頻率比值信號；及 一輸出，其經組態用於基於指示該經控制頻率與該第一共振頻率之間該頻率比值的該第一頻率比值信號來提供一頻率比值信號； 其中一第一頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成； 其中一第二頻率比值產生器迴路由該第一經控制頻率分頻器、該第一分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第一頻率相位偵測器、該第一相位差信號、該第一內部迴路濾波器和該第一頻率比值信號形成； 其中該第一內部迴路濾波器對該第一相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性；且 其中該頻率產生器進一步包含： 一比較器，其經配置用於基於該頻率比值與一目標比值的比較來產生一比較信號；及 一經控制振盪器電路，其包含： 連接器，其用於連接用於產生具有一振盪器頻率的一振盪信號的一振盪器；及 一PLL，其經配置用於基於該振盪頻率產生具有該經控制頻率的該經控制信號，其中基於該比較信號來對該振盪器頻率進行調適。
  2. 如請求項1之頻率產生器，其中該PLL為一DPLL。
  3. 如請求項1至2中任一項之頻率產生器，其中該PLL為一ADPLL。
  4. 如請求項1至2中任一項之頻率產生器，其中該經控制振盪器電路經配置用於經由該些連接器連接至一共振器，諸如一晶體共振器。
  5. 如請求項4之頻率產生器，其包含： 一外部迴路濾波器（320），其經配置用於基於該比較信號產生一經濾波比較信號（321）； 其中該經控制頻率基於該經濾波比較信號； 其中一外部迴路由該頻率比值產生器、該比較器、該比較信號、該外部迴路濾波器、該經濾波比較信號、該經控制振盪器和該經控制信號形成；且 其中該外部迴路濾波器對該比較信號進行濾波，使得防止該外部迴路的不穩定性。
  6. 如請求項1至2中任一項之頻率產生器， 其中該比較器包含一減法器，該減法器經配置用於基於自該頻率比值減去該目標比值來提供該比較信號；及/或 其中該比較器包含一分頻器，該分頻器經配置用於基於該頻率比值除以該目標比值來提供該比較信號。
  7. 如請求項1至2中任一項之頻率產生器，其中該頻率比值產生器包含： 一第二經控制頻率分頻器（111），其經配置用於產生一第二分頻信號，該第二分頻信號具有一第二分頻頻率，該第二分頻頻率實質上為該經控制頻率除以一第二頻率比值信號（108）； 一第二頻率相位偵測器（151），其經配置用於基於該第二分頻頻率與第二共振頻率之間的一第二頻率相位差產生一第二相位差信號（156）； 一第二內部迴路濾波器（161），其經配置用於基於該第二相位差信號產生指示該第二頻率比值的該第二頻率比值信號； 一加法器（120），其經配置用於產生供應至該轉換器的一相加信號（121），其中該相加信號具有該第一分頻頻率和該第二分頻頻率； 一溫度補償器，其用於補償該共振器的共振頻率改變，其中該溫度補償器包含： 一輸入，其經組態用於接收該第一頻率比值和該第二頻率比值； 一第一分頻器（220），其經配置用於基於使該第一頻率比值除以該第二頻率比值來產生一第一分頻值； 一計算器，其經配置用於基於該第一相位差信號、該第二相位差信號、該第一頻率比值和該第一分頻值的群組中之一或多者的值來計算一補償因數，其中該計算器較佳地包含一查找表；及 一矯正器，其經配置用於基於用該第一補償因數矯正基於該第一相位差信號、該第二相位差信號及該第一頻率比值的群組中之一或多者的一信號來產生該頻率比值； 其中該激勵信號基於該相加信號； 其中一第三頻率比值產生器迴路由該第二經控制頻率分頻器、該第二分頻信號、該第二頻率相位偵測器、該第二相位差信號、該第二內部迴路濾波器和該第二頻率比值信號形成； 其中一第四頻率比值產生器迴路由該第二經控制頻率分頻器、該第二分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第二頻率相位偵測器、該第二相位差信號、該第二內部迴路濾波器和該第二頻率比值信號形成； 其中該第二內部迴路濾波器對該第二相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
  8. 如請求項7之頻率產生器，其中該頻率比值產生器包含： 一選擇器，其經配置用於基於該第一頻率比值及該第一分頻值的群組中之一或多者的值，來選擇該第一相位差信號、該第二相位差信號和該第一頻率比值的群組中之一或多者；且 其中該矯正器經配置用於基於用該補償因數矯正該所選擇頻率比值來產生該頻率比值。
  9. 如請求項8中之頻率產生器，其中該頻率比值產生器包含： 一第三經控制頻率分頻器（112），其經配置用於產生一第三分頻信號（117），該第三分頻信號具有一第三分頻頻率，該第三分頻頻率實質上為該經控制頻率除以一第三頻率比值信號； 一第三頻率相位偵測器（152），其經配置用於基於該第三分頻頻率與第三共振頻率之間的一第三頻率相位差產生一第三相位差信號（157）； 一第三內部迴路濾波器（162），其經配置用於基於該第三相位差信號產生指示該第三頻率比值的該第三頻率比值信號； 其中該相加信號亦具有該第三分頻頻率； 其中該溫度補償器的該輸入進一步經組態用於接收該第三頻率比值；且 其中該溫度補償器進一步包含： 一第二分頻器（221），其經配置用於基於該第一頻率比值除以該第三頻率比值來產生一第二分頻值； 其中，該選擇器進一步經配置用於亦自該第三相位差信號、該第二頻率比值及該第三頻率比值的群組進行選擇，且亦基於該第二頻率比值、該第三頻率比值和該第二分頻值的擴展群組中之一或多者的值進行選擇； 其中該計算器經進一步配置用於基於擴展有該第三相位差信號、該第二頻率比值、該第三頻率比值和該第二分頻值的群組中之一或多者的值計算該補償因數； 其中該矯正器經配置用於基於用該補償因數矯正該所選擇頻率比值來產生該頻率比值； 其中一第五頻率比值產生器迴路由該第三經控制頻率分頻器、該第三分頻信號、該第三頻率相位偵測器、該第三相位差信號、該第三內部迴路濾波器和該第三頻率比值信號形成； 其中一第六頻率比值產生器迴路由該第三經控制頻率分頻器、該第三分頻信號、該轉換器、該激勵信號、該共振器、該共振信號、該第三頻率相位偵測器、該第三相位差信號、該第三內部迴路濾波器和該第三頻率比值信號形成；且 其中該第三內部迴路濾波器對該第三相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
  10. 如請求項9之頻率產生器，其中該頻率比值產生器的該選擇器經配置用於： 自該第一頻率比值、該第二頻率比值和該第三頻率比值的群組中選擇一者，其中該所選擇比值基於該第一頻率比值、該第二頻率比值、該第三頻率比值、該第一分頻值和該第二分頻值的群組中之一或多者的值；或 選擇該第一頻率比值、該第二頻率比值和該第三頻率比值中之兩者或多於兩者的一加權組合，其中該加權組合基於該第一頻率比值、該第二頻率比值、該第三頻率比值、該第一分頻值和該第二分頻值的群組中之一或多者的值。
  11. 如請求項7之頻率產生器， 其中該第一分頻值僅基於該第一頻率比值信號和該第三頻率比值信號； 其中該第二分頻值僅基於該第一頻率比值信號和該第三頻率比值信號； 其中該選擇器經配置用於選擇該第一相位差信號、該第二相位差信號和該第三相位差信號的有限群組中之一或多者；及/或 其中該計算器經配置用於基於該第一分頻值和該第二分頻值的有限群組中之一或多者的值來計算一補償因數。
  12. 如請求項1至2中任一項之頻率產生器，其中該頻率比值產生器包含一類比轉數位轉換器（140），該類比轉數位轉換器經配置用於基於該共振信號來產生一數位共振信號（145），其中該數位共振信號經供應至至少該第一頻率相位偵測器。
  13. 如請求項1至2中任一項之頻率產生器，其中該頻率比值產生器的該轉換器包含一數位轉類比轉換器（125），該數位轉類比轉換器經配置用於基於該分頻信號來產生該激勵信號。
  14. 如請求項1至2中任一項之頻率產生器，其中該比較器包含： 一定標器，其經配置用於產生一定標信號，該定標信號為由一定標因數定標的該頻率比值信號；及/或 一移位器，其經配置用於產生一移位信號，該移位信號為移位一移位值的該定標信號； 其中該比較信號基於該移位信號。
  15. 如請求項1至2中任一項之頻率產生器，其包含： 一相位獲取電路（340），其經配置用於基於該經控制頻率與具有一參考頻率的一參考信號（341）之間的相位差來產生一相位增量信號（345）；及 一PLL（350），其經配置用於基於該相位增量信號來產生一偏移信號（355）； 其中該經控制頻率亦基於該偏移信號。
  16. 如請求項2之頻率產生器， 其中該經濾波比較信號間接地基於該偏移信號。
  17. 如請求項1至2中任一項之頻率產生器，其包含： 一輸出相位獲取電路，其經配置用於基於該經控制頻率與具有一/該參考頻率的一/該參考信號之間的相位差來產生一輸出相位增量信號；及 一輸出PLL，其經配置用於基於該經控制頻率或該振盪頻率產生具有一PLL輸出頻率的一PLL輸出信號，且藉由該相位增量信號進行調適。
  18. 一種頻率產生器系統，其包含： 一頻率產生器晶片，其包含一如請求項1至17中任一項之頻率產生器； 一共振器，其用於連接至該頻率產生器晶片以產生該共振信號；及 一振盪器，其用於連接至該經控制振盪器電路以產生一振盪信號。
  19. 如請求項18之頻率產生器系統， 其中該頻率產生器晶片包含用於合成該輸出PLL的該輸出信號的一合成器晶片。
  20. 一種用於產生具有一經控制頻率的一經控制信號的方法，其包含以下步驟： 自一共振器接收具有一第一共振頻率的一共振信號； 提供指示在該經控制頻率與該第一共振頻率之間的該第一頻率比值的一第一比值信號； 基於一第一分頻頻率與一第一共振頻率之間的一第一頻率相位差產生一第一相位差信號（155）； 對該第一相位差信號進行濾波以產生該第一頻率比值信號； 使一頻率比值基於該第一頻率比值信號； 提供一目標比值； 基於該頻率比值與一目標比值的比較產生一比較信號； 接收具有一振盪器頻率的一振盪器信號； 基於該振盪器頻率產生具有該經控制頻率的該經控制信號，其中基於該比較信號來對該振盪器頻率進行調適； 產生一第一分頻信號（115），該第一分頻信號具有一第一分頻頻率，該第一分頻頻率實質上為該經控制頻率除以該第一頻率比值信號； 基於該第一分頻信號產生具有該第一分頻頻率的一激勵信號（129），其中將該激勵信號提供至該共振器以激勵該共振器；及 輸出該經控制信號； 其中一第一頻率比值產生器迴路由該第一分頻信號、該第一相位差信號和該第一頻率比值信號形成； 其中一第二頻率比值產生器迴路由該第一分頻信號、該激勵信號、該共振器、該共振信號、該第一相位差信號和該第一頻率比值信號形成； 其中該濾波步驟對該第一相位差信號進行濾波，使得防止該些頻率比值產生器迴路的不穩定性。
  21. 一種電腦程式產品（1000），其包含一電腦可讀取媒體（1010），該電腦可讀取媒體具有體現在其中的電腦可讀取程式碼（1020），該電腦可讀取程式碼經組態使得在由一合適電腦或處理器執行時，致使該電腦或處理器執行如請求項20之方法的步驟： 提供一第一比值信號； 基於一頻率比值； 產生一比較信號； 產生該經控制信號； 輸出一激勵信號；及 輸出該經控制信號。
  22. 一種電腦程式產品（1000），其包含一電腦可讀取媒體（1010），該電腦可讀取媒體具有體現在其中的電腦可讀取程式碼（1020），該電腦可讀取程式碼經組態使得在由一合適電腦或處理器執行時，致使該電腦或處理器執行如請求項20之方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2022647B1 (en) 2019-02-27 2020-09-04 Semiblocks B V Generator and method for generating a controlled frequency
NL2022648B1 (en) 2019-02-27 2020-09-08 Semiblocks B V Generator and method for generating a controlled frequency
NL2022646B1 (en) 2019-02-27 2020-09-08 Semiblocks B V Circuit and method for determining the ratio between two frequencies
WO2024055589A1 (zh) * 2022-09-16 2024-03-21 武汉市聚芯微电子有限责任公司 相位追踪电路和方法及电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6420938B1 (en) 2000-08-30 2002-07-16 Lawrence Hoff Software controlled crystal oscillator
GB2416437B (en) * 2004-07-19 2007-12-27 Renesas Tech Corp A communication semiconductor integrated circuit device and a wireless communication system
US8111800B2 (en) 2008-01-24 2012-02-07 Applied Micro Circuits Corporation Frequency ratio detection
JP2010135956A (ja) * 2008-12-03 2010-06-17 Renesas Electronics Corp Ｐｌｌ回路およびその制御方法
US8284888B2 (en) * 2010-01-14 2012-10-09 Ian Kyles Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock
US8570112B2 (en) * 2011-06-09 2013-10-29 Panasonic Corporation Oscillator with MEMS resonator
US8384452B1 (en) * 2011-09-13 2013-02-26 Cortina Systems, Inc. Integrated jitter compliant low bandwidth phase locked loops
US8441291B2 (en) 2011-09-23 2013-05-14 Silicon Laboratories Inc. PLL using interpolative divider as digitally controlled oscillator
NL2007682C2 (en) * 2011-10-31 2013-05-06 Anharmonic B V Electronic oscillation circuit.
EP2602936B1 (en) * 2011-12-07 2014-02-12 Telefonaktiebolaget L M Ericsson (Publ) Analog phase-locked loop with enhanced acquisition
US8384453B1 (en) 2012-03-27 2013-02-26 Cadence Design Systems, Inc. Frequency adjustment in a control system
US8803574B2 (en) * 2012-12-04 2014-08-12 Cambridge Silicon Radio Limited Generating a tuned frequency output from a signal generator
FR3004874B1 (fr) 2013-04-17 2015-04-03 Commissariat Energie Atomique Circuit de mesure de frequence de resonance de nano-resonateurs
NL2022648B1 (en) 2019-02-27 2020-09-08 Semiblocks B V Generator and method for generating a controlled frequency
NL2022647B1 (en) 2019-02-27 2020-09-04 Semiblocks B V Generator and method for generating a controlled frequency
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