TW202109817A - 半導體封裝及其製造方法 - Google Patents

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Abstract

一種半導體封裝及其製造方法。所述半導體封裝包括第一至三半導體晶粒、第一至三重佈線層、導通孔與包封體。第一重佈線層位於第一半導體晶粒的主動表面上。第二半導體晶粒以覆晶方式設置於第一重佈線層上。第二半導體晶粒透過位於其中的第一矽導孔與第一重佈線層電性連接。導通孔位於第一重佈線層上且位於第二半導體晶粒周圍。包封體包覆第二半導體晶粒與導通孔。第二重佈線層位於包封體上。第三半導體晶粒以覆晶方式設置於第二重佈線層上。第三半導體晶粒透過位於其中的第二矽導孔與第二重佈線層電性連接。第三重佈線層位於第三半導體晶粒上。第二半導體晶粒的面積小於第一半導體晶粒的面積，且第三半導體晶粒的面積大於第二半導體晶粒的面積。

Description

半導體封裝及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種半導體封裝及其製造方法。
在半導體封裝技術領域中，半導體封裝一直朝向縮小尺寸以及多功能方面發展。在一般的半導體封裝中，為了滿足多功能需求，通常會包括多個半導體晶粒（die），且這些晶粒可分別具有不同功能以及具有不同的面積。舉例來說，這些晶粒可包括具有相對大面積的邏輯晶粒（logic die）以及相對小面積的記憶體晶粒（memory die）與控制器晶粒（controller die）等。此外，這些晶粒皆設置於中介層（interposer）上，且透過中介層而與印刷線路板（printed circuit board，PCB）電性連接。如此一來，中介層需要較大的尺寸，因而導致半導體封裝無法有效地微型化。此外，由於半導體封裝中設置有中介層，因此也造成了電訊號傳遞速度的延遲。
本發明提供一種半導體封裝，其包括彼此堆疊的具有不同尺寸的半導體晶粒，且不具有中介層。
本發明提供一種半導體封裝的製造方法，其用以製造上述的半導體封裝。
本發明的半導體封裝包括第一半導體晶粒、第一重佈線層（redistribution layer，RDL layer）、第二半導體晶粒、多個導通孔（conductive via）、包封體（encapsulant）、第二重佈線層、第三半導體晶粒以及第三重佈線層。所述第一半導體晶粒具有彼此相對的主動表面與背面。所述第一重佈線層設置於所述第一半導體晶粒的所述主動表面上，且與所述第一半導體晶粒電性連接。所述第二半導體晶粒具有彼此相對的主動表面與背面，以所述主動表面朝向所述第一重佈線層的方式設置於所述第一重佈線層上，其中多個第一矽導孔（through-silicon via，TSV）設置於所述第二半導體晶粒中，且所述第二半導體晶粒透過所述多個第一矽導孔而與所述第一重佈線層電性連接。所述多個導通孔設置於所述第一重佈線層上，位於所述第二半導體晶粒周圍，且與所述第一重佈線層電性連接。所述包封體設置於所述第一重佈線層上，且包覆所述第二半導體晶粒以及所述多個導通孔。所述第二重佈線層設置於所述包封體上，且與所述多個導通孔以及所述第二半導體晶粒中的所述多個第一矽導孔電性連接。所述第三半導體晶粒具有彼此相對的主動表面與背面，以所述主動表面朝向所述第二重佈線層的方式設置於所述第二重佈線層上，其中多個第二矽導孔設置於所述第三半導體晶粒中，且所述第三半導體晶粒透過所述多個第二矽導孔而與所述第二重佈線層電性連接。所述第三重佈線層設置於所述第三半導體晶粒上，且與所述第三半導體晶粒中的所述多個第二矽導孔電性連接。以從所述第三半導體晶粒至所述第一半導體晶粒的俯視角度來看，所述第二半導體晶粒的面積小於所述第一半導體晶粒的面積，且所述第三半導體晶粒的面積大於所述第二半導體晶粒的面積。
本發明的半導體封裝的製造方法包括以下驟：提供第一半導體晶粒，其中所述第一半導體晶粒具有彼此相對的主動表面與背面；於所述第一半導體晶粒的所述主動表面上形成第一重佈線層，其中所述第一重佈線層與所述第一半導體晶粒電性連接；於所述第一重佈線層上堆疊第二半導體晶粒，其中所述第二半導體晶粒具有彼此相對的主動表面與背面，且所述第二半導體晶粒以所述主動表面朝向所述第一重佈線層，且其中多個第一矽導孔形成於所述第二半導體晶粒中，且所述第二半導體晶粒透過所述多個第一矽導孔而與所述第一重佈線層電性連接；於所述第一重佈線層上形成多個導通孔，其中所述多個導通孔位於所述第二半導體晶粒周圍，且與所述第一重佈線層電性連接；於所述第一重佈線層上形成包封體，其中所述包封體包覆所述第二半導體晶粒以及所述多個導通孔；於所述包封體上形成第二重佈線層，其中所述第二重佈線層與所述多個導通孔以及所述第二半導體晶粒中的所述多個第一矽導孔電性連接；於所述第二重佈線層上堆疊第三半導體晶粒，其中所述第三半導體晶粒具有彼此相對的主動表面與背面，且所述第三半導體晶粒以所述主動表面朝向所述第二重佈線層，且其中多個第二矽導孔形成於所述第三半導體晶粒中，且所述第三半導體晶粒透過所述多個第二矽導孔而與所述第二重佈線層電性連接；以及於所述第三半導體晶粒上形成第三重佈線層，其中所述第三重佈線層與所述第三半導體晶粒中的所述多個第二矽導孔電性連接。以從所述第三半導體晶粒至所述第一半導體晶粒的俯視角度來看，所述第二半導體晶粒的面積小於所述第一半導體晶粒的面積，且所述第三半導體晶粒的面積大於所述第二半導體晶粒的面積。
基於上述，在本發明的半導體封裝中，透過矽導孔來將各元件彼此電性連接且省略了中介層的設置，因此能夠有效地提高電子訊號的傳遞速度。此外，在本發明的半導體封裝中，具有較大尺寸的半導體晶粒以及具有較小尺寸的半導體晶粒交替地堆疊，因此可避免因應力不均而引發的翹曲（warpage）。另外，由於省略了中介層的設置且將這些半導體晶粒交替地堆疊，因此可有大幅地縮小半導體封裝的尺寸。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。
關於文中所提到「包含」、「包括」、「具有」等的用語均為開放性的用語，也就是指「包含但不限於」。此外，文中所提到「上」、「下」等的方向性用語，僅是用以參考圖式的方向，並非用以限制本發明。當以「第一」、「第二」等的用語來說明元件時，僅用於將這些元件彼此區分，並不限制這些元件的順序或重要性。因此，在一些情況下，第一元件亦可稱作第二元件，第二元件亦可稱作第一元件，且此不偏離申請專利範圍的範疇。
在以下實施例中，所提及的數量與形狀僅用以具體地說明本發明以便於了解其內容，而非用以限定本發明。
圖1A至圖1F為依照本發明實施例的半導體封裝的製造流程剖面示意圖。首先，請參照圖1A，提供具有彼此相對的主動表面100a與背面100b的第一半導體晶粒100。第一半導體晶粒100為具有較大尺寸的半導體晶粒，例如邏輯晶粒。在本實施例中，「尺寸」表示從半導體晶粒的主動表面上方俯視角度來看的半導體晶粒的面積。第一半導體晶粒100的主動表面100a上形成有各種半導體元件（為了使圖式清晰，未繪示），且這些半導體元件例如為電晶體（transistor）、內連線（interconnection）、接墊（pad）等。在本實施例中，具有較大尺寸的半導體晶粒100可作為半導體封裝製程中的支撐基板。
然後，於第一半導體晶粒100的主動表面100a上形成第一重佈線層102。第一重佈線層102與第一半導體晶粒100電性連接。第一重佈線層102可包括介電層102a以及設置於介電層102a中的第一線路層102b。第一重佈線層102可透過第一線路層102b而與第一半導體晶粒100的接墊連接。在圖1A中，第一重佈線層102的第一線路層102b的層數僅為示例用，並非用以限定本發明。第一重佈線層102的製造方法為本領域技術人員所熟知，於此不再贅述。
接著，請參照圖1B，於第一重佈線層102上堆疊具有彼此相對的主動表面104a與背面104b的第二半導體晶粒104。第二半導體晶粒104為具有較小尺寸的半導體晶粒，例如記憶體晶粒或控制器晶粒。第二半導體晶粒104的主動表面104a上形成有各種半導體元件（為了使圖式清晰，未繪示），且這些半導體元件例如為電晶體、內連線、接墊等。第一矽導孔104c形成於第二半導體晶粒104中，且貫穿第二半導體晶粒104。在本實施例中，第二半導體晶粒104以主動表面104a朝向第一重佈線層102的方式（即以覆晶（flip die）的方式）設置於第一重佈線層102上，且與第一重佈線層102電性連接。在本實施例中，第二半導體晶粒104透過第一矽導孔104c以及位於外部的凸塊（bump）106而與第一重佈線層102的第一線路層102b連接，但本發明不限於此。在其他實施例中，第二半導體晶粒104可透過其他外部的連接構件而與第一重佈線層102的第一線路層102b連接。此外，在本實施例中，可選擇性地於第二半導體晶粒104與第一重佈線層102之間形成底膠（underfill）108，以保護第二半導體晶粒104與第一重佈線層102之間的凸塊106。
然後，請參照圖1C，於第一重佈線層102上形成多個導通孔110。導通孔110位於第二半導體晶粒104周圍，且與第一重佈線層102電性連接。導通孔110例如為銅導電柱（conductive column），其形成方法為本領域技術人員所熟知，於此不再贅述。在本實施例中，導通孔110圍繞第二半導體晶粒104，且各自與第一重佈線層102的第一線路層102b連接。導通孔110的頂表面可與第二半導體晶粒104的背面104b共平面，或者導通孔110的頂表面可高於第二半導體晶粒104的背面104b，本發明不對此作限定。接著，於第一重佈線層102上形成包封體112。包封體112包覆第二半導體晶粒104以及導通孔110。
在本實施例中，進行模製製程（molding process）來形成包封體112，使得包封體112包覆第二半導體晶粒104的側壁以及導通孔110的側壁，並暴露出第二半導體晶粒104的背面104b以及導通孔110的頂表面，但本發明不限於此。在其他實施例中，進行模製製程來形成包封體112，使得包封體112包覆整個第二半導體晶粒104以及整個導通孔110。之後，進行研磨製程（grinding process），移除部分包封體112（若導通孔110的頂表面高於第二半導體晶粒104的背面104b，則同時移除部分），直到暴露出第二半導體晶粒104的背面104b以及導通孔110的頂表面。如此一來，第二半導體晶粒104的背面104b、導通孔110的頂表面以及包封體112的頂表面為共平面的，使得其他元件可穩固地設置於其上。
接著，請參照圖1D，於包封體112上形成第二重佈線層114。第二重佈線層114與導通孔110以及第二半導體晶粒104中的第一矽導孔104c電性連接。第二重佈線層114可包括介電層114a以及設置於介電層114a中的第二線路層114b。第二重佈線層114可透過第二線路層114b而與導通孔110以及第二半導體晶粒104中的第一矽導孔104c連接。在圖1D中，第二重佈線層114的第二線路層114b的層數僅為示例用，並非用以限定本發明。第二重佈線層114的製造方法為本領域技術人員所熟知，於此不再贅述。在本實施例中，由於第二半導體晶粒104的背面104b、導通孔110的頂表面以及包封體112的頂表面為共平面的，因此第二重佈線層114可穩固地設置於其上。
然後，請參照圖1E，於第二重佈線層114上堆疊具有彼此相對的主動表面116a與背面116b的第三半導體晶粒116。第三半導體晶粒116為具有較大尺寸的半導體晶粒，例如邏輯晶粒。第三半導體晶粒116可與第一半導體晶粒100相同或不同，本發明不對此作限定。此外，在本實施例中，第三半導體晶粒116可與第一半導體晶粒100具有相同的尺寸，但本發明不限於此。在其他實施例中，第三半導體晶粒116可與第一半導體晶粒100不具有相同的尺寸，只要第三半導體晶粒116的尺寸大於第二半導體晶粒104的尺寸即可。
第三半導體晶粒116的主動表面116a上形成有各種半導體元件（為了使圖式清晰，未繪示），且這些半導體元件例如為電晶體、內連線、接墊等。第二矽導孔116c形成於第三半導體晶粒116中，且貫穿第三半導體晶粒116。在本實施例中，第三半導體晶粒116以主動表面116a朝向第二重佈線層114的方式（即以覆晶的方式）設置於第二重佈線層114上，且與第二重佈線層114電性連接。在本實施例中，第三半導體晶粒116透過第二矽導孔116而與第二重佈線層114的第二線路層114b連接。
之後，請參照圖1F，於第三半導體晶粒116上形成第三重佈線層118，以形成本實施例的半導體封裝10。第三重佈線層118與第三半導體晶粒116中的第二矽導孔116c電性連接。第三重佈線層118可包括介電層118a以及設置於介電層118a中的第三線路層118b。第三重佈線層118可透過第三線路層118b而與第三半導體晶粒116中的第二矽導孔116c連接。在圖1F中，第三重佈線層118的第三線路層118b的層數僅為示例用，並非用以限定本發明。第三重佈線層118的製造方法為本領域技術人員所熟知，於此不再贅述。
在本實施例的半導體封裝10中，兩個具有較大尺寸的半導體晶粒（第一半導體晶粒100、第三半導體晶粒116）與具有較小尺寸的半導體晶粒（第二半導體晶粒104）交替地堆疊，但本發明不限於此。在其他實施例中，在形成半導體封裝10之後，可視實際需求，再繼續進行圖1B至圖1F所述的步驟一次或多次，使更多個具有較大尺寸的半導體晶粒以及具有較小尺寸的半導體晶粒交替地堆疊於第一半導體晶粒100上。
在形成本實施例的半導體封裝10之後，還可於第三重佈線層118上形成與第三重佈線層118電性連接的多個銲球（solder ball）120。
圖2為依照本發明另一實施例的半導體封裝的剖面示意圖。請參照圖2，於第三重佈線層118上形成銲球120。銲球120與第三重佈線層118的第三線路層118b連接。藉此，半導體封裝10可透過銲球120而與外部構件（例如印刷線路板）電性連接。
以下將以半導體封裝10為例對本發明的半導體封裝進行說明。半導體封裝10包括第一半導體晶粒100、第一重佈線層102、第二半導體晶粒104、多個導通孔110、包封體112、第二重佈線層114、第三半導體晶粒116以及第三重佈線層118。第一重佈線層102設置於第一半導體晶粒100的主動表面100a上，且與第一半導體晶粒100電性連接。第二半導體晶粒104以主動表面104a朝向第一重佈線層102的方式設置於第一重佈線層102上，且第二半導體晶104粒透過第一矽導孔104c而與第一重佈線層102電性連接。導通孔110設置於第一重佈線層102上，位於第二半導體晶粒104周圍，且與第一重佈線層102電性連接。包封體112設置於第一重佈線層102上，且包覆第二半導體晶粒104以及導通孔110。第二重佈線層114設置於包封體112上，且與導通孔110以及第二半導體晶粒104中的第一矽導孔104c電性連接。第三半導體晶粒116以主動表面116a朝向第二重佈線層114的方式設置於第二重佈線層114上，且第三半導體晶粒116透過第二矽導孔116c而與第二重佈線層114電性連接。第三重佈線層118設置於第三半導體晶粒116上，且與第三半導體晶粒116中的第二矽導孔116c電性連接。
此外，在半導體封裝10中，第一半導體晶粒100與第三半導體晶粒116具有較大的尺寸，而第二半導體晶粒104具有較小的尺寸。詳細地說，以從第三半導體晶粒116至第一半導體晶粒100的俯視角度來看，第二半導體晶粒104的面積小於第一半導體晶粒100的面積，且第三半導體晶粒116的面積大於第二半導體晶粒104的面積。
在本發明的半導體封裝中，透過矽導孔來將各元件彼此電性連接且省略了中介層的設置，因此能夠有效地提高電子訊號的傳遞速度。此外，在本發明的半導體封裝中，具有較大尺寸的半導體晶粒以及具有較小尺寸的半導體晶粒交替地堆疊，因此可避免因應力不均而引發的翹曲。另外，由於省略了中介層的設置且將這些半導體晶粒交替地堆疊，因此可有大幅地縮小半導體封裝的尺寸，以符合微型化的需求。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:半導體封裝 100:第一半導體晶粒 100a、104a、116a:主動表面 100b、104b、116b:背面 102:第一重佈線層 102a、114a、118a:介電層 102b:第一線路層 104:第二半導體晶粒 104c:第一矽導孔 106:凸塊 108:底膠 110:導通孔 112:包封體 114:第二重佈線層 114b:第二線路層 116:第三半導體晶粒 116c:第二矽導孔 118:第三重佈線層 118b:第三線路層 120:銲球
圖1A至圖1F為依照本發明實施例的半導體封裝的製造流程剖面示意圖。 圖2為依照本發明另一實施例的半導體封裝的剖面示意圖。
10:半導體封裝
100:第一半導體晶粒
102:第一重佈線層
104:第二半導體晶粒
104c:第一矽導孔
106:凸塊
108:底膠
110:導通孔
112:包封體
114:第二重佈線層
116:第三半導體晶粒
116b:背面
116c:第二矽導孔
118:第三重佈線層
118a:介電層
118b:第三線路層

Claims (10)

  1. 一種半導體封裝，包括： 第一半導體晶粒，具有彼此相對的主動表面與背面； 第一重佈線層，設置於所述第一半導體晶粒的所述主動表面上，且與所述第一半導體晶粒電性連接； 第二半導體晶粒，具有彼此相對的主動表面與背面，以所述主動表面朝向所述第一重佈線層的方式設置於所述第一重佈線層上，其中多個第一矽導孔設置於所述第二半導體晶粒中，且所述第二半導體晶粒透過所述多個第一矽導孔而與所述第一重佈線層電性連接； 多個導通孔，設置於所述第一重佈線層上，位於所述第二半導體晶粒周圍，且與所述第一重佈線層電性連接； 包封體，設置於所述第一重佈線層上，且包覆所述第二半導體晶粒以及所述多個導通孔； 第二重佈線層，設置於所述包封體上，且與所述多個導通孔以及所述第二半導體晶粒中的所述多個第一矽導孔電性連接； 第三半導體晶粒，具有彼此相對的主動表面與背面，以所述主動表面朝向所述第二重佈線層的方式設置於所述第二重佈線層上，其中多個第二矽導孔設置於所述第三半導體晶粒中，且所述第三半導體晶粒透過所述多個第二矽導孔而與所述第二重佈線層電性連接；以及 第三重佈線層，設置於所述第三半導體晶粒上，且與所述第三半導體晶粒中的所述多個第二矽導孔電性連接， 其中以從所述第三半導體晶粒至所述第一半導體晶粒的俯視角度來看，所述第二半導體晶粒的面積小於所述第一半導體晶粒的面積，且所述第三半導體晶粒的面積大於所述第二半導體晶粒的面積。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一半導體晶粒與所述第三半導體晶粒包括邏輯晶粒。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第二半導體晶粒包括記憶體晶粒或控制器晶粒。
  4. 如申請專利範圍第1項所述的半導體封裝，其中所述包封體暴露出所述第二半導體晶粒中的所述多個第一矽導孔的頂面、所述第二半導體晶粒的所述背面與所述多個導通孔的頂面。
  5. 如申請專利範圍第1項所述的半導體封裝，更包括多個銲球，設置於所述第三重佈線層上，且與所述第三重佈線層電性連接。
  6. 一種半導體封裝的製造方法，包括： 提供第一半導體晶粒，其中所述第一半導體晶粒具有彼此相對的主動表面與背面； 於所述第一半導體晶粒的所述主動表面上形成第一重佈線層，其中所述第一重佈線層與所述第一半導體晶粒電性連接； 於所述第一重佈線層上堆疊第二半導體晶粒，其中所述第二半導體晶粒具有彼此相對的主動表面與背面，且所述第二半導體晶粒以所述主動表面朝向所述第一重佈線層，且其中多個第一矽導孔形成於所述第二半導體晶粒中，且所述第二半導體晶粒透過所述多個第一矽導孔而與所述第一重佈線層電性連接； 於所述第一重佈線層上形成多個導通孔，其中所述多個導通孔位於所述第二半導體晶粒周圍，且與所述第一重佈線層電性連接； 於所述第一重佈線層上形成包封體，其中所述包封體包覆所述第二半導體晶粒以及所述多個導通孔； 於所述包封體上形成第二重佈線層，其中所述第二重佈線層與所述多個導通孔以及所述第二半導體晶粒中的所述多個第一矽導孔電性連接； 於所述第二重佈線層上堆疊第三半導體晶粒，其中所述第三半導體晶粒具有彼此相對的主動表面與背面，且所述第三半導體晶粒以所述主動表面朝向所述第二重佈線層，且其中多個第二矽導孔形成於所述第三半導體晶粒中，且所述第三半導體晶粒透過所述多個第二矽導孔而與所述第二重佈線層電性連接；以及 於所述第三半導體晶粒上形成第三重佈線層，其中所述第三重佈線層與所述第三半導體晶粒中的所述多個第二矽導孔電性連接， 其中以從所述第三半導體晶粒至所述第喔半導體晶粒的俯視角度來看，所述第二半導體晶粒的面積小於所述第一半導體晶粒的面積，且所述第三半導體晶粒的面積大於所述第二半導體晶粒的面積。
  7. 如申請專利範圍第6項所述的半導體封裝的製造方法，其中所述第一半導體晶粒與所述第三半導體晶粒包括邏輯晶粒。
  8. 如申請專利範圍第6項所述的半導體封裝的製造方法，其中所述第二半導體晶粒包括記憶體晶粒或控制器晶粒。
  9. 如申請專利範圍第6項所述的半導體封裝的製造方法，其中所述包封體暴露出所述第二半導體晶粒中的所述多個第一矽導孔的頂面、所述第二半導體晶粒的所述背面與所述多個導通孔的頂面。
  10. 如申請專利範圍第6項所述的半導體封裝的製造方法，其中在形成所述第三重佈線層之後，更包括於所述第三重佈線層上形成多個銲球，其中所述多個銲球與所述第三重佈線層電性連接。
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