TW202044559A - 用於進階半導體應用的低應力膜 - Google Patents

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史貴凡迪 巴頓 Ｊ 凡
強納森 喬治
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Abstract

可在大區域間隙填充應用中(例如在進階3D NAND元件的形成中)具有用處的膜涉及藉由下列者處理半導體基材：沉積摻雜氧化矽膜在圖案化半導體基材上，該膜具有至少5μm的厚度；及將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度。在一些實施例中，可發生膜的重新流動。該摻雜氧化矽膜的組成與處理條件可定製，以致該膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。

Description

用於進階半導體應用的低應力膜
本發明有關半導體基材的處理方法及設備，且尤其關於提供低應力膜之半導體基材的處理方法及設備。
隨著半導體元件持續縮小，製造策略正在演進。例如，已經發展了用以增加在半導體基材上所製造的元件的密度之3D結構。3D NAND技術藉由在層中垂直地堆疊記憶體胞元而解決了與二維NAND技術有關的挑戰。然而，這些結構以及目前和發展中的處理技術中之其他結構產生了額外的挑戰，特別是針對大區域間隙填充。
在此提供用以處理半導體基材及半導體元件的方法與設備。諸多所述方法與設備是與在大區域間隙填充應用中(例如在進階3D NAND元件的形成中)具有用處的膜有關。
一態樣涉及藉由下列者處理半導體基材之方法：沉積摻雜氧化矽膜在圖案化半導體基材上，該膜具有至少5μm、或至少10μm、或高達20μm或更厚的厚度；及將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度。在一些實施例中，可發生膜的重新流動。摻雜氧化矽膜的組成與處理條件可定製，以致該膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。例如，該摻雜氧化矽膜可藉由化學氣相沉積(CVD)製程並使用用於氧化矽與選自由B、P、Ge及其組合所構成的群組之摻雜物的前驅物來沉積。氧化矽的前驅物可以是正矽酸四乙酯(TEOS)。摻雜氧化矽膜可具有在高達該膜的約10wt%的範圍中之摻雜物濃度。可將無摻雜氧化矽帽蓋層沉積在摻雜氧化矽膜上。圖案化半導體基材可以是具有呈台階圖案之交替的氧化物與氮化物或多晶矽層、及摻雜氧化矽膜的3D NAND結構。
另一態樣涉及在3D NAND結構的製造中進行大區域間隙填充之方法。該方法涉及：提供包含3D NAND結構的圖案化半導體基材，該3D NAND結構具有呈台階圖案之交替的氧化物與氮化物或多晶矽層；沉積摻雜氧化矽膜在圖案化半導體基材上且於台階圖案上方，該膜具有至少5μm、或至少10μm、或20μm或更厚的厚度；及將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度。在一些實施例中，可發生膜的重新流動。厚膜可藉由單一次沉積而沉積在高達20μm或更厚的厚度。該摻雜氧化矽膜可在至少1μm每分鐘的高速率下沉積。摻雜氧化矽膜可藉由化學氣相沉積(CVD)製程並使用用於氧化矽與選自由B、P、Ge及其組合所構成的群組之摻雜物的前驅物來沉積。氧化矽的前驅物可以是正矽酸四乙酯(TEOS)。摻雜氧化矽膜可具有在高達該膜的約10wt%的範圍中之摻雜物濃度，且基材上的摻雜氧化矽膜可呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。可將無摻雜氧化矽帽蓋層沉積在摻雜氧化矽膜上。
另一態樣涉及一種半導體元件，其包括：具有呈台階圖案之交替的氧化物與氮化物或多晶矽層；及摻雜氧化矽膜，該摻雜氧化矽膜設置在台階圖案上且在台階圖案上被退火，該膜具有至少5μm的厚度。摻雜氧化矽膜係以選自由B、P、Ge、及其組合所構成的群組之摻雜物加以摻雜；且設置在台階圖案上並在台階圖案上被退火的摻雜氧化矽膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。
另一態樣涉及用以藉由沉積摻雜氧化矽膜在圖案化半導體基材上來處理半導體基材之設備，該設備包括：包括基材的反應腔室；一電漿源，該電漿源耦接到該反應腔室且配置成在該反應腔室外產生一電漿；一或更多個第一氣體入口，耦接到該反應腔室；一第二氣體入口，耦接到該反應腔室；及一控制器，包括用以執行以下操作的指令：沉積一摻雜氧化矽膜在設置於該腔室中的一圖案化半導體基材上，該膜具有至少5μm的厚度；及退火該摻雜氧化矽膜到高於該膜玻璃轉移溫度的溫度。在一些實施例中，可發生膜的重新流動。摻雜氧化矽膜的組成與處理條件可定製，以致該膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。例如，可藉由化學氣相沉積(CVD)製程並使用用於氧化矽與選自由B、P、Ge及其組合所構成的群組之摻雜物的前驅物來沉積摻雜氧化矽膜。氧化矽的前驅物可以是正矽酸四乙酯(TEOS)。
這些與其他態樣在以下參照圖式進一步地被描述。
在以下敘述中，提出了許多具體細節，以提供對於呈現的實施例之完整瞭解。所揭示的實施例可在不具有一些或全部的這些具體細節下實施。在其他情況中，並未詳細地敘述已知的製程操作，以避免非必要地使所揭示的實施例模糊。儘管將以具體的實施例來描述所揭示的實施例，但吾人將瞭解的是沒有意圖要限制所揭示的實施例。
以下揭示的實施方式係描述一材料在例如晶圓、基材、或其他工件上的沉積。工件可具有諸多形狀、尺寸、及材料。在本申請案中，可互換地使用用語「半導體晶圓」、「晶圓」、「基材」、「晶圓基材」、及「部分製造的積體電路」。
近來在半導體製造技術的進展已容許增加基材上構件(例如記憶體元件中的記憶體胞元)的密度。例如，在3D NAND技術中，為了改善元件密度縮放而設計高的結構。新的挑戰從這些結構的增加尺寸產生。如在此所敘述，已經發展新穎的材料與處理技術來解決這些挑戰，包括大區域間隙填充。
在涉及更厚高品質膜沉積之更高結構的製造中，會面臨大區域間隙填充挑戰。例如，在3D NAND中，厚氧化矽膜是用於隔離目的。傳統的膜遭受高應力，其中高應力在該些膜被製造成更厚時造成晶圓彎曲與圖案扭曲，並進而造成晶圓處置問題與積集度問題(例如過度微影重叠與不佳的對焦)。對於傳統的氧化矽膜，降低膜應力造成高濕氣吸收，其會在金屬接點中導致氧化與高電阻值。又，這些膜在進行熱處理時具有高應力偏移與膜收縮，這加遽了圖案扭曲問題。此外，對於進一步更厚的膜之需求導致進一步增加化學機械研磨(CMP)時間來使元件平坦化。因此，需要增加CMP速率以減少元件的整體處理成本。
具有高熱穩定性、低濕氣吸收、及良好介電性質(例如低介電常數與高崩潰電壓)之足夠厚的低應力膜對於大區域間隙填充及其他在目前與發展中的半導體處理技術的應用是有所需要的。對於大區域間隙填充與其他應用，這樣的膜應容許低成本處理，並避免對累積厚度超過5微米(μm)(例如高達10μm或高達20μm，或更厚)帶來的問題。厚膜可藉由單一次沉積(single-pass deposition)被沉積在高達20μm或更厚的厚度。摻雜氧化矽膜可在至少一μm每分鐘的高速率下沉積。
一候選者是摻雜氧化物膜。然而，用於沉積這樣的膜之普遍工業方法是次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition, SACVD)。儘管SACVD可形成具有高CMP速率與退火後低應力的膜，但沉積速率是非常低的，其增加成本。此外，當被沉積至許多微米的厚度時，該些膜吸收濕氣、令人無法接受地收縮且傾向於破裂。
如在此所述，已經發現了製程機制來形成低應力偏移、低收縮、低濕氣吸收、無破裂的厚膜，而具有極高沉積速率(例如，至少每分鐘1μm)、高CMP速率與良好的介電品質。這樣的膜對於大區域間隙填充應用可具有用處，例如在進階3D NAND元件的形成中。
圖1是繪示例如在大區域間隙填充應用中用於沉積與退火厚摻雜氧化矽膜的方法的操作之流程圖。在101，將圖案化半導體基材例如提供到化學沉積工具的處理腔室。在103，該方法涉及在圖案化半導體基材上沉積摻雜氧化矽膜，該膜具有至少5μm的厚度，例如高達10μm、或高達20μm、或更厚。厚膜可藉由單一次沉積而被沉積在高達20μm或更厚的厚度。摻雜氧化矽膜可在至少每分鐘1μm的高速率下沉積。在一些實施例中，在摻雜氧化矽膜沉積之前可沉積例如具有約200至2000Å之厚度的無摻雜氧化矽襯裡。
摻雜氧化矽膜的組成與處理條件可定製，以致該膜呈現實質上零的甫沉積完成應力(as-deposited stress)、實質上零的退火後應力偏移、及實質上零的退火後收縮。例如，可藉由化學氣相沉積(CVD)製程，而使用用於氧化矽之前驅物與選自由B、P、Ge及其組合所構成的群組之摻雜物來沉積摻雜氧化矽膜。氧化矽前驅物可以是正矽酸四乙酯(TEOS)。CVD製程可以是電漿增強化學氣相沉積(PECVD)。
適當的摻雜物前驅物是分別用於B、P、及Ge摻雜物的三乙基硼烷(triethylborate, TEB)、磷酸三乙酯(triethylphosphate, TEPO)、及有機鍺化合物，然而亦可使用其他前驅物。摻雜氧化矽膜可具有在高達該膜的約10wt%、或0.5至10%、或2至5%、或2.5至3.5%的範圍中之摻雜物濃度，及約0至10wt% B、0至10% P、及0至10% Ge的範圍中之摻雜物濃度。
根據諸多實施例，在此所述之所沉積的厚摻雜氧化物膜的性質可被調整以達到具有期望性質(例如壓縮的、中性的、或伸張的)的膜。用於這樣的膜之適當的PECVD製程條件係提供在以下的表1和2。
膜應力 壓力 (Torr) 低頻功率 (W) 高頻 功率 (W) TEOS 流 (ml) TEB (ml) TEPO (ml) 溫度 (˚C) 間隙 O2 (sccm) Ar (sccm) He (sccm)
壓縮膜 2.5 - 4 2300 - 3000 1500 - 2500 12 - 20 0.3 - 0.5 0.4 - 0.6 400 - 600 0.25 - 0.5 16000 - 25000 5000 - 9000 0 - 5000
中性膜 3.5 - 5.5 1500 - 2500 500 - 2000 12 - 20 0.3 - 0.5 0.4 - 0.6 400 - 600 0.25 - 0.5 14000 - 20000 5000 - 9000 0 - 2000
伸張膜 4 - 6 1500 - 2500 500 - 1500 12 - 20 0.3 - 0.5 0.4 - 0.6 400 - 600 0.25 - 0.5 12000 - 17000 0 - 5000 0 - 2000
[表1]  用於厚摻雜氧化物膜的PECVD製程條件
膜應力 壓力 (Torr) 低頻功率 (W) 高頻 功率 (W) TEOS 流 (ml/min) TEB (ml/min)   TEPO (ml/min) 溫度 (˚C) 間隙 O2 (sccm) Ar (sccm) He (sccm)
壓縮膜 2.5 - 4 2300 - 3000 500 - 3000 12 – 24 2-9   0.3 - 0.6 400 - 650 0.25 - 0.5 16000 - 25000 0-25000 0 - 25000
中性膜 3.5 – 6 1000 - 2500 500 – 3000 12 – 24 2-9   0.3 - 0.6 400 - 650 0.25 - 0.5 14000 - 25000 0-25000 0 - 25000
伸張膜 4 - 7 1500 - 2500 500 - 3000 12 - 24 2-9   0.3 - 0.6 400 - 650 0.25 - 0.5 12000 - 25000 0 - 25000 0 - 25000
[表2]  用於厚摻雜氧化物膜的PECVD製程條件
儘管載明了具體的前驅物流速，但可針對其他前驅物使用其他流速。
在一些實施例中，在105，可將無摻雜氧化矽帽蓋層選擇性地沉積在摻雜氧化矽膜上，以保護摻雜膜免於與周遭空氣發生化學反應。這樣的適當的無摻雜帽蓋層可以是例如約200至400Å的薄層。
在107，接著將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度。在該玻璃轉移溫度，該膜開始鬆弛，且膜應力減少。在一些實施例中，摻雜氧化矽膜的退火可造成發生膜的重新流動。
可在相同的處理腔室或不同的處理腔室中於基材上執行沉積後退火。在一些實施例中，可在處理腔室中於500°C至950°C的範圍中的溫度執行後退火維持長達20至60分鐘範圍中的時段。在一些實例中，可在氮氣(N2 )或另一惰性氣體中執行退火。在一些實例中，在N2 中於750°C執行退火長達30分鐘。
已經發現到，相較於甫沉積完成膜(as-deposited film)，在此所述之沉積與退火的厚摻雜膜在退火階段之後證明具有增加的膜變形。針對摻雜與無摻雜氧化矽樣品量測或計算包括沉積速率與應力偏移膜性質，而顯示更高的速率與更低的應力。
中性應力膜，有時稱為0-0-0膜，其呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮，且在包括形成3D NAND元件中隔離物的重要半導體處理應用中具有用途。
圖2是繪示用於在3D NAND製造情境中的沉積與退火厚摻雜氧化矽膜的方法的操作之流程圖。在操作202，將交替氧化物與氮化物層的台階圖案形成在基材上。在諸多實施例中，該基材是半導體基材。該基材可以是矽晶圓，例如200mm晶圓、300mm晶圓、或450mm晶圓，包括具有一或更多材料層(例如介電質、導體、或半導體材料)沉積在其上之晶圓。示例性晶圓100圖3中提供作為示意。
在諸多實施例中，沉積的氧化物層是氧化矽層。在諸多實施例中，沉積的氮化物層是氮化矽層。各個氧化物與氮化物層被沉積到大約相同的厚度，例如在一些實施例中為介於約10nm與約100nm之間，或約350Å。氧化物層可在例如介於約室溫與約600°C之間的沉積溫度下沉積。
可使用任何適當的技術來沉積用以形成交替的氧化物與氮化物膜堆疊之氧化物與氮化物層，例如原子層沉積(atomic layer deposition, ALD)、電漿增強原子層沉積(plasma enhanced atomic layer deposition, PEALD)、化學氣相沉積(chemical vapor deposition, CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition, CVD)、或濺鍍。在諸多實施例中，藉由PECVD來沉積氧化物與氮化物層。
膜堆疊可包括介於48與512層之間之交替的氧化物與氮化物層，其中各個氧化物或氮化物層構成一層。包括交替的氧化物與氮化物層之膜堆疊可稱為ONON堆疊。
圖4顯示具有沉積在基材100上之交替的氧化物(101)與氮化物(102)膜之基材100的示例性示意圖。需注意，儘管圖4所示結構顯示先沉積一氧化物且接著為氮化物、氧化物、氮化物等，但可先沉積氮化物且接著為氧化物、氮化物、氧化物等。
在ONON堆疊的沉積之後，可在基材中蝕刻出通道(圖4未顯示)。後續地，將台階圖案形成在基材上。在此所指稱的「台階圖案」包括兩或更多個階梯，各個階梯包括一氧化物與一氮化物層。可瞭解的是，各組的氧化物與氮化物層之頂層可以是用以形成台階的階梯之氧化物或氮化物。在諸多實施例中，台階圖案包括例如介於24與256階梯之間。可使用諸多圖案化技術來形成台階圖案。例如，一技術可包括沉積犧牲層在基材上方、及遮蔽基材的區域以蝕刻各組的氧化物與氮化物層，以形成台階。
圖5提供基材100的實例，其中基材包括氧化物(111)與氮化物(112)層的台階圖案，而硬遮罩110位在最頂部氮化物層上方。儘管圖5顯示四階梯的台階圖案，但可瞭解的是台階圖案通常將具有許多更多的階梯，例如介於24與256階梯之間。各個階梯包括一氮化物與氧化物層，並且如圖5所示彼此間隔「d」，例如介於約150nm與約1000nm之間，例如約500nm。各個階梯的從其上方之階梯邊緣向外延伸的此區域可稱為「墊」。
為了討論之目的，以下基材之討論與後續示意圖將包括一半視圖199，如圖6所示。
返回圖2，在操作204，將如在此所述的厚摻雜氧化物膜122(至少5μm厚，且高達10μm或20μm厚，或更厚)沉積在基材上之台階圖案上方。厚膜可藉由單一次沉積而被沉積在高達20μm或更厚的厚度。摻雜氧化矽膜可以至少每分鐘1μm的高速率沉積。如上所述，在諸多實施例中，可藉由化學氣相沉積製程，而使用用於氧化矽之前驅物與選自由B、P、Ge及其組合所構成的群組之摻雜物來沉積摻雜氧化物膜。氧化矽前驅物可以是正矽酸四乙酯(TEOS)。CVD製程可以是電漿增強化學氣相沉積(PECVD)。適當的摻雜物前驅物是分別用於B、P、及Ge摻質的三乙基硼烷(triethylborate, TEB)、磷酸三乙酯(triethylphosphate, TEPO)、及有機鍺化合物，但可使用其他者。摻雜氧化矽膜可具有在高達該膜的約10wt%、或0.5至10%、或2至5%、或2.5至3.5%的範圍中之摻雜物濃度，及膜的約0至10wt%之B、0至10%之P、及0至10%之Ge的範圍中之摻雜物濃度。在一些實施例中，可在摻雜氧化矽膜沉積之前沉積例如具有約200至2000Å之厚度的無摻雜氧化矽襯裡。對於此3D NAND情境，可將沉積的摻雜膜調整成0-0-0膜，而呈現實質上零的甫沉積完成應力(as-deposited stress)、實質上零的退火後應力偏移、及實質上零的退火後收縮。圖7顯示示例性基材100，其中該基材100包括ONON台階、硬遮罩110、及沉積在台階上方的摻雜氧化物膜122。
參照圖13及參照圖2，在操作206中，在一些實施例中，可選用性地將無摻雜氧化矽帽蓋層135沉積在摻雜氧化矽膜上，以保護摻雜膜免於與周遭空氣發生化學反應。這樣的適當的無摻雜帽蓋層可以是例如約200至400Å的薄層。
返回圖2，在操作208，接著將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度，如上所述。在一些實施例中，可發生膜的重新流動。
在操作210，在沉積與退火摻雜氧化物膜之後，可將垂直狹縫130蝕刻到基材內。圖8顯示在蝕刻垂直狹縫130之後的基材100的側視圖。
在操作212，在基材上相對於氧化物蝕刻ONON堆疊中的氮化物。可使用選擇性蝕刻製程來執行蝕刻，其中氮化物比氧化物的蝕刻更快速率下受蝕刻。適當的選擇性蝕刻製程可以是乾式或濕式。例如，可藉由暴露基材於以下氣體的任一個或更多個來進行適當的乾式選擇性氮化物蝕刻：氯(Cl2 )、氧(O2 )、一氧化二氮(N2 O)、四氟甲烷(CF4 )、四氟化硫(SF4 )、二氧化碳(CO2 )、氟甲烷(CH3 F)、三氟化氮(NF3 )、氮(N2 )、氫(H2 )、氨(NH3 )、甲烷(CH4 )、六氟化硫(SF6 )、氬(Ar)、羰基硫化物(COS)、二硫化碳(CS2 )、硫化氫(H2 S)、及一氧化氮(NO)。在此操作中，蝕刻物種可流到垂直狹縫130內並選擇性地橫向蝕刻氮化物，而從ONON堆疊移除該些氮化物層。或者，可使用濕式蝕刻製程來蝕刻ONON堆疊中的氮化物，例如藉由暴露基材於磷酸(H3 PO4 )及/或稀釋氫氟酸(DHF)或這些溶液的混合物。圖9顯示具有從蝕刻氮化物所形成的水平間隙132的基材之示例性示意圖。
進一步在操作212中，將導體(通常是鎢)沉積到基材的間隙內，以形成字元線。可藉由任何適當的技術來沉積鎢，例如ALD、CVD、PEALD、及/或PECVD。在一些實施例中，阻障層及/或鎢成核層在沉積塊材鎢之前被沉積。圖10顯示包括所沉積的鎢字元線140的基材100之實例，其中氮化物112先前已被蝕刻。
亦應瞭解的是，在其他實施例中，ONON堆疊的替代物可以是沉積之交替的介電質與導體層的堆疊。此之一實例是由交替的氧化物多晶矽層組成的堆疊，有時稱為OPOP堆疊。這樣的OPOP堆疊可根據已知技術加以蝕刻以形成台階圖案，避免了如上所述在ONON堆疊中將氮化物取代成W的需要。
在操作214，將摻雜氧化物膜122垂直地蝕刻以形成介層洞137。可藉由乾式蝕刻而暴露於以下氣體的一或更多者來蝕刻該氧化物：O2 、Ar、C4 F6 、C4 F8 、SF6 、CHF3 、及CF4 。圖11顯示在台階圖案中包括氧化物/導體堆疊的示例性基材100，介層洞137從而在摻雜氧化物122中被蝕刻。
進一步在操作214中，可將導體(例如鎢)沉積在介層洞137中以形成通往字元線的互連線142，而完成3D NAND結構。
因此，另一態樣涉及在3D NAND結構的製造中進行大區域間隙填充的方法。該方法涉及：提供包含3D NAND結構的圖案化半導體基材，該3D NAND結構具有呈台階圖案之交替之氧化物與氮化物或多晶矽層；沉積摻雜氧化矽膜在圖案化半導體基材上且於台階圖案上方，該膜具有至少5μm、或至少10μm、或20μm或更厚的厚度；及將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度。在一些實施例中，可能發生該膜的重新流動。藉由使用用於氧化矽之前驅物與選自由B、P、Ge及其組合所構成的群組之摻雜物的化學氣相沉積製程來沉積摻雜氧化矽膜。氧化矽前驅物可以是正矽酸四乙酯(TEOS)，該摻雜氧化矽膜可具有在高達該膜的約10wt%的範圍中之摻雜物濃度，且基材上的摻雜氧化矽膜可呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。可將無摻雜氧化矽帽蓋層沉積在摻雜氧化矽膜上。包括材料組成、尺寸、及性質的其他的潛在特徵在此如上所述。
並且因此，另一態樣涉及一半導體元件，該半導體元件包括具有呈台階圖案之交替的氧化物與氮化物或多晶矽層的3D NAND結構、及設置在台階圖案上且被退火的摻雜氧化矽膜，該膜具有至少5μm的厚度。摻雜氧化矽膜以選自由B、P、Ge、及其組合所構成的群組之摻雜物加以摻雜，且設置在台階圖案上且被退火的摻雜氧化矽膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。這樣的元件之其他包括材料組成、尺寸、及性質的潛在特徵在此如上參照製造方法所述。 設備
另一態樣涉及用以藉由沉積摻雜氧化矽膜在圖案化半導體基材上以處理半導體基材的設備，該設備包括：包括基材的反應腔室；電漿源，其耦接到反應腔室且配置成在反應腔室外產生電漿；耦接到反應腔室的一或更多個第一氣體入口；耦接到反應腔室的一第二氣體入口；及控制器，其包括用以執行以下操作的指令：沉積摻雜氧化矽膜在設置於腔室中的圖案化半導體基材上，該膜具有至少5μm的厚度；及將摻雜氧化矽膜退火到高於膜玻璃轉移溫度的溫度。在一些實施例中，可發生膜的重新流動。摻雜氧化矽膜的組成與處理條件可定製，以致該膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。例如，可藉由使用用於氧化矽之前驅物與選自由B、P、Ge及其組合所構成的群組之摻雜物的化學氣相沉積(CVD)製程來沉積摻雜氧化矽膜。氧化矽前驅物可以是正矽酸四乙酯(TEOS)。以下敘述提供了適於實施在此所述的方法且用以製造所述元件的設備(半導體腔室與工具)的一些細節。
圖14繪示沉積製程腔室1400的實施例之示意圖，製程腔室1400可適於沉積與處理如在此所述的膜。該腔室可以被運作為化學氣相沉積(CVD)腔室，尤其是電漿增強化學氣相沉積(PECVD)腔室。一實例是可從美國加州弗里蒙特(Fremont)的Lam Research Corporation取得之VectorTM Strata工具。製程腔室1400具有用以維持低壓環境的製程腔室本體1402。複數個製程腔室1400可被包括在共用低壓處理工具環境中作為處理站。例如，圖15繪示多站處理工具1900的實施例。在一些實施例中，製程腔室1400的包括以下所詳細地討論的硬體參數之一或更多硬體參數可藉由一或更多電腦控制器1450來程式化地調整。
製程腔室1400與反應物輸送系統1401a流體連通，以輸送製程氣體到散佈噴淋頭1406。反應物輸送系統1401a包括混合容室1404，其用以混合製程氣體及/或調節例如氧化矽前驅物氣體(例如TEOS)或第二反應物氣體(例如摻雜物反應物)的製程氣體，以輸送到噴淋頭1406。一或更多混合容室入口閥1420可控制製程氣體往混合容室1404的引進。電漿亦可被輸送到噴淋頭1406，或可在製程腔室1400中產生。反應物輸送系統1401a可配置成輸送製程氣體，以沉積摻雜氧化物膜於設置在製程腔室1400中的基材上方。
作為一實例，圖14的實施例包括蒸發點1403，其用以將待供應到混合容室1404的液體反應物予以氣化。在一些實施例中，蒸發點1403可以是經加熱的蒸發器。從這樣的蒸發器產生的飽和反應物蒸氣可能在下游輸送管路中冷凝。非相容氣體對於經冷凝的反應物之暴露可能產生小微粒。這些小微粒可能堵塞管路、阻礙閥操作、污染基材等。解決這些問題的一些方式涉及淨化及/或排空輸送管路，以移除殘餘的反應物。然而，淨化輸送管路可能增加製程站週期時間，而減少製程站產能。因此，在一些實施例中，位在蒸發部1403下游的輸送管路可以是伴熱式的。在一些實例中，混合容室1404亦可以是伴熱式的。在非限制實例中，位在蒸發部1403下游的管路在混合容室1404處具有從約100°C延伸到約150°C之增加的溫度輪廓。
在一些實施例中，液體前驅物或液體反應物可在液體注射器處蒸發。例如，液體注射器可注射液體反應物的脈衝到位在混合容室上游的載體氣體流內。在一實施例中，液體注射器可藉由將液體從較高壓力迅速轉換成較低壓力來蒸發反應物。在另一實例中，液體注射器可將液體予以霧化成分散的微液滴，分散的微液滴接著在經加熱的輸送管中被蒸發。較小的液滴會比較大的液滴蒸發更快，縮短了液體注射與完全蒸發之間的延遲。較快的蒸發可減少位在蒸發部1403下游之管路的長度。在一情況中，液體注射器可直接地裝設到噴淋頭1406。
在一些實施例中，可設置位在蒸發部1403上游的液體流量控制器(LFC)，以控制用於蒸發與往製程腔室1400的輸送之液體的質量流量。例如，LFC可包括位在LFC下游的熱質量流量計(MFM)。接著可回應由與MFM電氣連通的比例-積分-微分(proportional-integral-derivative, PID)控制器提供的回饋控制訊號，調整LFC的柱塞閥(plunger valve)。然而，使用回饋控制可能需要一秒鐘或更久來穩定化液體流量。這可能延長摻雜液體反應物的時間。因此，在一些實施例中，LFC可在回饋控制模式與直接控制模式之間動態地切換。在一些實施例中，這可藉由停用LFC的感應管與PID控制器來執行。
噴淋頭1406朝向基材1152散佈製程氣體。在圖14所示的實施例中，基材1152位在噴淋頭1406下方，並且圖上顯示基材1152安置在基座1408上。噴淋頭1406可具有任何適當的形狀，並且可具有用以散佈製程氣體到基材1152的任何適當的數量與配置之埠。
在一些實施例中，基座1408可升高或降低，以使基材1412暴露於基材1412與噴淋頭1406之間的容積。將可以瞭解的是，在一些實施例中，可藉由適當的電腦控制器1450程式化地調整基座高度。
在另一情況中，調整基座1408的高度可容許電漿密度在其中電漿被點燃之實施例中的製程中之電漿激發週期期間被改變。在製程階段的末尾，基座1408可在另一基材傳送階段期間被降低，以容許基材1412從基座1408移除。
在一些實施例中，基座1408可藉由加熱器1410來控制其溫度。在一些實施例中，在所揭示的實施例中所述之氮化矽膜的沉積期間，可將基座1408加熱到至少約400°C的溫度，或在一些實施例中，低於約300°C，例如約250°C。在一些實施例中，針對摻雜氧化物膜沉積而將基座設定在介於約400°C與約600°C之間的溫度。在一些實施例中，針對如在此所述之摻雜氧化物膜的退火而將基座被設定在介於約500°C與約950°C之間的溫度。
進一步地，在一些實施例中，可藉由蝴蝶閥1418來提供製程腔室1400的壓力控制。如圖14的實施例所示，蝴蝶閥1418將下游真空泵(未顯示)提供的真空予以節流。然而，在一些實施例中，製程腔室1400的壓力控制亦可藉由改變被引進到製程腔室1400之一或更多氣體的流速來調整。
在一些實施例中，可相對於基座1408調整噴淋頭1406的位置，以改變基材1412與噴淋頭1406之間的容積。進一步地，將可以瞭解的是基座1408及/或噴淋頭1406的垂直位置可藉由位於本揭示內容的範疇內之任何適當的機構來改變。在一些實施例中，基座1408可包括用於旋轉基材1412的方位的旋轉軸。將可以瞭解的是，在一些實施例中，可藉由一或更多適當的電腦控制器1450程式化地執行這些示例性調整的一或更多者。
在電漿可如上所討論加以使用的一些實施例中，噴淋頭1406及基座1408與射頻(RF)功率供應器1414及匹配網路1416電氣連通，以供電給電漿。在一些實施例中，可藉由控制製程站壓力、氣體濃度、RF源功率、RF源頻率、及電漿功率脈衝時間點的一或更多者來控制電漿能量。例如，RF功率供應器1414與匹配網路1416可在任何適當的功率下運作，以形成具有期望組成的自由基物種之電漿。以上將適當的功率之實例包括在內。同樣地，RF功率供應器1414可提供任何適當頻率的RF功率。在一些實施例中，RF功率供應器1414可配置成彼此獨立地控制高頻與低頻RF功率源。示例性低頻RF頻率可包括但不限於介於0 kHz與500 kHz之間的頻率。示例性高頻RF頻率可包括但不限於介於1.8 MHz與2.45 GHz之間、或大於約13.56 MHz、或大於27 MHz、或大於180 MHz、或大於60 MHz的頻率。將可以瞭解的是，可分散地或持續地調整任何適當的參數，以提供用於表面反應的電漿能量。
在一些實施例中，可藉由一或更多電漿監控器來原位監控電漿。在一情況中，可藉由一或更多電壓、電流感測器(例如VI探針)來監控電漿功率。在另一情況中，可藉由一或更多光放射光譜感測器(OES)來量測電漿密度及/或製程氣體濃度。在一些實施例中，可基於從這樣的原位電漿監控器的量測值，程式化地調整一或更多電漿參數。例如，可將OES感測器用在回饋迴圈中，以提供電漿功率的程式化控制。將可以瞭解的是，在一些實施例中，可使用其他監控器以監控電漿與其他製程特性。這樣的監控器可包括但不限於紅外線(IR)監控器、聲波監控器、及壓力傳感器。
在一些實施例中，可經由將指令排序的輸入/輸出控制(IOC)提供用於控制器1450的指令。在一實例中，可將設定製程階段的條件之指令包括在製程配方的相應配方階段中。在一些情況中，製程配方階段可依序地安排，使得製程階段的全部指令與製程階段同時執行。在一些實施例中，可將設定一或更多反應器參數的指令包括在配方階段中。將可以瞭解的是，這些配方階段可以所揭示實施例的範疇內之任何適當的方式進一步分割及/或重複。
如上所述，可包括一或更多製程腔室作為多站處理工具中的站。圖15顯示多站處理工具1500的實施例之示意圖，該多站處理工具1500包括具有在低壓環境中之複數個處理站的處理腔室1514。處理腔室1514可配置成維持低壓環境，以致基材可在製程站之間傳送，而不經歷破真空及/或空氣暴露。
工具1500更包括入站裝載鎖定室1502與出站裝載鎖定室1504，其一或兩者可包括遠端電漿源。處於大氣壓力的機械人1506係配置成將晶圓從透過艙室1508裝載的匣盒經由大氣埠1510移動到入站裝載鎖定室1502。晶圓被機械人1506放置在入站裝載鎖定室1502中的基座1512上，大氣埠1510關閉，且將裝載鎖定室抽氣。在裝載鎖定室1502包括遠端電漿源的情況下，晶圓可在被引進到處理腔室1514之前在裝載鎖定室中暴露於遠端電漿處理。又，晶圓亦可在入站裝載鎖定室1502中被加熱，以例如移除濕氣與吸附的氣體。接著，將通往處理腔室1514的腔室傳送埠1516開啟，並且另一機械人(未顯示)將晶圓放置在反應器內，例如在如圖所示的第一站的基座上，以進行處理。儘管圖15所示實施例包括裝載鎖定室，但將可以瞭解的是，在一些實施例中，可提供晶圓到製程站內的直接進入。
所示的處理腔室1514包括四個製程站，在圖15所示的實施例中編號成1至4。各個製程站可配置成沉積基於TEOS的二氧化矽與基於矽烷的氮化矽。各個製程站由一共用混合容室(1404，例如在圖14中)來供應以在輸送到各個製程站之前混合及/或調節製程氣體。圖15所示的各個製程站包括製程站基材固持件(對於站1是顯示為1518)及製程氣體輸送管線入口。在一些實施例中，一或更多製程站基材固持件1518可被加熱。
在一些實施例中，各個製程站可具有不同的或多個目的。例如，一製程站可在超平滑PECVD製程模式與習知PECVD或CVD模式之間切換。額外地或是替代性地，在一些實施例中，處理腔室1514可包括一或更多匹配成對的超平滑PECVD與習知PECVD站(例如，包括超平滑PECVD SiO2 站與習知PECVD SiN站的一對)。在另一實例中，製程站可在兩或更多膜類型之間切換，以致不同的膜類型之堆疊可在相同的處理腔室中沉積。儘管所示的處理腔室1514包含四個站，但將可瞭解的是根據本揭示內容的處理腔室可具有任何適當數量的站。例如，在一些實施例中，處理腔室可具有五或更多個站，然而在其他實施例中，處理腔室可具有三或更少的站。
圖15亦繪示用以在處理腔室1514內傳送基材之基材處置系統1590的一實施例。在一些實施例中，基材處置系統1590可配置成在各個製程站之間及/或在製程站與裝載鎖定室之間傳送基材。將可以瞭解的是，可利用任何適當的基材處置系統。非限制實例包括基材轉盤與基材處置機械人。
多站處理工具1500亦包括用以控制處理工具1500的製程條件與硬體狀態之系統控制器1550的實施例。例如，在一些實施例中，系統控制器1550可在PECVD膜沉積階段期間控制一或更多製程參數，以控制經沉積的膜之特徵，包括經沉積的膜之組成與厚度等。
系統控制器1550可包括一或更多記憶體裝置1556、一或更多大容量儲存裝置1554、及一或更多處理器1552。處理器1552可包括CPU或電腦、類比及/或數位輸入/輸出連接、步進馬達控制器板等。
在一些實施例中，系統控制器1550控制處理工具1500的所有作動。系統控制器1550執行儲存在大容量儲存裝置1554中、載入記憶體裝置4256、並在處理器1552上執行的機器可讀系統控制軟體1558。系統控制軟體1558可包括用以控制由處理工具1500執行的特定製程之時序、氣體混合物、腔室及/或站壓力、腔室及/或站溫度、基材溫度、目標功率位準、RF功率位準、基材基座、夾盤及/或載座位置、及其他參數之指令。可以任何適當的方式來配置系統控制軟體1558。例如，可編寫諸多處理工具部件副程式或控制物件以控制執行諸多處理工具過程之處理工具部件的操作。可以任何適當的電腦可讀程式語言將系統控制軟體1558予以編碼。
在一些實施例中，系統控制軟體1558可包括用以控制如上所述的諸多參數的輸入/輸出控制(IOC)排序指令。例如，PECVD製程的各個階段可包括藉由系統控制器1550來執行的一或更多指令。用以針對PECVD製程階段設定製程條件之指令可被包括在相應的PECVD配方階段中，例如在此所述的厚摻雜氧化矽膜沉積。在一些實施例中，PECVD配方階段可依序地加以安排，使得用於PECVD製程階段的全部指令與製程階段同時執行。
在一些實施例中，可利用儲存在關聯於系統控制器之大容量儲存裝置1554及/或記憶體裝置1556上的其他電腦軟體及/或程式。為此目的之程式或程式的片段之實例包括基材定位程式、製程氣體控制程式、壓力控制程式、加熱器控制程式、及電漿控制程式。
基材定位程式可包括針對用以將基材裝載到製程站基材固持件1518上且用以控制基材與處理工具1500的其他部件之間的間隔的處理工具部件之程式碼。
製程氣體控制程式可包括在沉積之前控制氣體組成與流速及可選地將氣體流入一或更多個製程站內以使製程站中壓力穩定的程式碼。壓力控制程式可包括藉由調節例如製程站的排放系統中的節流閥、進入製程站的氣體流等來控制製程站中壓力的程式碼。
加熱器控制程式可包括控制通往用以加熱基材之加熱單元的電流的程式碼。或者，加熱器控制程式可控制熱傳氣體(例如氦)到基材的輸送。
電漿控制程式可包括用以在一或更多製程站中設定施加到製程電極之RF功率位準的程式碼。
在一些實施例中，可具有關聯於系統控制器1550的使用者介面。使用者介面可包括顯示螢幕、設備及/或製程條件的圖形化軟體顯示、及例如指向裝置、鍵盤、觸控螢幕、麥克風等的使用者輸入裝置。
在一些實施例中，藉由系統控制器1550調整的參數可與製程條件有關。非限制實例包括製程氣體組成與流速、溫度、壓力、電漿條件(例如RF偏壓功率位準)、壓力、溫度等。這些參數可以配方的形式提供到使用者，其中該配方可利用使用者介面來輸入。
用以監控製程的訊號可藉由系統控制器1550的類比及/或數位輸入連接從諸多處理工具感測器來提供。用以控制製程的訊號可以是處理工具1500的類比與數位輸出連接上之輸出。可用於監控之處理工具感測器的非限制實例包括質量流量控制器、壓力感測器(例如壓力計)、熱電偶等。適當地程式化的回饋與控制演算法可併同來自這些感測器的資料使用，以維持製程條件。
系統控制器1550可提供用以執行上述沉積製程的程式指令。該些程式指令可控制諸多製程參數，例如DC功率位準、RF偏壓功率位準、壓力、溫度等。該些指令可控制參數，以根據在此所述的諸多實施例來運作膜堆疊的原位沉積。
在一些實施方式中，系統控制器1550是系統的部分，該系統可以是上述實例的部分。這樣的系統可包括半導體處理設備，其包括處理工具或多個工具、腔室或多個腔室、用於處理的平台或多個平台、及/或特定的處理部件(晶圓基座、氣體流系統等)。這些系統可與電子元件整合在一起，以在半導體晶圓或基材的處理之前、期間及之後控制它們的運作。該些電子元件可稱為「控制器」，其可控制系統或多個系統的諸多部件或子零件。取決於系統的處理條件及/或類型，系統控制器1550可被程式化，以控制任何在此所述的製程，包括處理氣體的輸送、溫度設定(例如加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF)產生器設定、RF匹配電路設定、頻率設定、流速設定、流體輸送設定、位置與操作設定、晶圓傳送進出工具和其他傳送工具及/或連接到特定系統或與特定系統介接的裝載鎖定室。
廣義而言，系統控制器1550可定義成具有諸多積體電路、邏輯、記憶體、及/或軟體的電子元件，其接收指令、發出指令、控制操作、實現清潔操作、實現終點量測、及諸如此類者。積體電路可包括儲存程式指令之韌體形式的晶片、數位訊號處理器(DSP)、定義成特殊應用積體電路(ASIC)的晶片、及/或一或更多微處理器、或執行程式指令(例如軟體)的微處理器。程式指令可以是以諸多個別設定(或程式檔案)的形式傳送到系統控制器1550、且定義了在半導體晶圓上或對半導體晶圓或對系統執行特定製程之操作參數的指令。在一些實施例中，操作參數可以是由製程工程師定義的配方的部分，用以在晶圓之一或更多層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶粒的製造期間完成一或更多處理步驟。
在一些實施例中，系統控制器1550可以是一電腦的一部分或耦接到該電腦，其中該電腦與系統整合、耦接到系統、以其他方式網路連結至系統、或上述的組合。例如，系統控制器1550可以位在「雲端」或工廠主機系統的全部或一部分中，其可容許晶圓處理的遠端存取。電腦可實現對系統的遠端存取，以監控製造操作的目前進度、審視過去製造操作的歷史、從複數個製造操作審視趨勢或效能指標，以改變目前處理的參數、將處理步驟設定成依循目前的處理、或開始新的製程。在一些實例中，遠端電腦(例如伺服器)可透過網路(其可包括區域網路或網際網路)提供製程配方給一系統。遠端電腦可包括使用者介面，該使用者介面實現參數及/或設定的輸入或程式化，該參數及/或設定接著從遠端電腦傳送到系統。在一些實例中，系統控制器1550接收資料形式的指令，其指明用於在一或更多操作期間待執行之各個處理步驟的參數。應瞭解的是，該些參數可專用於待執行的製程之類型及系統控制器1550配置成與之介接或加以控制的工具之類型。因此，如上所述，系統控制器1550可為分散式，例如藉由包括以網路連結且朝向共同目的(例如在此所述的製程與控制)運作的一或更多分散的控制器。用於這樣目的之分散的控制器之實例是腔室上的一或更多積體電路，其與位在遠端(例如位在平台階層或作為遠端電腦的部分)且結合來控制腔室上製程的一或更多積體電路連通。
不構成限制，示例性系統可包括化學氣相沉積(CVD/PECVD)腔室或模組、電漿蝕刻腔室或模組、循跡腔(track chamber)或模組、及可關聯於或用在半導體晶圓的製造與/或生產之任何其他半導體處理系統。，例如用以蝕刻氮化物或氧化物之在此所述的蝕刻操作可在任何適當的製程腔室中執行。在一些實施例中，可在可調整間隙之電容耦合侷限RF電漿反應器中蝕刻基材，例如可從美國加州弗里蒙特(Fremont)的Lam Research Corporation取得之FlexTM 工具，其可用以執行在此所述的蝕刻操作。
如上所述，取決於待由工具執行的製程步驟，系統控制器1550可與其他工具電路或模組、其他工具部件、群集工具、其他工具介面、鄰近的工具、相鄰的工具、位在工廠各處的工具、主電腦、另一控制器、或用於材料傳送的工具(其將晶圓的容器帶進或帶出半導體製造工廠中的工具位置及/或裝載埠)其中一或更多者連通。
將可瞭解的是，在一些實施例中，可將低壓傳送腔室包括在多站處理工具中，以促進複數個處理腔室之間的傳送。例如，圖16顯示多站處理工具1600的另一實施例。在圖16所示的實施例中，多站處理工具1600包括複數個處理腔室1614，處理腔室1614包括複數個製程站(編號成1至4)。處理腔室1614與低壓傳送腔室1604介接，該低壓傳送腔室1604包括配置成在處理腔室1614與裝載鎖定室1619之間傳送基材的機械人1606。包括大氣壓機械人1612的大氣壓基材傳送模組1618配置成促進基材在裝載鎖定室1619與艙室1608之間的傳送。儘管圖16未顯示，但將可以瞭解的是，多站處理工具1600的實施例可包括適當的系統控制器，例如顯示在圖15中且參照圖15所描述之系統控制器1550的實施例。 結論
儘管為了清楚瞭解的目的已經略為詳細地敘述以上實施例，但將顯而易見，可在隨附的申請專利範圍的範疇內進行特定變化與變更。應注意，具有實現本文實施例之製程、系統、及設備的許多替代方式。因此，本文實施例應被視為示例性而非限制性的，並且實施例不應被限制在於此所述的細節。
202、204、206、208、210、212、214:操作 100:基材 101:氧化物 102:氮化物 110:硬遮罩 111:氧化物 112:氮化物 122:摻雜氧化物膜 130:垂直狹縫 132:水平間隙 135:無摻雜氧化矽帽蓋層 137:介層洞 140:鎢字元線 142:互連線 199:半視圖 1400:製程腔室 1401a:反應物輸送系統 1402:製程腔室本體 1403:蒸發部 1404:混合容室 1406:散佈噴淋頭 1408:基座 1410:加熱器 1412:基材 1414:RF功率供應器 1418:蝴蝶閥 1420:混合容室入口閥 1450:電腦控制器 1500:多站處理工具 1502:入站裝載鎖定室 1504:出站裝載鎖定室 1506:機械人 1508:艙室 1510:大氣埠 1512:基座 1514:處理腔室 1516:腔室傳送埠 1518:製程站基材固持件 1550:系統控制器 1552:處理器 1554:大容量儲存裝置 1556:記憶體裝置 1558:機械可讀系統控制軟體 1590:基材處置系統 1600:多站處理工具 1604:低壓傳送腔室 1606:機械人 1608:艙室 1612:大氣壓機械人 1614:處理腔室 1619:裝載鎖定室
圖1是繪示例如在大區域間隙填充應用中用於沉積與退火厚摻雜氧化矽膜的方法的操作之製程流程圖。
圖2是繪示用於在3D NAND製造情境中的沉積與退火厚摻雜氧化矽膜的方法的操作之製程流程圖。
圖3至12是在3D NAND製造情境中的沉積與退火厚摻雜氧化矽膜的方法的操作之示意圖。
圖13是在3D NAND製造情境中的沉積厚無摻雜氧化矽帽蓋層於厚摻雜氧化矽膜上方以保護摻雜膜免於與周遭空氣發生化學反應之示意圖。
圖14至16是用以執行特定所揭示實施例的示例性製程腔室與工具之示意圖。
100:基材
110:硬遮罩
111:氧化物
122:摻雜氧化物膜
140:鎢字元線
142:互連線

Claims (32)

  1. 一種處理半導體基材之方法，該方法包含： 提供一圖案化半導體基材； 沉積一摻雜氧化矽膜在該圖案化半導體基材上，該膜具有至少5μm的一厚度；及 將該摻雜氧化矽膜退火到高於膜玻璃轉移溫度的一溫度。
  2. 如請求項1之處理半導體基材之方法，其中在該基材上的該摻雜氧化矽膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。
  3. 如請求項1之處理半導體基材之方法，其中該摻雜氧化矽膜是藉由一化學氣相沉積(CVD)製程並使用用於氧化矽與選自由B、P、Ge及其組合所構成的群組之一摻雜物的前驅物加以沉積。
  4. 如請求項3之處理半導體基材之方法，其中該氧化矽的前驅物是正矽酸四乙酯TEOS)。
  5. 如請求項3或4之處理半導體基材之方法，其中該摻雜物的前驅物是三乙基硼烷(TEB)、磷酸三乙酯(TEPO)、及一有機鍺化合物。
  6. 如請求項3之處理半導體基材之方法，其中該CVD製程是一電漿增強CVD(PECVD)製程。
  7. 如請求項1之處理半導體基材之方法，更包含沉積一無摻雜氧化矽帽蓋層在該摻雜氧化矽膜上。
  8. 如請求項1之處理半導體基材之方法，其中該摻雜氧化矽膜具有在高達該膜的約10wt%、或0.5至10%、或2至5%、或2.5至3.5%的範圍中之一摻雜物濃度。
  9. 如請求項8之處理半導體基材之方法，其中該摻雜氧化矽膜具有在該膜的約0至10wt% B、0至10% P、及0至10% Ge的範圍中之一摻雜物濃度。
  10. 如請求項1之處理半導體基材之方法，其中該圖案化半導體基材是一3D NAND結構，該3D NAND結構具有呈一台階圖案之交替的氧化物與氮化物或多晶矽層，且該摻雜氧化矽膜係沉積在該台階圖案上方。
  11. 如請求項1之處理半導體基材之方法，其中該摻雜氧化矽膜具有至少10μm的一厚度。
  12. 一種在3D NAND結構的製造中進行大區域間隙填充之方法，該方法包含： 提供包含一3D NAND結構的一圖案化半導體基材，該3D NAND結構具有呈一台階圖案之交替的氧化物與氮化物或多晶矽層； 沉積一摻雜氧化矽膜在該圖案化半導體基材上且於該台階圖案上方，該摻雜氧化矽膜具有至少5μm的一厚度；及 將該摻雜氧化矽膜退火到高於膜玻璃轉移溫度的一溫度； 其中該摻雜氧化矽膜是藉由一化學氣相沉積(CVD)製程，並使用用於氧化矽與選自由B、P、Ge及其組合所構成的群組之一摻雜物的前驅物加以沉積。
  13. 如請求項12之在3D NAND結構的製造中進行大區域間隙填充之方法，其中在該基材上的該摻雜氧化矽膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。
  14. 如請求項13之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該氧化矽的前驅物是正矽酸四乙酯(TEOS)。
  15. 如請求項14之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜物的前驅物是三乙基硼烷(TEB)、磷酸三乙酯(TEPO)、及一有機鍺化合物。
  16. 如請求項12之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該CVD製程是一電漿增強CVD(PECVD)製程。
  17. 如請求項15之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜氧化矽膜具有在高達該膜的約10wt%、或0.5至10%、或2至5%、或2.5至3.5%的範圍中之一摻雜物濃度。
  18. 如請求項17之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜氧化矽膜具有在該膜的約0至10wt% B、0至10% P、及0至10% Ge的範圍中之一摻雜物濃度。
  19. 如請求項12之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜氧化矽膜具有至少10μm的一厚度。
  20. 如請求項12之在3D NAND結構的製造中進行大區域間隙填充之方法，更包含沉積一無摻雜氧化矽帽蓋層在該摻雜氧化矽膜上。
  21. 6或12之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜氧化矽膜是藉由一單一次沉積(single-pass deposition)沉積在高達20μm的一厚度。
  22. 6或12之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜氧化矽膜是在至少1μm每分鐘的一速率下沉積。
  23. 6或12之在3D NAND結構的製造中進行大區域間隙填充之方法，其中該摻雜氧化矽膜的該退火造成發生該膜的重新流動。
  24. 一種半導體元件，包含： 一3D NAND結構，該3D NAND結構具有呈一台階圖案之交替的氧化物與氮化物或多晶矽層；及 一摻雜氧化矽膜，該摻雜氧化矽膜設置在該台階圖案上且在該台階圖案上被火，該摻雜氧化矽膜具有至少5μm的一厚度； 其中該摻雜氧化矽膜係以選自由B、P、Ge、及其組合所構成的群組之一摻雜物加以摻雜；及 其中設置在該台階圖案上且在該台階圖案上退火的該摻雜氧化矽膜呈現實質上零的甫沉積完成應力、實質上零的退火後應力偏移、及實質上零的退火後收縮。
  25. 如請求項24之半導體元件，其中該摻雜氧化矽膜具有在高達該膜的約10wt%、或0.5至10%、或2至5%、或2.5至3.5%的範圍中之一摻雜物濃度。
  26. 如請求項25之半導體元件，其中該摻雜氧化矽膜具有在該膜的約0至10wt% B、0至10% P、及0至10% Ge的範圍中之一摻雜物濃度。
  27. 如請求項24之半導體元件，其中該摻雜氧化矽膜具有至少10μm的一厚度。
  28. 一種用以處理基材之設備，該設備包含： 一製程腔室，該製程腔室具有一夾盤； 一氣體源，該氣體源與該製程腔室及相關的流量控制硬體連接；及 基材處置硬體； 一控制器，該控制器具有一處理器與一記憶體，其中 該處理器與該記憶體彼此可通訊地連接； 該處理器至少可運作地與該流量控制硬體與該基材處置硬體連接；及 該記憶體儲存用於控制該處理器的電腦可執行指令，以藉由以下者至少控制該流量控制硬體與基材處置硬體： 提供一圖案化半導體基材； 沉積一摻雜氧化矽膜在設置於該腔室中之該圖案化半導體基材上，該摻雜氧化矽膜具有至少5μm的一厚度；及 將該摻雜氧化矽膜退火到高於膜玻璃轉移溫度的一溫度。
  29. 如請求項28之用以處理基材之設備，其中該製程腔室是一PECVD製程腔室。
  30. 如請求項28或29之用以處理基材之設備，其中該摻雜氧化矽膜是藉由一單一次沉積而被沉積在高達20μm的一厚度。
  31. 如請求項28或29之用以處理基材之設備，其中該摻雜氧化矽膜是在至少1μm每分鐘的一速率下沉積。
  32. 如請求項28或29之用以處理基材之設備，其中該摻雜氧化矽膜的該退火造成發生該膜的重新流動。
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