TW202034477A - 晶圓接合結構及其形成方法 - Google Patents

Abstract

提供一種晶圓接合結構及其形成方法。晶圓接合結構的形成方法包括形成第一晶圓以及將第二晶圓接合到第一晶圓的接合介電層及接合墊。形成第一晶圓包括以下製程。提供半導體結構，半導體結構的邊緣具有第一塌邊區域。形成附加介電層，以填補第一塌邊區域。在半導體結構及附加介電層上形成具有開口的接合介電層。形成導電層於接合介電層上並填入開口中，其中在附加介電層上方的導電層具有凸起。進行移除製程，以移除位於接合介電層上的導電層，餘留在開口中的導電層形成接合墊，其中移除製程包括平坦化製程，且凸起被平坦化製程移除。

Description

晶圓接合結構及其形成方法

本發明實施例是有關於一種晶圓接合結構及其形成方法。

由於各種電子元件（例如，電晶體、二極體、電阻器、電容器等）的積集密度的持續提高，半導體行業已經歷快速成長。在很大程度上，積集密度的此種提高來自於最小特徵尺寸（minimum feature size）的持續減小，此使得更多較小的元件能夠整合到給定區域中。這些較小的電子元件也需要與先前的封裝相比利用較小區域的較小的封裝。半導體元件的某些較小類型的封裝包括四面扁平封裝（quad flat package，QFP）、接腳柵格陣列（pin grid array，PGA）封裝、球狀柵格陣列（ball grid array，BGA）封裝、覆晶（flip chip，FC）封裝、三維積體晶片（three-dimensional integrated chip，3DIC）、晶圓級封裝（wafer level package，WLP）及疊層封裝（package on package，PoP）裝置等等。

三維積體晶片因堆疊晶片之間的互連線的長度減小而提供提高的積集密度及其他優點，例如更快的速度及更高的頻寬。然而，對於三維積體晶片技術來說仍存在很多待處理的挑戰。

根據本揭露的一些實施例，一種晶圓接合結構的形成方法包括形成第一晶圓以及將第二晶圓接合到第一晶圓的接合介電層及接合墊。形成第一晶圓包括以下製程。提供半導體結構，半導體結構的邊緣具有第一塌邊區域。形成附加介電層，以填補第一塌邊區域。在半導體結構及附加介電層上形成具有開口的接合介電層。形成導電層於接合介電層上並填入開口中，其中在附加介電層上方的導電層具有凸起。進行移除製程，以移除位於接合介電層上的導電層，餘留在開口中的導電層形成接合墊，其中移除製程包括平坦化製程，且凸起被平坦化製程移除。

根據本揭露的另一些實施例，一種晶圓接合結構的形成方法包括形成第一晶圓以及將第二晶圓接合到第一晶圓的接合結構。形成第一晶圓包括：提供半導體結構；在半導體結構的側邊形成附加介電層；以及在半導體結構及附加介電層上形成接合結構。形成接合結構包括以下製程。形成具有開口的接合介電層。形成導電層於接合介電層上並填入開口中。進行平坦化製程，以移除位於接合介電層上方的部分導電層。進行邊緣球狀物移除製程，以移除導電層在平坦化製程之後位於接合介電層上方的殘留物，其中餘留在開口中的導電層形成接合墊。

根據本揭露的一些實施例，一種晶圓接合結構包括第一晶圓及第二晶圓。第一晶圓包括位於基底上的內連線結構、接合結構以及附加介電層。接合結構位於內連線結構上方，並電連接到內連線結構。附加介電層位於內連線結構的側邊，並位於接合結構與內連線結構之間。第二晶圓接合到第一晶圓的接合結構。

以下公開內容提供用於實現所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及配置的具體實例以簡化本公開內容。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第二特徵形成於第一特徵“之上”或第一特徵“上”可包括其中第二特徵與第一特徵被形成為直接接觸的實施例，且也可包括其中第二特徵與第一特徵之間可形成有附加特徵、進而使得所述第二特徵與所述第一特徵可能不直接接觸的實施例。另外，本公開內容可能在各種實例中重複使用參照編號及/或字母。這種重複是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

另外，為易於說明，本文中可能使用例如“在...之下（beneath）”、“在...下方（below）”、“下部的（lower）”、“在...上（on）”、“在...上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性用語可同樣相應地進行解釋。

本揭露還可包括其他特徵及製程。舉例來說，可包括測試結構以進行三維封裝或三維積體晶片裝置的驗證測試。測試結構可包括例如形成於重佈線層中或基底上的測試接墊，所述測試接墊能夠用於測試三維封裝或三維積體晶片、使用探針（probe）及/或探針卡（probe card）等。此外，亦可對中間結構及最終結構執行驗證測試。另外，本文中所公開的結構及方法可接合包含對已知良好晶粒的中間驗證的測試方法一起使用，以提高良率（yield）及降低成本。

圖1A至圖1J示出根據本揭露第一實施例的製造晶圓及晶圓接合結構的方法的示意性剖視圖。圖5A示出根據本揭露第一實施例的晶圓的示意性剖視圖。圖5A詳細地示出圖1I所示晶圓的構件。

請參照圖5A，在一些實施例中，晶圓50a包括基底10、多個積體電路元件11、內連線結構InC、附加介電層17以及接合結構28。基底10是半導體基底，例如矽基底。舉例來說，基底10是塊狀（bulk）矽基底、摻雜矽基底、未摻雜矽基底或絕緣體上矽（silicon-on-insulator，SOI）基底。摻雜矽基底的摻質可為N型摻質、P型摻質或N型摻質與P型摻質的組合。基底10也可由其他半導體材料形成。所述其他半導體材料包括但不限於矽鍺、碳化矽、砷化鎵或其類似物。

基底10包括多個主動區域及隔離結構（圖中未示出）。多個積體電路元件11形成在基底10的主動區域上。在一些實施例中，所述多個積體電路元件11包括主動元件、被動元件或其組合。在一些實施例中，舉例來說，積體電路元件11包括電晶體、電容器、電阻器、二極體、光電二極體、熔絲（fuse）或其他類似元件。

內連線結構InC形成在基底10及積體電路元件11之上。在一些實施例中，內連線結構InC包括介電結構12及內連線13。內連線13設置於介電結構12中，且電性連接不同的積體電路元件11，並形成功能電路。在一些實施例中，介電結構12包括多個介電層，例如包括內層介電層（inter-layer dielectric layer，ILD）與一個或多個金屬間介電層（inter-metal dielectric layer，IMD）。在一些實施例中，介電結構12的材料包括氧化物（例如氧化矽）、氮化物（例如氮化矽）、氮氧化物（例如氮氧化矽）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）及其組合等。在一些實施例中，內連線13包括多層導線以及插塞。導線及插塞包括導體材料，例如銅、鋁、鎢、其合金或其組合。插塞包括接觸窗以及介層窗。接觸窗位於內層介電層中，連接金屬導線與積體電路元件11。介層窗位於金屬間介電層中，連接不同層的金屬導線。

在一些實施例中，介電層14及導電特徵16e為內連線結構InC的頂部介電層及頂部導電特徵。亦即，介電層14為介電結構12的頂部介電層。導電特徵16e為內連線13的頂部導電特徵，且可被稱為接墊16e。接合結構28位於內線連結構InC上，與接墊16e電性連接。附加介電層17位於內連線結構InC的邊緣，環繞內連線結構InC。附加介電層17的材料可與介電結構12的材料相同或不同，例如可包括氧化物（例如氧化矽）、氮化物（例如氮化矽）、氮氧化物（例如，氮氧化矽）、碳化物（例如碳化矽）或其組合或其它合適的介電材料。

圖1A至圖1I繪示晶圓50a的接墊16e、附加介電層17及接合結構28的製造方法的示意性剖視圖。為簡潔起見，圖5A中的積體電路元件11以及接墊16e與基底10之間的內連線結構InC未在圖1A至圖1I中具體示出，且在晶圓製造未完成之前將晶圓標示為50。

請參照圖1A，提供包括基底10的晶圓50。在一些實施例中，所述晶圓50包括內部區IR與邊緣區ER。邊緣區ER為晶圓50的邊緣部分，環繞晶圓50的內部區IR。

在基底10上形成介電層14。介電層14例如是對應圖5A所示介電結構12的頂部介電層。在一些實施例中，介電層14包括氧化物（例如氧化矽）、氮化物（例如氮化矽）、氮氧化物（例如氮氧化矽）、磷矽酸鹽玻璃（phosphosilicate glass，PSG）、硼矽酸鹽玻璃（borosilicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass，BPSG）及其組合等。介電層14例如是藉由旋轉塗佈（spin-coating）、化學氣相沉積（chemical vapor deposition, CVD）、流動式化學氣相沉積（flowable CVD）、電漿增強型化學氣相沉積（plasma-enhanced CVD, PECVD）、原子層沉積或其組合等適合的沉積技術而形成。

將介電層14圖案化，以形成多個開口（或稱為凹槽）15。在一些實施例中，圖案化的方法包括微影與蝕刻製程。舉例來說，在介電層14上形成光阻層，藉由微影製程將所述光阻層圖案化，以在光阻層中形成與將要形成開口15的位置對應的開口，暴露出部分介電層14的頂面。接著，以圖案化的光阻層為罩幕，藉由蝕刻製程移除被圖案化的光阻層暴露出的介電層14。之後，再將圖案化的光阻層移除。

在一些實施例中，開口15可例如是介層孔、溝渠或其組合。開口15的剖面形狀可為正方形、矩形、倒梯形或其他合適的形狀。開口15的側壁可為直的、傾斜的或彎曲的。本揭露並不以此為限。

請繼續參照圖1A，在基底10上形成導電層（或稱為接墊材料層）16。導電層16覆蓋介電層14並填入開口15中。在一些實施例中，導電層16包括金屬或金屬合金。舉例來說，導電層16可包括銅、鋁、鎢、鎳、其合金或其組合。在一些實施例中，導電層16的形成方法包括濺鍍（sputtering）、化學氣相沉積、物理氣相沉積、電化學鍍覆（electrochemical plating，ECP）、電鍍、無電鍍覆或其組合。但本揭露並不以此為限。

在一些實施例中，導電層16具有不平坦的頂面。舉例來說，位於晶圓50的邊緣區ER的導電層16凸出於位於內部區IR的導電層16。換言之，導電層16具有主體部16a及邊緣部16d。主體部16a位於內部區IR基底10的正上方。邊緣部16d位於邊緣區ER基底10的正上方，環繞主體部16a。在一些實施例中，主體部16a具有大致平坦的頂面，而邊緣部16d的頂面凸出於主體部16a的頂面。邊緣部16d的頂面可為不平坦的，例如呈弧形、突刺形或類似形狀。在一些實施例中，邊緣部16d呈凸起的球狀物，但本揭露並不以此為限。換言之，邊緣部16d具有凸起，所述凸起為邊緣部16d凸出於主體部16a頂面的部分。

圖4A示出晶圓50中的導電層16的部分主體部16a及邊緣部16d的放大剖視圖。為簡潔起見，圖4A中未示出介電層14。請參照圖4A，在一些實施例中，導電層16包括阻障層70、晶種層71及金屬層72。阻障層70可包括金屬氮化物，例如氮化鈦（TiN）、氮化鉭（TaN）、其組合或其類似物。晶種層71可為銅晶種層或其他合適的金屬晶種層。晶種層71的材料可包括鈦、鉭、銅、其組合或其類似物。晶種層71可為單層或多層結構。在一些實施例中，晶種層71例如是兩層結構，包括鈦層及位於鈦層上的銅層。晶種層71的形成方法包括物理氣相沉積法（physical vapor deposition，PVD），例如濺鍍（sputtering）。

金屬層72可為合適的金屬或金屬合金。在一些實施例中，金屬層72為銅層，其藉由電鍍製程形成。舉例來說，在形成晶種層71之後，將欲鍍銅金屬層72的晶圓置於電解液（例如，硫酸銅溶液）中，將與電源負極連接的負電極75連接於晶圓的晶種層71，並將與電源正極連接的正電極（例如是銅電極）置於電解液中。在電鍍過程中，正電極的金屬銅失去電子變成銅離子（Cu²⁺ ）而溶於電解液中，電解液中的銅離子在負電極75處得到電子，進而在與負電極75相連的晶圓表面析出銅，以在晶種層71上形成銅金屬層72。

圖4B繪示負電極75和晶圓50的上視圖。請參照圖4A及4B，在一些實施例中，所述負電極75呈環形，放置於晶圓50邊緣的晶種層71上。由於位於晶圓邊緣的晶種層71上需放置負電極75，因此在負電極75所佔據的區域不會形成金屬層72。因此，金屬層72係形成於負電極75內側壁所圍成的環狀區域內。

也就是說，金屬層72形成於晶種層71上，覆蓋部分晶種層71的表面。在一些實施例中，靠近晶圓最邊緣的部分晶種層71未被金屬層72覆蓋。雖然，阻障層70與晶種層71延伸到晶圓的邊緣，然而，金屬層72僅會覆蓋部分延伸到晶圓邊緣的晶種層71，使得延伸到晶圓邊緣的晶種層71的另一部分未被金屬層72覆蓋。在一些實施例中，晶圓50的邊緣部ER具有平面區P與圓角區S。平面區P具有平坦的表面，或相對於圓角區S平坦具有較為平坦的表面。平面區P的表面與晶圓內部區的表面大致齊平。圓角區S具有例如弧形或圓形的表面。在一些實施例中，阻障層70與晶種層71延伸到覆蓋晶圓邊緣ER的平面區P，而未延伸至覆蓋晶圓的圓角區S，但本揭露並不以此為限。在另一些實施例中，阻障層70與晶種層71不僅延伸到覆蓋晶圓的平面區P，且延伸至覆蓋晶圓的圓角區S。

請參照圖4A，換言之，導電層16包括阻障層70、晶種層71及金屬層72，且可劃分為主體部16a及邊緣部16d。邊緣部16d包括凸部16b及凹部16c。主體部16a包括阻障層70a、晶種層71a及金屬層72a。凸部16b包括阻障層70b、晶種層71b及金屬層72b。在一些實施例中，主體部16a的金屬層72a具有大體平坦的頂面，凸部16b的金屬層72b的頂面凸出於主體部16a的金屬層72a的頂面，且可為不平坦的。在一些實施例中，金屬層72b的頂面高度隨著遠離主體部16a而逐漸增加，但本揭露並不以此為限。凹部16c包括阻障層70c及晶種層71c，而不具有金屬層，因此其頂面凹入並低於主體部16a及凸部16b的頂面。換言之，導電層16的邊緣部16d在最靠近晶圓邊緣的位置處具有凹陷RC，所述凹陷RC位於凹部16c的上方。

返回參照圖1A至圖1B，在形成導電層16之後，移除正電極以及負電極75。其後，進行移除製程，以移除導電層16的邊緣部16d。此移除製程使得在晶圓的邊緣區ER，即導電層16的邊緣形成凹陷RC’。在一些實施例中，移除製程包括邊緣球狀物移除（Edge Beed Removal；EBR）製程。舉例來說，EBR製程包括使用噴嘴將蝕刻劑噴灑至導電層16的邊緣部16d，以蝕刻移除邊緣部16d。在一些實施例中，噴嘴可設置於邊緣部16d上方一個固定的位置，晶圓50可以其中心線為軸線旋轉，隨著晶圓50的旋轉，蝕刻劑可噴灑至整個邊緣部16d，從而移除邊緣部16d，但本揭露並不以此為限。在一些實施例中，蝕刻劑例如包括硫酸、過氧化氫及去離子水的組合物或其類似物。所述蝕刻劑對於導電層與介電層之間具有高蝕刻選擇比，而大體上不會損傷到下方的介電層14。所述EBR製程至少移除凸出於導電層16主體部16a的邊緣部16d的凸出部分。在一些實施例中，導電層16的邊緣部16d被部分移除，但本揭露並不以此為限。在另一些實施例中，邊緣部16d被完全移除。

圖4C示出EBR製程之後導電層16的局部放大圖。請參照圖4A及圖4C，在一些實施例中，邊緣部16d被部分移除，並留下邊緣部16d’。在一些實施例中，邊緣部16d’的頂面（或表面）高度低於主體部16a的頂面高度，且隨著遠離主體部16a而逐漸降低。舉例來說，EBR製程移除凸部16b的部分金屬層72b及部分晶種層71b以及凹部16c的晶種層71c，並餘留凸部16b’及凹部16c’。凸部16b’包括阻障層70b、晶種層71b’及金屬層72b’。在一些實施例中，凸部16b’的金屬層72b’的頂面不高於主體部16a金屬層72a的頂面。換言之，凸部16b’的金屬層72b’的頂面可低於或大體齊平於主體部16a的金屬層72a的頂面，且金屬層72b’的頂面高度隨著遠離主體部16a而逐漸降低，但本揭露並不以此為限。在另一些實施例中，金屬層72b’的部分頂面也可略微高於主體部16a金屬層72a的頂面（未繪示）。在一些實施例中，凹部16c的晶種層71c被完全移除，且凹部16c’包括阻障層70c。在一些實施例中，EBR製程沒有移除阻障層70c，但本揭露並不以此為限。如圖4A及圖4C所示，EBR製程使得導電層16的（較小）凹陷RC範圍擴大，並形成（較大）凹陷RC’。凹陷RC’的側壁裸露出凸部16b’的晶種層71b’及金屬層72b’；凹陷RC’的底部裸露出阻障層70c。

請參照圖1B至圖1C，接著進行平坦化製程，以移除位於介電層14頂面上方的導電層16。平坦化製程後，餘留在介電層14的開口15中的導電層16e即形成內連線結構InC的頂部導電特徵（或稱為接墊）。接墊16e的頂面與介電層14的頂面實質上齊平。在一些實施例中，導電層16的阻障層70c（圖4C）作為平坦化製程的停止層，之後，再移除介電層14上方的阻障層70c。在一些實施例中，平坦化製程例如包括化學機械研磨（chemical mechanical polishing, CMP）製程。

請參照圖1B、圖1C以及圖4C，在平坦化製程期間，由於導電層16在邊緣區ER具有凹陷RC’，平坦化製程不僅會移除凹陷RC’底部的阻障層70c，還可能會移除阻障層70c下方（即，凹陷RC’下方）的部分介電層14。換言之，在平坦化製程期間，位於邊緣區ER的介電層14可能受到損傷而發生塌邊（roll off）。

在一些實施例中，位於頂部導電特徵16e及介電層14下方的內連線結構的其它金屬特徵及介電層的形成方法與接墊16e及介電層14的形成方法相似，例如包括圖案化介電層，在介電層上電鍍形成導電層，進行EBR製程移除邊緣凸出物，接著進行平坦化製程移除介電層上方的導電層。進行EBR製程可確保在平坦化製程之後在晶圓的邊緣區不會有多餘的導電層殘留。然而，由於EBR製程會在導電層的邊緣部形成較大的凹陷，進而導致平坦化製程對導電層下方的介電層造成損傷，從而使得介電層發生塌邊。塌邊在內連線的每一層的形成過程中會在介電結構的邊緣逐漸累積。也就是說，在一些實施例中，在圖1A形成介電層14之前，位於介電層14下方的內連線結構InC的介電層邊緣就已經出現塌邊，然而為簡潔起見，未示出。

請參照圖1C及圖5A，圖1C的虛線示例性的示出內連線13（包括接墊16e）形成過程中所累積產生的塌邊區域RO1。塌邊區域RO1是指在內連線13的形成過程中，在導電層的平坦化製程期間介電層被移除的區域。塌邊區域RO1自介電結構12的介電層14的頂面延伸到介電層14下方的介電層24中。在一些實施例中，塌邊區域RO1投影到基底10的表面時的形狀呈環形，其環繞晶圓的內部區IR，塌邊區域RO1的表面IS1（或稱為塌邊表面）可為傾斜的、弧形的或類似形狀的表面，但本揭露並不以此為限。表面IS1與介電層14的頂面相連，再向下延伸至晶圓側壁，換言之，表面IS1低於介電層14的頂面。在一些實施例中，塌邊區域RO1具有寬度W1及高度H1，寬度W1的範圍例如是15 mm至1mm，高度H1的範圍例如是20 μm至0.5 μm。塌邊表面IS1具有端點E1與E2。端點E1為介電層14的平坦頂面與塌邊表面IS1的交點，端點E2為塌邊表面IS1與晶圓側壁的交點。換言之，介電結構12從位於介電層14頂面的端點E1處開始出現塌邊，且塌邊延伸至端點E2。在一些實施例中，塌邊表面IS1相對於基底10頂面的高度自端點E1至E2逐漸降低。應注意，上述寬度W1意指塌邊表面IS1在與基底10頂面平行的方向上自位於介電層14頂面的端點E1至晶圓側壁的水平距離。高度H1是指塌邊表面IS1在與基底10頂面垂直的方向上自端點E2至介電層14的頂面的垂直距離。

請繼續參照圖1C，在平坦化製程之後，介電層14包括位於晶圓內部區IR的內部介電層14a以及位於邊緣區ER的邊緣介電層14b。內部介電層14a具有大致平坦的頂面，且與接墊16e的頂面大致齊平。邊緣介電層14b鄰近塌邊區域RO1，且邊緣介電層14b的表面（亦即，部分的塌邊表面IS1）低於內部介電層14a的頂面。邊緣介電層14b的表面也可被稱為介電層14的側壁。在一些實施例中，邊緣介電層14b的表面是傾斜的、弧形的或類似形狀。邊緣介電層14b的剖面形狀例如是三角形、扇形或類似形狀，但本揭露並不以此為限。

在一些實施例中，圖1C中所示的結構，即基底10及其上方的內連線結構InC又可被稱為半導體結構500。半導體結構500的邊緣具有塌邊區域RO1。

請參照圖1C及圖1D，形成附加介電層17，以填補半導體結構500的塌邊區域RO1。具體來說，在內連線結構InC的塌邊區域RO1上形成附加介電層17，以填補塌邊區域RO1。附加介電層17的材料可與介電層14的材料相同或不同。在一些實施例中，附加介電層17的材料可包括氧化物（例如氧化矽）、氮化物（例如氮化矽）、氮氧化物（例如，氮氧化矽）、碳化物（例如碳化矽）或其組合或其它合適的介電材料。附加介電層17可藉由CVD、PVD、ALD、熱氧化法等製程選擇性地沉積或成長而形成，但本揭露並不以此為限。

在一些實施例中，附加介電層17藉由PECVD而形成。舉例來說，所述PECVD可包括以下製程：將圖1C所示的晶圓置於製程腔室（processing chamber）中，將電漿排除環（plasma exclusion ring）覆蓋在晶圓正面的內部區IR上方和/或晶圓的背面，暴露出塌邊區域RO1，接著通入製程氣體。晶圓正面與背面相對，其中晶圓正面是指具有或靠近接墊16e的一面；而晶圓背面是指遠離接墊16e的一面。由於晶圓正面的內部區IR及晶圓背面被電漿排除環覆蓋，因此附加介電層17可以選擇性地沉積在塌邊區域RO1的表面IS1上。在一些實施例中，在進行擇性沉積製程之後，更包括對附加介電層17進行平坦化製程（例如，CMP），以使附加介電層17的頂面平坦化。

請繼續參照圖1D，附加介電層17填補塌邊區域RO1，覆蓋塌邊表面IS1。在一些實施例中，附加介電層17投影到基底10的表面時的形狀呈環狀，環繞晶圓的內部區IR。附加介電層17的剖面形狀可為三角形或類似形狀。在一些實施例中，附加介電層17的頂面與內連線結構InC的介電層14的頂面以及接墊16e的頂面實質上齊平，附加介電層17的側壁與晶圓的側壁對齊，但本揭露並不以此為限。換言之，附加介電層17與內連線結構InC的介電結構之間具有界面（interface）IF。界面IF自介電層14的頂面延伸至介電層14下方的介電層24（圖5）中。

請參照圖1E，在基底10上方形成接合介電層18。接合介電層18可為單層或多層結構。接合介電層18包含氧化矽、氮化矽、氮氧化矽、聚合物或其組合或其類似物。聚合物例如是聚苯並惡唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide，PI）、苯並環丁烯（benzocyclobutene, BCB）、其組合或其類似物。接合介電層18的形成方法包括旋塗法、CVD、PECVD或類似製程。接合介電層18覆蓋接墊16e的頂面、介電層14的頂面以及附加介電層17的頂面。在本揭露的實施例中，由於塌邊區域RO1被附加介電層17填補，因此接合介電層18可具有實質上平坦的頂面。

請參照圖1F至圖1G，在接合介電層18中形成介層孔19及溝渠20。在一些實施例中，所述介層孔19及溝渠20藉由雙鑲嵌（dual damascene）製程形成。雙鑲嵌製程可包括溝渠優先（trench first）製程、介層孔優先（via first）製程及自對準（self-aligned）製程。圖1F至圖1G以介層孔優先的雙鑲嵌製程為例示出介層孔19及溝渠20的形成，但應理解，本揭露並不以此為限，介層孔19及溝渠20也可藉由其它類型的雙鑲嵌製程、單鑲嵌（single damascene）製程或類似製程形成。

請參照圖1F，在一些實施例中，先在接合介電層18中形成介層孔19，以暴露出部分接墊16e的頂面。介層孔19例如是藉由微影蝕刻製程而形成。舉例來說，在接合介電層18上方形成第一圖案化的罩幕層。第一圖案化的罩幕層具有與將要形成介層孔19的位置對應的第一開口，暴露出部分接合介電層18的頂面。接著以第一圖案化的罩幕層為罩幕進行蝕刻製程，以移除被第一開口暴露出的接合介電層18，並形成穿過接合介電層18的介層孔19。之後，移除第一圖案化的罩幕層。

接著，請參照圖1G，在接合介電層18的上部形成溝渠20。溝渠20的形成例如是藉由以下製程來形成：在接合介電層18上形成第二圖案化的罩幕層。第二圖案化的罩幕層具有與將要形成溝渠20的位置對應的第二開口。第二開口的尺寸（例如，寬度）大於第一開口的尺寸（例如，寬度），暴露出部分接合介電層的頂面以及介層孔19。接著以第二圖案化的罩幕層為罩幕進行蝕刻製程，以移除被第二開口暴露出的部分接合介電層18，以在接合介電層18的上部中形成溝渠20。在一些實施例中，接合介電層18包括多層結構，且在其中具有蝕刻停止層。蝕刻停止層用以界定溝渠20的蝕刻製程停止的位置。溝渠20位於介層孔19上方，與介層孔19空間連通。部分接墊16e被介層孔19及溝渠20暴露出來。

請參照圖1H，在基底10上方形成導電層22。導電層22覆蓋接合介電層18的頂面並填入介層孔19及溝渠20中。導電層22的材料及形成方法與導電層16的材料及形成方法相似，且可相同或不同，於此不再贅述。

請參照圖1H，在一些實施例中，類似於導電層16（圖1A），導電層22具有不平坦的表面。舉例來說，導電層22具有位於內部區IR的主體部BP及位於邊緣區ER的邊緣部EP。邊緣部EP凸出於主體部BP。換言之，邊緣部EP具有第一部分P1及位於第一部分P1上的第二部分P2。第一部分P1是指與主體部BP大致齊平而未凸出於主體部BP的部分。第二部分P2凸出於主體部BP的頂面，且可被稱為凸起P2。導電層22的結構特徵與導電層16（圖1A）的結構特徵類似，於此不再贅述。導電層22的局部放大圖亦如圖4A所示，在一些實施例中，導電層22的邊緣部EP亦具有因放置負電極75而產生的凹陷RC。

請參照圖1H至圖1I，接著對導電層22進行平坦化製程，以移除位於接合介電層18上方的導電層22，並留下位於介層孔19及溝渠20中的導電層22a。具體來說，所述平坦化製程移除介電層上方的部分主體部BP及邊緣部EP。也就是說，邊緣部EP的第一部分P1及凸起P2被平坦化製程移除。在一些實施例中，位於接合介電層18的頂面上方的導電層22被平坦化製程完全移除。在一些實施例中，平坦化製程包括CMP製程，但本揭露並不以此為限。

在一些實施例中，導電層22a的形成省略了EBR製程，亦即，在形成導電層22之後及平坦化製程之前，沒有進行EBR製程移除導電層22的邊緣部EP，而是直接進行平坦化製程移除接合介電層18上方的導電層22（包括部分主體部BP及邊緣部EP）。在本揭露的實施例中，由於在內連線結構的形成過程中，EBR製程所導致的塌邊區域RO1已被附加介電層17填補，進而使得接合介電層18具有實質上平坦的頂面，因此對導電層22可省略EBR製程，且可藉由調控平坦化製程的製程參數，使得接合介電層18上方的導電層22被移除乾淨，而不會在晶圓的邊緣區ER有導電層的殘留。此外，由於省略了EBR製程，因此導電層22的邊緣部EP不會產生EBR製程所導致的較大凹陷（類似圖4C及圖1B所示導電層16的凹陷RC’），從而可以避免接合介電層18發生塌邊。

請繼續參照圖1H至圖1I，在一些實施例中，如圖4A所示，由於導電層22的邊緣部EP亦具有放置負電極75所導致的較小凹陷RC，因此導電層22的平坦化製程可能會輕微的損傷到接合介電層18，進而產生塌邊區域RO2及塌邊表面IS2。塌邊區域RO2是指在導電層22的平坦化製程期間被移除的接合介電層18的區域。塌邊表面IS2低於接合介電層18的頂面，且自接合介電層18的頂面延伸至接合介電層18的側壁，塌邊表面IS2相對於基底10頂面的水平高度隨著遠離接合介電層18的頂面而逐漸降低。在一些實施例中，相較於EBR製程所導致的較大凹陷（例如圖4C及圖1B所示導電層16的凹陷RC’），放置負電極75所產生的凹陷RC極小，從而使得在接合介電層18中所產生的塌邊區域RO2的範圍極小，甚至可忽略不計。在一些實施例中，塌邊區域RO2的寬度W2及高度H2遠小於塌邊區域RO1的寬度W1及高度H1。舉例來說，塌邊區域RO2的寬度W2的範圍為0.3 mm至0.8 mm，高度H2的範圍為-0.5 μm至0.5 μm。此處，高度H2為負值的情況是指：在一些實施例中，平坦化製程在移除接合介電層18上方的導電層22之後，還可能繼續向下移除部分接合介電層18及位於溝渠20中的部分導電層20，進而可能導致接合介電層18的邊緣部分具有凸起，所述凸起突出於內部區IR的接合介電層18頂面。所述凸起可能由於晶圓邊緣的移除速率小於內部區的移除速率而產生。在一些實施例中，處於上述範圍中的高度H2不會影響後續的接合製程。

請參照圖1I，在一些實施例中，導電層22a又被稱為接合墊22a。接合墊22a嵌置於接合介電層18中，並穿過接合介電層18，以與接墊16e電連接。在一些實施例中，接合墊22a包括第一部分22b及位於第一部分22b上的第二部分22c。第一部分22b位於介層孔19（圖1G）中，物理性以及電性連接到接墊16e。在一些實施例中，第一部分22b又可被稱為通孔。第二部分22c位於溝渠20中，並藉由通孔22b電連接到接墊16e。接合墊22a與接合介電層18構成接合結構28，以用於後續的接合製程。

請參照圖1I及圖5A，晶圓50a至此即已完成。在一些實施例中，晶圓50a包括基底10、內連線結構InC、附加介電層17及接合結構28。介電層14及嵌置於介電層14中的接墊16e位於內連線結構InC的頂部。在一些實施例中，內連線結構InC的介電結構12在晶圓50a的邊緣區ER具有塌邊區域RO1。塌邊區域RO1自頂部介電層14的頂面朝向基底10方向延伸。在一些實施例中，塌邊區域RO1自頂部介電層14的頂面延伸，一直延伸到介電結構12的底部介電層（即，內層介電層）或第一層金屬間介電層中，但本揭露並不以此為限。在一些實施例中，塌邊區域RO1未延伸到基底10。換言之，塌邊區域RO1位於介電結構12的部分最底部介電層上方，且位於部分介電結構12的側邊，環繞內連線結構InC。

附加介電層17填補介電結構12的塌邊區域RO1。換言之，附加介電層17位於介電結構12的部分介電層上方且位於介電結構12的部分介電層的側邊，環繞內連線結構InC。在一些實施例中，附加介電層17的頂面與內連線結構InC的接墊16e的頂面及介電層14的頂面實質上齊平。從另一角度來看，附加介電層17位於內連線結構InC的側邊，並位於接合結構28與內連線結構InC之間，或接合結構28與基底10之間。在一些實施例中，附加介電層17並未與基底10接觸，而是被位於附加介電層17與基底10之間的部分介電結構12間隔開。

接合結構28位於內連線結構InC及附加介電層17上，其包括接合墊22a與接合介電層18。在一些實施例中，接合結構28的介電層18也具有微小的塌邊區域RO2。塌邊區域RO2的尺寸遠小於內連線結構InC中介電結構12的塌邊區域RO1的尺寸。

在一些實施例中，晶圓50a中包括多個晶粒，晶粒例如是特定應用積體電路（application-specific integrated circuit，ASIC）晶片、類比晶片（analog chip）、感測晶片（sensor chip）、無線射頻晶片（wireless and radio frequency chips）、電壓調節器晶片（voltage regulator chip）或記憶體晶片（memory chip）。在一些實施例中，多個晶粒在晶圓50a中排列成陣列，且可為相同類型的晶粒或不同類型的晶粒。

請參照圖1J，在一些實施例中，接著進行接合製程，以使晶圓50a接合到另一晶圓50a’，以形成晶圓堆疊結構（或稱為晶圓接合結構）100a。晶圓50a’可為與晶圓50a相同類型或不同類型的晶圓。在一些實施例中，晶圓50a’包括基底10’、內連線結構InC’、附加介電層17’及接合結構28’。介電層14’及接墊16e’為內連線結構InC’的頂部介電層及頂部導電特徵。接合結構28’包括接合介電層18’及嵌置於接合介電層18’中的接合墊22a’。接合墊22a’電連接到接墊16e’。晶圓50a’的結構特徵及形成方法與晶圓50a的結構特徵及形成方法相似，於此不再贅述。在一些實施例中，晶圓50a與晶圓50a’是以面對面（face to face），即正面對正面的方式接合。

在一些實施例中，將晶圓50a’的接合結構28’與晶圓50的接合結構28對準，其中接合墊22a’與接合墊22a對準，介電層18’與介電層18對準，接著進行接合製程，從而使接合結構28’與接合結構28接合。接合製程包括混合接合（hybrid bonding）、熔融接合（fusion bonding）或其組合。在接合製程包括混合接合的一些實施例中，所述混合接合包括至少兩種類型的接合，例如包括金屬與金屬接合（metal-to-metal bonding）以及非金屬與非金屬接合（例如，介電質與介電質接合（dielectric-to-dielectric bonding））。也就是說，接合墊22a與接合墊22a’是藉由金屬與金屬接合進行接合，而接合介電層18與接合介電層18’是藉由介電質與介電質接合進行接合。

在接合製程包括熔融接合的一些實施例中，熔融接合的接合操作可執行如下。首先，為避免產生未接合區域（例如，界面氣泡），對晶圓50a的待接合的表面以及晶圓50a’的待接合的表面（即，接合結構28與接合結構28’的表面）進行處理，使其足夠清潔及平滑。然後，在室溫下以輕微的壓力（slight pressure）將晶圓50a’與晶圓50對齊並放置成物理接觸，以開始進行接合操作。此後，在升高的溫度下執行退火製程，以加強晶圓50a’的待接合的表面與晶圓50的待接合的表面之間的化學鍵，並將所述化學鍵轉變成共價鍵。

請繼續參照圖1J，圖1J包括已接合晶圓的區域BR的放大圖A與B，區域BR為晶圓50a與50a’的邊緣接合區。在一些實施例中，晶圓50a與晶圓50a’具有相同的尺寸，舉例來說，晶圓50a的寬度W3與晶圓50a’的寬度W4例如是相同的。如放大圖A所示，在一些實施例中，在接合製程之後，晶圓50a的側壁SW1與晶圓50a’的側壁SW2在與基底10垂直的方向上彼此對齊。在一些實施例中，如放大圖A中所示，將晶圓50a’與晶圓50a接合之後，由於晶圓50a與晶圓50a’各自具有塌邊區域RO2及RO2’，因此晶圓50a與晶圓50a’的邊緣之間可能存在由塌邊區域RO2及RO2’所導致的未接合（non-bond）區域（或稱為無接合區域）NR。然而本揭露並不以此為限，在另一些實施例中，晶圓50a與晶圓50a’不包括塌邊區域，因而不會產生未接合區域。在又一些實施例中，晶圓50a與晶圓50a’的塌邊區域極小，因此在接合過程中，接合介電層18與接合介電層18’可良好的彼此熔融，而不會產生未接合區域。

在一些實施例中，在將晶圓50a與晶圓50a’接合之後，更包括對接合至晶圓50a上方的晶圓50a’進行研磨製程，以減小晶圓50a’的厚度。接著，在一些晶圓50a與晶圓50a’之間存在未接合區域NR的實施例中，如放大圖B中所示，可對晶圓50a’進行修剪製程（trimming process），以移除位於未接合區域NR上方的部分晶圓50a’（移除部分以虛線示出），從而避免在後續進行更多層的晶圓堆疊時晶圓50a’破裂。修剪製程使得晶圓50a’的尺寸（例如，寬度）減小，亦即使得晶圓50a’的尺寸小於晶圓50a的尺寸。在一些實施例中，被移除掉的部分晶圓50a’的寬度為Wt，寬度Wt取決於晶圓50a’的塌邊區域RO2’的寬度。塌邊區域RO2’的寬度愈小，需修剪移除的晶圓50a’的寬度Wt也愈小。在本揭露的實施例中，以半徑為150mm的圓形晶圓50a/50a’為例，修剪製程所需移除的晶圓50a’的寬度Wt的範圍例如是0.8 mm至1.5 mm，而半徑147mm範圍內的晶圓為良好晶粒（good die）區，因此所述修剪製程不會影響到晶圓50a’的良好晶粒區。

在一些實施例中，經修剪的晶圓50a’具有寬度W4’（W4’=W4-Wt）。寬度W4’略小於晶圓50a’的起始寬度W4或晶圓50a的寬度W3。舉例來說，在一些實施例中，經修剪的晶圓50a’的寬度W4’與晶圓50a的寬度W3的比值（W4’:W3）的範圍為約99%至約99.5%。在一些晶圓的上視形狀呈圓形的實施例中，此處晶圓的寬度指晶圓的直徑。如放大圖B中所示，在修剪製程之後，晶圓50a’的側壁SW2’與晶圓50a的側壁SW1在與基底10的頂面垂直的方向上彼此交錯開。晶圓50a的側壁SW1側向突出於晶圓50a’的側壁SW2’。晶圓50a’的側壁SW2’在水平方向上相較於晶圓50a的側壁SW1更靠近晶圓的內部區。

在本揭露的實施例中，由於接合墊的形成省略了EBR製程，使得晶圓的接合介電層的塌邊區域尺寸大幅減小，從而可大幅減小晶圓堆疊時由塌邊區域所造成的未接合區域。因此修剪製程僅需對未接合區域上方的晶圓作小幅修剪，而不會使其尺寸減少太多。換言之，在進行晶圓堆疊時，每一層晶圓僅作小幅修剪，可保有足夠大的良好晶粒區，因此可允許更多層的晶圓堆疊。

圖1J示例性地示出晶圓50a對晶圓50a’接合（wafer-to-wafer bonding）所形成的晶圓堆疊結構100a。在一些實施例中，晶圓50a與晶圓50a’各自包括多個晶粒。所述多個晶粒在接合製程中彼此對準並接合在一起，並形成三維積體晶片（three-dimensional integrated chip，3DIC）結構。在一些實施例中，在晶圓接合之後，可沿晶圓的切割道進行切割製程，以將多個3DIC結構切割開來。在一些實施例中，在切割製程之後，靠近晶圓邊緣的3DIC結構可能包括附加介電層17，但本揭露並不以此為限。在另一些實施例中，在晶圓接合之後，也可能不進行切割製程，包括多個3DIC結構的晶圓接合結構100a也可直接應用於一些特定領域，例如人工智能（artificial intelligence，AI），但本揭露並不以此為限。

在另一些實施例中，亦可進行晶圓對晶粒接合（wafer-to-die）接合製程，以將多個晶粒接合到晶圓50a。此外，接合製程可以面對面的方式進行或背對面（back to face）的方式進行。圖1J示出兩層晶圓堆疊，但應理解，此僅為示例，且本揭露並不以此為限。

圖5B示例性地示出多層晶圓堆疊結構100b。在一些實施例中，晶圓堆疊結構100b自下而上包括依次堆疊的晶圓50a、晶圓200、晶圓201、晶圓202以及晶圓203。在一些實施例中，晶圓50a較詳細的剖面示意圖如圖5A所示。晶圓200、201、202、203各自包括基底400、積體電路元件、內連線結構、附加介電層以及接合結構401及402。晶圓200至203的積體電路元件、內連線結構及附加介電層與晶圓50a的該些結構類似，於此不再贅述。為了簡潔起見，附加介電層並未具體示出於圖5B中。

在一些實施例中，晶圓的接合結構可設置於晶圓的正面、背面或其組合。舉例來說，晶圓50a具有位於其正面的接合結構28。晶圓200、201及202各自具有位於其背面的接合結構401及位於其正面的接合結構402。晶圓203具有位於其正面的接合結構402。接合結構401及402與接合結構28類似，包括介電層與接合墊，所述接合墊電連接到對應晶圓的內連線結構中的導電特徵。在一些實施例中，位於晶圓200、201、202背面的接合結構401藉由基底穿孔（through substrate via）TSV電連接到對應晶圓的內連線結構的導電特徵。基底穿孔TSV包括導電材料，例如銅、鋁、鎢、其合金或其組合。在一些實施例中，基底穿孔TSV更包括阻障層。阻障層位於導電材料與基底400之間，以防止導電材料擴散至基底400中。阻障層的材料例如是鈦、鉭、氮化鈦、氮化鉭或其組合。

晶圓與晶圓之間可以面對面（正面對正面）、面對背（正面對背面）或背對背的方式接合。舉例來說，晶圓50a與晶圓200通過接合結構28與接合結構401以面對背（face to back）的方式接合在一起。晶圓200與晶圓201通過接合結構402與接合結構401以面對背的方式接合在一起。晶圓201與晶圓202通過接合結構402與接合結構401以面對背的方式接合在一起。晶圓202與晶圓203通過接合結構402與接合結構402以面對面的方式接合在一起。

在一些實施例中，在最頂層的晶圓203上形成有介電覆蓋層405。介電覆蓋層405的材料包括氮化矽、氮氧化矽、碳氧化矽、碳化矽、其組合或其類似物。連接件406穿過介電覆蓋層405，電連接到晶圓203的基底穿孔TSV，以作為晶圓50a至晶圓203的外部連接。連接件406包括金屬或金屬合金等導電材料，例如銅、鋁、鎢、鎳、其合金或其組合。

請繼續參照圖5B，在一些實施例中，在介電覆蓋層405及連接件406上方形成有鈍化層。鈍化層可為單層或多層結構。在一些實施例中，所述鈍化層為多層結構，且包括第一鈍化層407及第二鈍化層408。第一鈍化層407及第二鈍化層408的材料可相同或不同。在一些實施例中，第一鈍化層407及第二鈍化層408可分別包括氧化矽、氮化矽、氮氧化矽、聚合物、其組合或其類似物。聚合物例如是PBO、PI、BCB、其組合或其類似物。

導電接墊409形成於第一鈍化層407上，並穿過第一鈍化層407，以電連接到連接件406。導電接墊409的材料可與連接件406的材料相同或不同。第二鈍化層408覆蓋導電接墊409的側壁及部分頂面。第二鈍化層408具有開口，暴露出導電接墊409的部分頂面。連接端子（或稱導電球或導電凸塊）410設置於被第二鈍化層408暴露出的導電接墊409上。連接端子410的材料包括銅、鋁、無鉛合金（例如金、錫、銀或銅合金）或鉛合金（例如是鉛錫合金）。在一些實施例中，連接端子410例如是控制塌陷晶片連接（controlled collapse chip connection，C4）凸塊或錫球。在一些實施例中，連接端子410是藉由植球製程（ball mounting process）而置於在導電接墊409上。在一些實施例中，在形成連接端子410之前，更包括在被第二鈍化層408暴露出的導電接墊409上形成凸塊下金屬（under-ball metallurgy, UBM）層411。凸塊下金屬層411的材料包括金屬或金屬合金。凸塊下金屬層411例如是銅、錫、其合金或其組合。凸塊下金屬層411的形成方法例如是物理氣相沉積法或電鍍法。連接端子410可藉由凸塊下金屬層411電連接到導電接墊409。在一些實施例中，在形成連接端子410之後，可進行切割製程，以將晶圓堆疊結構100b切割成多個獨立的3DIC結構。然而，本揭露並不以此為限。在另一些實施例中，在晶圓接合之後，也可能不進行切割製程，包括多個3DIC結構的晶圓接合結構100b也可直接應用於一些特定領域，例如人工智能（artificial intelligence，AI），但本揭露並不以此為限。

在一些實施例中，在每一層晶圓堆疊（接合）的過程中，在將晶圓接合之後，需要對可能出現的未接合區域上方的晶圓進行修剪製程。舉例來說，在一些實施例中，圖5B所示的晶圓堆疊結構100b的形成可包括以下製程，提供晶圓50a、200、201、202及203。在接合製程之前，這些晶圓例如具有相同的尺寸，但本揭露並不以此為限。首先將晶圓200接合到晶圓50a，接著進行第一修剪製程，以移除晶圓50a與晶圓200的未接合區域上方的部分晶圓200，第一修剪製程之後的晶圓200的尺寸略小於晶圓50a的尺寸。將晶圓201接合到晶圓200。進行第二修剪製程，以移除晶圓201與晶圓200的未接合區域上方的部分晶圓201。第二修剪製程之後的晶圓201的尺寸略小於晶圓200的尺寸。重複此接合及修剪製程，以繼續往上堆疊晶圓202及晶圓203。因此，在所形成的晶圓堆疊結構100b中，晶圓50a至晶圓203的尺寸自下而上逐漸減小。

在本揭露的實施例中，由於接合墊的形成省略了EBR製程，使得晶圓的接合介電層的塌邊區域尺寸大幅減小，從而可大幅減小晶圓堆疊時由塌邊區域所造成的未接合區域。因此修剪製程僅需對未接合區域上方的晶圓作小幅修剪，而不會使其尺寸減少太多。換言之，每一層晶圓僅作小幅修剪，可使每層晶圓保有足夠大的良好晶粒區，因此可允許更多層的晶圓堆疊。

圖5B所示的晶圓層數僅用於例示說明，且本揭露並不以此為限。在本揭露的實施例中，由於晶圓與晶圓之間的未接合區域大幅減小，因此可允許更多層的晶圓堆疊。

圖2A至圖2C是根據本揭露第二實施例的製造晶圓堆疊結構的方法的示意性剖視圖。第二實施例與第一實施例的差異在於，接合墊22a的形成包括在平坦化製程之後進行EBR製程。

圖2A對應第一實施例中圖1H的結構，請參照圖2A至圖2B，形成導電層22，所形成的導電層22的邊緣部EP凸出於主體部BP。邊緣部EP包括第一部分P1及凸起P2。之後進行平坦化製程（例如CMP），以移除位於接合介電層18上方的部分導電層22。在一些實施例中，平坦化製程可能移除導電層22的主體部BP及大部分的邊緣部EP，導電層22的邊緣部EP可能沒有被平坦化製程完全移除，而在晶圓的邊緣區ER殘留下邊緣部EP2。具體來說，邊緣部EP的凸起P2及大部分的第一部分P1被平坦化製程移除，而位於底部的一些第一部分P1未被平坦化製程移除而形成邊緣部EP2。

請參照圖2B至圖2C，在平坦化製程之後，接著進行EBR製程，以移除殘餘的邊緣部EP2。亦即，EBR製程移除導電層22在平坦化製程之後位於接合介電層18上方的殘留物。由於所述EBR製程所使用的蝕刻劑對於導電層與介電層之間具有高蝕刻選擇性，因此EBR製程僅移除導電層殘留的邊緣部EP2，而不會損傷到接合介電層18。在此實施例中，在平坦化製程之後再進行EBR製程不僅可確保接合介電層18上方不會有導電層殘留，也可避免對接合介電層18造成損傷而發生塌邊。

請參照圖2C，晶圓50b至此即已完成，晶圓50b與晶圓50a的結構類似。在一些實施例中，由於EBR製程在平坦化製程之後執行，在平坦化製程期間，由於邊緣區的接合介電層18上方仍有導電層邊緣部EP2保護，因此平坦化製程可能不損傷到接合介電層18。而後續的EBR製程也不會對接合介電層18造成損傷，因此晶圓50b的接合介電層18可能不出現晶圓50a（圖1I）的塌邊現象，進而可避免在後續晶圓接合時出現未接合區域。然而，本揭露並不以此為限。在另一些實施例中，由於導電層的邊緣部EP本身具有凹陷RC（圖4A），平坦化製程也可能損傷到凹陷RC下方的接合介電層18，進而出現類似晶圓50a的塌邊區域RO1（圖1I）。之後，晶圓50b可進入後續例如圖1J所示的接合製程。

在以上實施例中，平坦化製程與EBR製程可例如是分別在彼此分開的CMP機台與EBR機台中進行。以第二實施例為例來說，在圖2A所示形成導電層22之後，將晶圓載入CMP機台中進行CMP製程，以形成圖2B所示的結構，接著將晶圓載出CMP機台，並將所得晶圓（圖2B）載入EBR機台進行EBR製程。然而本揭露並不以此為限。

在另一些實施例中，平坦化製程與EBR製程可在同一CMP機台中進行。所述CMP機台包括EBR腔室或EBR噴嘴，從而可在同一CMP機台中進行CMP製程與EBR製程。

圖3A至圖3B是根據本揭露第三實施例的製造晶圓堆疊結構的方法的示意性剖視圖。圖6示出根據本揭露一些實施例的CMP機台的示意圖。第三實施例示例性地示出在同一CMP機台中進行CMP製程與EBR製程。

請參照圖6，在一些實施例中，CMP機台300包括CMP腔室306、轉移站307、機械臂308、清洗模組313、機械手臂314、測量（metrology）設備315以及裝載埠（load port）316。CMP腔室306包括一或多個研磨台301、研磨墊調節器302、研磨液供給裝置303、研磨頭304以及載入杯（load cup）305。圖6示例性地示出三個研磨台301，但研磨台的數目並不以此為限。多個研磨台301可同時處理多個晶圓，每一研磨台301具有對應的研磨墊調節器302、研磨液供給裝置303以及研磨頭304。研磨墊調節器302可調節對應的研磨台301上的研磨墊。研磨液供給裝置303在CMP製程中供給研磨液至研磨的晶圓表面。載入杯305用以將晶圓載入至研磨台301或將晶圓從研磨台301載出。CMP腔室306中的晶圓可轉移至轉移站307。

轉移站307的晶圓可通過機械臂308而傳遞至清洗模組313。清洗模組313可用以對研磨之後的晶圓進行EBR製程、清洗及乾燥製程。清洗製程可包括超音波清洗製程及刷具清洗製程。在一些實施例中，清洗模組313包括EBR腔室309、超音波裝置310、刷具清洗器311以及乾燥器312。刷具清洗器311例如包括滾筒類型的刷子（brush）、筆狀類型的刷子或其類似物或其組合。

機械手臂314可用以將晶圓從清洗模組313傳遞至測量設備315或裝載埠316。測量設備315可對晶圓進行測試。裝載埠316用以存放晶圓。

請參照圖3A至圖3B及圖6，在一些實施例中，在基底10上方形成導電層22之後，將圖3A所示的晶圓50載入至CMP機台300。在一些實施例中，晶圓50被載入至CMP腔室306中，以對導電層22進行CMP製程。舉例來說，將晶圓50載入至CMP腔室306的載入杯305，接著將載入杯305的晶圓50載入至研磨台301的研磨墊上，並使晶圓50待研磨的導電層22面向研磨頭304，亦即，晶圓50置於研磨台301的研磨墊與研磨頭304之間。在研磨過程中，藉由研磨液供給裝置303供給研磨液至晶圓50待研磨的導電層22的表面，研磨頭304接觸導電層22的表面，旋轉研磨頭304以對導電層22進行研磨。在一些實施例中，研磨台301在研磨過程中與研磨頭304沿相反的方向旋轉。

在CMP腔室306中完成晶圓50的CMP製程之後，通過載入杯305將晶圓50從CMP腔室306載出至轉移站307。接著通過機械臂308將晶圓50傳遞至清洗模組313。在一些實施例中，晶圓50被傳遞至清洗模組313中的EBR腔室309，以對晶圓50進行EBR製程。EBR腔室309中例如包括一或多個EBR噴頭或噴嘴，可將EBR蝕刻劑噴灑至晶圓50的邊緣，以移除可能殘留在晶圓50邊緣的接合介電層18上方的導電層22。

接著，使用超音波裝置310及刷具清洗器311對晶圓50進行超音波清洗及刷具清洗。清潔製程亦可包括其他類型的物理和/或化學清潔步驟。在清洗製程之後，利用乾燥器312對晶圓50進行乾燥。之後，可藉由機械手臂314將晶圓50轉移至測量設備315，以對晶圓50進行檢測。舉例來說，測量設備315可檢測經歷CMP製程及EBR製程之後晶圓表面的平坦度以及接合介電層18上方導電層是否有殘留。若晶圓檢測良好，則可藉由機械手臂314將檢測之後的晶圓轉移至裝載埠316。若檢測未通過，則可藉由機械手臂314將晶圓再次轉移至CMP腔室306或清洗模組313，直至檢測通過，並將檢測通過的晶圓轉移至裝載埠316。至此，如圖3B所示的晶圓50c即已完成並存放於裝載埠316中。之後，可將晶圓50c從裝載埠316中載出以用於後續製程。在第三實施例中，晶圓50c與晶圓50a或50b的結構特徵類似，於此不再贅述。不同之處在於，晶圓50c在同一CMP機台中進行CMP製程及EBR製程。

圖6僅為將CMP設備與EBR設備整合在一起的CMP機台的一個例子，且本揭露並不以此為限。在一些實施例中，EBR腔室可能被包括在CMP腔室中。舉例來說，可在研磨液供給器附近設置EBR噴嘴，EBR噴嘴可供給EBR蝕刻劑於研磨台上的待處理晶圓，以對該晶圓進行EBR製程。然而，本揭露並不以此為限。

圖7至圖8示出根據本揭露一些實施例的晶圓接合結構的製造方法的流程圖。請參照圖7，在一些實施例中，晶圓接合結構的形成包括以下製程。在步驟1200中，在基底上形成內連線結構。步驟1200包括步驟1100至步驟1104。在步驟1100中，在基底上形成介電層。在步驟1101中，圖案化介電層，以在介電層中形成開口。在步驟1102中，在介電層上形成導電層，以覆蓋介電層的頂面並填入介電層的開口中。在步驟1103中，對導電層進行邊緣球狀物移除（EBR）製程，以移除導電層的邊緣部。接著在步驟1104中，在EBR製程之後，對導電層進行化學機械研磨（CMP）製程，以移除位於介電層頂面上方的導電層，餘留在介電層開口中的導電層形成接墊。

在步驟1200之後，進行步驟1201，形成附加介電層，以填補內連線結構邊緣的塌邊區域。接著在步驟1202中，在內連線結構及附加介電層上形成接合介電層。在步驟1203中，圖案化接合介電層，以在接合介電層中形成開口。在步驟1204中，在接合介電層上形成接合墊材料層，以覆蓋接合介電層的頂面並填入接合介電層的開口中。之後，在一些實施例中，進行步驟1205，對接合墊材料層進行CMP製程，所述CMP製程移除位於接合介電層頂面上方的接合墊材料層，餘留在接合介電層開口中的接合墊材料層形成接合墊。在一些實施例中，接合介電層頂面上方的接合墊材料層被CMP製程完全移除。

在另一些實施例中，在步驟1204之後，進行步驟2205，對接合墊材料層進行CMP製程，所述CMP製程移除位於接合介電層頂面上方的部分接合墊材料層，並在接合介電層的邊緣上方殘留有接合墊材料層的部分邊緣部。之後，在步驟2206中，進行EBR製程，以移除接合墊材料層的所述殘留的邊緣部，餘留在接合介電層開口中的接合墊材料層形成接合墊。在一些實施例中，步驟2205及步驟2206中的CMP製程及EBR製程在彼此分開的CMP機台及EBR機台中進行。在另一些實施例中，步驟2205及步驟2206中的CMP製程及EBR製程在同一CMP機台中進行。

在本揭露的實施例中，接合墊的形成省略了EBR製程，或者在平坦化製程之後才進行EBR製程，因此可避免晶圓的接合介電層在接合墊形成過程中受到損傷，從而使得晶圓的接合介電層不會出現塌邊區域，或者塌邊區域尺寸可大幅減小，從而可大幅減小晶圓堆疊時由塌邊區域所造成的晶圓與晶圓之間的未接合區域。進而使得未結合區域上方的晶圓所需修剪的晶圓尺寸大幅減小，可避免所述修剪影響到晶圓的良好晶粒區，因此可允許更多層的晶圓堆疊。

根據本揭露的一些實施例，一種晶圓接合結構的形成方法包括形成第一晶圓以及將第二晶圓接合到第一晶圓的接合介電層及接合墊。形成第一晶圓包括以下製程。提供半導體結構，半導體結構的邊緣具有第一塌邊區域。形成附加介電層，以填補第一塌邊區域。在半導體結構及附加介電層上形成具有開口的接合介電層。形成導電層於接合介電層上並填入開口中，其中在附加介電層上方的導電層具有凸起。進行移除製程，以移除位於接合介電層上的導電層，餘留在開口中的導電層形成接合墊，其中移除製程包括平坦化製程，且凸起被平坦化製程移除。

根據本揭露的另一些實施例，一種晶圓接合結構的形成方法包括形成第一晶圓以及將第二晶圓接合到第一晶圓的接合結構。形成第一晶圓包括：提供半導體結構；在半導體結構的側邊形成附加介電層；以及在半導體結構及附加介電層上形成接合結構。形成接合結構包括以下製程。形成具有開口的接合介電層。形成導電層於接合介電層上並填入開口中。進行平坦化製程，以移除位於接合介電層上方的部分導電層。進行邊緣球狀物移除製程，以移除導電層在平坦化製程之後位於接合介電層上方的殘留物，其中餘留在開口中的導電層形成接合墊。

根據本揭露的一些實施例，一種晶圓接合結構包括第一晶圓及第二晶圓。第一晶圓包括位於基底上的內連線結構、接合結構以及附加介電層。接合結構位於內連線結構上方，並電連接到內連線結構。附加介電層位於內連線結構的側邊，並位於接合結構與內連線結構之間。第二晶圓接合到第一晶圓的接合結構。

以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應知，他們可容易地使用本公開做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不悖離本公開的精神及範圍，而且他們可在不悖離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。

10、10’、400:基底 11:積體電路元件 12:介電結構 13:內連線 14、14’、24:介電層 14a:內部介電層 14b:邊緣介電層 15:開口 16、22:導電層 16a、BP:主體部 16b、16b’:凸部 16c、16c’:凹部 16d、16d’、EP、EP2:邊緣部 16e、16e’:接墊 17、17’:附加介電層 18、18’:接合介電層 19:介層孔 20:溝渠 22a、22a’:接合墊 22b、P1:第一部分 22c、P2:第二部分 28、28’、401、402:接合結構 50、50a、50a’、50b、50c、200、201、202、203:晶圓 70、70a、70b、70c:阻障層 71、71a、71b、71b’、71c:晶種層 72、72a、72b、72b’:金屬層 75:負電極 100a、100b:晶圓堆疊結構 300:CMP機台 301:研磨台 302:研磨墊調節器 303:研磨液供給裝置 304:研磨頭 305:載入杯 306:CMP腔室 307:轉移站 308:機械臂 309:EBR腔室 310:超音波裝置 311:刷具清洗器 312:乾燥器 313:清洗模組 314:機械手臂 315:測量設備 316:裝載埠 405:介電覆蓋層 406:連接件 407:第一鈍化層 408:第二鈍化層 409:導電接墊 410:連接端子 411:凸塊下金屬層 500:半導體結構 1100、1101、1102、1103、1104、1200、1201、1202、1203、1204、1205、2205、2206:步驟 BR:區域 NR:未接合區域 E1、E2:端點 ER:邊緣區 H1、H2:高度 IF:界面 IR:內部區 IS1、IS2:塌邊表面 P:平面區 RC、RC’:凹陷 RO1、RO2、RO2’:塌邊區域 S:圓角區 SW1、SW2、SW2’:側壁 TSV:基底穿孔 W1、W2、W3、W4、W4’:寬度

結合附圖閱讀以下詳細說明會最好地理解本公開的各個方面。值得注意的是，按照行業的標準做法，各種特徵並不是按比例繪製的。事實上，為了討論的清楚起見，各種特徵的尺寸可以任意增加或減小。 圖1A至圖1J示出根據本揭露第一實施例的製造晶圓及晶圓接合結構的方法的示意性剖視圖。 圖2A至圖2C是根據本揭露第二實施例的製造晶圓接合結構的方法的示意性剖視圖。 圖3A至圖3B是根據本揭露第三實施例的製造晶圓接合結構的方法的示意性剖視圖。 圖4A示出根據本揭露一些實施例的導電層邊緣部在EBR製程之前的示意性放大剖視圖。圖4B示出根據本揭露一些實施例的在導電層的電鍍製程中負電極置於晶圓邊緣的上視圖。圖4C示出根據本揭露一些實施例的導電層邊緣部在EBR製程之後的示意性放大剖視圖。 圖5A示出根據本揭露第一實施例的晶圓的示意性剖視圖。 圖5B示出根據本揭露一些實施例的晶圓接合結構的示意性剖視圖。 圖6示出根據本揭露一些實施例的化學機械研磨機台的示意圖。 圖7至圖8示出根據本揭露一些事實例的製造晶圓的流程圖。

10:基底

14、14’:介電層

16e、16e’:接墊

17、17’:附加介電層

18、18’:接合介電層

22a、22a’:接合墊

28、28’:接合結構

50a、50a’:晶圓

100a:晶圓堆疊結構

BR:區域

NR:未接合區域

ER:邊緣區

IR:內部區

RO2、RO2’:塌邊區域

SW1、SW2、SW2’:側壁

W3、W4、W4’:寬度

Claims (10)

1. 一種晶圓接合結構的形成方法，包括： 形成第一晶圓，包括： 提供半導體結構，所述半導體結構的邊緣具有第一塌邊區域； 形成附加介電層，以填補所述第一塌邊區域； 在所述半導體結構及所述附加介電層上形成具有開口的接合介電層； 形成導電層於所述接合介電層上並填入所述開口中，其中在所述附加介電層上方的所述導電層具有凸起；以及 進行移除製程，以移除位於所述接合介電層上的所述導電層，餘留在所述開口中的所述導電層形成接合墊，其中所述移除製程包括平坦化製程，且所述凸起被所述平坦化製程移除；以及 將第二晶圓接合到所述第一晶圓的所述接合介電層及所述接合墊。
2. 如申請專利範圍第1項所述的晶圓接合結構的形成方法，其中提供所述半導體結構包括形成內連線結構於基底上，其中所述第一塌邊區域是在所述內連線結構的形成過程中形成的。
3. 如申請專利範圍第1項所述的晶圓接合結構的形成方法，其中所述移除製程不包括邊緣球狀物移除製程。
4. 如申請專利範圍第1項所述的晶圓接合結構的形成方法，其中所述平坦化製程移除位於所述接合介電層上的所述導電層的主體部及邊緣部，所述邊緣部包括所述凸起。
5. 如申請專利範圍第1項所述的晶圓接合結構的形成方法，其中所述平坦化製程更移除部分所述接合介電層，使得在所述接合介電層的邊緣形成第二塌邊區域，其中所述第二塌邊區域的尺寸小於所述第一塌邊區域的尺寸。
6. 一種晶圓接合結構的形成方法，包括： 形成第一晶圓，包括： 提供半導體結構； 在所述半導體結構的側邊形成附加介電層；以及 在所述半導體結構及所述附加介電層上形成接合結構，包括： 形成具有開口的接合介電層； 形成導電層於所述接合介電層上並填入所述開口中； 進行平坦化製程，以移除位於所述接合介電層上方的部分所述導電層；以及 進行邊緣球狀物移除製程，以移除所述導電層在所述平坦化製程之後位於所述接合介電層上方的殘留物，其中餘留在所述開口中的所述導電層形成接合墊；以及 將第二晶圓接合到所述第一晶圓的所述接合結構。
7. 如申請專利範圍第6項所述的晶圓接合結構的形成方法，其中所述平坦化製程及所述邊緣球狀物移除製程在同一化學機械研磨機台中進行。
8. 一種晶圓接合結構，包括： 第一晶圓，包括： 位於基底上的內連線結構； 接合結構，位於所述內連線結構上方，並電連接到所述內連線結構；以及 附加介電層，位於所述內連線結構的側邊，並位於所述接合結構與所述內連線結構之間；以及 第二晶圓，接合到所述第一晶圓的所述接合結構。
9. 如申請專利範圍第8項所述的晶圓接合結構，其中 所述附加介電層填補在所述內連線結構邊緣的第一塌邊區域； 所述接合結構的邊緣具有第二塌邊區域；以及 所述第二塌邊區域的寬度及高度小於所述第一塌邊區域的高度及寬度。
10. 如申請專利範圍第8項所述的晶圓接合結構，其中所述第二晶圓的寬度與所述第一晶圓的寬度的比值為99%至99.5%。

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