CN111668121B - 晶圆接合结构及其形成方法 - Google Patents

Abstract

本发明实施例提供一种晶圆接合结构及其形成方法。晶圆接合结构的形成方法包括形成第一晶圆以及将第二晶圆接合到第一晶圆的接合介电层及接合垫。形成第一晶圆包括以下工艺。提供半导体结构，半导体结构的边缘具有第一塌边区域。形成附加介电层，以填补第一塌边区域。在半导体结构及附加介电层上形成具有开口的接合介电层。形成导电层于接合介电层上并填入开口中，其中在附加介电层上方的导电层具有凸起。进行移除工艺，以移除位于接合介电层上的导电层，余留在开口中的导电层形成接合垫，其中移除工艺包括平坦化工艺，且凸起被平坦化工艺移除。

Description

晶圆接合结构及其形成方法

技术领域

本发明实施例涉及一种晶圆接合结构及其形成方法。

背景技术

由于各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速成长。在很大程度上，集成密度的此种提高来自于最小特征尺寸(minimum feature size)的持续减小，此使得更多较小的元件能够集成到给定区域中。这些较小的电子元件也需要与先前的封装相比利用较小区域的较小的封装。半导体元件的某些较小类型的封装包括方形扁平封装(quad flat package，QFP)、引脚栅阵列(pin gridarray，PGA)封装、球栅阵列(ball grid array，BGA)封装、覆晶(flip chip，FC)封装、三维集成芯片(three-dimensional integrated chip，3DIC)、晶圆级封装(wafer levelpackage，WLP)及叠层封装(package on package，PoP)装置等等。

三维集成芯片因堆叠芯片之间的互连线的长度减小而提供提高的集成密度及其他优点，例如更快的速度及更高的带宽。然而，对于三维集成芯片技术来说仍存在很多待处理的挑战。

发明内容

根据本揭露的一些实施例，一种晶圆接合结构的形成方法包括形成第一晶圆以及将第二晶圆接合到第一晶圆的接合介电层及接合垫。形成第一晶圆包括以下工艺。提供半导体结构，半导体结构的边缘具有第一塌边区域。形成附加介电层，以填补第一塌边区域。在半导体结构及附加介电层上形成具有开口的接合介电层。形成导电层于接合介电层上并填入开口中，其中在附加介电层上方的导电层具有凸起。进行移除工艺，以移除位于接合介电层上的导电层，余留在开口中的导电层形成接合垫，其中移除工艺包括平坦化工艺，且凸起被平坦化工艺移除。

根据本揭露的另一些实施例，一种晶圆接合结构的形成方法包括形成第一晶圆以及将第二晶圆接合到第一晶圆的接合结构。形成第一晶圆包括：提供半导体结构；在半导体结构的侧边形成附加介电层；以及在半导体结构及附加介电层上形成接合结构。形成接合结构包括以下工艺。形成具有开口的接合介电层。形成导电层于接合介电层上并填入开口中。进行平坦化工艺，以移除位于接合介电层上方的部分导电层。进行边缘球状物移除工艺，以移除导电层在平坦化工艺之后位于接合介电层上方的残留物，其中余留在开口中的导电层形成接合垫。

根据本揭露的一些实施例，一种晶圆接合结构包括第一晶圆及第二晶圆。第一晶圆包括位于衬底上的内连线结构、接合结构以及附加介电层。接合结构位于内连线结构上方，并电连接到内连线结构。附加介电层位于内连线结构的侧边，并位于接合结构与内连线结构之间。第二晶圆接合到第一晶圆的接合结构。

附图说明

结合附图阅读以下详细说明会最好地理解本公开的各个方面。值得注意的是，按照行业的标准做法，各种特征并不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可以任意增加或减小。

图1A至图1J示出根据本揭露第一实施例的制造晶圆及晶圆接合结构的方法的示意性剖视图。

图2A至图2C是根据本揭露第二实施例的制造晶圆接合结构的方法的示意性剖视图。

图3A至图3B是根据本揭露第三实施例的制造晶圆接合结构的方法的示意性剖视图。

图4A示出根据本揭露一些实施例的导电层边缘部在EBR工艺之前的示意性放大剖视图。图4B示出根据本揭露一些实施例的在导电层的电镀工艺中负电极置于晶圆边缘的上视图。图4C示出根据本揭露一些实施例的导电层边缘部在EBR工艺之后的示意性放大剖视图。

图5A示出根据本揭露第一实施例的晶圆的示意性剖视图。

图5B示出根据本揭露一些实施例的晶圆接合结构的示意性剖视图。

图6示出根据本揭露一些实施例的化学机械研磨机台的示意图。

图7至图8示出根据本揭露一些事实例的制造晶圆的流程图。

具体实施方式

以下公开内容提供用于实现所提供主题的不同特征的许多不同的实施例或实例。以下阐述元件及配置的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第二特征形成于第一特征“之上”或第一特征“上”可包括其中第二特征与第一特征被形成为直接接触的实施例，且也可包括其中第二特征与第一特征之间可形成有附加特征，进而使得所述第二特征与所述第一特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参照编号及/或字母。这种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。

另外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上(on)”、“在...上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外还囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或其他定向)，且本文中所用的空间相对性用语可同样相应地进行解释。

本揭露还可包括其他特征及工艺。举例来说，可包括测试结构以进行三维封装或三维集成芯片装置的验证测试。测试结构可包括例如形成于重布线层中或衬底上的测试接垫，所述测试接垫能够用于测试三维封装或三维集成芯片、使用探针(probe)及/或探针卡(probe card)等。此外，亦可对中间结构及最终结构执行验证测试。另外，本文中所公开的结构及方法可接合包含对已知良好晶粒的中间验证的测试方法一起使用，以提高良率(yield)及降低成本。

图1A至图1J示出根据本揭露第一实施例的制造晶圆及晶圆接合结构的方法的示意性剖视图。图5A示出根据本揭露第一实施例的晶圆的示意性剖视图。图5A详细地示出图1I所示晶圆的构件。

请参照图5A，在一些实施例中，晶圆50a包括衬底10、多个集成电路元件11、内连线结构InC、附加介电层17以及接合结构28。衬底10是半导体衬底，例如硅衬底。举例来说，衬底10是块状(bulk)硅衬底、掺杂硅衬底、未掺杂硅衬底或绝缘体上硅(silicon-on-insulator，SOI)衬底。掺杂硅衬底的掺质可为N型掺质、P型掺质或N型掺质与P型掺质的组合。衬底10也可由其他半导体材料形成。所述其他半导体材料包括但不限于硅锗、碳化硅、砷化镓或其类似物。

衬底10包括多个主动区域及隔离结构(图中未示出)。多个集成电路元件11形成在衬底10的主动区域上。在一些实施例中，所述多个集成电路元件11包括主动元件、被动元件或其组合。在一些实施例中，举例来说，集成电路元件11包括晶体管、电容器、电阻器、二极管、光电二极管、熔丝(fuse)或其他类似元件。

内连线结构InC形成在衬底10及集成电路元件11之上。在一些实施例中，内连线结构InC包括介电结构12及内连线13。内连线13设置于介电结构12中，且电性连接不同的集成电路元件11，并形成功能电路。在一些实施例中，介电结构12包括多个介电层，例如包括内层介电层(inter-layer dielectric layer，ILD)与一个或多个金属间介电层(inter-metal dielectric layer，IMD)。在一些实施例中，介电结构12的材料包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicate glass，BPSG)及其组合等。在一些实施例中，内连线13包括多层导线以及插塞。导线及插塞包括导体材料，例如铜、铝、钨、其合金或其组合。插塞包括接触窗以及介层窗。接触窗位于内层介电层中，连接金属导线与集成电路元件11。介层窗位于金属间介电层中，连接不同层的金属导线。

在一些实施例中，介电层14及导电特征16e为内连线结构InC的顶部介电层及顶部导电特征。亦即，介电层14为介电结构12的顶部介电层。导电特征16e为内连线13的顶部导电特征，且可被称为接垫16e。接合结构28位于内线连结构InC上，与接垫16e电性连接。附加介电层17位于内连线结构InC的边缘，环绕内连线结构InC。附加介电层17的材料可与介电结构12的材料相同或不同，例如可包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如，氮氧化硅)、碳化物(例如碳化硅)或其组合或其它合适的介电材料。

图1A至图1I绘示晶圆50a的接垫16e、附加介电层17及接合结构28的制造方法的示意性剖视图。为简洁起见，图5A中的集成电路元件11以及接垫16e与衬底10之间的内连线结构InC未在图1A至图1I中具体示出，且在晶圆制造未完成之前将晶圆标示为50。

请参照图1A，提供包括衬底10的晶圆50。在一些实施例中，所述晶圆50包括内部区IR与边缘区ER。边缘区ER为晶圆50的边缘部分，环绕晶圆50的内部区IR。

在衬底10上形成介电层14。介电层14例如是对应图5A所示介电结构12的顶部介电层。在一些实施例中，介电层14包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如氮氧化硅)、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、掺杂硼的磷硅酸盐玻璃(boron-doped phosphosilicateglass，BPSG)及其组合等。介电层14例如是通过旋转涂布(spin-coating)、化学气相沉积(chemical vapor deposition,CVD)、流动式化学气相沉积(flowable CVD)、等离子体增强型化学气相沉积(plasma-enhanced CVD,PECVD)、原子层沉积或其组合等适合的沉积技术而形成。

将介电层14图案化，以形成多个开口(或称为凹槽)15。在一些实施例中，图案化的方法包括光刻与蚀刻工艺。举例来说，在介电层14上形成光刻胶层，通过光刻工艺将所述光刻胶层图案化，以在光刻胶层中形成与将要形成开口15的位置对应的开口，暴露出部分介电层14的顶面。接着，以图案化的光刻胶层为掩模，通过蚀刻工艺移除被图案化的光刻胶层暴露出的介电层14。之后，再将图案化的光刻胶层移除。

在一些实施例中，开口15可例如是介层孔、沟渠或其组合。开口15的剖面形状可为正方形、矩形、倒梯形或其他合适的形状。开口15的侧壁可为直的、倾斜的或弯曲的。本揭露并不以此为限。

请继续参照图1A，在衬底10上形成导电层(或称为接垫材料层)16。导电层16覆盖介电层14并填入开口15中。在一些实施例中，导电层16包括金属或金属合金。举例来说，导电层16可包括铜、铝、钨、镍、其合金或其组合。在一些实施例中，导电层16的形成方法包括溅镀(sputtering)、化学气相沉积、物理气相沉积、电化学镀覆(electrochemicalplating，ECP)、电镀、无电镀覆或其组合。但本揭露并不以此为限。

在一些实施例中，导电层16具有不平坦的顶面。举例来说，位于晶圆50的边缘区ER的导电层16凸出于位于内部区IR的导电层16。换言之，导电层16具有主体部16a及边缘部16d。主体部16a位于内部区IR衬底10的正上方。边缘部16d位于边缘区ER衬底10的正上方，环绕主体部16a。在一些实施例中，主体部16a具有大致平坦的顶面，而边缘部16d的顶面凸出于主体部16a的顶面。边缘部16d的顶面可为不平坦的，例如呈弧形、突刺形或类似形状。在一些实施例中，边缘部16d呈凸起的球状物，但本揭露并不以此为限。换言之，边缘部16d具有凸起，所述凸起为边缘部16d凸出于主体部16a顶面的部分。

图4A示出晶圆50中的导电层16的部分主体部16a及边缘部16d的放大剖视图。为简洁起见，图4A中未示出介电层14。请参照图4A，在一些实施例中，导电层16包括阻障层70、晶种层71及金属层72。阻障层70可包括金属氮化物，例如氮化钛(TiN)、氮化钽(TaN)、其组合或其类似物。晶种层71可为铜晶种层或其他合适的金属晶种层。晶种层71的材料可包括钛、钽、铜、其组合或其类似物。晶种层71可为单层或多层结构。在一些实施例中，晶种层71例如是两层结构，包括钛层及位于钛层上的铜层。晶种层71的形成方法包括物理气相沉积法(physical vapor deposition，PVD)，例如溅镀(sputtering)。

金属层72可为合适的金属或金属合金。在一些实施例中，金属层72为铜层，其通过电镀工艺形成。举例来说，在形成晶种层71之后，将欲镀铜金属层72的晶圆置于电解液(例如，硫酸铜溶液)中，将与电源负极连接的负电极75连接于晶圆的晶种层71，并将与电源正极连接的正电极(例如是铜电极)置于电解液中。在电镀过程中，正电极的金属铜失去电子变成铜离子(Cu²⁺)而溶于电解液中，电解液中的铜离子在负电极75处得到电子，进而在与负电极75相连的晶圆表面析出铜，以在晶种层71上形成铜金属层72。

图4B绘示负电极75和晶圆50的上视图。请参照图4A及4B，在一些实施例中，所述负电极75呈环形，放置于晶圆50边缘的晶种层71上。由于位于晶圆边缘的晶种层71上需放置负电极75，因此在负电极75所占据的区域不会形成金属层72。因此，金属层72形成于负电极75内侧壁所围成的环状区域内。

也就是说，金属层72形成于晶种层71上，覆盖部分晶种层71的表面。在一些实施例中，靠近晶圆最边缘的部分晶种层71未被金属层72覆盖。虽然，阻障层70与晶种层71延伸到晶圆的边缘，然而，金属层72仅会覆盖部分延伸到晶圆边缘的晶种层71，使得延伸到晶圆边缘的晶种层71的另一部分未被金属层72覆盖。在一些实施例中，晶圆50的边缘部ER具有平面区P与圆角区S。平面区P具有平坦的表面，或相对于圆角区S平坦具有较为平坦的表面。平面区P的表面与晶圆内部区的表面大致齐平。圆角区S具有例如弧形或圆形的表面。在一些实施例中，阻障层70与晶种层71延伸到覆盖晶圆边缘ER的平面区P，而未延伸至覆盖晶圆的圆角区S，但本揭露并不以此为限。在另一些实施例中，阻障层70与晶种层71不仅延伸到覆盖晶圆的平面区P，且延伸至覆盖晶圆的圆角区S。

请参照图4A，换言之，导电层16包括阻障层70、晶种层71及金属层72，且可划分为主体部16a及边缘部16d。边缘部16d包括凸部16b及凹部16c。主体部16a包括阻障层70a、晶种层71a及金属层72a。凸部16b包括阻障层70b、晶种层71b及金属层72b。在一些实施例中，主体部16a的金属层72a具有大体平坦的顶面，凸部16b的金属层72b的顶面凸出于主体部16a的金属层72a的顶面，且可为不平坦的。在一些实施例中，金属层72b的顶面高度随着远离主体部16a而逐渐增加，但本揭露并不以此为限。凹部16c包括阻障层70c及晶种层71c，而不具有金属层，因此其顶面凹入并低于主体部16a及凸部16b的顶面。换言之，导电层16的边缘部16d在最靠近晶圆边缘的位置处具有凹陷RC，所述凹陷RC位于凹部16c的上方。

返回参照图1A至图1B，在形成导电层16之后，移除正电极以及负电极75。其后，进行移除工艺，以移除导电层16的边缘部16d。此移除工艺使得在晶圆的边缘区ER，即导电层16的边缘形成凹陷RC’。在一些实施例中，移除工艺包括边缘球状物移除(Edge BeedRemoval；EBR)工艺。举例来说，EBR工艺包括使用喷嘴将蚀刻剂喷洒至导电层16的边缘部16d，以蚀刻移除边缘部16d。在一些实施例中，喷嘴可设置于边缘部16d上方一个固定的位置，晶圆50可以其中心线为轴线旋转，随着晶圆50的旋转，蚀刻剂可喷洒至整个边缘部16d，从而移除边缘部16d，但本揭露并不以此为限。在一些实施例中，蚀刻剂例如包括硫酸、过氧化氢及去离子水的组合物或其类似物。所述蚀刻剂对于导电层与介电层之间具有高蚀刻选择比，而大体上不会损伤到下方的介电层14。所述EBR工艺至少移除凸出于导电层16主体部16a的边缘部16d的凸出部分。在一些实施例中，导电层16的边缘部16d被部分移除，但本揭露并不以此为限。在另一些实施例中，边缘部16d被完全移除。

图4C示出EBR工艺之后导电层16的局部放大图。请参照图4A及图4C，在一些实施例中，边缘部16d被部分移除，并留下边缘部16d’。在一些实施例中，边缘部16d’的顶面(或表面)高度低于主体部16a的顶面高度，且随着远离主体部16a而逐渐降低。举例来说，EBR工艺移除凸部16b的部分金属层72b及部分晶种层71b以及凹部16c的晶种层71c，并余留凸部16b’及凹部16c’。凸部16b’包括阻障层70b、晶种层71b’及金属层72b’。在一些实施例中，凸部16b’的金属层72b’的顶面不高于主体部16a金属层72a的顶面。换言之，凸部16b’的金属层72b’的顶面可低于或大体齐平于主体部16a的金属层72a的顶面，且金属层72b’的顶面高度随着远离主体部16a而逐渐降低，但本揭露并不以此为限。在另一些实施例中，金属层72b’的部分顶面也可略微高于主体部16a金属层72a的顶面(未绘示)。在一些实施例中，凹部16c的晶种层71c被完全移除，且凹部16c’包括阻障层70c。在一些实施例中，EBR工艺没有移除阻障层70c，但本揭露并不以此为限。如图4A及图4C所示，EBR工艺使得导电层16的(较小)凹陷RC范围扩大，并形成(较大)凹陷RC’。凹陷RC’的侧壁裸露出凸部16b’的晶种层71b’及金属层72b’；凹陷RC’的底部裸露出阻障层70c。

请参照图1B至图1C，接着进行平坦化工艺，以移除位于介电层14顶面上方的导电层16。平坦化工艺后，余留在介电层14的开口15中的导电层16e即形成内连线结构InC的顶部导电特征(或称为接垫)。接垫16e的顶面与介电层14的顶面实质上齐平。在一些实施例中，导电层16的阻障层70c(图4C)作为平坦化工艺的停止层，之后，再移除介电层14上方的阻障层70c。在一些实施例中，平坦化工艺例如包括化学机械研磨(chemical mechanicalpolishing,CMP)工艺。

请参照图1B、图1C以及图4C，在平坦化工艺期间，由于导电层16在边缘区ER具有凹陷RC’，平坦化工艺不仅会移除凹陷RC’底部的阻障层70c，还可能会移除阻障层70c下方(即，凹陷RC’下方)的部分介电层14。换言之，在平坦化工艺期间，位于边缘区ER的介电层14可能受到损伤而发生塌边(roll off)。

在一些实施例中，位于顶部导电特征16e及介电层14下方的内连线结构的其它金属特征及介电层的形成方法与接垫16e及介电层14的形成方法相似，例如包括图案化介电层，在介电层上电镀形成导电层，进行EBR工艺移除边缘凸出物，接着进行平坦化工艺移除介电层上方的导电层。进行EBR工艺可确保在平坦化工艺之后在晶圆的边缘区不会有多余的导电层残留。然而，由于EBR工艺会在导电层的边缘部形成较大的凹陷，进而导致平坦化工艺对导电层下方的介电层造成损伤，从而使得介电层发生塌边。塌边在内连线的每一层的形成过程中会在介电结构的边缘逐渐累积。也就是说，在一些实施例中，在图1A形成介电层14之前，位于介电层14下方的内连线结构InC的介电层边缘就已经出现塌边，然而为简洁起见，未示出。

请参照图1C及图5A，图1C的虚线示例性的示出内连线13(包括接垫16e)形成过程中所累积产生的塌边区域RO1。塌边区域RO1是指在内连线13的形成过程中，在导电层的平坦化工艺期间介电层被移除的区域。塌边区域RO1自介电结构12的介电层14的顶面延伸到介电层14下方的介电层24中。在一些实施例中，塌边区域RO1投影到衬底10的表面时的形状呈环形，其环绕晶圆的内部区IR，塌边区域RO1的表面IS1(或称为塌边表面)可为倾斜的、弧形的或类似形状的表面，但本揭露并不以此为限。表面IS1与介电层14的顶面相连，再向下延伸至晶圆侧壁，换言之，表面IS1低于介电层14的顶面。在一些实施例中，塌边区域RO1具有宽度W1及高度H1，宽度W1的范围例如是15mm至1mm，高度H1的范围例如是20μm至0.5μm。塌边表面IS1具有端点E1与E2。端点E1为介电层14的平坦顶面与塌边表面IS1的交点，端点E2为塌边表面IS1与晶圆侧壁的交点。换言之，介电结构12从位于介电层14顶面的端点E1处开始出现塌边，且塌边延伸至端点E2。在一些实施例中，塌边表面IS1相对于衬底10顶面的高度自端点E1至E2逐渐降低。应注意，上述宽度W1意指塌边表面IS1在与衬底10顶面平行的方向上自位于介电层14顶面的端点E1至晶圆侧壁的水平距离。高度H1是指塌边表面IS1在与衬底10顶面垂直的方向上自端点E2至介电层14的顶面的垂直距离。

请继续参照图1C，在平坦化工艺之后，介电层14包括位于晶圆内部区IR的内部介电层14a以及位于边缘区ER的边缘介电层14b。内部介电层14a具有大致平坦的顶面，且与接垫16e的顶面大致齐平。边缘介电层14b邻近塌边区域RO1，且边缘介电层14b的表面(亦即，部分的塌边表面IS1)低于内部介电层14a的顶面。边缘介电层14b的表面也可被称为介电层14的侧壁。在一些实施例中，边缘介电层14b的表面是倾斜的、弧形的或类似形状。边缘介电层14b的剖面形状例如是三角形、扇形或类似形状，但本揭露并不以此为限。

在一些实施例中，图1C中所示的结构，即衬底10及其上方的内连线结构InC又可被称为半导体结构500。半导体结构500的边缘具有塌边区域RO1。

请参照图1C及图1D，形成附加介电层17，以填补半导体结构500的塌边区域RO1。具体来说，在内连线结构InC的塌边区域RO1上形成附加介电层17，以填补塌边区域RO1。附加介电层17的材料可与介电层14的材料相同或不同。在一些实施例中，附加介电层17的材料可包括氧化物(例如氧化硅)、氮化物(例如氮化硅)、氮氧化物(例如，氮氧化硅)、碳化物(例如碳化硅)或其组合或其它合适的介电材料。附加介电层17可通过CVD、PVD、ALD、热氧化法等工艺选择性地沉积或成长而形成，但本揭露并不以此为限。

在一些实施例中，附加介电层17通过PECVD而形成。举例来说，所述PECVD可包括以下工艺：将图1C所示的晶圆置于工艺腔室(processing chamber)中，将等离子体排除环(plasma exclusion ring)覆盖在晶圆正面的内部区IR上方和/或晶圆的背面，暴露出塌边区域RO1，接着通入工艺气体。晶圆正面与背面相对，其中晶圆正面是指具有或靠近接垫16e的一面；而晶圆背面是指远离接垫16e的一面。由于晶圆正面的内部区IR及晶圆背面被等离子体排除环覆盖，因此附加介电层17可以选择性地沉积在塌边区域RO1的表面IS1上。在一些实施例中，在进行择性沉积工艺之后，更包括对附加介电层17进行平坦化工艺(例如，CMP)，以使附加介电层17的顶面平坦化。

请继续参照图1D，附加介电层17填补塌边区域RO1，覆盖塌边表面IS1。在一些实施例中，附加介电层17投影到衬底10的表面时的形状呈环状，环绕晶圆的内部区IR。附加介电层17的剖面形状可为三角形或类似形状。在一些实施例中，附加介电层17的顶面与内连线结构InC的介电层14的顶面以及接垫16e的顶面实质上齐平，附加介电层17的侧壁与晶圆的侧壁对齐，但本揭露并不以此为限。换言之，附加介电层17与内连线结构InC的介电结构之间具有界面(interface)IF。界面IF自介电层14的顶面延伸至介电层14下方的介电层24(图5)中。

请参照图1E，在衬底10上方形成接合介电层18。接合介电层18可为单层或多层结构。接合介电层18包含氧化硅、氮化硅、氮氧化硅、聚合物或其组合或其类似物。聚合物例如是聚苯并恶唑(polybenzoxazole,PBO)、聚酰亚胺(polyimide，PI)、苯并环丁烯(benzocyclobutene,BCB)、其组合或其类似物。接合介电层18的形成方法包括旋涂法、CVD、PECVD或类似工艺。接合介电层18覆盖接垫16e的顶面、介电层14的顶面以及附加介电层17的顶面。在本揭露的实施例中，由于塌边区域RO1被附加介电层17填补，因此接合介电层18可具有实质上平坦的顶面。

请参照图1F至图1G，在接合介电层18中形成介层孔19及沟渠20。在一些实施例中，所述介层孔19及沟渠20通过双镶嵌(dual damascene)工艺形成。双镶嵌工艺可包括沟渠优先(trench first)工艺、介层孔优先(via first)工艺及自对准(self-aligned)工艺。图1F至图1G以介层孔优先的双镶嵌工艺为例示出介层孔19及沟渠20的形成，但应理解，本揭露并不以此为限，介层孔19及沟渠20也可通过其它类型的双镶嵌工艺、单镶嵌(singledamascene)工艺或类似工艺形成。

请参照图1F，在一些实施例中，先在接合介电层18中形成介层孔19，以暴露出部分接垫16e的顶面。介层孔19例如是通过光刻与蚀刻工艺而形成。举例来说，在接合介电层18上方形成第一图案化的掩模层。第一图案化的掩模层具有与将要形成介层孔19的位置对应的第一开口，暴露出部分接合介电层18的顶面。接着以第一图案化的掩模层为掩模进行蚀刻工艺，以移除被第一开口暴露出的接合介电层18，并形成穿过接合介电层18的介层孔19。之后，移除第一图案化的掩模层。

接着，请参照图1G，在接合介电层18的上部形成沟渠20。沟渠20的形成例如是通过以下工艺来形成：在接合介电层18上形成第二图案化的掩模层。第二图案化的掩模层具有与将要形成沟渠20的位置对应的第二开口。第二开口的尺寸(例如，宽度)大于第一开口的尺寸(例如，宽度)，暴露出部分接合介电层的顶面以及介层孔19。接着以第二图案化的掩模层为掩模进行蚀刻工艺，以移除被第二开口暴露出的部分接合介电层18，以在接合介电层18的上部中形成沟渠20。在一些实施例中，接合介电层18包括多层结构，且在其中具有蚀刻停止层。蚀刻停止层用以界定沟渠20的蚀刻工艺停止的位置。沟渠20位于介层孔19上方，与介层孔19空间连通。部分接垫16e被介层孔19及沟渠20暴露出来。

请参照图1H，在衬底10上方形成导电层22。导电层22覆盖接合介电层18的顶面并填入介层孔19及沟渠20中。导电层22的材料及形成方法与导电层16的材料及形成方法相似，且可相同或不同，于此不再赘述。

请参照图1H，在一些实施例中，类似于导电层16(图1A)，导电层22具有不平坦的表面。举例来说，导电层22具有位于内部区IR的主体部BP及位于边缘区ER的边缘部EP。边缘部EP凸出于主体部BP。换言之，边缘部EP具有第一部分P1及位于第一部分P1上的第二部分P2。第一部分P1是指与主体部BP大致齐平而未凸出于主体部BP的部分。第二部分P2凸出于主体部BP的顶面，且可被称为凸起P2。导电层22的结构特征与导电层16(图1A)的结构特征类似，于此不再赘述。导电层22的局部放大图亦如图4A所示，在一些实施例中，导电层22的边缘部EP亦具有因放置负电极75而产生的凹陷RC。

请参照图1H至图1I，接着对导电层22进行平坦化工艺，以移除位于接合介电层18上方的导电层22，并留下位于介层孔19及沟渠20中的导电层22a。具体来说，所述平坦化工艺移除介电层上方的部分主体部BP及边缘部EP。也就是说，边缘部EP的第一部分P1及凸起P2被平坦化工艺移除。在一些实施例中，位于接合介电层18的顶面上方的导电层22被平坦化工艺完全移除。在一些实施例中，平坦化工艺包括CMP工艺，但本揭露并不以此为限。

在一些实施例中，导电层22a的形成省略了EBR工艺，亦即，在形成导电层22之后及平坦化工艺之前，没有进行EBR工艺移除导电层22的边缘部EP，而是直接进行平坦化工艺移除接合介电层18上方的导电层22(包括部分主体部BP及边缘部EP)。在本揭露的实施例中，由于在内连线结构的形成过程中，EBR工艺所导致的塌边区域RO1已被附加介电层17填补，进而使得接合介电层18具有实质上平坦的顶面，因此对导电层22可省略EBR工艺，且可通过调控平坦化工艺的工艺参数，使得接合介电层18上方的导电层22被移除干净，而不会在晶圆的边缘区ER有导电层的残留。此外，由于省略了EBR工艺，因此导电层22的边缘部EP不会产生EBR工艺所导致的较大凹陷(类似图4C及图1B所示导电层16的凹陷RC’)，从而可以避免接合介电层18发生塌边。

请继续参照图1H至图1I，在一些实施例中，如图4A所示，由于导电层22的边缘部EP亦具有放置负电极75所导致的较小凹陷RC，因此导电层22的平坦化工艺可能会轻微的损伤到接合介电层18，进而产生塌边区域RO2及塌边表面IS2。塌边区域RO2是指在导电层22的平坦化工艺期间被移除的接合介电层18的区域。塌边表面IS2低于接合介电层18的顶面，且自接合介电层18的顶面延伸至接合介电层18的侧壁，塌边表面IS2相对于衬底10顶面的水平高度随着远离接合介电层18的顶面而逐渐降低。在一些实施例中，相较于EBR工艺所导致的较大凹陷(例如图4C及图1B所示导电层16的凹陷RC’)，放置负电极75所产生的凹陷RC极小，从而使得在接合介电层18中所产生的塌边区域RO2的范围极小，甚至可忽略不计。在一些实施例中，塌边区域RO2的宽度W2及高度H2远小于塌边区域RO1的宽度W1及高度H1。举例来说，塌边区域RO2的宽度W2的范围为0.3mm至0.8mm，高度H2的范围为-0.5μm至0.5μm。此处，高度H2为负值的情况是指：在一些实施例中，平坦化工艺在移除接合介电层18上方的导电层22之后，还可能继续向下移除部分接合介电层18及位于沟渠20中的部分导电层20，进而可能导致接合介电层18的边缘部分具有凸起，所述凸起突出于内部区IR的接合介电层18顶面。所述凸起可能由于晶圆边缘的移除速率小于内部区的移除速率而产生。在一些实施例中，处于上述范围中的高度H2不会影响后续的接合工艺。

请参照图1I，在一些实施例中，导电层22a又被称为接合垫22a。接合垫22a嵌置于接合介电层18中，并穿过接合介电层18，以与接垫16e电连接。在一些实施例中，接合垫22a包括第一部分22b及位于第一部分22b上的第二部分22c。第一部分22b位于介层孔19(图1G)中，物理性以及电性连接到接垫16e。在一些实施例中，第一部分22b又可被称为通孔。第二部分22c位于沟渠20中，并通过通孔22b电连接到接垫16e。接合垫22a与接合介电层18构成接合结构28，以用于后续的接合工艺。

请参照图1I及图5A，晶圆50a至此即已完成。在一些实施例中，晶圆50a包括衬底10、内连线结构InC、附加介电层17及接合结构28。介电层14及嵌置于介电层14中的接垫16e位于内连线结构InC的顶部。在一些实施例中，内连线结构InC的介电结构12在晶圆50a的边缘区ER具有塌边区域RO1。塌边区域RO1自顶部介电层14的顶面朝向衬底10方向延伸。在一些实施例中，塌边区域RO1自顶部介电层14的顶面延伸，一直延伸到介电结构12的底部介电层(即，内层介电层)或第一层金属间介电层中，但本揭露并不以此为限。在一些实施例中，塌边区域RO1未延伸到衬底10。换言之，塌边区域RO1位于介电结构12的部分最底部介电层上方，且位于部分介电结构12的侧边，环绕内连线结构InC。

附加介电层17填补介电结构12的塌边区域RO1。换言之，附加介电层17位于介电结构12的部分介电层上方且位于介电结构12的部分介电层的侧边，环绕内连线结构InC。在一些实施例中，附加介电层17的顶面与内连线结构InC的接垫16e的顶面及介电层14的顶面实质上齐平。从另一角度来看，附加介电层17位于内连线结构InC的侧边，并位于接合结构28与内连线结构InC之间，或接合结构28与衬底10之间。在一些实施例中，附加介电层17并未与衬底10接触，而是被位于附加介电层17与衬底10之间的部分介电结构12间隔开。

接合结构28位于内连线结构InC及附加介电层17上，其包括接合垫22a与接合介电层18。在一些实施例中，接合结构28的介电层18也具有微小的塌边区域RO2。塌边区域RO2的尺寸远小于内连线结构InC中介电结构12的塌边区域RO1的尺寸。

在一些实施例中，晶圆50a中包括多个晶粒，晶粒例如是特定应用集成电路(application-specific integrated circuit，ASIC)芯片、模拟芯片(analog chip)、感测芯片(sensor chip)、无线射频芯片(wireless and radio frequency chips)、电压调节器芯片(voltage regulator chip)或存储器芯片(memory chip)。在一些实施例中，多个晶粒在晶圆50a中排列成阵列，且可为相同类型的晶粒或不同类型的晶粒。

请参照图1J，在一些实施例中，接着进行接合工艺，以使晶圆50a接合到另一晶圆50a’，以形成晶圆堆叠结构(或称为晶圆接合结构)100a。晶圆50a’可为与晶圆50a相同类型或不同类型的晶圆。在一些实施例中，晶圆50a’包括衬底10’、内连线结构InC’、附加介电层17’及接合结构28’。介电层14’及接垫16e’为内连线结构InC’的顶部介电层及顶部导电特征。接合结构28’包括接合介电层18’及嵌置于接合介电层18’中的接合垫22a’。接合垫22a’电连接到接垫16e’。晶圆50a’的结构特征及形成方法与晶圆50a的结构特征及形成方法相似，于此不再赘述。在一些实施例中，晶圆50a与晶圆50a’是以面对面(face to face)，即正面对正面的方式接合。

在一些实施例中，将晶圆50a’的接合结构28’与晶圆50的接合结构28对准，其中接合垫22a’与接合垫22a对准，介电层18’与介电层18对准，接着进行接合工艺，从而使接合结构28’与接合结构28接合。接合工艺包括混合接合(hybrid bonding)、熔融接合(fusionbonding)或其组合。在接合工艺包括混合接合的一些实施例中，所述混合接合包括至少两种类型的接合，例如包括金属与金属接合(metal-to-metal bonding)以及非金属与非金属接合(例如，介电质与介电质接合(dielectric-to-dielectric bonding))。也就是说，接合垫22a与接合垫22a’是通过金属与金属接合进行接合，而接合介电层18与接合介电层18’是通过介电质与介电质接合进行接合。

在接合工艺包括熔融接合的一些实施例中，熔融接合的接合操作可执行如下。首先，为避免产生未接合区域(例如，界面气泡)，对晶圆50a的待接合的表面以及晶圆50a’的待接合的表面(即，接合结构28与接合结构28’的表面)进行处理，使其足够清洁及平滑。然后，在室温下以轻微的压力(slight pressure)将晶圆50a’与晶圆50对齐并放置成物理接触，以开始进行接合操作。此后，在升高的温度下执行退火工艺，以加强晶圆50a’的待接合的表面与晶圆50的待接合的表面之间的化学键，并将所述化学键转变成共价键。

请继续参照图1J，图1J包括已接合晶圆的区域BR的放大图A与B，区域BR为晶圆50a与50a’的边缘接合区。在一些实施例中，晶圆50a与晶圆50a’具有相同的尺寸，举例来说，晶圆50a的宽度W3与晶圆50a’的宽度W4例如是相同的。如放大图A所示，在一些实施例中，在接合工艺之后，晶圆50a的侧壁SW1与晶圆50a’的侧壁SW2在与衬底10垂直的方向上彼此对齐。在一些实施例中，如放大图A中所示，将晶圆50a’与晶圆50a接合之后，由于晶圆50a与晶圆50a’各自具有塌边区域RO2及RO2’，因此晶圆50a与晶圆50a’的边缘之间可能存在由塌边区域RO2及RO2’所导致的未接合(non-bond)区域(或称为无接合区域)NR。然而本揭露并不以此为限，在另一些实施例中，晶圆50a与晶圆50a’不包括塌边区域，因而不会产生未接合区域。在又一些实施例中，晶圆50a与晶圆50a’的塌边区域极小，因此在接合过程中，接合介电层18与接合介电层18’可良好的彼此熔融，而不会产生未接合区域。

在一些实施例中，在将晶圆50a与晶圆50a’接合之后，更包括对接合至晶圆50a上方的晶圆50a’进行研磨工艺，以减小晶圆50a’的厚度。接着，在一些晶圆50a与晶圆50a’之间存在未接合区域NR的实施例中，如放大图B中所示，可对晶圆50a’进行修剪工艺(trimming process)，以移除位于未接合区域NR上方的部分晶圆50a’(移除部分以虚线示出)，从而避免在后续进行更多层的晶圆堆叠时晶圆50a’破裂。修剪工艺使得晶圆50a’的尺寸(例如，宽度)减小，亦即使得晶圆50a’的尺寸小于晶圆50a的尺寸。在一些实施例中，被移除掉的部分晶圆50a’的宽度为Wt，宽度Wt取决于晶圆50a’的塌边区域RO2’的宽度。塌边区域RO2’的宽度愈小，需修剪移除的晶圆50a’的宽度Wt也愈小。在本揭露的实施例中，以半径为150mm的圆形晶圆50a/50a’为例，修剪工艺所需移除的晶圆50a’的宽度Wt的范围例如是0.8mm至1.5mm，而半径147mm范围内的晶圆为良好晶粒(good die)区，因此所述修剪工艺不会影响到晶圆50a’的良好晶粒区。

在一些实施例中，经修剪的晶圆50a’具有宽度W4’(W4’＝W4-Wt)。宽度W4’略小于晶圆50a’的起始宽度W4或晶圆50a的宽度W3。举例来说，在一些实施例中，经修剪的晶圆50a’的宽度W4’与晶圆50a的宽度W3的比值(W4’:W3)的范围为约99％至约99.5％。在一些晶圆的上视形状呈圆形的实施例中，此处晶圆的宽度指晶圆的直径。如放大图B中所示，在修剪工艺之后，晶圆50a’的侧壁SW2’与晶圆50a的侧壁SW1在与衬底10的顶面垂直的方向上彼此交错开。晶圆50a的侧壁SW1侧向突出于晶圆50a’的侧壁SW2’。晶圆50a’的侧壁SW2’在水平方向上相较于晶圆50a的侧壁SW1更靠近晶圆的内部区。

在本揭露的实施例中，由于接合垫的形成省略了EBR工艺，使得晶圆的接合介电层的塌边区域尺寸大幅减小，从而可大幅减小晶圆堆叠时由塌边区域所造成的未接合区域。因此修剪工艺仅需对未接合区域上方的晶圆作小幅修剪，而不会使其尺寸减少太多。换言之，在进行晶圆堆叠时，每一层晶圆仅作小幅修剪，可保有足够大的良好晶粒区，因此可允许更多层的晶圆堆叠。

图1J示例性地示出晶圆50a对晶圆50a’接合(wafer-to-wafer bonding)所形成的晶圆堆叠结构100a。在一些实施例中，晶圆50a与晶圆50a’各自包括多个晶粒。所述多个晶粒在接合工艺中彼此对准并接合在一起，并形成三维集成芯片(three-dimensionalintegrated chip，3DIC)结构。在一些实施例中，在晶圆接合之后，可沿晶圆的切割道进行切割工艺，以将多个3DIC结构切割开来。在一些实施例中，在切割工艺之后，靠近晶圆边缘的3DIC结构可能包括附加介电层17，但本揭露并不以此为限。在另一些实施例中，在晶圆接合之后，也可能不进行切割工艺，包括多个3DIC结构的晶圆接合结构100a也可直接应用于一些特定领域，例如人工智能(artificial intelligence，AI)，但本揭露并不以此为限。

在另一些实施例中，亦可进行晶圆对晶粒接合(wafer-to-die)接合工艺，以将多个晶粒接合到晶圆50a。此外，接合工艺可以面对面的方式进行或背对面(back to face)的方式进行。图1J示出两层晶圆堆叠，但应理解，此仅为示例，且本揭露并不以此为限。

图5B示例性地示出多层晶圆堆叠结构100b。在一些实施例中，晶圆堆叠结构100b自下而上包括依次堆叠的晶圆50a、晶圆200、晶圆201、晶圆202以及晶圆203。在一些实施例中，晶圆50a较详细的剖面示意图如图5A所示。晶圆200、201、202、203各自包括衬底400、集成电路元件、内连线结构、附加介电层以及接合结构401及402。晶圆200至203的集成电路元件、内连线结构及附加介电层与晶圆50a的该些结构类似，于此不再赘述。为了简洁起见，附加介电层并未具体示出于图5B中。

在一些实施例中，晶圆的接合结构可设置于晶圆的正面、背面或其组合。举例来说，晶圆50a具有位于其正面的接合结构28。晶圆200、201及202各自具有位于其背面的接合结构401及位于其正面的接合结构402。晶圆203具有位于其正面的接合结构402。接合结构401及402与接合结构28类似，包括介电层与接合垫，所述接合垫电连接到对应晶圆的内连线结构中的导电特征。在一些实施例中，位于晶圆200、201、202背面的接合结构401通过衬底穿孔(through substrate via)TSV电连接到对应晶圆的内连线结构的导电特征。衬底穿孔TSV包括导电材料，例如铜、铝、钨、其合金或其组合。在一些实施例中，衬底穿孔TSV更包括阻障层。阻障层位于导电材料与衬底400之间，以防止导电材料扩散至衬底400中。阻障层的材料例如是钛、钽、氮化钛、氮化钽或其组合。

晶圆与晶圆之间可以面对面(正面对正面)、面对背(正面对背面)或背对背的方式接合。举例来说，晶圆50a与晶圆200通过接合结构28与接合结构401以面对背(face toback)的方式接合在一起。晶圆200与晶圆201通过接合结构402与接合结构401以面对背的方式接合在一起。晶圆201与晶圆202通过接合结构402与接合结构401以面对背的方式接合在一起。晶圆202与晶圆203通过接合结构402与接合结构402以面对面的方式接合在一起。

在一些实施例中，在最顶层的晶圆203上形成有介电覆盖层405。介电覆盖层405的材料包括氮化硅、氮氧化硅、碳氧化硅、碳化硅、其组合或其类似物。连接件406穿过介电覆盖层405，电连接到晶圆203的衬底穿孔TSV，以作为晶圆50a至晶圆203的外部连接。连接件406包括金属或金属合金等导电材料，例如铜、铝、钨、镍、其合金或其组合。

请继续参照图5B，在一些实施例中，在介电覆盖层405及连接件406上方形成有钝化层。钝化层可为单层或多层结构。在一些实施例中，所述钝化层为多层结构，且包括第一钝化层407及第二钝化层408。第一钝化层407及第二钝化层408的材料可相同或不同。在一些实施例中，第一钝化层407及第二钝化层408可分别包括氧化硅、氮化硅、氮氧化硅、聚合物、其组合或其类似物。聚合物例如是PBO、PI、BCB、其组合或其类似物。

导电接垫409形成于第一钝化层407上，并穿过第一钝化层407，以电连接到连接件406。导电接垫409的材料可与连接件406的材料相同或不同。第二钝化层408覆盖导电接垫409的侧壁及部分顶面。第二钝化层408具有开口，暴露出导电接垫409的部分顶面。连接端子(或称导电球或导电凸块)410设置于被第二钝化层408暴露出的导电接垫409上。连接端子410的材料包括铜、铝、无铅合金(例如金、锡、银或铜合金)或铅合金(例如是铅锡合金)。在一些实施例中，连接端子410例如是控制塌陷芯片连接(controlled collapse chipconnection，C4)凸块或锡球。在一些实施例中，连接端子410是通过植球工艺(ballmounting process)而置于在导电接垫409上。在一些实施例中，在形成连接端子410之前，更包括在被第二钝化层408暴露出的导电接垫409上形成凸块下金属(under-ballmetallurgy,UBM)层411。凸块下金属层411的材料包括金属或金属合金。凸块下金属层411例如是铜、锡、其合金或其组合。凸块下金属层411的形成方法例如是物理气相沉积法或电镀法。连接端子410可通过凸块下金属层411电连接到导电接垫409。在一些实施例中，在形成连接端子410之后，可进行切割工艺，以将晶圆堆叠结构100b切割成多个独立的3DIC结构。然而，本揭露并不以此为限。在另一些实施例中，在晶圆接合之后，也可能不进行切割工艺，包括多个3DIC结构的晶圆接合结构100b也可直接应用于一些特定领域，例如人工智能(artificial intelligence，AI)，但本揭露并不以此为限。

在一些实施例中，在每一层晶圆堆叠(接合)的过程中，在将晶圆接合之后，需要对可能出现的未接合区域上方的晶圆进行修剪工艺。举例来说，在一些实施例中，图5B所示的晶圆堆叠结构100b的形成可包括以下工艺，提供晶圆50a、200、201、202及203。在接合工艺之前，这些晶圆例如具有相同的尺寸，但本揭露并不以此为限。首先将晶圆200接合到晶圆50a，接着进行第一修剪工艺，以移除晶圆50a与晶圆200的未接合区域上方的部分晶圆200，第一修剪工艺之后的晶圆200的尺寸略小于晶圆50a的尺寸。将晶圆201接合到晶圆200。进行第二修剪工艺，以移除晶圆201与晶圆200的未接合区域上方的部分晶圆201。第二修剪工艺之后的晶圆201的尺寸略小于晶圆200的尺寸。重复此接合及修剪工艺，以继续往上堆叠晶圆202及晶圆203。因此，在所形成的晶圆堆叠结构100b中，晶圆50a至晶圆203的尺寸自下而上逐渐减小。

在本揭露的实施例中，由于接合垫的形成省略了EBR工艺，使得晶圆的接合介电层的塌边区域尺寸大幅减小，从而可大幅减小晶圆堆叠时由塌边区域所造成的未接合区域。因此修剪工艺仅需对未接合区域上方的晶圆作小幅修剪，而不会使其尺寸减少太多。换言之，每一层晶圆仅作小幅修剪，可使每层晶圆保有足够大的良好晶粒区，因此可允许更多层的晶圆堆叠。

图5B所示的晶圆层数仅用于例示说明，且本揭露并不以此为限。在本揭露的实施例中，由于晶圆与晶圆之间的未接合区域大幅减小，因此可允许更多层的晶圆堆叠。

图2A至图2C是根据本揭露第二实施例的制造晶圆堆叠结构的方法的示意性剖视图。第二实施例与第一实施例的差异在于，接合垫22a的形成包括在平坦化工艺之后进行EBR工艺。

图2A对应第一实施例中图1H的结构，请参照图2A至图2B，形成导电层22，所形成的导电层22的边缘部EP凸出于主体部BP。边缘部EP包括第一部分P1及凸起P2。之后进行平坦化工艺(例如CMP)，以移除位于接合介电层18上方的部分导电层22。在一些实施例中，平坦化工艺可能移除导电层22的主体部BP及大部分的边缘部EP，导电层22的边缘部EP可能没有被平坦化工艺完全移除，而在晶圆的边缘区ER残留下边缘部EP2。具体来说，边缘部EP的凸起P2及大部分的第一部分P1被平坦化工艺移除，而位于底部的一些第一部分P1未被平坦化工艺移除而形成边缘部EP2。

请参照图2B至图2C，在平坦化工艺之后，接着进行EBR工艺，以移除残余的边缘部EP2。亦即，EBR工艺移除导电层22在平坦化工艺之后位于接合介电层18上方的残留物。由于所述EBR工艺所使用的蚀刻剂对于导电层与介电层之间具有高蚀刻选择性，因此EBR工艺仅移除导电层残留的边缘部EP2，而不会损伤到接合介电层18。在此实施例中，在平坦化工艺之后再进行EBR工艺不仅可确保接合介电层18上方不会有导电层残留，也可避免对接合介电层18造成损伤而发生塌边。

请参照图2C，晶圆50b至此即已完成，晶圆50b与晶圆50a的结构类似。在一些实施例中，由于EBR工艺在平坦化工艺之后执行，在平坦化工艺期间，由于边缘区的接合介电层18上方仍有导电层边缘部EP2保护，因此平坦化工艺可能不损伤到接合介电层18。而后续的EBR工艺也不会对接合介电层18造成损伤，因此晶圆50b的接合介电层18可能不出现晶圆50a(图1I)的塌边现象，进而可避免在后续晶圆接合时出现未接合区域。然而，本揭露并不以此为限。在另一些实施例中，由于导电层的边缘部EP本身具有凹陷RC(图4A)，平坦化工艺也可能损伤到凹陷RC下方的接合介电层18，进而出现类似晶圆50a的塌边区域RO1(图1I)。之后，晶圆50b可进入后续例如图1J所示的接合工艺。

在以上实施例中，平坦化工艺与EBR工艺可例如是分别在彼此分开的CMP机台与EBR机台中进行。以第二实施例为例来说，在图2A所示形成导电层22之后，将晶圆载入CMP机台中进行CMP工艺，以形成图2B所示的结构，接着将晶圆载出CMP机台，并将所得晶圆(图2B)载入EBR机台进行EBR工艺。然而本揭露并不以此为限。

在另一些实施例中，平坦化工艺与EBR工艺可在同一CMP机台中进行。所述CMP机台包括EBR腔室或EBR喷嘴，从而可在同一CMP机台中进行CMP工艺与EBR工艺。

图3A至图3B是根据本揭露第三实施例的制造晶圆堆叠结构的方法的示意性剖视图。图6示出根据本揭露一些实施例的CMP机台的示意图。第三实施例示例性地示出在同一CMP机台中进行CMP工艺与EBR工艺。

请参照图6，在一些实施例中，CMP机台300包括CMP腔室306、转移站307、机械臂308、清洗模块313、机械手臂314、测量(metrology)设备315以及装载埠(load port)316。CMP腔室306包括一或多个研磨台301、研磨垫调节器302、研磨液供给装置303、研磨头304以及载入杯(load cup)305。图6示例性地示出三个研磨台301，但研磨台的数目并不以此为限。多个研磨台301可同时处理多个晶圆，每一研磨台301具有对应的研磨垫调节器302、研磨液供给装置303以及研磨头304。研磨垫调节器302可调节对应的研磨台301上的研磨垫。研磨液供给装置303在CMP工艺中供给研磨液至研磨的晶圆表面。载入杯305用以将晶圆载入至研磨台301或将晶圆从研磨台301载出。CMP腔室306中的晶圆可转移至转移站307。

转移站307的晶圆可通过机械臂308而传递至清洗模块313。清洗模块313可用以对研磨之后的晶圆进行EBR工艺、清洗及干燥工艺。清洗工艺可包括超声波清洗工艺及刷具清洗工艺。在一些实施例中，清洗模块313包括EBR腔室309、超声波装置310、刷具清洗器311以及干燥器312。刷具清洗器311例如包括滚筒类型的刷子(brush)、笔状类型的刷子或其类似物或其组合。

机械手臂314可用以将晶圆从清洗模块313传递至测量设备315或装载埠316。测量设备315可对晶圆进行测试。装载埠316用以存放晶圆。

请参照图3A至图3B及图6，在一些实施例中，在衬底10上方形成导电层22之后，将图3A所示的晶圆50载入至CMP机台300。在一些实施例中，晶圆50被载入至CMP腔室306中，以对导电层22进行CMP工艺。举例来说，将晶圆50载入至CMP腔室306的载入杯305，接着将载入杯305的晶圆50载入至研磨台301的研磨垫上，并使晶圆50待研磨的导电层22面向研磨头304，亦即，晶圆50置于研磨台301的研磨垫与研磨头304之间。在研磨过程中，通过研磨液供给装置303供给研磨液至晶圆50待研磨的导电层22的表面，研磨头304接触导电层22的表面，旋转研磨头304以对导电层22进行研磨。在一些实施例中，研磨台301在研磨过程中与研磨头304沿相反的方向旋转。

在CMP腔室306中完成晶圆50的CMP工艺之后，通过载入杯305将晶圆50从CMP腔室306载出至转移站307。接着通过机械臂308将晶圆50传递至清洗模块313。在一些实施例中，晶圆50被传递至清洗模块313中的EBR腔室309，以对晶圆50进行EBR工艺。EBR腔室309中例如包括一或多个EBR喷头或喷嘴，可将EBR蚀刻剂喷洒至晶圆50的边缘，以移除可能残留在晶圆50边缘的接合介电层18上方的导电层22。

接着，使用超声波装置310及刷具清洗器311对晶圆50进行超声波清洗及刷具清洗。清洁工艺亦可包括其他类型的物理和/或化学清洁步骤。在清洗工艺之后，利用干燥器312对晶圆50进行干燥。之后，可通过机械手臂314将晶圆50转移至测量设备315，以对晶圆50进行检测。举例来说，测量设备315可检测经历CMP工艺及EBR工艺之后晶圆表面的平坦度以及接合介电层18上方导电层是否有残留。若晶圆检测良好，则可通过机械手臂314将检测之后的晶圆转移至装载埠316。若检测未通过，则可通过机械手臂314将晶圆再次转移至CMP腔室306或清洗模块313，直至检测通过，并将检测通过的晶圆转移至装载埠316。至此，如图3B所示的晶圆50c即已完成并存放于装载埠316中。之后，可将晶圆50c从装载埠316中载出以用于后续工艺。在第三实施例中，晶圆50c与晶圆50a或50b的结构特征类似，于此不再赘述。不同之处在于，晶圆50c在同一CMP机台中进行CMP工艺及EBR工艺。

图6仅为将CMP设备与EBR设备整合在一起的CMP机台的一个例子，且本揭露并不以此为限。在一些实施例中，EBR腔室可能被包括在CMP腔室中。举例来说，可在研磨液供给器附近设置EBR喷嘴，EBR喷嘴可供给EBR蚀刻剂于研磨台上的待处理晶圆，以对该晶圆进行EBR工艺。然而，本揭露并不以此为限。

图7至图8示出根据本揭露一些实施例的晶圆接合结构的制造方法的流程图。请参照图7，在一些实施例中，晶圆接合结构的形成包括以下工艺。在步骤1200中，在衬底上形成内连线结构。步骤1200包括步骤1100至步骤1104。在步骤1100中，在衬底上形成介电层。在步骤1101中，图案化介电层，以在介电层中形成开口。在步骤1102中，在介电层上形成导电层，以覆盖介电层的顶面并填入介电层的开口中。在步骤1103中，对导电层进行边缘球状物移除(EBR)工艺，以移除导电层的边缘部。接着在步骤1104中，在EBR工艺之后，对导电层进行化学机械研磨(CMP)工艺，以移除位于介电层顶面上方的导电层，余留在介电层开口中的导电层形成接垫。

在步骤1200之后，进行步骤1201，形成附加介电层，以填补内连线结构边缘的塌边区域。接着在步骤1202中，在内连线结构及附加介电层上形成接合介电层。在步骤1203中，图案化接合介电层，以在接合介电层中形成开口。在步骤1204中，在接合介电层上形成接合垫材料层，以覆盖接合介电层的顶面并填入接合介电层的开口中。之后，在一些实施例中，进行步骤1205，对接合垫材料层进行CMP工艺，所述CMP工艺移除位于接合介电层顶面上方的接合垫材料层，余留在接合介电层开口中的接合垫材料层形成接合垫。在一些实施例中，接合介电层顶面上方的接合垫材料层被CMP工艺完全移除。

在另一些实施例中，在步骤1204之后，进行步骤2205，对接合垫材料层进行CMP工艺，所述CMP工艺移除位于接合介电层顶面上方的部分接合垫材料层，并在接合介电层的边缘上方残留有接合垫材料层的部分边缘部。之后，在步骤2206中，进行EBR工艺，以移除接合垫材料层的所述残留的边缘部，余留在接合介电层开口中的接合垫材料层形成接合垫。在一些实施例中，步骤2205及步骤2206中的CMP工艺及EBR工艺在彼此分开的CMP机台及EBR机台中进行。在另一些实施例中，步骤2205及步骤2206中的CMP工艺及EBR工艺在同一CMP机台中进行。

在本揭露的实施例中，接合垫的形成省略了EBR工艺，或者在平坦化工艺之后才进行EBR工艺，因此可避免晶圆的接合介电层在接合垫形成过程中受到损伤，从而使得晶圆的接合介电层不会出现塌边区域，或者塌边区域尺寸可大幅减小，从而可大幅减小晶圆堆叠时由塌边区域所造成的晶圆与晶圆之间的未接合区域。进而使得未结合区域上方的晶圆所需修剪的晶圆尺寸大幅减小，可避免所述修剪影响到晶圆的良好晶粒区，因此可允许更多层的晶圆堆叠。

根据本揭露的一些实施例，一种晶圆接合结构的形成方法包括形成第一晶圆以及将第二晶圆接合到第一晶圆的接合介电层及接合垫。形成第一晶圆包括以下工艺。提供半导体结构，半导体结构的边缘具有第一塌边区域。形成附加介电层，以填补第一塌边区域。在半导体结构及附加介电层上形成具有开口的接合介电层。形成导电层于接合介电层上并填入开口中，其中在附加介电层上方的导电层具有凸起。进行移除工艺，以移除位于接合介电层上的导电层，余留在开口中的导电层形成接合垫，其中移除工艺包括平坦化工艺，且凸起被平坦化工艺移除。

根据本揭露的另一些实施例，一种晶圆接合结构的形成方法包括形成第一晶圆以及将第二晶圆接合到第一晶圆的接合结构。形成第一晶圆包括：提供半导体结构；在半导体结构的侧边形成附加介电层；以及在半导体结构及附加介电层上形成接合结构。形成接合结构包括以下工艺。形成具有开口的接合介电层。形成导电层于接合介电层上并填入开口中。进行平坦化工艺，以移除位于接合介电层上方的部分导电层。进行边缘球状物移除工艺，以移除导电层在平坦化工艺之后位于接合介电层上方的残留物，其中余留在开口中的导电层形成接合垫。

根据本揭露的一些实施例，一种晶圆接合结构包括第一晶圆及第二晶圆。第一晶圆包括位于衬底上的内连线结构、接合结构以及附加介电层。接合结构位于内连线结构上方，并电连接到内连线结构。附加介电层位于内连线结构的侧边，并位于接合结构与内连线结构之间。第二晶圆接合到第一晶圆的接合结构。

以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不悖离本公开的精神及范围，而且他们可在不悖离本公开的精神及范围的条件下对其作出各种改变、代替、及变更。

Claims (10)

1.一种晶圆接合结构的形成方法，包括：

形成第一晶圆，包括：

提供半导体结构，所述半导体结构包括半导体衬底以及位于所述半导体衬底上的内连线结构，所述半导体结构的边缘具有第一塌边区域，所述第一塌边区域自所述内连线结构的顶部介电层延伸至所述内连线结构的底部介电层且位于所述半导体衬底上方；

形成附加介电层，以填补所述第一塌边区域，所述附加介电层位于所述半导体衬底上方，且环绕所述顶部介电层及所述底部介电层，其中所述内连线结构的介电结构的一部分将所述附加介电层与所述半导体衬底间隔开；

在所述半导体结构及所述附加介电层上形成具有开口的接合介电层；

形成导电层于所述接合介电层上并填入所述开口中，其中在所述附加介电层上方的所述导电层具有凸起；以及

进行移除工艺，以移除位于所述接合介电层上的所述导电层，余留在所述开口中的所述导电层形成接合垫，其中所述移除工艺包括平坦化工艺，且所述凸起被所述平坦化工艺移除；以及

将第二晶圆接合到所述第一晶圆的所述接合介电层及所述接合垫。

2.根据权利要求1所述的晶圆接合结构的形成方法，其中所述第一塌边区域是在所述内连线结构的形成过程中形成的。

3.根据权利要求1所述的晶圆接合结构的形成方法，其中所述附加介电层的顶面与所述顶部介电层的顶面齐平，且所述附加介电层与所述顶部介电层的侧壁及所述底部介电层的侧壁接触。

4.根据权利要求1所述的晶圆接合结构的形成方法，其中所述平坦化工艺移除位于所述接合介电层上的所述导电层的主体部及边缘部，所述边缘部包括所述凸起。

5.根据权利要求1所述的晶圆接合结构的形成方法，其中所述平坦化工艺更移除部分所述接合介电层，使得在所述接合介电层的边缘形成第二塌边区域，其中所述第二塌边区域的尺寸小于所述第一塌边区域的尺寸。

6.一种晶圆接合结构的形成方法，包括：

形成第一晶圆，包括：

提供半导体结构；

在所述半导体结构的侧边形成附加介电层；以及

在所述半导体结构及所述附加介电层上形成接合结构，包括：

形成具有开口的接合介电层；

形成导电层于所述接合介电层上并填入所述开口中，其中所述导电层包括主体部及第一边缘部，所述第一边缘部具有凸出于所述主体部的顶面的凸起；

进行平坦化工艺，以移除位于所述接合介电层上方的部分所述导电层，所述平坦化工艺移除所述导电层的所述主体部与所述第一边缘部的所述凸起及位于所述凸起下方的一些部分，且所述第一边缘部的底部部分残留下来形成第二边缘部；以及

在进行所述平坦化工艺之后，进行边缘球状物移除工艺，以移除所述导电层在所述平坦化工艺之后位于所述接合介电层上方的所述第二边缘部，其中余留在所述开口中的所述导电层形成接合垫；以及

将第二晶圆接合到所述第一晶圆的所述接合结构。

7.根据权利要求6所述的晶圆接合结构的形成方法，其中所述平坦化工艺及所述边缘球状物移除工艺在同一化学机械研磨机台中进行。

8.一种晶圆接合结构，包括：

第一晶圆，包括：

位于衬底上的内连线结构；

接合结构，位于所述内连线结构上方，并电连接到所述内连线结构；以及

附加介电层，位于所述内连线结构的侧边，并位于所述接合结构与所述内连线结构之间，其中所述附加介电层位于所述衬底上方且自所述内连线结构的顶部介电层延伸至所述内连线结构的底部介电层，其中所述内连线结构的介电结构的一部分将所述附加介电层与所述衬底间隔开；以及

第二晶圆，接合到所述第一晶圆的所述接合结构。

9.根据权利要求8所述的晶圆接合结构，其中

所述附加介电层填补在所述内连线结构边缘的第一塌边区域；

所述接合结构的边缘具有第二塌边区域；以及

所述第二塌边区域的宽度及高度小于所述第一塌边区域的高度及宽度。

10.根据权利要求8所述的晶圆接合结构，其中所述第二晶圆的宽度与所述第一晶圆的宽度的比值为99％至99.5％。

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