TW202020880A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述方法包括：從可複寫式非揮發性記憶體模組中的第一實體單元讀取第一資料；經由解碼電路解碼所述第一資料；根據經解碼的第一資料更新可靠度資訊；從可複寫式非揮發性記憶體模組中的第二實體單元讀取第二資料；以及經由解碼電路根據經更新的可靠度資訊解碼所述第二資料。藉此，可基於可複寫式非揮發性記憶體模組的儲存特性提升解碼電路的性能。此外，本發明的範例實施例也提供記憶體儲存裝置與記憶體控制電路單元。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
基於各種因素，從記憶體儲存裝置中讀取的資料可能會包含錯誤位元。因此，在將資料傳送給主機系統之前，讀取的資料可被解碼以嘗試更正資料中的錯誤位元。一般來說，在成功解碼某一讀取資料後，解碼成功的資料可能會被短暫地儲存在緩衝記憶體中。在將此資料傳送至主機系統後，此資料隨即會被從緩衝記憶體中刪除。換言之，在傳統的解碼程序中，解碼成功的資料並不會被用於進一步的分析以嘗試改善往後的解碼效率。在使用一段時間後，記憶體儲存裝置可能因為資料解碼效率太差而無法繼續使用。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可改善記憶體儲存裝置的解碼效能及/或延長記憶體儲存裝置的使用壽命。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制方法包括：從所述實體單元中的第一實體單元讀取第一資料；經由解碼電路解碼所述第一資料；根據經解碼的所述第一資料更新可靠度資訊；從所述實體單元中的第二實體單元讀取第二資料；以及經由所述解碼電路根據經更新的所述可靠度資訊解碼所述第二資料。
在本發明的一範例實施例中，根據經解碼的所述第一資料更新所述可靠度資訊的步驟包括：根據經解碼的所述第一資料中的第一位元值更新對應於第一電壓範圍的可靠度資訊，其中所述第一位元值為0與1的其中之一。
在本發明的一範例實施例中，根據經解碼的所述第一資料中的所述第一位元值更新對應於所述第一電壓範圍的所述可靠度資訊的步驟包括：獲得經解碼的所述第一資料中對應於所述第一電壓範圍的所述第一位元值的第一數目；以及根據所述第一數目更新對應於所述第一電壓範圍的所述可靠度資訊。
在本發明的一範例實施例中，根據所述第一數目更新對應於所述第一電壓範圍的所述可靠度資訊的步驟包括：獲得經解碼的所述第一資料中對應於所述第一電壓範圍的第二位元值的第二數目，其中所述第二位元值為0與1的其中之另一；以及根據所述第一數目與所述第二數目更新對應於所述第一電壓範圍的所述可靠度資訊。
在本發明的一範例實施例中，根據經解碼的所述第一資料更新所述可靠度資訊的步驟包括：根據經解碼的所述第一資料辨識所述第一實體單元中的第一記憶胞所儲存的第一位元的真值，其中所述第一記憶胞的電壓位於第一電壓範圍內，且所述第一記憶胞儲存所述第一資料的部分資料；以及根據所述真值更新對應於所述第一電壓範圍的可靠度資訊。
在本發明的一範例實施例中，根據經解碼的所述第一資料更新所述可靠度資訊的步驟包括：獲得所述第一實體單元中的第一記憶胞的總數，其中所述第一記憶胞的電壓位於第一電壓範圍內，且所述第一記憶胞儲存所述第一資料的部分資料；以及根據所述總數更新對應於所述第一電壓範圍的可靠度資訊。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送第一讀取指令序列以指示從所述實體單元中的第一實體單元讀取第一資料。所述記憶體控制電路單元更用以解碼所述第一資料。所述記憶體控制電路單元更用以根據經解碼的所述第一資料更新可靠度資訊。所述記憶體控制電路單元更用以發送第二讀取指令序列以指示從所述實體單元中的第二實體單元讀取第二資料。所述記憶體控制電路單元更用以根據經更新的所述可靠度資訊解碼所述第二資料。
在本發明的一範例實施例中，所述記憶體控制電路單元根據經解碼的所述第一資料更新所述可靠度資訊的操作包括：根據經解碼的所述第一資料中的第一位元值更新對應於第一電壓範圍的可靠度資訊，其中所述第一位元值為0與1的其中之一。
在本發明的一範例實施例中，所述記憶體控制電路單元根據經解碼的所述第一資料中的所述第一位元值更新對應於所述第一電壓範圍的所述可靠度資訊的操作包括：獲得經解碼的所述第一資料中對應於所述第一電壓範圍的所述第一位元值的第一數目；以及根據所述第一數目更新對應於所述第一電壓範圍的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一數目更新對應於所述第一電壓範圍的所述可靠度資訊的操作包括：獲得經解碼的所述第一資料中對應於所述第一電壓範圍的第二位元值的第二數目，其中所述第二位元值為0與1的其中之另一；以及根據所述第一數目與所述第二數目更新對應於所述第一電壓範圍的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據經解碼的所述第一資料更新所述可靠度資訊的操作包括：根據經解碼的所述第一資料辨識所述第一實體單元中的第一記憶胞所儲存的第一位元的真值，其中所述第一記憶胞的電壓位於第一電壓範圍內，且所述第一記憶胞儲存所述第一資料的部分資料；以及根據所述真值更新對應於所述第一電壓範圍的可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據經解碼的所述第一資料更新所述可靠度資訊的操作包括：獲得所述第一實體單元中的第一記憶胞的總數。所述第一記憶胞的電壓位於第一電壓範圍內，且所述第一記憶胞儲存所述第一資料的部分資料；以及根據所述總數更新對應於所述第一電壓範圍的可靠度資訊。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個實體單元。所述記憶體控制電路單元包括主機介面、記憶體介面、解碼電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述解碼電路。所述記憶體管理電路用以發送第一讀取指令序列以指示從所述實體單元中的第一實體單元讀取第一資料。所述解碼電路用以解碼所述第一資料。所述記憶體管理電路更用以根據經解碼的所述第一資料更新可靠度資訊。所述記憶體管理電路更用以發送第二讀取指令序列以指示從所述實體單元中的第二實體單元讀取第二資料。所述解碼電路更用以根據經更新的所述可靠度資訊解碼所述第二資料。
在本發明的一範例實施例中，所述記憶體管理電路根據經解碼的所述第一資料更新所述可靠度資訊的操作包括：根據經解碼的所述第一資料中的第一位元值更新對應於第一電壓範圍的可靠度資訊，其中所述第一位元值為0與1的其中之一。
在本發明的一範例實施例中，所述記憶體管理電路根據經解碼的所述第一資料中的所述第一位元值更新對應於所述第一電壓範圍的所述可靠度資訊的操作包括：獲得經解碼的所述第一資料中對應於所述第一電壓範圍的所述第一位元值的第一數目；以及根據所述第一數目更新對應於所述第一電壓範圍的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一數目更新對應於所述第一電壓範圍的所述可靠度資訊的操作包括：獲得經解碼的所述第一資料中對應於所述第一電壓範圍的第二位元值的第二數目，其中所述第二位元值為0與1的其中之另一；以及根據所述第一數目與所述第二數目更新對應於所述第一電壓範圍的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據經解碼的所述第一資料更新所述可靠度資訊的操作包括：根據經解碼的所述第一資料辨識所述第一實體單元中的第一記憶胞所儲存的第一位元的真值，其中所述第一記憶胞的電壓位於第一電壓範圍內，且所述第一記憶胞儲存所述第一資料的部分資料；以及根據所述真值更新對應於所述第一電壓範圍的可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據經解碼的所述第一資料更新所述可靠度資訊的操作包括：獲得所述第一實體單元中的第一記憶胞的總數，其中所述第一記憶胞的電壓位於第一電壓範圍內，且所述第一記憶胞儲存所述第一資料的部分資料；以及根據所述總數更新對應於所述第一電壓範圍的可靠度資訊。
在本發明的一範例實施例中，所述第一實體單元與所述第二實體單元皆屬於所述可複寫式非揮發性記憶體模組中的一第一實體抹除單元。
在本發明的一範例實施例中，所述第一實體單元屬於所述可複寫式非揮發性記憶體模組中的一第一實體抹除單元，所述第二實體單元屬於所述可複寫式非揮發性記憶體模組中的一第二實體抹除單元，且所述第一實體抹除單元與所述第二實體抹除單元彼此獨立。
基於上述，在從第一實體單元讀取第一資料後，第一資料可被解碼，且可靠度資訊可根據經解碼的第一資料而被更新。在從第二實體單元讀取第二資料後，第二資料可根據經更新的可靠度資訊而被解碼。藉此，可改善記憶體儲存裝置的解碼效能及/或延長記憶體儲存裝置的使用壽命。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，在本範例實施例中，是假設可複寫式非揮發性記憶體模組406包括10個實體抹除單元600(0)~600(9)，且一個實體抹除單元包括M+1個實體程式化單元(亦稱為實體單元)。例如，實體抹除單元600(0)包括實體程式化單元610(0)~610(M)，實體抹除單元600(1)包括實體程式化單元620(0)~620(M)，且實體抹除單元600(9)包括實體程式化單元690(0)~690(M)。然而，在另一範例實施例中，可複寫式非揮發性記憶體模組406可包括更多或更少的實體抹除單元，及/或一個實體抹除單元可包括更多或更少的實體程式化單元。
在一範例實施例中，記憶體管理電路502可將可複寫式非揮發性記憶體模組406的實體單元邏輯地分組至儲存區與替換區。儲存區中的實體單元是用以儲存資料，而替換區中的實體單元則是用以替換儲存區中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區中沒有可用的實體抹除單元，則記憶體管理電路可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在一範例實施例中，記憶體管理電路502可配置邏輯單元以映射儲存區中的實體單元。例如，一個邏輯單元可以是指一個邏輯位址、一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，一個邏輯單元可被映射至一或多個實體單元。
在一範例實施例中，記憶體管理電路502可將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
錯誤檢查與校正電路508可包括一或多個解碼電路。在本範例實施例中，錯誤檢查與校正電路508所使用的是低密度奇偶檢查校正碼(low density parity code，LDPC)。然而，在另一範例實施例中，錯誤檢查與校正電路508所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)。
在低密度奇偶檢查校正碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H ，並且將一個碼字標記為CW 。依照以下方程式(1)，若奇偶檢查矩陣H 與碼字CW 的相乘是零向量，表示碼字CW 為有效的碼字。其中運算子
Figure 02_image001
表示模2(mod 2)的矩陣相乘。換言之，矩陣H 的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字CW 的內容。例如，碼字CW 也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
Figure 02_image003
…(1)
在方程式(1)中，矩陣H 的維度是k -乘-n (k-by-n)，碼字CW 的維度是1-乘-n 。k 與n 為正整數。碼字CW 中包括了訊息位元與奇偶位元，即碼字CW 可以表示成[M P]。向量M 是由訊息位元所組成，且向量P 是由奇偶位元所組成。向量M 的維度是1-乘-(n-k )，而向量P 的維度是1-乘-k 。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字CW 具有n 個資料位元，其中訊息位元的長度為(n-k )位元，並且奇偶位元的長度是k 位元。此外，碼字CW 的碼率(code rate)為(n-k)/n 。
在編碼時，一個產生矩陣(以下標記為G )可被使用，使得對於任意的向量M 都可滿足以下方程式(2)。產生矩陣G的維度是(n-k )-乘-n 。
Figure 02_image005
…(2)
由方程式(2)所產生的碼字CW 為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
Figure 02_image007
…(3)
由於向量M 可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H 以後，對應的產生矩陣G 也可被決定。
Figure 02_image009
…(4)
在解碼一個碼字CW 時，會先對碼字中的資料位元執行一個奇偶檢查操作。例如，在奇偶檢查操作中，可將奇偶檢查矩陣H 與碼字CW 相乘以產生一個向量(以下標記為S ， 如以下方程式(5)所示)。若向量S 是零向量，則可直接輸出碼字CW 。若向量S 不是零向量，則表示碼字CW 不是有效的碼字。
Figure 02_image011
…(5)
在方程式(5)中，向量S 的維度是k -乘-1 。向量S 中的每一個元素亦稱為校驗子(syndrome)。若碼字CW 不是有效的碼字，則錯誤檢查與校正電路508會解碼碼字CW ，以嘗試更正碼字CW 中的錯誤位元。
圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。
請參照圖7，在本範例實施例中，奇偶檢查矩陣H 可以表示為二分圖(bipartite graph)710。二分圖710包括奇偶節點712(1)~712(k)與訊息節點714(1)~714(n)。奇偶節點712(1)~712(k)中的每一者對應一個校驗子。訊息節點714(1)~714(n)的每一者對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點714(1)~714(n)與奇偶節點712(1)~712(k)之間的連結關係)是根據奇偶檢查矩陣所產生。例如，若奇偶檢查矩陣中第i 列第j 行的元素為1，則第i個奇偶節點712(i)便會連接到第j 個訊息節點714(j)。i 與j 為正整數。
當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取n 個資料位元(形成一個碼字)時，當記憶體管理電路502可取得對應於每一個資料位元的可靠度資訊(亦稱為通道可靠度資訊)。此可靠度資訊是用以表示對應的資料位元被解碼為位元“1”或是“0”的機率(或稱信心度)。在二分圖710中，訊息節點714(1)~714(n)也可接收到對應的可靠度資訊。例如，訊息節點714(1)可接收對應於第1個資料位元的可靠度資訊L1 ，而訊息節點714(j)可接收對應於第j 個資料位元的可靠度資訊Lj 。
錯誤檢查與校正電路508可根據二分圖710的結構與通道可靠度資訊L1 ~Ln 來執行解碼操作。例如，解碼操作可包括疊代解碼。在疊代解碼中，訊息節點714(1)~714(n)可計算出可靠度資訊給奇偶節點712(1)~712(k)，並且奇偶節點712(1)~712(k)也可計算出可靠度資訊給訊息節點714(1)~714(n)。這些可靠度資訊會沿著二分圖710中的邊(edge)來傳送。例如，奇偶節點712(i)傳送給訊息節點714(j)的是可靠度資訊Li-＞j ，而訊息節點714(j)傳送給奇偶節點712(i)是可靠度資訊Lj-＞i 。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為位元“1”或是“0”的機率(或為信心度)有多少。例如，可靠度資訊Lj-＞i 表示訊息節點714(j)認為第j個資料位元被解碼為位元“1”或是“0”的信心度(可為正或是負)，而可靠度資訊Li-＞j 表示奇偶節點712(i)認為第j個資料位元被解碼為位元“1”或是“0”的信心度。訊息節點714(1)~714(n)與奇偶節點712(1)~712(k)可根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為位元“1”或是“0”的條件機率。因此，上述傳送可靠度資訊的過程亦稱為置信傳播(belief propagation)。
當採用不同的演算法，訊息節點714(1)~714(n)及/或奇偶節點712(1)~712(k)可計算出不同的可靠度資訊。例如，錯誤檢查與校正電路508可以採用總和-乘積演算法(Sum-Product Algorithm)、最小值-總和演算法(Min-Sum Algorithm)、或是位元翻轉演算法(bit-flipping Algorithm)，本發明並不限制採用何種演算法。
在疊代解碼的每一次疊代中，訊息節點714(1)~714(n)可傳遞可靠度資訊給奇偶節點712(1)~712(k)，並且奇偶節點712(1)~712(k)可傳遞可靠度資訊給訊息節點714(1)~714(n)。在每一次疊代過後，訊息節點714(1)~714(n)可根據目前的可靠度資訊計算出每一個資料位元應該被解碼為位元“1”或是“0”。接著，可對計算出的資料位元執行奇偶檢查操作。例如，在奇偶檢查操作中，可將資料位元所形成的碼字與奇偶檢查矩陣相乘，藉此判斷該碼字是否為有效的碼字。若所產生的碼字為有效的碼字，則表示解碼成功且疊代解碼可被停止。然而，若所產生的碼字不是有效的碼字，則表示解碼失敗並可進行下一次的疊代。此外，若疊代解碼的疊代次數超過一個預設值，則疊代解碼也會停止，表示解碼失敗。
圖8是根據本發明的一範例實施例所繪示的讀取驗證位元的示意圖。
請參照圖8，假設屬於狀態810的記憶胞儲存位元“1”，且屬於狀態820的記憶胞儲存位元“0”。狀態810與820有部份的重疊。因此，當經由某些讀取電壓準位來讀取記憶胞時，部份屬於狀態810的記憶胞會被判別為屬於狀態820，而部份屬於狀態820的記憶胞會被判別為屬於狀態810。在本範例實施例中，是假設當某一個記憶胞的通道被讀取電壓準位導通時，對應獲得的驗證位元是位元”0”，而當某一個記憶胞的通道未被讀取電壓準位導通時，對應獲得的驗證位元是位元”1”。
記憶體管理電路502可發送至少一讀取指令序列至可複寫式非揮發性記憶體模組406，以指示經由讀取電壓準位V1 ~V5 讀取某一個實體單元。根據讀取電壓準位V1 ~V5 讀取此實體單元中某一個記憶胞的讀取結果，記憶體管理電路502可獲得5個驗證位元b1 ~b5 。讀取電壓準位V1 是對應到驗證位元b1 。讀取電壓準位V2 是對應到驗證位元b2 。讀取電壓準位V3 是對應到驗證位元b3 。讀取電壓準位V4 是對應到驗證位元b4 。讀取電壓準位V5 是對應到驗證位元b5 。
若某一個記憶胞的臨界電壓是位於電壓範圍801內，則在經由讀取電壓準位V1 ~V5 讀取此記憶胞後，記憶體管理電路502取得的驗證位元可為“11111”。類似地，若某一個記憶胞的臨界電壓是位於電壓範圍802內，則記憶體管理電路502取得的驗證位元可為“01111”。若某一個記憶胞的臨界電壓是位於電壓範圍803內，則記憶體管理電路502取得的驗證位元可為“00111”。若某一個記憶胞的臨界電壓是位於電壓範圍804內，則記憶體管理電路502取得的驗證位元可為“00011”。若某一個記憶胞的臨界電壓是位於電壓範圍805內，則記憶體管理電路502取得的驗證位元可為“00001”。若某一個記憶胞的臨界電壓是位於電壓範圍806內，則記憶體管理電路502取得的驗證位元可為“00000”。
在一範例實施例中，可複寫式非揮發性記憶體模組406也可以將驗證位元b1 ~b5 做邏輯運算以後，把運算後的驗證位元傳送給記憶體管理電路502。例如，驗證位元b2 與b4 可進行互斥或(XOR)運算，且驗證位元b1 與b5 可進行互斥或運算。藉此，針對某一個記憶胞的讀取結果，記憶體管理電路502只會取得3個驗證位元，從而減少記憶體管理電路502與可複寫式非揮發性記憶體模組406之間的資料傳輸量。此外，本發明並不限制驗證位元的個數與內容。
在一範例實施例中，讀取電壓準位V1 ~V5 的其中之一可被設定為正負號(sign)讀取電壓準位。此正負號讀取電壓準位是用來決定資料位元(亦稱為硬位元)的位元值。例如，若讀取電壓準位V3 為正負號讀取電壓準位，則資料位元會相同於驗證位元b3 。或者，若讀取電壓準位V2 為正負號讀取電壓準位，則資料位元會相同於驗證位元b2 ，依此類推。
在一範例實施例中，電壓範圍801~806分別對應一個可靠度資訊。根據經由讀取某一個記憶胞而獲得的驗證位元b1 ~b5 ，記憶體管理電路502可決定此記憶胞的臨界電壓位於電壓範圍801~806中的某一個電壓範圍內。例如，若所獲得的驗證位元為“00111”，記憶體管理電路502可決定此記憶胞的臨界電壓位於電壓範圍803內。接著，錯誤檢查與校正電路508可根據對應電壓範圍803的可靠度資訊來解碼從此記憶胞讀取的資料位元(即硬位元)。
在一範例實施例中，可靠度資訊包括對數可能性比值(Log Likelihood Ratio, LLR)。根據某一個電壓範圍中記憶胞屬於狀態810的機率與屬於狀態820的機率，一個對數可能性比值可被獲得並且作為對應於此電壓範圍的可靠度資訊。
在一範例實施例中，各個電壓範圍所對應的對數可能性比值可以事先被計算出來並且儲存在一個對數可能性比值查找表中。記憶體管理電路502可以根據驗證位元b1 ~b5 產生一索引，並將此索引輸入此對數可能性比值查找表以取得對應的對數可能性比值以作為可靠度資訊。
須注意的是，在記憶體儲存裝置10使用一段時間後，可複寫式非揮發性記憶體模組406中的記憶胞可能會老化及/或損耗。老化及/或損耗的記憶胞可能會使得預設的對數可能性比值查找表難以發揮作用。例如，在記憶胞嚴重老化及/或損耗後，使用預設的對數可能性比值查找表中的可靠度資訊可能無法成功更正從此些記憶胞讀取的資料位元。因此，在一範例實施例中，記憶體管理電路502可根據經解碼的資料(即成功解碼的資料)來更新可靠度資訊，從而提高往後解碼電路的解碼效能及/或延長記憶體儲存裝置10的使用壽命。
在一範例實施例中，記憶體管理電路502可發送至少一讀取指令序列(亦稱為第一讀取指令序列)以指示從某一個實體單元(亦稱為第一實體單元)讀取資料(亦稱為第一資料)。例如，第一實體單元可為圖6的某一個實體程式化單元。錯誤檢查與校正電路508可解碼此第一資料。若第一資料被成功的解碼，記憶體管理電路502可根據經解碼的第一資料更新可靠度資訊。
在更新可靠度資訊後，記憶體管理電路502可發送至少一讀取指令序列(亦稱為第二讀取指令序列)以指示從某一個實體單元(亦稱為第二實體單元)讀取資料(亦稱為第二資料)。例如，第二實體單元同樣可為圖6的某一個實體程式化單元。錯誤檢查與校正電路508可根據經更新的可靠度資訊解碼第二資料。須注意的是，更新後的可靠度資訊更符合當前記憶胞的臨界電壓分布狀，故可有效提高往後錯誤檢查與校正電路508對於第二資料的解碼效能。例如，第二資料是基於更新後的可靠度資訊進行解碼，故第二資料的解碼所需時間可能少於第一資料的解碼所需時間，及/或第二資料的解碼成功率可能高於第一資料的解碼成功率。
在一範例實施例中，記憶體管理電路502可獲得第一實體單元中特定記憶胞(亦稱為第一記憶胞)的總數。第一記憶胞的電壓位於某一電壓範圍(亦稱為第一電壓範圍)內。例如，第一電壓範圍可為圖8的電壓範圍801~806的其中之一。第一記憶胞儲存第一資料的一部分資料。例如，記憶體管理電路502可根據所獲得的驗證位元決定第一記憶胞並統計第一記憶胞的總數。在一範例實施例中，記憶體管理電路502可根據此總數更新對應於第一電壓範圍的可靠度資訊。例如，記憶體管理電路502可根據此總數是增加或減少來調整對應於第一電壓範圍的可靠度資訊。
在一範例實施例中，記憶體管理電路502可根據經解碼的第一資料辨識第一記憶胞所儲存的位元(亦稱為第一位元)的真值。此真值可經由解碼第一資料而獲得。此真值反映第一記憶胞所儲存的第一位元的正確位元值。此真值可不同於讀取第一記憶胞而獲得的資料位元的位元值。例如，假設原先從某一記憶胞讀取的資料位元的位元值為“0”且經過解碼後此位元值被更正為“1”，表示此記憶胞所儲存的位元的真值為“1”。換言之，此真值反映此記憶胞實際上是儲存位元值“1”。同理，假設原先從某一記憶胞讀取的資料位元的位元值為“1”且經過解碼後此位元值被更正為“0”，表示此記憶胞所儲存的第一位元的真值為“0”。換言之，此真值反映此記憶胞實際上是儲存位元值“0”。記憶體管理電路502可根據此真值更新對應於第一電壓範圍的可靠度資訊。
在一範例實施例中，記憶體管理電路502可根據經解碼的第一資料中的第一位元值來更新對應於第一電壓範圍的可靠度資訊。第一位元值為真值，且第一位元值可為“0”或“1”。例如，記憶體管理電路502可根據經解碼的第一資料中所有或至少部分的“1”(或“0”)的總數及/或分布來調整對應於第一電壓範圍的可靠度資訊。
以圖8為例，假設第一電壓範圍為電壓範圍803且200個記憶胞的臨界電壓位於電壓範圍803內(即第一記憶胞的總數為200)。記憶體管理電路502可根據經解碼的第一資料獲得這200個記憶胞中，P1個記憶胞實際上是儲存第一位元值，而P2個記憶胞實際上是儲存第二位元值。若第一位元值為“1”，則第二位元值為“0”。或者，若第一位元值為“0”，則第二位元值為“1”。P1與P2的總和是200。
在一範例實施例中，P1亦稱為第一數目，且P2亦稱為第二數目。P1反映經解碼的第一資料中對應於第一電壓範圍的第一位元值的數目。P2反映經解碼的第一資料中對應於第一電壓範圍的第二位元值的數目。記憶體管理電路502可根據P1及/或P2更新對應於第一電壓範圍的可靠度資訊。例如，記憶體管理電路502可根據P1與P2的比例來獲得對應於第一電壓範圍的新的可靠度資訊。例如，記憶體管理電路502可將P1與P2代入log(P1/P2)以獲得一個對數可能性比值。記憶體管理電路502可將此對數可能性比值決定為對應於第一電壓範圍的新的可靠度資訊。例如，記憶體管理電路502可根據此新的對數可能性比值更新對數可能性比值查找表中對應於第一電壓範圍的可靠度資訊。爾後，對數可能性比值查找表中新的可靠度資訊可用於解碼其他資料，以提高解碼電路的解碼效能及/或延長記憶體儲存裝置10的使用壽命。
在一範例實施例中，第一實體單元與第二實體單元為同一個實體單元。例如，第一實體單元與第二實體單元可為圖6的實體程式化單元610(0)。在一範例實施例中，第一實體單元與第二實體單元屬於可複寫式非揮發性記憶體模組406中的同一實體抹除單元(亦稱為第一實體抹除單元)。以圖6為例，第一實體單元可為實體程式化單元610(0)，而第二實體單元可為實體程式化單元610(1)。實體程式化單元610(0)與610(1)皆屬於實體抹除單元600(0)。在一範例實施例中，前述根據經解碼的第一資料所更新的可靠度資訊(只)用於解碼從同一個實體抹除單元讀取的資料。
在一範例實施例中，第一實體單元屬於可複寫式非揮發性記憶體模組406中的某一個實體抹除單元(例如第一實體抹除單元)，而第二實體單元屬於可複寫式非揮發性記憶體模組406中的另一實體抹除單元(例如第二實體抹除單元)。第一實體抹除單元與第二實體抹除單元彼此獨立。以圖6為例，第一實體單元可為實體程式化單元610(0)，而第二實體單元可為實體程式化單元620(0)。實體程式化單元610(0)屬於實體抹除單元600(0)。實體程式化單元620(0)屬於實體抹除單元600(0)。實體抹除單元600(0)與600(1)彼此獨立。在一範例實施例中，前述根據經解碼的第一資料所更新的可靠度資訊可用於解碼從多個實體抹除單元讀取的資料。
在一範例實施例中，第一實體單元在第一實體抹除單元中的頁偏移(page offset)相同於第二實體單元在第二實體抹除單元中的頁偏移。藉此，第一實體單元中記憶胞的老化程度及/或損耗程度有較高機率相似於第二實體單元中記憶胞的老化程度及/或損耗程度，從而可提高解碼電路對於第二資料的解碼效能。
在一範例實施例中，記憶體管理電路502可獲得圖6中至少部分實體單元的損耗資訊。此損耗資訊可反映此些實體單元中記憶胞的老化程度及/或損耗程度。例如，此損耗資訊可包括寫入計數、讀取計數、抹除計數及/或位元錯誤率。記憶體管理電路502可根據此損耗資訊從多個實體單元中選擇記憶胞的老化程度及/或損耗程度相同或相似的多個實體單元作為第一實體單元與第二實體單元。例如，所選擇的第一實體單元與第二實體單元的損耗資訊可屬於同一個數值範圍。例如，假設第一實體單元的寫入計數為120，則記憶體管理電路502可選擇寫入計數位於100至150之間的某一實體單元作為第二實體單元。
須注意的是，在圖8的範例實施例中，讀取電壓準位V1 ~V5 的總數與電壓範圍801~806的總數可以是更多或更少，視實務上需求而定。此外，雖然前述範例實施例是以更新對應於電壓範圍803的可靠度資訊作為範例，但相同或相似的可靠度資訊更新操作可以套用於其他的電壓範圍，在此不重複贅述。在一範例實施例中，更新後的可靠度資訊還可以用來解碼從更多實體單元讀取的資料，在此不重複贅述。
在一範例實施例中，錯誤檢查與校正電路508可基於硬位元模式與軟位元模式的至少其中之一來解碼資料(例如第一資料及/或第二資料)。在一範例實施例中，若用於讀取某一個記憶胞的讀取電壓準位的總數為一，則所讀取的資料(即驗證位元)可(僅)包含硬位元，且錯誤檢查與校正電路508可基於硬位元模式來解碼此資料。以圖8為例，在使用讀取電壓準位V3 來讀取第一記憶胞(或第一實體單元)後，所獲得的驗證位元可包含經由讀取電壓準位V3 讀取的硬位元。錯誤檢查與校正電路508可基於硬位元模式來解碼所讀取的資料。然而，在一範例實施例中，若用於讀取第一記憶胞(或第一實體單元)的讀取電壓準位的總數大於一，則所讀取的資料(即驗證位元)可包含硬位元與軟位元，且錯誤檢查與校正電路508可基於軟位元模式來解碼此資料。以圖8為例，在依序使用讀取電壓準位V1 ~V5 來讀取第一記憶胞(或第一實體單元)後，驗證位元中可包含經由讀取電壓準位V3 讀取的硬位元與經由讀取電壓準位V1 、V2 、V4 及V5 所讀取的軟位元。錯誤檢查與校正電路508可基於軟位元模式來解碼所讀取的資料。
基於軟位元模式執行的解碼操作與基於硬位元模式執行的解碼操作可採用相同或不同的解碼演算法。在一範例實施例中，可靠度資訊僅在軟位元模式中使用。因此，基於軟位元模式執行的解碼操作的解碼成功率可能會高於基於硬位元模式執行的解碼操作的解碼成功率，但是基於軟位元模式執行的解碼操作的系統功耗(及/或演算法複雜度)可能也會高於基於硬位元模式執行的解碼操作的系統功耗(及/或演算法複雜度)。此外，在一範例實施例中，可靠度資訊可在軟位元模式與硬位元模式中使用。
圖9是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
請參照圖9，在步驟S901中，從可複寫式非揮發性記憶體模組中的第一實體單元讀取第一資料。在步驟S902中，經由解碼電路解碼第一資料。在步驟S903中，根據經解碼的第一資料更新可靠度資訊。在步驟S904中，從可複寫式非揮發性記憶體模組中的第二實體單元讀取第二資料。在步驟S905中，經由解碼電路根據經更新的可靠度資訊解碼第二資料。
然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在從第一實體單元讀取第一資料後，第一資料可被解碼，且可靠度資訊可根據經解碼的第一資料而被更新。在從第二實體單元讀取第二資料後，第二資料可根據經更新的可靠度資訊而被解碼。藉此，可改善解碼電路、記憶體儲存裝置及/或記憶體控制電路單元的解碼效能，並可延長記憶體儲存裝置的使用壽命。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置11、31:主機系統110:系統匯流排111:處理器112:隨機存取記憶體113:唯讀記憶體114:資料傳輸介面12:輸入/輸出(I/O)裝置20:主機板201:隨身碟202:記憶卡203:固態硬碟204:無線記憶體儲存裝置205:全球定位系統模組206:網路介面卡207:無線傳輸裝置208:鍵盤209:螢幕210:喇叭32:SD卡33:CF卡34:嵌入式儲存裝置341:嵌入式多媒體卡342:嵌入式多晶片封裝儲存裝置402:連接介面單元404:記憶體控制電路單元406:可複寫式非揮發性記憶體模組502:記憶體管理電路504:主機介面506:記憶體介面508:錯誤檢查與校正電路510:緩衝記憶體512:電源管理電路600(0)、600(1)、600(9):實體抹除單元610(0)、610(1)、610(M)、620(0)、620(1)、620(M)、690(0)、690(1)、690(M):實體程式化單元710:二分圖712(1)~712(k):奇偶節點714(1)~714(n):訊息節點810、820:狀態801~806:電壓範圍S901:步驟(從第一實體單元讀取第一資料)S902:步驟(經由解碼電路解碼第一資料)S903:步驟(根據經解碼的第一資料更新可靠度資訊)S904:步驟(從第二實體單元讀取第二資料)S905:步驟(經由解碼電路根據經更新的可靠度資訊解碼第二資料)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示之管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。 圖8是根據本發明的一範例實施例所繪示的讀取驗證位元的示意圖。 圖9是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S901:步驟(從第一實體單元讀取第一資料)
S902:步驟(經由解碼電路解碼第一資料)
S903:步驟(根據經解碼的第一資料更新可靠度資訊)
S904:步驟(從第二實體單元讀取第二資料)
S905:步驟(經由解碼電路根據經更新的可靠度資訊解碼第二資料)

Claims (24)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，該記憶體控制方法包括： 從該些實體單元中的一第一實體單元讀取第一資料； 經由一解碼電路解碼該第一資料； 根據經解碼的該第一資料更新可靠度資訊； 從該些實體單元中的一第二實體單元讀取第二資料；以及 經由該解碼電路根據經更新的該可靠度資訊解碼該第二資料。
  2. 如申請專利範圍第1項所述的記憶體控制方法，其中根據經解碼的該第一資料更新該可靠度資訊的步驟包括： 根據經解碼的該第一資料中的一第一位元值更新對應於一第一電壓範圍的可靠度資訊， 其中該第一位元值為0與1的其中之一。
  3. 如申請專利範圍第2項所述的記憶體控制方法，其中根據經解碼的該第一資料中的該第一位元值更新對應於該第一電壓範圍的該可靠度資訊的步驟包括： 獲得經解碼的該第一資料中對應於該第一電壓範圍的該第一位元值的一第一數目；以及 根據該第一數目更新對應於該第一電壓範圍的該可靠度資訊。
  4. 如申請專利範圍第3項所述的記憶體控制方法，其中根據該第一數目更新對應於該第一電壓範圍的該可靠度資訊的步驟包括： 獲得經解碼的該第一資料中對應於該第一電壓範圍的一第二位元值的一第二數目，其中該第二位元值為0與1的其中之另一；以及 根據該第一數目與該第二數目更新對應於該第一電壓範圍的該可靠度資訊。
  5. 如申請專利範圍第1項所述的記憶體控制方法，其中根據經解碼的該第一資料更新該可靠度資訊的步驟包括： 根據經解碼的該第一資料辨識該第一實體單元中的一第一記憶胞所儲存的一第一位元的一真值，其中該第一記憶胞的電壓位於一第一電壓範圍內，且該第一記憶胞儲存該第一資料的一部分資料；以及 根據該真值更新對應於該第一電壓範圍的可靠度資訊。
  6. 如申請專利範圍第1項所述的記憶體控制方法，其中根據經解碼的該第一資料更新該可靠度資訊的步驟包括： 獲得該第一實體單元中的一第一記憶胞的一總數，其中該第一記憶胞的電壓位於一第一電壓範圍內，且該第一記憶胞儲存該第一資料的一部分資料；以及 根據該總數更新對應於該第一電壓範圍的可靠度資訊。
  7. 如申請專利範圍第1項所述的記憶體控制方法，其中該第一實體單元與該第二實體單元皆屬於該可複寫式非揮發性記憶體模組中的一第一實體抹除單元。
  8. 如申請專利範圍第1項所述的記憶體控制方法，其中該第一實體單元屬於該可複寫式非揮發性記憶體模組中的一第一實體抹除單元，該第二實體單元屬於該可複寫式非揮發性記憶體模組中的一第二實體抹除單元，且該第一實體抹除單元與該第二實體抹除單元彼此獨立。
  9. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一第一讀取指令序列以指示從該些實體單元中的一第一實體單元讀取第一資料， 該記憶體控制電路單元更用以解碼該第一資料， 該記憶體控制電路單元更用以根據經解碼的該第一資料更新可靠度資訊， 該記憶體控制電路單元更用以發送一第二讀取指令序列以指示從該些實體單元中的一第二實體單元讀取第二資料，並且 該記憶體控制電路單元更用以根據經更新的該可靠度資訊解碼該第二資料。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據經解碼的該第一資料更新該可靠度資訊的操作包括： 根據經解碼的該第一資料中的一第一位元值更新對應於一第一電壓範圍的可靠度資訊， 其中該第一位元值為0與1的其中之一。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據經解碼的該第一資料中的該第一位元值更新對應於該第一電壓範圍的該可靠度資訊的操作包括： 獲得經解碼的該第一資料中對應於該第一電壓範圍的該第一位元值的一第一數目；以及 根據該第一數目更新對應於該第一電壓範圍的該可靠度資訊。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一數目更新對應於該第一電壓範圍的該可靠度資訊的操作包括： 獲得經解碼的該第一資料中對應於該第一電壓範圍的一第二位元值的一第二數目，其中該第二位元值為0與1的其中之另一；以及 根據該第一數目與該第二數目更新對應於該第一電壓範圍的該可靠度資訊。
  13. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據經解碼的該第一資料更新該可靠度資訊的操作包括： 根據經解碼的該第一資料辨識該第一實體單元中的一第一記憶胞所儲存的一第一位元的一真值，其中該第一記憶胞的電壓位於一第一電壓範圍內，且該第一記憶胞儲存該第一資料的一部分資料；以及 根據該真值更新對應於該第一電壓範圍的可靠度資訊。
  14. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據經解碼的該第一資料更新該可靠度資訊的操作包括： 獲得該第一實體單元中的一第一記憶胞的一總數，其中該第一記憶胞的電壓位於一第一電壓範圍內，且該第一記憶胞儲存該第一資料的一部分資料；以及 根據該總數更新對應於該第一電壓範圍的可靠度資訊。
  15. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一實體單元與該第二實體單元皆屬於該可複寫式非揮發性記憶體模組中的一第一實體抹除單元。
  16. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該第一實體單元屬於該可複寫式非揮發性記憶體模組中的一第一實體抹除單元，該第二實體單元屬於該可複寫式非揮發性記憶體模組中的一第二實體抹除單元，且該第一實體抹除單元與該第二實體抹除單元彼此獨立。
  17. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體單元，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一解碼電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該解碼電路， 其中該記憶體管理電路用以發送一第一讀取指令序列以指示從該些實體單元中的一第一實體單元讀取第一資料， 該解碼電路用以解碼該第一資料， 該記憶體管理電路更用以根據經解碼的該第一資料更新可靠度資訊， 該記憶體管理電路更用以發送一第二讀取指令序列以指示從該些實體單元中的一第二實體單元讀取第二資料，並且 該解碼電路更用以根據經更新的該可靠度資訊解碼該第二資料。
  18. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路根據經解碼的該第一資料更新該可靠度資訊的操作包括： 根據經解碼的該第一資料中的一第一位元值更新對應於一第一電壓範圍的可靠度資訊， 其中該第一位元值為0與1的其中之一。
  19. 如申請專利範圍第18項所述的記憶體控制電路單元，其中該記憶體管理電路根據經解碼的該第一資料中的該第一位元值更新對應於該第一電壓範圍的該可靠度資訊的操作包括： 獲得經解碼的該第一資料中對應於該第一電壓範圍的該第一位元值的一第一數目；以及 根據該第一數目更新對應於該第一電壓範圍的該可靠度資訊。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一數目更新對應於該第一電壓範圍的該可靠度資訊的操作包括： 獲得經解碼的該第一資料中對應於該第一電壓範圍的一第二位元值的一第二數目，其中該第二位元值為0與1的其中之另一；以及 根據該第一數目與該第二數目更新對應於該第一電壓範圍的該可靠度資訊。
  21. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路根據經解碼的該第一資料更新該可靠度資訊的操作包括： 根據經解碼的該第一資料辨識該第一實體單元中的一第一記憶胞所儲存的一第一位元的一真值，其中該第一記憶胞的電壓位於一第一電壓範圍內，且該第一記憶胞儲存該第一資料的一部分資料；以及 根據該真值更新對應於該第一電壓範圍的可靠度資訊。
  22. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該記憶體管理電路根據經解碼的該第一資料更新該可靠度資訊的操作包括： 獲得該第一實體單元中的一第一記憶胞的一總數，其中該第一記憶胞的電壓位於一第一電壓範圍內，且該第一記憶胞儲存該第一資料的一部分資料；以及 根據該總數更新對應於該第一電壓範圍的可靠度資訊。
  23. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該第一實體單元與該第二實體單元皆屬於該可複寫式非揮發性記憶體模組中的一第一實體抹除單元。
  24. 如申請專利範圍第17項所述的記憶體控制電路單元，其中該第一實體單元屬於該可複寫式非揮發性記憶體模組中的一第一實體抹除單元，該第二實體單元屬於該可複寫式非揮發性記憶體模組中的一第二實體抹除單元，且該第一實體抹除單元與該第二實體抹除單元彼此獨立。
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