TW202004865A - 半導體結構及半導體結構的製造方法 - Google Patents

半導體結構及半導體結構的製造方法 Download PDF

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Abstract

本發明實施例提供用於在沒有使用黏著層或沒有使用阻障層的介電層中形成導電部件的方法，以及由此形成的裝置。在一些實施例中，一結構包括位於基板之上的介電層，以及穿過介電層設置的導電部件。上述介電層具有靠近上述基板的下表面以及遠離上述基板的頂表面。上述導電部件直接接觸上述介電層，且上述介電層包括一佈植物質。上述介電層的佈植物質的濃度在靠近介電層的頂表面處具有峰值濃度，且佈植物質的濃度在朝向上述介電層的下表面的方向上自峰值濃度減小。

Description

半導體結構及半導體結構的製造方法
本發明實施例是關於半導體製造技術，特別是有關於半導體結構及其製造方法。
半導體積體電路(integrated circuit, IC)產業已經歷快速成長。積體電路材料及設計之技術的進步造就積體電路世代的產生，每一世代的電路比前一世代更小且更複雜。在積體電路的發展過程中，當幾何尺寸(亦即，製程所能製作的最小元件(或線))縮小時，功能密度(亦即，單位晶片面積的內連裝置數目)普遍增加。這種微縮化製程普遍提供了增加生產效率並降低相關成本的好處。
伴隨著裝置的微縮化，製造商開始使用新且不同的材料及/或材料組合以促進裝置的微縮化。獨自微縮化及與新且不同的材料組合的微縮化也帶來了較大幾何尺寸的前幾世代所未呈現的挑戰。
本發明實施例提供一種半導體結構。此半導體結構包括位於基板之上的介電層，以及穿過上述介電層設置的導電部件。上述介電層具有靠近上述基板的下表面及遠離上述基板的頂表面。上述導電部件直接接觸上述介電層，且上述介電層包括一佈植物質。上述介電層中的佈植物質的濃度在接近上述介電層的頂表面處具有峰值濃度，且上述佈植物質的濃度在朝向上述介電層的下表面的方向上自峰值濃度減小。
本發明實施例提供一種半導體結構的製造方法。此方法包括在介電層中沉積導電部件。上述導電部件直接接觸上述介電層。此方法更包括，在沉積上述導電部件之後，佈植一佈植物質至上述介電層中，以及在佈植上述佈植物質之後，藉由第一平坦化製程來去除一部分之導電部件。
本發明實施例提供另一種半導體結構的製造方法。此方法包括在基板之上沉積介電材料，其中上述基板具有導電材料、在上述介電材料中形成開口，以露出上述導電材料、在上述開口中沉積導電部件，且上述導電部件直接接觸上述導電材料、進行第一佈植製程，以在上述介電材料中佈植一佈植物質、以及在進行上述第一佈植製程之後，進行第一平坦化製程，以去除部份之上述導電部件。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭露的不同特徵。以下將揭示本說明書各部件及其排列方式之特定範例，用以簡化本揭露敘述。當然，這些特定範例並非用於限定本揭露。例如，若是本說明書以下的發明內容敘述了將形成第一部件於第二部件之上或上方，即表示其包括了所形成之第一及第二部件是直接接觸的實施例，亦包括了尚可將附加的部件形成於上述第一及第二部件之間，則第一及第二部件為未直接接觸的實施例。此外，本揭露說明中的各式範例可能使用重複的參照符號及/或用字。這些重複符號或用字的目的在於簡化與清晰，並非用以限定各式實施例及/或所述配置之間的關係。
再者，為了方便描述圖式中一元件或部件與另一(些)元件或部件的關係，可使用空間相對用語，例如「在…之下」、「下方」、「下部」、「上方」、「上部」及諸如此類用語。除了圖式所繪示之方位外，空間相對用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相對形容詞亦將依轉向後的方位來解釋。
總體而言，本發明實施例提供用於在半導體裝置中形成導電部件的方法，以及其形成的導電部件。具體而言，一些實施例提供用於在層間介電質(interlayer dielectric)中形成導電插塞(plug)的方法，以與位於上述層間介電質之下的導電結構連接。上述方法包括使用導電填充材料填充穿過層間介電質的開口，而沒有使用黏著層(adhesion layer)或沒有使用阻障層(barrier layer)，並且藉由佈植上述層間介電質來消除上述導電填充材料以及層間介電質之間的空隙(gap)及裂縫(crack)。上述佈植可以在上述導電填充材料及層間介電質之間創造出壓應力(compression stress)，以閉合上述材料之間的空隙及裂縫，因此，防止了在後續平坦化製程期間(例如化學機械研磨(chemical mechanical polishing, CMP)製程)，位於導電填充材料之下的導電結構的損失。可以在任何合適情況中使用此處之實施例以去除兩材料之間的空隙。
本發明實施例中描述的示例實施例係在後端(Back End of the Line, BEOL)及/或中端(Middle End of the Line, MEOL)製程中形成導電部件的背景下描述。本揭露中描述的實施例係在形成導電部件至鰭式場效電晶體(Fin Field Effect Transistor, FinFET)(例如，至鰭式場效電晶體的閘極結構)的背景下描述。其他實施例可被實施在其他背景中，例如利用不同的裝置，例如平面式場效電晶體(planar FET)、垂直全繞式閘極(vertical gate all around FETs, VGAA)場效電晶體、水平全繞式閘極(horizontal gate all around FETs, HGAA)場效電晶體、雙極性電晶體(bipolar junction transistors, BJTs)、二極體、電容器、電感器、電阻器等等。在一些實施例中，上述導電部件可以位於後端製程中的金屬化間介電質(intermetallization dielectric)中。本揭露的一些面向的實施方式可被使用於其他製程中及/或於其他裝置中。
此處描述示例方法及結構的一些變化。本領域具有通常知識者將容易理解在其他實施例的範圍內可以做其他的修改。雖然討論的一些方法實施例以特定順序進行，各式其他方法實施例可以另一合乎邏輯的順序進行，且可包括少於或多於此處討論的步驟。在一些圖式中，其中所示的一些組件或部件的元件符號可被省略，以避免與其他組件或部件混淆；此係為了便於描繪此些圖式。
第1圖係根據一些實施例，繪示出在用於形成導電部件的示例方法期間之一階段下的中間結構的三維視圖。第2至9圖係根據一些實施例，繪示出在用於形成導電部件的示例方法期間之相應階段下的相應中間結構的剖面示意圖。
如下所述，在鰭式場效電晶體的實施方式中使用第1圖的中間結構。可在其他示例實施例中實施其他結構。上述中間結構包括形成在半導體基板42上的第一及第二鰭片46，在相鄰鰭片46之間的半導體基板42上具有相應的隔離區44。上述半導體基板42可為或包括塊狀(bulk)半導體基板、絕緣體上覆半導體(semiconductor-on-insulator, SOI)基板、或類似基板，其可為摻雜(例如，使用p-型或n-型摻質(dopant))或未摻雜的。在一些實施例中，上述半導體基板42之半導體材料可包括例如矽(silicon, Si)或鍺(germanium, Ge)的元素半導體；化合物(compound)半導體；合金半導體；或上述之組合。
在上述半導體基板42上形成上述鰭片46，例如藉由在半導體基板42中蝕刻溝槽以形成鰭片46。可藉由任何合適方法在上述半導體基板42中圖案化上述鰭片46。舉例來說，可使用一或多道光微影製程來圖案化上述鰭片46，包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般來說，雙重圖案化或多重圖案化製程結合了光微影及自對準(self-aligned)製程，相較於例如使用單一、直接光微影製程所獲得的節距，這樣可以創造出具有更小的節距的圖案。舉例來說，在一些實施例中，形成犧牲層於基板之上，且使用光微影製程圖案化此犧牲層。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著去除此犧牲層，且可使用餘下的間隔物來圖案化鰭片46。
形成隔離區44，每個隔離區44位於對應的溝槽中。上述隔離區44可包括或為絕緣材料，例如氧化物(例如氧化矽)、氮化物(nitride)、類似材料、或上述之組合，且可以使用適當沉積製程來沉積上述絕緣材料。可以在沉積之後凹蝕(recess)上述絕緣材料，以形成上述隔離區44。凹蝕此絕緣材料使得鰭片46自相鄰隔離區44之間突出，其從而可界定至少一部份的鰭片46作為半導體基板42上的主動區。此外，上述隔離區44的頂表面可具有如圖所繪示的平坦(flat)表面、凸(convex)面、凹(concave)面(例如碟狀(dishing))、或上述之組合，其可由蝕刻製程所導致。本領域具有通常知識者將容易理解關於前面敘述的製程僅為可如何形成鰭片46之範例。在其他範例中，可以藉由其他製程形成上述鰭片46，並且可以包括異質磊晶(heteroepitaxial)及/或同質磊晶(homoepitaxial)結構。
在第1圖顯示的實施例中，沿著上述鰭片46的相應側壁及在鰭片46之上形成虛置閘極堆疊。如此處所述，上述虛置閘極堆疊用於置換閘極製程。上述虛置閘極堆疊垂直於相應鰭片46的縱向方向縱向延伸。上述虛置閘極堆疊包括沿著鰭片46且位於鰭片46上的界面介電質48、位於上述界面介電質48之上的虛置閘極50、以及位於上述虛置閘極50之上的遮罩52。
上述界面介電質48可包括或為氧化矽(silicon oxide)、氮化矽(silicon nitride)、類似材料、或上述之多層膜。上述虛置閘極50可包括或為矽(例如，多晶矽(polysilicon))或其他材料。上述遮罩52可包括或為氮化矽、氮氧化矽(silicon oxynitride)、氮碳化矽(silicon carbon nitride)、類似材料、或上述之組合。可以依序沉積或形成用於虛置閘極堆疊的界面介電質48、虛置閘極50、及遮罩52的膜層，例如藉由任意容許沉積技術、且接著將這些膜層圖案化為虛置閘極堆疊，例如使用光微影技術及一或多道蝕刻製程。
第1圖更繪示出用於後續圖式中的參考剖面。剖面A-A位於沿著例如相對源極/汲極區之間的鰭片46中的通道的平面中。第2至9圖繪示出在示例方法中的不同階段製程下，對應於剖面A-A的剖面示意圖。第2圖繪示出第1圖之中間結構在剖面A-A處的剖面示意圖。
第3圖繪示出閘極間隔物54及磊晶源極/汲極區56、接觸蝕刻終止層(contact etch stop layer, CESL)60、以及第一層間介電質(interlayer dielectric, ILD)62的形成。沿著虛置閘極堆疊的側壁(例如，上述界面介電質48、虛置閘極50、及遮罩52的側壁)且在鰭片46之上形成上述閘極間隔物54。舉例來說，可藉由順應性地(conformally)沉積用於閘極間隔物54的一或多個膜層且非等向性蝕刻此些一或多個膜層以形成閘極間隔物54。上述用於閘極間隔物54的一或多個膜層可包括或為氮化矽、氮氧化矽、碳氮化矽、類似材料、上述之多層、或上述之組合。
在形成上述閘極間隔物54之後，藉由蝕刻製程來形成凹槽於位於虛置閘極堆疊兩側的鰭片46中(例如，使用上述虛置閘極堆疊及閘極間隔物54作為遮罩)。藉由適當磊晶成長或沉積製程在凹槽中形成上述磊晶源極/汲極區56。上述磊晶源極/汲極區56可包括或為矽鍺(silicon germanium)、碳化矽(silicon carbide)、磷化矽(silicon phosphorus)、碳磷化矽(silicon carbon phosphorus)、純的或大致上純的鍺、三五族化合物半導體、二六族化合物半導體、或類似材料。在一些實施例中，上述凹蝕及磊晶成長可被省略，且可以使用上述虛置閘極堆疊及閘極間隔物54作為遮罩，藉由將摻質佈植至上述鰭片46中來形成上述磊晶源極/汲極區56。
在上述磊晶源極/汲極區56之後，藉由適當沉積製程將上述接觸蝕刻終止層60順應性地地沉積在磊晶源極/汲極區56的表面上、閘極間隔物54的側壁及頂表面上、遮罩52的頂表面上、及隔離區44的頂表面上。一般而言，蝕刻終止層(ESL)可提供一種機制(mechanism)以在形成例如接觸件(contact)或通孔(via)時停止蝕刻製程。可由與鄰近的膜層或組件具有不同蝕刻選擇性的介電材料來形成蝕刻終止層。上述接觸蝕刻終止層60可包括或為氮化矽、碳氮化矽、碳氧化矽、氮化碳、類似材料、或上述之組合。
接著，藉由適當沉積製程，在上述接觸蝕刻終止層60上沉積上述第一層間介電質62。上述第一層間介電質62可包括或為二氧化矽(silicon dioxide)、低介電常數(low-K)介電材料(例如，介電常數低於二氧化矽的材料)、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass, USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass, FSG)、有機矽酸鹽玻璃(organosilicate glasses, OSG)、SiOxCy、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、類似材料、或上述之組合。
在第4圖中，可進行例如化學機械研磨的平坦化製程，以使上述第一層間介電質62及接觸蝕刻終止層60的頂表面與上述虛置閘極50的頂表面齊平。藉由一或多道蝕刻製程去除上述虛置閘極50。可在虛置閘極堆疊被去除所形成的凹槽中形成置換閘極結構。如所繪示的，上述置換閘極結構包括界面介電質70、閘極介電層72、一或多個選擇性順形層74、以及閘極導電填充材料76。沿著通道區在鰭片46的側壁及頂表面上形成上述界面介電質70。舉例來說，上述界面介電質70可以是界面介電質48(如果沒有去除)、藉由上述鰭片46的熱或化學氧化所形成的氧化物(例如，氧化矽)、及/或氧化物(例如，氧化矽)、氮化物(例如，氮化矽)、及/或其他介電層。
可在虛置閘極堆疊被去除所形成的凹槽中(例如，隔離區44的頂表面上、在界面介電質70上、以及閘極間隔物54的側壁)及在第一層間介電質62、接觸蝕刻終止60、及閘極間隔物54的頂表面上順應性地沉積上述閘極介電層72。上述閘極介電層72可以為或包括氧化矽、氮化矽、高介電常數介電材料、上述之多層膜、或其他介電材料。高介電常數介電材料可包括鉿(hafnium, Hf)、鋁(aluminum, Al)、鋯(zirconium, Zr)、鑭(lanthanum, La)、鎂(magnesium, Mg)、鋇(barium, Ba)、鈦(titanium, Ti)、鉛(lead, Pb)、上述之多層膜、或上述之組合的金屬氧化物或金屬矽酸鹽(metal silicate)。
接著，可在閘極介電層72上順應性地(且依序地，如果多於一個)沉積上述一或多個選擇性順形層74。上述一或多個選擇性順形層74可包括一或多個阻障及/或封蓋(capping)層以及一或多個功函數調整層。上述一或多個阻障及/或封蓋層可以包括鉭(tantalum)及/或鈦(titanium)的氮化物、氮矽化物、氮碳化物、及/或氮鋁化物；鎢(tungsten)的氮化物、氮碳化物、及/或碳化物；類似材料；或上述之組合。上述一或多個功函數調整層可包括或為鈦及/或鉭的氮化物、矽氮化物、碳氮化物、鋁氮化物、鋁氧化物、及/或鋁碳化物；鎢的氮化物、氮碳化物、及/或碳化物；鈷(cobalt)；鉑(platinum)；類似材料；或上述之組合。
在上述一或多個選擇性順形層74(如果有實施)、及/或上述閘極介電層72之上形成上述閘極導電填充材料76。上述閘極導電填充材料76可填充虛置閘極堆疊被去除所形成的凹槽的剩餘部分。上述閘極導電填充材料76可為或包括含金屬材料，例如鎢(tungsten, W)、鈷(cobalt, Co)、鋁、釕(ruthenium)、銅(copper)、上述之多層膜、上述之組合、或類似材料。藉由例如化學機械研磨來去除位於上述第一層間介電質62、接觸蝕刻終止層60、及閘極間隔物54之頂表面上方的部分之閘極導電填充材料76、一或多個選擇性順形層74、及閘極介電層72。由此可形成如第4圖所繪示的包括閘極導電填充材料76、一或多個選擇性順形層74、閘極介電層72、及界面介電質70的置換閘極結構。
在第5圖中，在上述第一層間介電質62、接觸蝕刻終止層60、閘極間隔物54、及置換閘極結構之上沉積蝕刻終止層(etch stop layer, ESL)78。上述蝕刻終止層78可包括或為氮化矽、碳氮化矽、氮化碳、類似材料、或上述之組合。在一些實施例中，上述蝕刻終止層78具有範圍在約20埃(Å)至約500埃之厚度，舉例來說，約200埃。
在上述蝕刻終止層78之上沉積第二層間介電層80。上述第二層間介電層80可包括或為二氧化矽(silicon dioxide)、低介電常數(low-K)介電材料、氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass, PSG)、硼矽酸鹽玻璃(borosilicate glass, BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass, BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass, USG)、摻雜氟的矽酸鹽玻璃(fluorinated silicate glass, FSG)、有機矽酸鹽玻璃(organosilicate glasses, OSG)、SiOxCy、碳矽材料、上述之化合物(compound)、上述之複合物(composite)、類似材料、或上述之組合。在一些實施例中，上述第二層間介電層80具有範圍在約20埃至約500埃之厚度，舉例來說，約350埃。在一些實施例中，可能不會實施上述蝕刻終止層78，並且上述第二層間介電層80可以直接沉積在上述第一層間介電質62、接觸蝕刻終止層60、閘極間隔物54、及置換閘極結構之上。
接著，穿過上述第二層間介電質80及蝕刻終止層78形成開口82，以露出至少一部分的置換閘極結構。可以使用上述開口82來圖案化上述第二層間介電質80及蝕刻終止層78，舉例來說，使用光微影或一或多道蝕刻製程。
在第5圖中，在上述開口82中形成導電部件84。上述導電部件84直接形成在開口82中，以與上述置換閘極結構連接，而沒有在他們之間使用任何黏著層及/或阻障層。上述導電部件84係成長在上述閘極導電填充材料76之頂表面上，以由下而上的(bottom-up)方式自底部逐漸填充上述開口82。在填充上述開口82之後，上述導電部件84「溢」出開口82，形成過填充部分84o。上述過填充部分84o位於上述第二層間介電質80的頂表面上方。上述過填充部分84o一般具有比開口82更大的直徑。由下而上的形成使得上述導電部件84及閘極導電填充材料76之間能夠直接連接，這可以減少連接電阻。此由下而上的填充方式也可以減少非預期的缺陷，例如空孔(void)或封口(seam)。舉例來說，由於可以藉由由下而上的形成來減少上述開口82早期閉合的可能性，因此可以避免空孔或封口。
在一些實施例中，可以藉由化學氣相沉積(chemical vapor deposition, CVD)、選擇性原子層沉積(atomic layer deposition, ALD)、無極電鍍沉積(electroless deposition, ELD)、電鍍(electroplating)、物理氣相沉積(physical vapor deposition, PVD)、或其他沉積技術來沉積上述導電部件84。在一些實施例中，可藉由物理氣相沉積濺鍍(sputtering)來實現上述導電部件84的由下而上的形成。在其他實施例中，可藉由在導電表面之上進行化學氣相沉積成長時，在介電表面上使用自對準單層膜(self-alignment monolayer, SAM)抑制劑，來實現上述導電部件84的由下而上的形成。在一些實施例中，上述導電部件84可以為或包括鎢(tungsten, W)、鈷(cobalt, Co)、銅(copper, Cu)、釕(ruthenium, Ru)、鋁(aluminum, Al)、金(gold, Au)、銀(silver, Ag)、上述之合金、類似材料、或上述之組合。
第10圖為第6圖的局部放大圖，顯示出上述導電部件84周圍的細節。由於上述導電部件84及第二層間介電質80之間沒有任何黏著層或阻障層，空隙86可以存在在上述導電部件84及第二層間介電質80之間。此空隙86可能在後續製程中導致不想要的行為。舉例來說，來自後續製程的製程化學物質可穿透上述空隙86，並且與其下的材料交互作用。上述導電材料(例如銅或鈷)可能在酸性環境中受到化學攻擊而被侵蝕，並且降低裝置的電性能。舉例來說，在後續化學機械研磨製程中，上述空隙86可能會讓研磨漿料(polishing slurry)滲透至其下膜層，例如上述閘極導電填充材料76。上述研磨漿料可能與閘極導電填充材料76反應，造成閘極導電填充材料76的損失。同樣地，上述空隙86亦可能將其下的膜層暴露至後續製程中的蝕刻化學物質、電漿製程環境。在一些實施例中，可藉由一或多道佈植製程來減少或閉合上述空隙86。
一般而言，在一些實施例中，首先在沒有任何黏著層或阻障層的層間介電層中形成導電部件，接著進行佈植製程，以在上述導電部件及層間介電層之間施加壓力，以閉合由於沒有上述黏著層或沒有上述阻障層所造成的任何空隙。
第7圖示意性地展示用於消除或減少上述導電部件84及其周圍介電材料(例如，上述第二層間介電質80及蝕刻終止層78)之間的空隙86的佈植製程。在一些實施例中，在形成上述導電部件之後，藉由佈植製程將中性元素(neutral element)的一或多種物質(species)的離子束88朝向上述介電材料(例如，上述第二層間介電質80及蝕刻終止層78)投射。在一些實施例中，將上述中性元素佈植至上述第二層間介電質80及蝕刻終止層78，以修飾物理性質，例如體積及應力，但並未顯著地改變。以所需的深度以及所需的濃度來佈植上述中性元素的一或多種物質，以閉合自上述導電部件84之頂表面至在其之下的膜層的路徑。在一些實施例中，上述中性元素的一或多種物質包括鍺(germanium, Ge)、矽(silicon, Si)、氮(nitrogen, N)、或比其他佈植材料具有更大原子體積的其他元素。
在一些實施例中，根據設計(例如，上述第二層間介電質80的原始厚度及最終厚度)，以範圍在約10keV至約80keV的能量水平來進行上述佈植製程。在其他參數不變的狀況下，較高的能量水平導致較深的佈植峰值(peak)。在一些實施例中，以範圍在約5x1013 counts/cm2 (次數/平方公分)至約5x1016 counts/cm2 的劑量水平來進行上述佈植製程，這可以取決於待閉合的空隙的尺寸。較高的劑量可對應至上述介電層中較大的擴張，以封閉較大的空隙。在一些實施例中，以範圍在約-100℃至約450℃的溫度來進行上述佈植製程。可選地，在佈植製程之後進行退火製程，以調整經佈植膜層中的晶體結構，並減少由於佈植製程所造成的經佈植膜層中的傷害。
第11圖為第7圖的局部放大圖，顯示出在佈植製程之後，上述導電部件84周圍的細節。佈植在經佈植第二層間介電質80i及經佈植蝕刻終止層78i中的物質導致經佈植第二層間介電質80i及經佈植蝕刻終止層78i擴張。上述擴張可以發生在所有的方向。如第11圖所示，上述擴張在(i)導電部件84及(ii)經佈植第二層間介電質80i或經佈植蝕刻終止層78i之間的界面92處誘發壓縮，以閉合上述空隙86。上述擴張可以沿著z方向發生，其沿著深度的方向。在一些實施例中，可以測量沿著z方向的擴張，以指示擴張的總量，從而測定上述導電部件84及上述界電層之間的壓縮。
濃度輪廓94a-96e為在Ge佈植的一些範例中，沿著經佈植第二層間介電質80i及經佈植蝕刻終止層78i的深度的佈植物質濃度輪廓。上述濃度輪廓94a-94d是使用相同劑量及增加功率水平來進行佈植製程的輪廓。點96a-96d(又稱為濃度輪廓96a-96d)為對應上述濃度輪廓94a-94d的峰值濃度點。濃度輪廓94a-94d顯示，當劑量保持定值(constant)時，上述峰值濃度點隨著功率水平的增加而加深。濃度輪廓94e是使用與濃度輪廓94d中相同功率水平及較低劑量來進行佈植製程的輪廓。濃度輪廓94e及94d大致上具有相同的形狀。
上述佈植部值濃度在峰值濃度點96a-96e(又稱為濃度輪廓96a-96e)處最高，其中朝向上述導電部件84的誘發壓縮亦可能是最高的。線98指出後續化學機械研磨製程終止的深度水平。位於線98之下的部分第二層間介電質80保留在裝置中，而位於線98上方的部分第二層間介電質80在上述製程期間被去除。在一些實施例中，設計佈植製程，以使峰值濃度點位於上述線98上方的深度水平。上述配置可以確保第二層間介電質80與化學機械研磨漿料交互作用的部分具有朝向導電部件84的高壓縮，以切斷上述漿料至其下膜層的路徑。
相較於第二層間介電質80，具有較緻密的晶體結構的導電部件84較難被佈植物質穿透。如此一來，相較於在第二層間介電質80中，上述佈植物質在導電部件84中被集中在較淺的深度。在一些實施例中，在上述導電部件84中的佈植物質主要位於線98上方，且因此將藉由上述平坦化製程去除。
在一些實施例中，上述離子束88可以以一角度導向基板，以將物質導向被上述導電部件84的過填充部分84o覆蓋的區域。
在第8圖中，在上述導電部件84及未被導電部件84覆蓋的經佈植第二層間介電層80i的剩餘部分之上形成阻障層100。上述阻障層100可以為或包括氮化鈦(titanium nitride)、氧化鈦(titanium oxide)、氮化鉭(tantalum nitride)、氧化鉭(tantalum oxide)、類似材料、或上述之組合，且可藉由原子層沉積、化學氣相沉積、或其他沉積技術沉積。藉著在上述阻障層100之上形成毯覆(blanket)導電層102。上述毯覆導電層102可以填滿上述第二層間介電層80中的其他凹槽或開口。在一些實施例中，可以藉由化學氣相沉積、原子層沉積、無極電鍍沉積(ELD)、物理氣相沉積(physical vapor deposition, PVD)、電鍍(electroplating)、或其他沉積技術來沉積上述導電層102(又稱為毯覆導電層102)。在一些實施例中，上述導電層102可以為或包括鎢(tungsten, W)、鈷(cobalt, Co)、銅(copper, Cu)、釕(ruthenium, Ru)、鋁(aluminum, Al)、金(gold, Au)、銀(silver, Ag)、上述之合金、類似材料、或上述之組合。在一些實施例中，上述導電層102及上述導電部件84可以包括相同的材料。上述毯覆導電層102亦使上述基板的表面處於化學機械研磨製程的條件下。
在第9圖中，進行例如化學機械平坦化的平坦化製程，以去除過量的導電層102、阻障層100、經佈植第二層間介電層80i、以及導電部件84。在一些實施例中，在上述平坦化製程之後，上述經佈植第二層間介電層80i具有厚度範圍介於約20埃及約500埃之間的厚度，舉例來說，約50埃。由於上述經佈植第二層間介電層80i及上述經佈植蝕刻終止層78i朝向導電部件84壓縮，可以防止上述化學機械研磨漿料穿透至導電部件84周圍的空隙，從而使其下的膜層不受損傷。
第12圖為第9圖的局部放大圖，顯示出在上述平坦化製程之後，鄰接上述導電部件84的部件。濃度輪廓104a-104e為在上述平坦化製程之後，在經佈植第二層間介電質80i及經佈植蝕刻終止層78i中的佈植物質濃度輪廓。在一些實施例中，上述經佈植第二層間介電質80i及經佈植蝕刻終止層78i具有隨著深度減小的佈植物質濃度輪廓。具體而言，在上述平坦化製程之後，在剩餘經佈植第二層間介電質80i及經佈植蝕刻終止層78i中的佈植物質濃度輪廓自佈植物質的峰值濃度減小，峰值濃度靠近剩餘之經佈植第二層間介電質80i的頂表面80t，以朝向基板中之其下膜層(例如，經佈植第二層間介電質80i的下表面80l及經佈植蝕刻終止層78i的下表面78l)的方向減小。上述經佈植第二層間介電質80i的表面遠離上述基板。在一些實施例中，上述經佈植第二層間介電質80i具有佈植物質濃度，例如Ge濃度，範圍在約8x1018 atoms/cm3 至1x1021 atoms/cm3 。在一些實施例中，上述經佈植蝕刻終止層78i具有佈植物質濃度，例如Ge濃度，範圍在約2x1018 atoms/cm3 至6x1020 atoms/cm3 。實驗指出，在第二層間介電質80的絕緣功能中，第二層間介電質80中的佈植物質的存在通常不具有可偵測作用。在上述導電部件84中的任何剩餘佈植物質亦通常不會影響導電部件84的導電度。
第13至16圖係根據一些實施例，繪示出在用於形成導電部件的另一示例方法期間之相應階段下的相應中間結構的剖面示意圖。在進行如下所述關於第13圖的製程之前，先進行前述關於第1至6圖的製程。第13至16圖繪示出在示例方法中的不同階段製程下，對應於剖面A-A的剖面示意圖。
一般而言，在一些實施例中，首先在沒有任何黏著層或沒有任何阻障層的層間介電層中形成導電部件、接著進行第一佈植製程以在上述導電部件及層間介電層之間的淺深度處施加壓力，以閉合任何空隙、接著進行第一平坦化製程，以去除上述導電部件的過填充部分、進行第二佈植製程，以在剩餘導電部件及層間介電層之間施加壓力，以閉合任何空隙、且接著進行第二平坦化製程，以去除上述導電部件及層間介電層的任何過量部分。
在第13圖中，在上述導電部件84如第2-6圖所示的那樣形成之後，進行第一佈植製程。上述第一佈植製程相似於第7圖所述的佈植製程，其不同之處在於，上述第一佈植製程被配置為具有較淺的濃度峰值點，以在去除上述佈植導電部件84的過填充部分84o時，防止損傷其下膜層。
在一些實施例中，在形成上述導電部件84之後，藉由佈植製程將中性元素的一或多種物質的離子束106朝向上述介電材料(例如，上述第二層間介電質80及蝕刻終止層78)投射。以所需的深度以及所需的濃度來佈植上述中性元素的一或多種物質，以閉合自上述導電部件84之頂表面至在其之下的膜層的路徑。在一些實施例中，上述中性元素的一或多種物質包括鍺(germanium, Ge)、矽(silicon, Si)、氮(nitrogen, N)、或比其他佈植材料具有更大原子體積的其他元素。進行上述第一佈植製程的能量水平、劑量、以及角度使得上述緊鄰過填充部分84o下方的第二層間介電層80之間的空隙可被閉合。
由於上述過填充部分84o一般具有比開口82中的部分更大的直徑，並且上述導電部件84相較於上述第二層間介電層80通常具有更緻密的晶體結構，因此上述過填充部分84o可以像傘一樣作用，以防止佈植物質抵達位於過填充部分84o下方的第二層間介電層80。在一些實施例中，上述離子束106可以以一角度導向基板，以抵達被上述過填充部分84o屏蔽的第二層間介電層80。在第13圖中，相對於軸向108以角度110引導上述離子束106，上述軸向108垂直於上述基板之頂表面。在操作期間，旋轉上述基板42，例如圍繞著上述軸向108。當上述基板42圍繞軸向108旋轉時，可以以角度110的離子束106來佈植上述導電部件84周圍的過填充部分84o之下的第二層間介電層80。在一些實施例中，上述角度110範圍在約大於0度至約45度。
在一些實施例中，以範圍在約5keV至約40keV的能量水平來進行上述第一佈植製程。較高的能量水平可以對應於較深的佈植峰值。
在一些實施例中，以範圍在約5x1013 counts/cm2 至約5x1016 counts/cm2 的劑量水平來進行上述第一佈植製程，這可以取決於待閉合的空隙的尺寸。較高的劑量可對應至上述介電層中較大的擴張，以封閉較大的空隙。
在一些實施例中，以範圍在約-100℃至約450℃的溫度來進行上述第一佈植製程。可選地，在上述第一佈植製程之後進行退火製程，以調整經佈植膜層中的晶體結構，並減少由於佈植製程所造成的經佈植膜層中的傷害。
第17圖為第13圖的局部放大圖，顯示出在第一佈植製程之後，上述導電部件84周圍的細節。濃度輪廓112為沿著經佈植第二層間介電層80i的深度的佈植物質濃度輪廓。點114為上述濃度輪廓112的峰值濃度點。在一些實施例中，上述峰值濃度點位於上述第二層間介電層80之頂表面下方的距離116處。在一些實施例中，上述距離116位於範圍在大於約0埃至約500埃的深度。上述第二層間介電層80及導電部件84之間的最大壓力可以發生在上述峰值濃度點附近。上述峰值濃度點附近的壓縮可以切斷穿過空隙86至其下膜層的路徑。當在上述峰值濃度點上方研磨時，化學機械研磨漿料可能不能夠穿透空隙86以抵達其下膜層。
在第14圖中，相似於第8圖，在上述導電部件84及未被導電部件84覆蓋的經佈植第二層間介電層80i的剩餘部分之上形成阻障層100，且接著在上述阻障層100之上形成毯覆導電層102。
在第15圖中，進行例如化學機械研磨的第一平坦化製程，以去除過量的導電層102、阻障層100、經佈植第二層間介電層80i的過填充部分84o、以及導電部件84。由於在上述第一佈植製程之後，可以閉合位於過填充部分84o下方、穿過空隙86至其下膜層的路徑，其可以防止上述化學機械研磨漿料穿透至導電部件84周圍的空隙，從而使其下膜層在上述第一平坦化製程中不受損傷。
在第15圖中，進行第二佈植製程，以消除或減少在上述導電部件84及周圍介電材料(例如，上述第二層間介電層80及蝕刻終止層78)之間的空隙86。上述第二佈植製程相似於第7圖所述的佈植製程，除了可能處於較低的能量水平，因為在去除過填充部分84o的情況下，佈植物質可以更容易的穿透至上述介電材料中。
將如前述的中性元素的一或多種物質的離子束118朝向上述介電材料(例如，上述第二層間介電質80及蝕刻終止層78)投射。在一些實施例中，根據設計(例如，上述第二層間介電質80的原始厚度及最終厚度)，以範圍在約7keV至約56keV的能量水平來進行上述第二佈植製程。在一些實施例中，以範圍在約5x1013 counts/cm2 至約5x1016 counts/cm2 的劑量水平來進行上述第二佈植製程，這可以取決於待閉合的空隙的尺寸。在一些實施例中，以範圍在約-100℃至約450℃的溫度來進行上述第二佈植製程。可選地，在上述第二佈植製程之後進行退火製程，以調整經佈植膜層中的晶體結構，並減少由於佈植製程所造成的經佈植膜層中的傷害。
第18圖為第16圖的局部放大圖，顯示出在第二佈植製程之後，上述導電部件84周圍的細節。佈植在經佈植第二層間介電質80i及經佈植蝕刻終止層78i中的物質導致經佈植第二層間介電質80i及經佈植蝕刻終止層78i擴張。上述擴張可以發生在所有的方向。如第18圖所示，上述擴張在(i)導電部件84及(ii)經佈植第二層間介電質80i或經佈植蝕刻終止層78i之間的界面92處誘發壓縮，以閉合上述空隙86。上述擴張可以沿著z方向發生。在一些實施例中，可以測量沿著z方向的擴張，以指示擴張的總量，從而測定上述導電部件84及上述界電層之間的壓縮。
根據一些實施例，濃度輪廓120是沿著經佈植第二層間介電質80i以及經佈植蝕刻終止層78i的深度的示例佈植物質濃度輪廓。點122為峰值濃度點，其中佈植物質濃度為最高，且其中朝向上述導電部件84的誘發壓縮可能是最高的。線98指出後續化學機械研磨製程終止的深度水平。位於線98之下的部分第二層間介電質80保留在裝置中，而位於線98上方的部分第二層間介電質80在上述製程期間被去除。在一些實施例中，設計佈植製程，以使峰值濃度點位於上述線98上方的深度水平。上述配置可以確保第二層間介電質80與化學機械研磨漿料交互作用的部分具有朝向導電部件84的高壓縮，以切斷上述漿料至其下膜層的路徑。
相似於第9圖中所述之平坦化製程，在上述第二佈植製程之後，進行例如化學機械平坦化的平坦化製程，以去除過量的導電層102、阻障層100、經佈植第二層間介電層80i、以及導電部件84。
雖然本發明實施例係在形成導電部件至閘極導電填充材料的背景下討論，但實施例可以用於在沒有黏著層及沒有阻障層的介電層中形成導電部件的任何情況中，例如在形成接觸件至鰭式場效電晶體裝置中的主動區的情況中、在層間金屬化介電層中形成金屬插塞的狀況中、或類似情況。
本發明實施例提供用於在沒有黏著層或沒有阻障層的介電層中形成導電部件的方法，以及由此形成的裝置。藉由不使用上述黏著層或阻障層，可以降低上述導電部件及位於介電層之下的導電材料之間的電阻。在形成上述導電部件之後，可以對上述介電層進行一或多道佈植，以閉合上述導電部件及介電層之間的空隙，上述空隙可能是由於沒有上述黏著層或沒有上述阻障層所造成的。上述佈植製程可以在後續製程中防止上述介電層之下的膜層及導電部件暴露至製程環境，例如化學機械研磨漿料、蝕刻化學物質、及用於蝕刻、沉積或清潔的電漿。
一些實施例提供一半導體結構，包括位於基板之上的介電層，以及穿過上述介電層設置的導電部件。上述介電層具有靠近上述基板的下表面及遠離上述基板的頂表面。上述導電部件直接接觸上述介電層，且上述介電層包括一佈植物質。上述介電層中的佈植物質的濃度在接近上述介電層的頂表面處具有峰值濃度，且上述佈植物質的濃度在朝向上述介電層的下表面的方向上自峰值濃度減小。在一實施例中，上述佈植物質包括鍺(Ge)、矽(Si)、及氮(N)至少其中一者。在一實施例中，上述佈植物質之峰值濃度範圍在約8x1018 atoms/cm3 至1x1021 atoms/cm3 。在一實施例中，更包括蝕刻終止層，其中上述介電層設置在上述蝕刻終止層之上，且上述導電部件穿過上述蝕刻終止層設置。在一實施例中，上述蝕刻終止層包括上述佈植物質，上述蝕刻終止層中的佈植物質的濃度範圍在約2x1018 atoms/cm3 至約6x1020 atoms/cm3 。在一實施例中，上述介電層包括氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、碳氧化矽(silicon oxycarbide)、或上述之組合。
一些實施例提供一半導體結構的製造方法。此方法包括在介電層中沉積導電部件。上述導電部件直接接觸上述介電層。此方法更包括，在沉積上述導電部件之後，佈植一佈植物質至上述介電層中，以及在佈植上述佈植物質之後，藉由第一平坦化製程來去除一部分之導電部件。在一實施例中，上述佈植物質包括鍺(Ge)、矽(Si)、及氮(N)至少其中一者。在一實施例中，佈植上述佈植物質的步驟包括擴張上述介電層，上述經擴張的介電層對上述導電部件施加壓縮力。在一實施例中，上述介電層中之佈植物質的峰值濃度點位於藉由上述第一平坦化製程去除的一部分之介電層中。在一實施例中，更包括穿過上述介電層形成開口，以露出位於上述介電層之下的膜層中的導電材料，其中沉積上述導電部件包括在上述開口中以由下而上的方式來成長上述導電部件。在一實施例中，更包括在去除上述部分之導電部件之後，佈植上述另一佈植物質至上述介電層中，以及在佈植另一佈植物質之後，藉由第二平坦化製程來去除另一部分之上述導電部件及介電層。在一實施例中，佈植上述佈植物質至上述介電層中是從與垂直於介電層之表面的軸向成一角度進行的，上述角度大於零。
一些實施例提供一半導體結構的製造方法。此方法包括在基板之上沉積介電材料，其中上述基板具有導電材料、在上述介電材料中形成開口，以露出上述導電材料、在上述開口中沉積導電部件，且上述導電部件直接接觸上述導電材料、進行第一佈植製程，以在上述介電材料中佈植一佈植物質、以及在進行上述第一佈植製程之後，進行第一平坦化製程，以去除部份之上述導電部件。在一實施例中，沉積上述導電部件的步驟包括在上述開口中以由下而上的方式來成長上述導電部件。在一實施例中，上述介電材料包括蝕刻終止層以及位於上述蝕刻終止層上方的層間介電層。在一實施例中，佈植上述佈植物質的步驟包括在上述介電材料中佈植一中性元素來擴張上述介電材料，以在上述導電部件周圍施加壓力。在一實施例中，進行上述第一佈植製程的步驟包括相對於垂直於上述介電材料之表面的軸向，以非零度角將佈植物質導向上述介電材料，上述介電材料之表面遠離上述基板。在一實施例中，沉積上述導電部件的步驟在上述介電材料上方形成過填充部分，且進行上述第一平坦化製程以去除上述導電材料的上述過填充部分。在一實施例中，更包括在進行上述第一平坦化製程之後，進行第二佈植製程，以在上述介電材料中佈植另一物質，以及在進行上述第二佈植製程之後，進行第二平坦化製程，以去除部份之上述介電材料及部份之上述導電材料。
以上概略說明了本揭露數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭露可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本說明書可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭露實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構或製程並未脫離本揭露之精神及保護範圍內，且可在不脫離本揭露之精神及範圍內，當可作更動、替代與潤飾。
42‧‧‧半導體基板44‧‧‧隔離區46‧‧‧鰭片48‧‧‧界面介電質50‧‧‧虛置閘極52‧‧‧遮罩54‧‧‧閘極間隔物56‧‧‧磊晶源極/汲極區60‧‧‧接觸蝕刻終止層62‧‧‧第一層間介電質70‧‧‧界面介電質72‧‧‧閘極介電層74‧‧‧一或多個選擇性順形層76‧‧‧閘極導電填充材料78‧‧‧蝕刻終止層78i‧‧‧經佈植蝕刻終止層78l‧‧‧下表面80‧‧‧第二層間介電層80i‧‧‧經佈植第二層間介電質80t‧‧‧頂表面80l‧‧‧下表面82‧‧‧開口84‧‧‧導電部件84o‧‧‧過填充部分86‧‧‧空隙88、106、118‧‧‧離子束92‧‧‧界面94a-94e、104a-104e、112、120‧‧‧濃度輪廓96a-96e、114、122‧‧‧點98‧‧‧線100‧‧‧阻障層102‧‧‧毯覆導電層108‧‧‧軸向110‧‧‧角度116‧‧‧距離
以下將配合所附圖式詳述本揭露之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本揭露的特徵。 第1圖係根據一些實施例，繪示出在用於形成導電部件的示例方法期間之一階段下的中間結構的三維視圖。 第2至9圖係根據一些實施例，繪示出在用於形成導電部件的示例方法期間之相應階段下的相應中間結構的剖面示意圖。 第10圖為第6圖的局部放大圖。 第11圖為第7圖的局部放大圖。 第12圖為第9圖的局部放大圖。 第13至16圖係根據一些實施例，繪示出在用於形成導電部件的另一示例方法期間之相應階段下的相應中間結構的剖面示意圖。 第17圖為第13圖的局部放大圖。 第18圖為第16圖的局部放大圖。
72‧‧‧閘極介電層
74‧‧‧一或多個選擇性順形層
76‧‧‧閘極導電填充材料
78‧‧‧蝕刻終止層
80‧‧‧第二層間介電層
84‧‧‧導電部件
84o‧‧‧過填充部分
86‧‧‧空隙
106‧‧‧離子束
112‧‧‧濃度輪廓
114‧‧‧點
116‧‧‧距離

Claims (20)

  1. 一種半導體結構，包括： 一介電層，位於一基板之上，其中該介電層具有靠近該基板的一下表面及遠離該基板的一頂表面；以及 一導電部件，穿過該介電層設置，其中該導電部件直接接觸該介電層，且該介電層包括一佈植物質，該介電層中的該佈植物質的濃度在接近該介電層的頂表面處具有一峰值濃度，該佈植物質的濃度在朝向該介電層的下表面的方向上自該峰值濃度減小。
  2. 如申請專利範圍第1項所述之半導體結構，其中該佈植物質包括鍺(Ge)、矽(Si)、及氮(N)至少其中一者。
  3. 如申請專利範圍第1項所述之半導體結構，其中該佈植物質之峰值濃度範圍在8x1018 atoms/cm3 至1x1021 atoms/cm3 。
  4. 如申請專利範圍第1項所述之半導體結構，更包括一蝕刻終止層，其中該介電層設置在該蝕刻終止層之上，且該導電部件穿過該蝕刻終止層設置。
  5. 如申請專利範圍第4項所述之半導體結構，其中該蝕刻終止層包括該佈植物質，該蝕刻終止層中的該佈植物質的濃度範圍在約2x1018 atoms/cm3 至約6x1020 atoms/cm3 。
  6. 如申請專利範圍第1項所述之半導體結構，其中該介電層包括氧化矽(silicon oxide)、氮氧化矽(silicon oxynitride)、碳氧化矽(silicon oxycarbide)、或上述之組合。
  7. 一種半導體結構的製造方法，該方法包括： 在一介電層中沉積一導電部件，其中該導電部件直接接觸該介電層； 在沉積該導電部件之後，佈植一佈植物質至該介電層中；以及 在佈植該佈植物質之後，藉由一第一平坦化製程來去除一部分之該導電部件。
  8. 如申請專利範圍第7項所述之半導體結構的製造方法，其中該佈植物質包括鍺(Ge)、矽(Si)、及氮(N)至少其中一者。
  9. 如申請專利範圍第7項所述之半導體結構的製造方法，其中佈植該佈植物質的步驟包括擴張該介電層，該經擴張的介電層對該導電部件施加壓縮力(compressive force)。
  10. 如申請專利範圍第7項所述之半導體結構的製造方法，其中該介電層中的該佈植物質的一峰值濃度點位於藉由該第一平坦化製程去除的一部分之該介電層中。
  11. 如申請專利範圍第7項所述之半導體結構的製造方法，更包括穿過該介電層形成一開口，以露出位於該介電層之下的一膜層中的一導電材料，其中沉積該導電部件包括在該開口中以由下而上(bottom-up)的方式來成長該導電部件。
  12. 如申請專利範圍第7項所述之半導體結構的製造方法，更包括： 在去除該部分之該導電部件之後，佈植另一佈植物質至該介電層中；以及 在佈植該另一佈植物質之後，藉由一第二平坦化製程來去除另一部分之該導電部件及該介電層。
  13. 如申請專利範圍第12項所述之半導體結構的製造方法，其中佈植該佈植物質至該介電層中是從與垂直於該介電層之一表面的軸向成一角度進行的，該角度大於零。
  14. 一種半導體結構的製造方法，該方法包括： 在一基板之上沉積一介電材料，其中該基板具有一導電材料； 在該介電材料中形成一開口，以露出該導電材料； 在該開口中沉積一導電部件，且該導電部件直接接觸該導電材料； 進行一第一佈植製程，以在該介電材料中佈植一佈植物質；以及 在進行該第一佈植製程之後，進行一第一平坦化製程，以去除一部份之該導電部件。
  15. 如申請專利範圍第14項所述之半導體結構的製造方法，其中沉積該導電部件的步驟包括在該開口中以由下而上的方式來成長該導電部件。
  16. 如申請專利範圍第14項所述之半導體結構的製造方法，其中該介電材料包括一蝕刻終止層以及位於該蝕刻終止層上方的一層間介電層。
  17. 如申請專利範圍第14項所述之半導體結構的製造方法，其中佈植該佈植物質的步驟包括在該介電材料中佈植一中性元素(neutral element)來擴張該介電材料，以在該導電部件周圍施加壓縮力。
  18. 如申請專利範圍第14項所述之半導體結構的製造方法，其中進行該第一佈植製程的步驟包括相對於垂直於該介電材料之一表面的軸向，以一非零度角將該佈植物質導向該介電材料，該介電材料之該表面遠離該基板。
  19. 如申請專利範圍第14項所述之半導體結構的製造方法，其中沉積該導電部件的步驟在該介電材料上方形成一過填充部分，且進行該第一平坦化製程以去除該導電材料的該過填充部分。
  20. 如申請專利範圍第19項所述之半導體結構的製造方法，更包括： 在進行該第一平坦化製程之後，進行一第二佈植製程，以在該介電材料中佈植另一物質；以及 在進行該第二佈植製程之後，進行一第二平坦化製程，以去除一部份之該介電材料及一部份之該導電材料。
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