CN110556360B - 使用注入防止金属损失 - Google Patents

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Abstract

本发明提供了用于在不使用粘合层或阻挡层的情况下在介电层中形成导电部件的方法以及由其形成的器件。在一些实施例中，结构包括位于衬底上方的介电层以及设置为穿过介电层的导电部件。介电层具有靠近衬底的下表面和远离衬底的顶面。导电部件与介电层直接接触，并且介电层包括注入物质。介电层中的注入物质的浓度在介电层的顶面附近具有峰值浓度，并且注入物质的浓度在朝向介电层的下表面的方向上从峰值浓度降低。本发明的实施例还涉及使用注入防止金属损失。

Description

使用注入防止金属损失
技术领域
本发明的实施例涉及使用注入防止金属损失。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计中的技术进步产生了多代IC，其中每一代都比上一代具有更小和更复杂的电路。在IC演进的过程中，功能密度(例如，每芯片面积的互连器件的数量)通常已经增加，而几何尺寸(例如，可以使用制造工艺创建的最小部件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。
随着器件的按比例缩小，制造商已经开始使用新的不同的材料和/或材料的组合来促进器件的按比例缩小。缩小范围单独和与新的和不同的材料组合也带来了在上一代更大几何尺寸下可能没有提出的挑战。
发明内容
本发明的实施例提供了一种半导体结构，包括：介电层，位于衬底上方，其中，所述介电层具有靠近所述衬底的下表面和远离所述衬底的顶面；以及导电部件，设置为穿过所述介电层，其中，所述导电部件与所述介电层直接接触，并且所述介电层包括注入物质，所述介电层中的注入物质的浓度在所述介电层的顶面附近具有峰值浓度，并且所述注入物质的浓度在朝向所述介电层的下表面的方向上从所述峰值浓度降低。
本发明的另一实施例提供了一种用于半导体处理的方法，所述方法包括：在介电层中沉积导电部件，其中，所述导电部件与所述介电层直接接触；在沉积所述导电部件之后，将注入物质注入到所述介电层中；以及在注入所述注入物质之后，通过第一平坦化工艺去除所述导电部件的部分。
本发明的又一实施例提供了一种用于半导体处理的方法，所述方法包括：在具有导电材料的衬底上方沉积介电材料；在所述介电材料中形成开口以暴露所述导电材料；在所述开口中沉积导电部件，并且所述导电部件直接接触所述导电材料；实施第一注入工艺以将注入物质注入在所述介电材料中；以及在实施所述第一注入工艺之后，实施第一平坦化工艺以去除所述导电部件的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的在用于形成导电部件的示例性方法期间的阶段处的中间结构的三维视图。
图2至图9是根据一些实施例的在用于形成导电部件的示例性方法期间的各个阶段处的相应中间结构的截面图。
图10是图6的局部放大图。
图11是图7的局部放大图。
图12是图9的局部放大图。
图13至图16是根据一些实施例的在用于形成导电部件的另一示例性方法期间的各个阶段处的相应中间结构的截面图。
图17是图13的局部放大图。
图18是图16的局部放大图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
一般而言，本发明提供用于在半导体器件中形成导电部件的方法以及由此形成的导电部件。特别地，一些实施例提供了用于在层间电介质中形成导电插塞的方法以与层间电介质下方的导电结构连接。该方法包括在不使用粘合层或阻挡层的情况下用导电填充材料填充穿过层间电介质的开口，以及注入层间电介质以消除导电填充材料和层间电介质之间的间隙和裂缝。注入可以在导电填充材料和层间电介质之间产生压缩应力以封闭材料之间的间隙和裂缝，从而防止在随后的平坦化工艺(诸如化学机械抛光(CMP)工艺)期间的导电填充材料下方的导电结构的损失。可以在任何合适的情况下使用实施例来去除两种材料之间的间隙。
在后段制程(BEOL)和/或中段制程(MEOL)处理中形成导电部件的上下文中描述本文描述的示例实施例。本文描述的实施例是在形成至鳍式场效应晶体管(FinFET)(例如，至FinFET的栅极结构)的导电部件的情况下进行的。其它实施例可以在其它环境中实现，诸如使用不同器件，诸如平面场效应晶体管(FET)、垂直全环栅(VGAA)FET、水平全环栅(HGAA)FET、双极结晶体管(BJT)、二极管、电容器、电感器、电阻器等。在一些实施例中，导电部件可以位于BEOL处理中的金属间电介质中。本发明的一些方面的实现可以用于其它工艺和/或其它器件中。
描述示例性方法和结构的一些变型。本领域普通技术人员将容易地理解在其它实施例的范围内可以预期的其它修改。虽然方法实施例可以以特定顺序描述，但是各种其它方法实施例可以按照任何逻辑顺序实施并且可以包括比在此描述的更少或更多的步骤。在一些图中，可以省略其中示出的组件或部件的一些参考标号以避免模糊其它组件或部件；这是为了便于描述附图。
图1是根据一些实施例的在用于形成导电部件的示例性方法期间的阶段处的中间结构的三维视图。图2至图9示出了根据一些实施例的用于形成导电部件的示例性方法期间的各个阶段处的相应中间结构的截面图。
如下所述，图1的中间结构用于FinFET的实现。其它结构可以在其它示例实施例中实现。中间结构包括形成在半导体衬底42上的第一和第二鳍46，其中相应的隔离区44位于相邻鳍46之间的半导体衬底42上。半导体衬底42可以是或者包括体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或不掺杂。在一些实施例中，半导体衬底42的半导体材料可以包括诸如硅(Si)或锗(Ge)的元素半导体；化合物半导体；合金半导体；或它们的组合。
诸如通过在半导体衬底42中蚀刻沟槽以形成鳍46，在半导体衬底42上形成鳍46。可以通过任何合适的方法在半导体衬底42中图案化鳍46。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍46。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可获得的间距更小的间距的图案。例如，在一些实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化鳍46。
形成隔离区44，每个隔离区位于对应的沟槽中。隔离区44可以包括或者是诸如氧化物(诸如氧化硅)、氮化物等或它们的组合的绝缘材料，并且可以使用适当的沉积工艺来沉积绝缘材料。可以在沉积绝缘材料之后使绝缘材料凹进以形成隔离区44。使绝缘材料凹进，使得鳍46从相邻的隔离区44之间突出，这可以至少部分地将鳍46划分为半导体衬底42上的有源区。此外，隔离区44的顶面可以具有由蚀刻工艺产生的如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。本领域的普通技术人员将容易理解，上述工艺仅仅是可以如何形成鳍46的实例。在其它实例中，鳍46可以通过其它工艺形成并且可以包括异质外延和/或同质外延结构。
在图1所示的实施例中，伪栅极堆叠件沿着鳍46的相应侧壁形成，并且形成在鳍46上方。伪栅极堆叠件用于替换栅极工艺，如本文所述。伪栅极堆叠件垂直于鳍46的相应纵向方向纵向延伸。伪栅极堆叠件包括沿着鳍46和位于鳍46上的界面电介质48、位于界面电介质48上方的伪栅极50以及位于伪栅极50上方的掩模52。
界面电介质48可以包括或者是氧化硅、氮化硅等或它们的多层。伪栅极50可以包括或者是硅(例如多晶硅)或另一种材料。掩模52可以包括或者是氮化硅、氮氧化硅、碳氮化硅等或它们的组合。用于伪栅极堆叠件的界面电介质48、伪栅极50和掩模52的层可以例如通过任何可接受的沉积技术顺序地沉积或形成，然后例如使用光刻和一个或多个蚀刻工艺来将这些层图案化成伪栅极堆叠件。
图1还示出了在后面的附图中使用的参考横截面。截面A-A位于沿着例如相对的源极/漏极区之间的鳍46中的沟道的平面中。图2至图9示出了与横截面A-A对应的示例性方法中处理的各个阶段处的截面图。图2示出了图1的中间结构在横截面A-A处的截面图。
图3示出了栅极间隔件54、外延源极/漏极区56、接触蚀刻停止层(CESL)60和第一层间电介质(ILD)62的形成。栅极间隔件54沿着伪栅极堆叠件的侧壁(例如，界面电介质48、伪栅极50和掩模52的侧壁)形成并且形成在鳍46上方。例如，可以通过共形地沉积用于栅极间隔件54的一个或多个层并且各向异性地蚀刻该一个或多个层来形成栅极间隔件54。用于栅极间隔件54的一个或多个层可以包括或者是氮化硅、氮氧化硅、碳氮化硅等、它们的多层或它们的组合。
在形成栅极间隔件54之后，通过蚀刻工艺在伪栅极堆叠件的相对侧上的鳍46中形成凹槽(例如，使用伪栅极堆叠件和栅极间隔件54作为掩模)。通过适当的外延生长或沉积工艺在凹槽中形成外延源极/漏极区56。外延源极/漏极区56可以包括或者是硅锗、碳化硅、硅磷、硅碳磷、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等。在一些实施例中，可以省略凹进和外延生长，并且可以通过使用伪栅极堆叠件和栅极间隔件54作为掩模将掺杂剂注入到鳍46中来形成源极/漏极区。
在形成源极/漏极区56之后，通过适当的沉积工艺将CESL 60共形地沉积在外延源极/漏极区56的表面、栅极间隔件54的侧壁和顶面、掩模52的顶面和隔离区44的顶面上。通常，蚀刻停止层(ESL)可以在形成例如接触件或通孔时提供停止蚀刻工艺的机制。ESL可以由具有与相邻层或组件不同蚀刻选择性的介电材料形成。CESL 60可以包括或者是氮化硅、碳氮化硅、碳氧化硅、碳氮化物等或它们的组合。
然后通过适当的沉积工艺在CESL 60上沉积第一ILD 62。第一ILD 62可以包括或者是二氧化硅、低k介电材料(例如介电常数低于二氧化硅的材料)、氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、硅碳材料、它们的化合物、它们的复合物等或它们的组合。
在图4中，可以实施诸如CMP的平坦化工艺以使第一ILD 62和CESL 60的顶面与伪栅极50的顶面齐平。通过一个或多个蚀刻工艺去除伪栅极50。替换栅极结构形成在去除伪栅极堆叠件的凹槽中。如图所示，替换栅极结构包括界面电介质70、栅极介电层72、一个或多个可选的共形层74以及栅极导电填充材料76。界面电介质70沿着沟道区形成在鳍的侧壁和顶面上46。界面电介质70例如可以是界面电介质48(如果未被去除)、通过鳍46的热或化学氧化而形成的氧化物(例如氧化硅)、和/或氧化物(例如氧化硅)、氮化物(例如氮化硅)和/或另一介电层。
可以将栅极介电层72共形地沉积在去除了伪栅极堆叠件的凹槽中(例如，隔离区44的顶面上、界面电介质70上以及栅极间隔件54的侧壁上)以及第一ILD 62、CESL 60和栅极间隔件54的顶面上。栅极介电层72可以是或包括氧化硅、氮化硅、高k介电材料、它们的多层或其它介电材料。高k介电材料可以包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐、它们的多层或它们的组合。
然后，一个或多个可选的共形层74可以共形地(并且如果多于一个，顺序地)沉积在栅极介电层72上。一个或多个可选的共形层74可以包括一个或多个阻挡和/或覆盖层和一个或多个功函调节层。一个或多个阻挡和/或覆盖层可以包括钽和/或钛的氮化物、硅氮化物、碳氮化物和/或铝氮化物；钨的氮化物、碳氮化物和/或碳化物等；或它们的组合。一个或多个功函调节层可以包括或者是钛和/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物和/或铝碳化物；钨的氮化物、碳氮化物和/或碳化物；钴；铂等或它们的组合。
栅极导电填充材料76形成在一个或多个可选的共形层74上方(例如，一个或多个功函调节层上方，如果采用的话)和/或栅极介电层72上方。栅极导电填充材料76可以填充在去除伪栅极堆叠件处的剩余凹槽中。栅极导电填充材料76可以是或包括含金属材料，诸如钨、钴、铝、钌、铜、它们的多层、它们的组合等。诸如通过CMP去除位于第一ILD 62、CESL60和栅极间隔件54的顶面之上的栅极导电填充材料76、一个或多个可选的共形层74以及栅极介电层72的部分。因此，可以如图4所示形成包括栅极导电填充材料76、一个或多个可选的共形层74、栅极介电层72和界面电介质70的替换栅极结构。
在图5中，ESL(蚀刻停止层)78沉积在第一ILD 62、CESL 60、栅极间隔件54和替换栅极结构上方。ESL78可以包括或是氮化硅、碳氮化硅、碳氮化物等或它们的组合。在一些实施例中，ESL78具有在从约
Figure BDA0002000614620000071
至约
Figure BDA0002000614620000073
的范围内的厚度，例如约
Figure BDA0002000614620000072
第二ILD80沉积在ESL78上方。第二ILD80可以包括或是二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、硅碳材料、它们的化合物、它们的复合物等或它们的组合。在一些实施例中，第二ILD80具有在从约
Figure BDA0002000614620000074
至约
Figure BDA0002000614620000075
的范围内的厚度，例如约
Figure BDA0002000614620000076
在一些实施例中，可以不采用ESL 78，并且可以将第二ILD 80直接沉积在第一ILD 62、CESL 60、栅极间隔件54和替换栅极结构上。
然后穿过第二ILD 80和ESL 78形成开口82以暴露替换栅极结构的至少部分。例如，可以使用光刻和一个或多个蚀刻工艺将第二ILD 80和ESL78图案化为具有开口82。
在图6中，在开口82中形成导电部件84。导电部件84直接形成在开口82中以与替换栅极结构连接，而不在导电部件84和替换栅极结构之间使用任何粘合层和/或阻挡层。导电部件84生长在栅极导电填充材料76的顶面上，以自下而上的方式从底部逐渐填充开口82。在填充开口82之后，导电部件84“溢出”开口82，形成过填充部分84o。过填充部分84o位于第二ILD80的顶面之上。过填充部分84o通常具有比开口82更大的直径。自下向上形成能够实现导电部件84和栅极导电填充材料76之间的直接连接，这可以降低连接电阻。自下向上的填充方式还可以减少不期望的缺陷，诸如空隙或裂缝。例如，可以避免空隙或裂缝，因为由于自下而上的形成，可以减少开口82的过早封闭的可能性。
在一些实施例中，导电部件84可以通过化学气相沉积(CVD)、选择性原子层沉积(ALD)、无电沉积(ELD)、电镀、物理气相沉积(PVD)或另一种沉积技术沉积在开口82中。在一些实施例中，导电部件84的自下向上形成通过PVD溅射来实现。在其它实施例中，通过在介电表面上使用自对准单层(SAM)抑制剂同时在导电表面上方实施CVD生长来实现导电部件84的自下向上形成。在一些实施例中，导电部件84可以是或包括钨(W)、钴(Co)、铜(Cu)、钌(Ru)、铝(Al)、金(Au)、银(Ag)、它们的合金等或它们的组合。
图10是图6的局部放大图，示出了导电部件84周围的细节。由于导电部件84和第二ILD 80之间不存在任何粘合层或阻挡层，因此间隙86可以存在于导电部件84和第二ILD 80之间。间隙86可能在后续工艺中导致不期望的行为。例如，来自后续工艺的工艺化学物质可以穿透间隙86并且与下面的材料相互作用。下面的材料中的导电材料(诸如铜或钴)可能会在酸性环境中受到化学侵蚀而腐蚀，并且降低器件的电性能。例如，在随后的CMP工艺中，间隙86可以允许抛光浆料渗透到下面的层，诸如栅极导电填充材料76。抛光浆料可以与栅极导电填充材料76反应，导致栅极导电填充材料76的损失。类似地，间隙86也可以将下面的层暴露于后续工艺中的蚀刻化学物质、等离子体处理环境。在一些实施例中，通过一个或多个注入工艺来减小或封闭间隙86。
通常，在一些实施例中，首先在层间介电层中形成导电部件而不使用任何粘合层或阻挡层，并且然后实施注入工艺以在导电部件和层间介电层之间施加压缩以封闭由于不存在粘合层或阻挡层而引起的任何间隙。
图7示意性地示出了消除或减少导电部件84与周围介电材料(例如第二ILD 80和ESL 78)之间的间隙86的注入工艺。在一些实施例中，在形成导电部件84之后，通过注入工艺将一种或多种中性元素的离子束88投射到介电材料，诸如第二ILD80和ESL78。在一些实施例中，中性元素注入到第二ILD 80和ESL 78以改变诸如体积和应力的物理性质，但没有显著改变。一种或多种中性元素注入到期望的深度和期望的浓度以封闭从导电部件84的顶面到导电部件84下方的层的路径。在一些实施例中，一种或多种中性元素包括锗(Ge)、硅(Si)、氮(N)或具有比注入的材料更大的原子体积的其它元素。
在一些实施例中，根据设计(诸如第二ILD 80的原始厚度和最终厚度)，在约10keV至约80keV范围内的能级下实施注入工艺。在其它参数不变的情况下，更高的能级导致更深的注入峰值。在一些实施例中，以约5×1013计数/cm2至约5×1016计数/cm2范围内的剂量水平实施注入工艺，这可能取决于要封闭的间隙的尺寸。较高的剂量可以对应于介电层中较大的膨胀以封闭较大的间隙。在一些实施例中，在约-100℃至约450℃范围内的温度下实施注入工艺。可选地，在注入工艺之后实施退火工艺以调整晶体结构并且减少由注入工艺在注入层中引起的损坏。
图11是图7的局部放大图，示出了注入工艺之后的导电部件84周围的细节。注入在注入的第二ILD80i和注入的ESL78i中的物质导致注入的第二ILD80i和注入的ESL78i膨胀。膨胀可以发生在所有方向上。如图11所示，膨胀在(i)导电部件84和(ii)注入的第二ILD80i或注入的ESL 78i之间的界面92处引起压缩以封闭间隙86。该膨胀可以沿z方向，这是沿着深度的方向。在一些实施例中，可以测量沿z方向的膨胀以指示膨胀的总量，从而确定导电部件84和介电层之间的压缩。
在一些Ge注入实例中，浓度分布94a-96e是沿注入的第二ILD 80i和注入的ESL78i的深度的注入物质浓度分布。浓度分布94a-94d是使用相同剂量并且增加功率水平实施的注入工艺的分布。点96a-96d是相应浓度分布94a-94d的峰值浓度点。浓度分布94a-94d显示当剂量保持恒定时，峰值浓度点随着功率水平的增加而加深。浓度分布94e是使用与浓度分布94d中相同的功率水平和更低的剂量实施的注入工艺的分布。浓度分布94e和94d具有基本相同的形状。
注入物质浓度在峰值浓度点96a-96e处最高，其中朝向导电部件84的引起的压缩也可能最高。线98指示后续CMP工艺结束的深度水平。线98下方的第二ILD80的部分保留在器件中，而在线98上方的第二ILD80的部分在该工艺期间被去除。在一些实施例中，注入工艺被设计为使得峰值浓度点位于线98之上的深度水平处。该配置可以确保第二ILD80的与CMP浆料相互作用的部分具有朝向导电部件84的高压缩以切断浆料到达下面的层的路径。
具有比第二ILD 80更致密的结晶结构的导电部件84对于所注入的物质更难以穿透。结果，所注入的物质在导电部件84中集中在比第二ILD 80中更浅的深度。在一些实施例中，导电部件84中的大部分注入物质在线98之上，并且因此将通过平坦化工艺去除。
在一些实施例中，离子束88可以以朝向衬底的角度定向，以将物质引向朝向由导电部件84的过填充部分84o覆盖的区域。
在图8中，阻挡层100形成在导电部件84以及注入的第二ILD 80i的未由导电部件84覆盖的剩余部分上方。阻挡层100可以是或包括氮化钛、氧化钛、氮化钽、氧化钽等或它们的组合，并且可以通过ALD、CVD或其它沉积技术沉积。然后在阻挡层100上方形成毯状导电层102。毯状导电层102可以填充第二ILD 80中的其它凹槽或开口。在一些实施例中，导电层102可以通过CVD、ALD、ELD、物理气相沉积(PVD)、电镀或其它沉积技术沉积。在一些实施例中，导电层102可以是或包括钨(W)、钴(Co)、铜(Cu)、钌(Ru)、铝(Al)、金(Au)、银(Ag)、它们的合金等或它们的组合。在一些实施例中，导电层102和导电部件84可以包括相同的材料。毯状导电层102还使衬底的表面处于CMP工艺的条件下。
在图9中，实施诸如CMP的平坦化工艺以去除过量的导电层102、阻挡层100、注入的第二ILD 80i和导电部件84。在一些实施例中，在平坦化工艺之后，注入的第二ILD 80i具有在约
Figure BDA0002000614620000111
至约
Figure BDA0002000614620000112
的范围内的厚度，例如约
Figure BDA0002000614620000113
因为注入的第二ILD80i和注入的ESL78i压靠导电部件84，所以可以防止CMP浆料渗透到导电部件84周围的间隙，使下面的层不受损伤。
图12是图9的局部放大图，示出了在平坦化工艺之后的邻近导电部件84的部件。浓度分布104a-104e是在平坦化工艺之后的注入的第二ILD 80i和注入的ESL 78i中的注入物质浓度分布。在一些实施例中，注入的第二ILD80i和注入的ESL78i具有随着深度而减小的注入物质浓度分布。特别地，在平坦化工艺之后，注入物质浓度分布从剩余的注入的第二ILD 80i中和接近剩余的注入的第二ILD 80i的顶面80t的注入的ESL 78i的注入物质的峰值浓度在朝向衬底中的下面的层(诸如第二ILD 80i的下表面801和注入的ESL 78i的下表面781)的方向上减小。注入的第二ILD 80i的表面远离衬底。在一些实施例中，注入的第二ILD 80i具有在约8×1018原子/cm3至约1×1021原子/cm3范围内的注入物质浓度，诸如Ge浓度。在一些实施例中，注入的ESL78i具有在约2×1018原子/cm3至约6×1020原子/cm3范围内的注入物质浓度，诸如Ge浓度。实验表明，第二ILD 80中的注入物质的存在通常对第二ILD80的绝缘功能没有可检测的影响。导电部件84中的任何剩余的注入物质通常也不影响导电部件84的导电性。
图13至图16是根据一些实施例的用于形成导电部件的另一示例性方法期间的各个阶段处的相应中间结构的截面图。在进行下面关于图13描述的处理之前，处理首先如上面关于图1至图6所述地进行。图13到16示出了在示例方法中的处理的各个阶段处的对应于横截面A-A的截面图。
通常，在一些实施例中，首先在层间介电层中形成导电部件而不使用任何粘合层或阻挡层，然后实施第一注入工艺以在导电部件和层间介电层之间的浅深度处施加压缩以封闭任何间隙，然后实施第一平坦化工艺以去除导电部件的过填充部分，实施第二注入工艺以在剩余的导电部件与层间介电层之间施加压缩以封闭任何间隙，并且然后实施第二平坦化工艺以去除导电部件和层间介电层的任何多余部分。
在图13中，在如图2至图6所示形成导电部件84之后，实施第一注入工艺。第一注入工艺类似于图7所述的注入工艺，除了第一注入工艺配置为具有更浅的浓度峰值点以防止在去除导电部件84的过填充部分84o时损坏下面的层。
在一些实施例中，在形成导电部件84之后，通过注入工艺将一种或多种中性元素的离子束106朝向介电材料(诸如第二ILD 80和ESL 78)投射。将一种或多种中性元素以期望的深度和期望的浓度注入以封闭从顶面到导电部件84下方的层的路径。在一些实施例中，一种或多种中性元素包括锗(Ge)、硅(Si)、氮(N)或比注入的材料具有更大原子体积的其它元素。以能级、剂量和角度实施第一注入工艺，使得可以封闭过填充部分84o正下方的第二ILD80之间的间隙。
因为过填充部分84o的直径通常大于开口82中的部分的直径，并且导电部件84通常具有比第二ILD80更致密的晶体结构，所以过填充部分84o可以像伞一样起作用以防止注入物质到达过填充部分84o下面的第二ILD80。在一些实施例中，离子束106可以以一定角度朝向衬底引导，以到达被过填充部分84o屏蔽的第二ILD80。在图13中，离子束106相对于垂直于衬底的顶面的轴108成一角度110。在操作期间，衬底42例如围绕轴108旋转。当衬底42围绕轴108旋转时，导电部件84周围的过填充部分84o下方的第二ILD80可以通过离子束106以角度110注入。在在一些实施例中，角度110可以在从大于0度到约45度的范围内。
在一些实施例中，在约5keV至约40keV范围内的能级下实施第一注入工艺。更高的能级可以对应于更深的注入峰值。
在一些实施例中，以约5×1013计数/cm2至约5×1016计数/cm2的剂量水平实施第一注入工艺，这可能取决于要封闭的间隙的尺寸。较高的剂量对应于介电层中较大的膨胀以封闭更大的间隙。
在一些实施例中，在约-100℃至约450℃范围内的温度下实施第一注入工艺。可选地，在第一注入工艺之后实施退火工艺以调整晶体结构并且减少注入工艺在注入层中引起的损坏。
图17是图13的局部放大图，示出了在第一注入工艺之后的导电部件84周围的细节。浓度分布112是沿着注入的第二ILD 80i的深度的注入物质浓度分布。点114是浓度分布112的峰值浓度点。在一些实施例中，峰值浓度点位于第二ILD 80的顶面下方的距离116处。在一些实施例中，距离116处于从大于约
Figure BDA0002000614620000131
到约
Figure BDA0002000614620000132
的范围内的深度。第二ILD80和导电部件84之间的最高压缩可以出现在峰值浓度点附近。在峰值浓度点附近的压缩可以阻断通过间隙86至下面的层的路径。当在峰值浓度点之上抛光时，CMP浆料可能不能穿过间隙86到达下面的层。
在图14中，阻挡层100形成在导电部件84以及注入的第二ILD 80i的未由导电部件84覆盖的剩余部分上方，并且然后在阻挡层100上方形成毯状导电层102，类似于图8。
在图15中，实施诸如CMP的第一平坦化工艺以去除过量的导电层102、阻挡层100和导电部件84的过填充部分84。由于在第一注入工艺之后可以在过填充部分84o下方封闭通过间隙86至下面的层的路径，所以可以防止CMP浆料穿透导电部件84周围的间隙，这可以在第一平坦化工艺中使下面的层不受损伤。
在图16中，实施第二注入工艺以消除或减少导电部件84与周围的介电材料(诸如第二ILD 80和ESL 78)之间的间隙86。第二注入工艺类似于图7所描述的注入工艺，除了可能处于较低的能级之外，因为注入的物质能够在去除过填充部分84o的情况下更容易地穿透到介电材料中。
诸如以上所述的一种或多种中性元素的离子束118投射向介电材料，诸如第二ILD80和ESL 78。在一些实施例中，根据设计(诸如第二ILD80的原始厚度和最终厚度)，在约7keV至约56keV的范围内的能级处实施第二注入工艺。在一些实施例中，以约5×1013计数/cm2至约5×1016计数/cm2范围内的剂量水平实施第二注入工艺，这可能取决于要封闭的间隙的尺寸。在一些实施例中，在约-100℃至约450℃范围内的温度下实施第二注入工艺。可选地，在第二注入工艺之后实施退火工艺以调整晶体结构并且减少注入工艺在注入层中引起的损坏。
图18是图16的局部放大图，示出了在第二注入工艺之后的导电部件84周围的细节。注入在注入的第二ILD80i和注入的ESL78i中的物质导致注入的第二ILD80i和注入的ESL78i膨胀。膨胀可能发生在所有方向上。如图18所示，该膨胀在(i)导电部件84和(ii)注入的第二ILD 80i或注入的ESL 78i之间的界面92处引起压缩以封闭间隙86。该膨胀可沿z方向。在一些实施例中，可以测量沿z方向的膨胀以指示膨胀的总量，从而确定导电部件84和介电层之间的压缩。
根据一些实施例，浓度分布120是沿着注入的第二ILD80i和注入的ESL78i的深度的示例注入物质浓度分布。点122是其中注入物质浓度最高并且朝向导电部件84的引起的压缩可能最高的峰值浓度点。线98指示后续CMP工艺结束的深度水平。线98下方的第二ILD80的部分保留在器件中，而在线98之上的第二ILD80的部分在该工艺期间被去除。在一些实施例中，注入工艺设计为使得峰值浓度点位于线98之上的深度水平处。该配置可以确保第二ILD80的与CMP浆料相互作用的部分具有朝向导电部件84的高压缩以切断浆料到达下面的层的路径。
在第二注入工艺之后，实施诸如CMP的第二平坦化工艺以去除过量的导电层102、阻挡层100、注入的第二ILD 80i和导电部件84，类似于图9中描述的平坦化工艺。
尽管在形成至栅极导电填充材料的导电部件的上下文中讨论了本发明，但实施例可以用于在没有粘合层并且没有阻挡层的情况下在介电层中形成导电部件的任何情况，诸如在FinFET器件中的有源区形成接触件，在金属间介电层中形成金属插塞等。
本发明提供了用于在不使用粘合层或阻挡层的情况下在介电层中形成导电部件的方法以及由其形成的器件。通过不使用粘合层或阻挡层，可以降低导电部件和介电层下面的导电材料之间的电阻。在形成导电部件之后对介电层实施一次或多次注入，以封闭可能由于不存在阻挡层和/或粘合层而导致的导电部件和介电层之间的间隙。注入工艺可以防止介电层和导电部件下面的层暴露于后续工艺中的工艺环境，诸如CMP浆料、蚀刻化学物质以及用于蚀刻、沉积或清洁的等离子体。
一些实施例提供了一种结构，该结构包括位于衬底上方的介电层以及设置为穿过介电层的导电部件。介电层具有靠近衬底的下表面和远离衬底的顶面。导电部件与介电层直接接触，并且介电层包括注入物质。介电层中的注入物质的浓度在介电层的顶面附近具有峰值浓度，并且注入物质的浓度在朝向介电层的下表面的方向上从峰值浓度降低。
在上述结构中，其中，所述注入物质包括锗(Ge)、硅(Si)和氮(N)中的至少一种。
在上述结构中，其中，所述注入物质的所述峰值浓度在从8×1018原子/cm3至1×1021原子/cm3的范围内。
在上述结构中，还包括蚀刻停止层，其中，所述介电层设置在所述蚀刻停止层上方，并且所述导电部件设置为穿过所述蚀刻停止层。
在上述结构中，还包括蚀刻停止层，其中，所述介电层设置在所述蚀刻停止层上方，并且所述导电部件设置为穿过所述蚀刻停止层，其中，所述蚀刻停止层包括所述注入物质，所述蚀刻停止层中的所述注入物质的浓度在从2×1018原子/cm3至6×1020原子/cm3的范围内。
在上述结构中，其中，所述介电层包括氧化硅、氮氧化硅、碳氧化硅或它们的组合。
一些实施例提供了一种用于半导体处理的方法。该方法包括在介电层中沉积导电部件。导电部件与介电层直接接触。该方法还包括在沉积导电部件之后，将注入物质注入到介电层中，并且在注入注入物质之后，通过第一平坦化工艺去除导电部件的部分。
在上述方法中，其中，所述注入物质包括锗(Ge)、硅(Si)和氮(N)中的至少一种。
在上述方法中，其中，注入所述注入物质包括使所述介电层膨胀，膨胀的介电层对所述导电部件施加压缩力。
在上述方法中，其中，所述介电层中的所述注入物质的峰值浓度点位于由所述第一平坦化工艺去除的所述介电层的部分中。
在上述方法中，还包括形成穿过所述介电层的开口以暴露所述介电层下方的层中的导电材料，其中，沉积所述导电部件包括以自下向上的方式在所述开口中生长所述导电部件。
在上述方法中，还包括：在去除所述导电部件的部分之后，将另一注入物质注入至所述介电层内；以及在注入所述另一注入物质之后，通过第二平坦化工艺去除所述导电部件的另一部分和所述介电层。
在上述方法中，还包括：在去除所述导电部件的部分之后，将另一注入物质注入至所述介电层内；以及在注入所述另一注入物质之后，通过第二平坦化工艺去除所述导电部件的另一部分和所述介电层，其中，以从垂直于所述介电层的表面的轴成一角度实施将所述注入物质注入到所述介电层中，所述角度大于零。
一些实施例提供了一种用于半导体处理的方法。该方法包括在具有导电材料的衬底上方沉积介电材料，在介电材料中形成开口以暴露导电材料，在开口中沉积导电部件并且导电部件直接接触导电材料，实施第一注入工艺以将注入物质注入在所述介电材料中，并且在实施第一注入工艺之后，实施第一平坦化工艺以去除导电部件的部分。
在上述方法中，其中，沉积所述导电部件包括以自下向上的方式在所述开口中生长所述导电部件。
在上述方法中，其中，所述介电材料包括蚀刻停止层以及位于所述蚀刻停止层之上的层间电介质。
在上述方法中，其中，注入所述注入物质包括在所述介电材料中注入中性元素以使所述介电材料膨胀，以在所述导电部件周围施加压缩。
在上述方法中，其中，实施所述第一注入工艺包括以相对于垂直于所述介电材料的表面的轴的非零角度将所述注入物质引向所述介电材料，所述介电材料的表面远离所述衬底。
在上述方法中，其中，沉积所述导电部件在所述介电材料之上形成过填充部分，并且实施所述第一平坦化工艺去除所述导电部件的所述过填充部分。
在上述方法中，其中，沉积所述导电部件在所述介电材料之上形成过填充部分，并且实施所述第一平坦化工艺去除所述导电部件的所述过填充部分，还包括：＝在实施所述第一平坦化工艺之后，实施第二注入工艺以将另一注入物质注入至所述介电材料中；以及在实施所述第二注入工艺之后，实施第二平坦化工艺以去除所述介电材料的部分和所述导电部件的部分。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
介电层，位于衬底上方，其中，所述介电层具有靠近所述衬底的下表面和远离所述衬底的顶面；以及
导电部件，设置为穿过所述介电层，其中，所述导电部件与所述介电层直接接触，并且所述介电层包括注入物质，所述注入物质从所述介电层的上表面延伸到所述介电层的底表面，其中，在所述上表面的所述注入物质的浓度大于在所述底表面的所述注入物质的浓度，所述介电层中的注入物质的浓度在所述介电层的顶面附近具有峰值浓度，并且所述注入物质的浓度在朝向所述介电层的下表面的方向上从所述峰值浓度降低。
2.根据权利要求1所述的半导体结构，其中，所述注入物质包括锗(Ge)、硅(Si)和氮(N)中的至少一种。
3.根据权利要求1所述的半导体结构，其中，所述注入物质的所述峰值浓度在从8×1018原子/cm3至1×1021原子/cm3的范围内，其中，所述导电部件为单层结构，并且所述导电部件与所述介电层之间没有粘合层或阻挡层。
4.根据权利要求1所述的半导体结构，还包括蚀刻停止层，其中，所述介电层设置在所述蚀刻停止层上方，并且所述导电部件设置为穿过所述蚀刻停止层。
5.根据权利要求4所述的半导体结构，其中，所述蚀刻停止层包括所述注入物质，所述蚀刻停止层中的所述注入物质的浓度在从2×1018原子/cm3至6×1020原子/cm3的范围内。
6.根据权利要求1所述的半导体结构，其中，所述介电层包括氧化硅、氮氧化硅、碳氧化硅或它们的组合，其中，所述导电部件顶面处的所述注入物质的浓度小于所述介电层顶面处的所述注入物质的浓度。
7.一种用于半导体处理的方法，所述方法包括：
在介电层中沉积导电部件，其中，所述导电部件与所述介电层直接接触；
在沉积所述导电部件之后，将注入物质注入到所述介电层中；以及
在注入所述注入物质之后，通过第一平坦化工艺去除所述导电部件的部分，
在去除所述导电部件的部分之后，将另一注入物质注入至所述介电层内；以及
在注入所述另一注入物质之后，通过第二平坦化工艺去除所述导电部件的另一部分和所述介电层。
8.根据权利要求7所述的方法，其中，所述注入物质包括锗(Ge)、硅(Si)和氮(N)中的至少一种。
9.根据权利要求7所述的方法，其中，注入所述注入物质包括使所述介电层膨胀，膨胀的介电层对所述导电部件施加压缩力。
10.根据权利要求7所述的方法，其中，所述介电层中的所述注入物质的峰值浓度点位于由所述第一平坦化工艺去除的所述介电层的部分中。
11.根据权利要求7所述的方法，还包括形成穿过所述介电层的开口以暴露所述介电层下方的层中的导电材料，其中，沉积所述导电部件包括以自下向上的方式在所述开口中生长所述导电部件。
12.根据权利要求7所述的方法，其中，在将所述注入物质注入到所述介电层之前，间隙存在于所述导电部件和所述介电层之间。
13.根据权利要求12所述的方法，其中，以从垂直于所述介电层的表面的轴成一角度实施将所述注入物质注入到所述介电层中，所述角度大于零。
14.一种用于半导体处理的方法，所述方法包括：
在具有导电材料的衬底上方沉积介电材料；
在所述介电材料中形成开口以暴露所述导电材料；
在所述开口中沉积导电部件，并且所述导电部件直接接触所述导电材料，其中，沉积所述导电部件在所述介电材料之上形成过填充部分；
实施第一注入工艺以将注入物质注入在所述介电材料中；以及
在实施所述第一注入工艺之后，实施第一平坦化工艺以去除所述导电部件的部分，其中，并且实施所述第一平坦化工艺去除所述导电部件的所述过填充部分，
在实施所述第一平坦化工艺之后，实施第二注入工艺以将另一注入物质注入至所述介电材料中；以及
在实施所述第二注入工艺之后，实施第二平坦化工艺以去除所述介电材料的部分和所述导电部件的部分。
15.根据权利要求14所述的方法，其中，沉积所述导电部件包括以自下向上的方式在所述开口中生长所述导电部件。
16.根据权利要求14所述的方法，其中，所述介电材料包括蚀刻停止层以及位于所述蚀刻停止层之上的层间电介质。
17.根据权利要求14所述的方法，其中，注入所述注入物质包括在所述介电材料中注入中性元素以使所述介电材料膨胀，以在所述导电部件周围施加压缩。
18.根据权利要求14所述的方法，其中，实施所述第一注入工艺包括以相对于垂直于所述介电材料的表面的轴的非零角度将所述注入物质引向所述介电材料，所述介电材料的表面远离所述衬底。
19.根据权利要求14所述的方法，其中，在实施所述第一注入工艺之前，间隙存在于所述导电部件和所述介电材料之间。
20.根据权利要求19所述的方法，在所述第二注入工艺之后，所述间隙被封闭。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10643892B2 (en) * 2018-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal loss prevention using implantation
US11328990B2 (en) * 2019-09-27 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Via structure having a metal hump for low interface resistance
US11791204B2 (en) * 2020-04-21 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with connecting structure having a doped layer and method for forming the same
US11837603B2 (en) * 2021-01-22 2023-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Extended side contacts for transistors and methods forming same
US11854868B2 (en) 2021-03-30 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Scalable patterning through layer expansion process and resulting structures
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100059889A1 (en) * 2006-12-20 2010-03-11 Nxp, B.V. Adhesion of diffusion barrier on copper-containing interconnect element
JP2010171081A (ja) * 2009-01-20 2010-08-05 Toshiba Corp 半導体装置及びその製造方法
US8513143B2 (en) * 2011-08-18 2013-08-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of manufacturing
US9142517B2 (en) * 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US9252271B2 (en) * 2013-11-27 2016-02-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of making
US10192985B2 (en) * 2015-07-21 2019-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET with doped isolation insulating layer
US10643892B2 (en) * 2018-05-31 2020-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal loss prevention using implantation

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