TW201929184A - 用於半導體元件的異質電熔絲結構 - Google Patents

Abstract

本發明提出了一種用於半導體元件的異質電熔絲結構，其特徵包含至少一第一金屬層，由第一金屬材料構成、至少一第二金屬層，由不同於該第一金屬材料的第二金屬材料構成、多個介層插塞，介於該些第一金屬層以及第二金屬層之間並連接該些第一金屬層以及第二金屬層、一陽極端，連接其中一第一金屬層、以及一陰極端，連接其中一第二金屬層。

Description

用於半導體元件的異質電熔絲結構

本發明大體上與一種用於半導體元件的電熔絲(electrical fuse, e-fuse)結構有關，特別是關於一種具有兩種不同異質(heterogeneous)材料的異質電熔絲結構。

電熔絲(electrical fuse, e-fuse)是一種施加適當的電流會被熔斷的電路結構。例如，不斷地提供電流流經電熔絲，最終會使得該電熔絲熔斷，進而使所連接的電路開路(open circuit)。一些電路的一次性二進位編程動作就是透過熔斷電熔絲產生開路來完成。在積體電路的記憶元件中，電熔絲可以用來作動記憶晶片中的備援電路並編程邏輯晶片中的功能與編碼。更特定來說，動態隨機存取記憶體(DRAM)以及靜態隨機存取記憶體(SRAM)都可以為此訴求而採用電熔絲。電熔絲結構也可以用來避免那些製程中產生的隨機性缺陷所導致的良率下降問題。再者，電熔絲可為標準化晶片設計提供未來定製的選項，例如提供多種的電壓選擇、封裝引出針腳選擇、或是任何其他製造商在最終製程前所要的特性選擇。定製化的可能性讓製造商得以採用基礎的電路設計來製得多種不同的最終產品並有助於提升良率。

某些電熔絲是採用電遷移(electro-migration)效應來達到熔斷效果並開路。電遷移的起因是帶有導電性的電子與擴散的金屬原子之間的動能轉移導致導體中的離子逐漸移動，進而造成物質傳輸。此物質傳輸現象會在電熔絲部位產生空洞，進而擴大熔斷而開路。

現今的微電子電路設計中必須將大量的電熔絲結構整合到相當小的佈局區域中，以保護不斷增加、大量密集的封裝元件。例如隨著記憶體容量的增加，其記憶單元的尺寸會越小，但所需的電熔絲數目卻增加。根據目前的DRAM元件設計，電熔絲一般會佔去3%至5%的晶片面積。如果元件尺寸持續微縮，電熔絲結構的區域需求恐怕會對未來的記憶晶片造成不好的影響，這問題可能還會因為備援電路的需求增加而更加嚴重。故此，目前業界在找尋如何在電路佈局中有效增加電熔絲密度的方法。

為了解決上述電熔絲結構佔用過大晶片面積的問題，本發明於此提出了一種多層、可調整熔斷點位置的異質電熔絲結構，其可大幅縮小現有電路元件中電熔絲的節距與所需面積。

本發明的目的即在於提出一種用於半導體元件的異質電熔絲結構，其特徵包含至少一第一金屬層，由第一金屬材料構成、至少一第二金屬層，由不同於該第一金屬材料的第二金屬材料構成、多個介層插塞，介於該些第一金屬層以及第二金屬層之間並連接該些第一金屬層以及第二金屬層、一陽極端，連接其中一第一金屬層、以及一陰極端，連接其中一第二金屬層。

本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後必然可變得更為明瞭顯見。

在下文的本發明細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類的實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。為了圖例清楚之故，圖示中可能有部分元件的厚度會加以誇大。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

電熔絲典型的熔斷機制如第1圖所示，電熔絲1的陰極係電連接到要加以斷路的元件的汲極端，如一電晶體2。一熔斷電壓Vfs會施加到電熔絲1的陽極端，一電壓Vg施加到電晶體2的閘極，而一電壓Vd施加到電晶體2的汲極端。電晶體2的源極端則接地Vs。電流(I)從電熔絲1的陽極流至電熔絲1的陰極，電子流(e^- )則從電熔絲1的陰極流至電熔絲1的陽極。要達到熔斷效果，所施加的電流必須控制在適當的範圍。如果電流太低，電遷移效應不會發生，而如果電流太高，電熔絲1會過熱而斷裂。一般來說在32/28奈米製程中電熔絲結構的熔斷電流會設定在21.6毫安培(mA)至30毫安培之間。

在本發明圖示中，第2圖為根據本發明較佳實施例一電熔絲結構的頂視圖，其描繪出本發明電熔絲結構的佈局圖形。第3圖與第4圖則為本發明電熔絲結構的截面圖與透視圖，其分別描繪出了該電熔絲結構中各部件與部件以及層結構與層結構之間的連接關係以及其空間上的位置關係。

請同時參照第2-4圖，以對本發明結構及其各部件的相對位置能有較清楚了解。本發明的電熔絲結構100係由數層的金屬層所構成，其中包含位於結構底層的第一金屬層102以及位於該第一金屬層102上方的至少一層第二金屬層104。第3-4圖係表示出本發明實施例中以兩層為例的第二金屬層104a與104b設置。第一金屬層102係由第一金屬材料構成，其較佳為電阻值較大的金屬材料，如鎢(W)等，但不限於此。更特定言之，在本發明較佳實施例中，第一金屬層102較佳是在前段製程(Front end of line, FEOL)中所形成，如形成在閘極所在的M0導線層中。第二金屬層104，如第3圖的例子中包含了104a與104b，其係由不同於上述第一金屬材料的第二金屬材料構成，其較佳為電阻值較小的金屬材料，如銅(Cu)等，但不限於此。更特定言之，在本發明較佳實施例中，該至少一第二金屬層104較佳是在後段製程(Back end of line, BEOL)中所形成，如第3圖中的兩層第二金屬層104a與104b分別形成在M1導線層與M2導線層中，或是直接是該兩導線層的一部份。

復參照第2-4圖，第一金屬層102與第二金屬層104a/104b彼此之間經由介層插塞(via)106/108電連接。在本發明較佳實施例中，介層插塞(via)106/108係與第二金屬層104a/104b一樣是以第二金屬材料形成，如銅(Cu)等，其用意在於使得至少一層的第二金屬層104與介層插塞106/108是同質材料，其相對於第一金屬層102單獨使用的不同金屬材料。須注意本發明電熔絲結構100採用兩種不同的金屬材料來構成的原因在於要在電熔絲結構中構成金屬間異質界面(intermetallic interface)，特別是當兩種金屬材料的電阻值有明顯差異時，因為電遷移效應的因素吾人可以將熔斷點精確地控制在所要的位置，如介層插塞106/108或是第二金屬層104a的位置，故此，其稱之為異質電熔絲結構。

除了異質結構的特徵以外，如第4圖所示，本發明能精確地控制熔斷點的位置的另一原因在於第一金屬層102與第二金屬層104a/104b的長度，途中分別以L_T 與L_B 來表示。在本發明實施例中，第一金屬層102與第二金屬層104a/104b的長度L_T 與L_B 可以加以設定調整，搭配異質結構的特性，使得電熔絲結構100的熔斷點位於介層插塞106/108或是第二金屬層104a的位置。在本發明實施例中，將電熔絲結構100的熔斷點控制在介層插塞106/108或是第二金屬層104a等層間互連結構的位置的好處在於，這些部位都為上層的第二金屬層104b所重疊覆蓋的。如此，電熔絲結構100被熔斷後的空洞特徵會被隱藏在第二金屬層104b下方，一般的還原工程是無法透過頂視檢測的角度來找出熔斷點所在，其對於電路設計的安全性有相當的提升。

另一方面，在本發明其他實施例中，如第5圖所示，也可以在第二金屬層104中形成寬度較窄的線段104c來達到讓電阻值變大的效果，如此可以藉由此方式將熔斷點控制在該寬度較窄的線段104c的位置處。

除了上述控制熔斷點位置的優點以外，請參照第3-4圖，本發明實施例的另一大特點在於第一金屬層102與第二金屬層104大部分的圖形（包含圖中的104a與104b）是互相重疊的，從第1圖頂視的角度來看第一金屬層102、第二金屬層104、以及介層插塞106/108幾乎重疊成單一圖形。此特徵的優點在於可以大幅地減少電熔絲結構100所需的佈局區域，因為在傳統的電熔絲設計中，為了達到電遷移熔斷的效果，電熔絲的金屬線圖形都要有一定的長度以上，如果是單一層級的電熔絲結構設計，這樣的長度會如先前技術所言的佔去一大部分的晶片面積。在本發明較佳實施例中，藉由將此電熔絲的必要長度分散到多層但相互重疊的不同金屬層中，如例中的M0、M1及M2等層，本發明電熔絲結構所需的佈局區域會大幅減少，例如如圖中所示的三層電熔絲結構較之傳統的電熔絲結構可以省下大約60%-75%所需的晶片面積。須注意儘管圖中位於中介層層級的第二金屬層104a只有一小段，然在其他實施例中它也可能與上下方的金屬層一樣具有相當的長度，熔斷點甚至也可以設定在該中介的第二金屬層104a處，且第二金屬層104也可以不限定只有兩層結構，端視所需的金屬層長度以及所要控制的熔斷點位置而定。

承上述說明，復參照第2-4圖，在本發明較佳實施例中，一位於中介層級的第二金屬層104a中的陽極110經由介層插塞106電連接至下方的第一金屬層102。該陽極110可以是第二金屬層104a的一部份或者是與其在同樣的製程中形成，其較佳以電阻質較小的第二金屬材料形成，如銅等。然須注意在其他實施例中，陽極110也可能是位於其他層級，不限於M1導線層。最上層的第二金屬層104b的末端則是一陰極112，在本發明較佳實施例中，其屬於第二金屬層104b的一部份並同樣是以電阻質較小的第二金屬材料構成，如銅等。然須注意在其他實施例中，陽極110也可能是位於與第二金屬層104b不同的層級並透過介層插塞與之電連接。在第一金屬層102與第二金屬層104相互重疊的設置下，如第2圖所示，本發明較佳實施例中的陽極110與陰極112會有部分重疊，較之習知技術中電熔絲的陽極與陰極會因為電熔絲所需長度的因素而距離過遠而浪費大片的晶片區域，這樣的佈局設計可以節省大量的佈局面積，同時也不會增加額外的製程步驟。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

1‧‧‧電熔絲

2‧‧‧電晶體

100‧‧‧電熔絲結構

102‧‧‧第一金屬層

104/104a/104b‧‧‧第二金屬層

104c‧‧‧線段

106/108‧‧‧介層插塞

110‧‧‧陽極

112‧‧‧陰極

I‧‧‧電流

L_B/L_T‧‧‧長度

Vd/Vg/Vs‧‧‧電壓

Vfs‧‧‧熔斷電壓

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中： 第1圖說明了一電熔絲結構典型的熔斷機制； 第2圖為根據本發明實施例一電熔絲結構的頂視圖； 第3圖為根據第2圖中截線A-A’所作的一電熔絲結構的截面圖； 第4圖為根據本發明實施例一電熔絲結構的透視圖；以及 第5圖為根據本發明另一實施例一電熔絲結構的透視圖。 須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。

Claims (10)

1. 一種用於半導體元件的異質電熔絲結構，包含： 一第一金屬層，由第一金屬材料構成； 至少一第二金屬層，由不同於該第一金屬材料的第二金屬材料構成； 多個介層插塞，介於該第一金屬層以及該第二金屬層之間並連接該第一金屬層以及該第二金屬層，該介層插塞由該第二金屬材料所構成； 一陽極，連接該第一金屬層；以及 一陰極，連接其中一該第二金屬層。
2. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該第一金屬層以及該第二金屬層的長度設定成使得該異質電熔絲結構的熔斷點位於該介層插塞或是該介層插塞與該第一金屬層之間的金屬間介面。
3. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該第一金屬層以及該至少一第二金屬層完全重疊。
4. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該至少一第二金屬層包含多層互相重疊第二金屬層，該些第二金屬層之間經由該介層插塞連接。
5. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該陽極與該陰極部分重疊。
6. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該第一金屬材料的電阻大於該第二金屬材料。
7. 如申請專利範圍第6項所述的用於半導體元件的異質電熔絲結構，其中該第一金屬層的材料為鎢，第二金屬層的材料為銅。
8. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該第一金屬層為前段製程(front-end-of-line, FEOL)中的M0導線層。
9. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中該第二金屬層為後段製程(back-end-of-line, BEOL)中的導線層。
10. 如申請專利範圍第1項所述的用於半導體元件的異質電熔絲結構，其中至少一第二金屬層具有寬度較窄的線段。