TW201926603A - 半導體元件及其製造方法 - Google Patents

Abstract

半導體元件包含基材、導電特徵、第一停止層、層間介電層以及導電接觸。導電特徵設置於基材上。第一停止層設置於導電特徵上，且具有第一導電通孔以及遠離基材之第一表面。層間介電層設置於停止層上，且具有連通於第一導電通孔之第二導電通孔。導電接觸連接導電特徵，且包含相連之第一導電部以及第二導電部。第一導電部填充於第一導電通孔，且具有鄰接第一表面的第一橫截面。第二導電部填充於第二導電通孔，且具有鄰接第一表面的第二橫截面。第二橫截面接觸且涵蓋第一橫截面，且第二橫截面的面積係大於第一橫截面的面積。

Description

半導體元件及其製造方法

本揭露係關於一種半導體元件，特別係關於一種半導體元件的製造方法。

半導體積體電路(semiconductor integrated circuit；IC)歷經了快速的成長。積體電路之發展歷程中，當幾何尺寸(意即可利用製程產生之最小組件或電路)縮小時，功能密度(意即每一晶片區域中之互連元件數目)通常會相對地增加。此按比例縮小元件的製程，通常藉由增加生產效率與降低相關之成本而提供優勢。相對地，此按比例縮小元件的製程增加了積體電路製造之複雜度。因此，本案之類似的製程發展對於積體電路製造之發展係必須的。

依據本揭露之一實施方式，一種半導體元件半導體元件包含基材、導電特徵、第一停止層、層間介電層以及導電接觸。導電特徵設置於基材上。第一停止層設置於導電特徵上，且具有第一導電通孔以及遠離基材之第一表面。 層間介電層設置於停止層上，且具有連通於第一導電通孔之第二導電通孔。導電接觸連接導電特徵，且包含相連之第一導電部以及第二導電部。第一導電部填充於第一導電通孔，且具有鄰接第一表面的第一橫截面。第二導電部填充於第二導電通孔，且具有鄰接第一表面的第二橫截面。第二橫截面接觸且涵蓋第一橫截面，且第二橫截面的面積係大於第一橫截面的面積。

於本揭露的一或多個實施方式中，前述之第一導電通孔具有第一孔壁。第一導電通孔的第一孔壁環繞並接觸導電接觸的第一導電部。第二導電通孔具有第二孔壁。第二導電通孔的第二孔壁環繞並接觸導電接觸的第二導電部，且相分離於第一導電通孔的第一孔壁。

於本揭露的一或多個實施方式中，前述之第一停止層具有一環狀接觸面。第一停止層的環狀接觸面朝向並暴露於層間介電層的第二導電通孔，接觸第二導電部的第二橫截面，且連接於第一導電通孔的第一孔壁與第二導電通孔的第二孔壁之間。

於本揭露的一或多個實施方式中，前述之第一停止層的氮含量係高於層間介電層的氮含量。

於本揭露的一或多個實施方式中，前述之半導體元件更包含第二停止層。第二停止層設置於第一停止層與導電特徵之間，且具有第三導電通孔以及遠離基材之第二表面。導電接觸更包含連接於第一導電部之第三導電部。導電接觸的第三導電部填充於第二停止層的第三導電通孔，且具 有鄰接第二表面之第三橫截面。導電接觸之第一導電部具有鄰接第二表面之第四橫截面。第一導電部之第四橫截面接觸且涵蓋第三導電部之第三橫截面。第四橫截面的面積係大於第三橫截面的面積。

於本揭露的一或多個實施方式中，前述之半導體元件更包含閘極結構。閘極結構設置於基材上，並相鄰於導電特徵。導電特徵為源極/汲極結構。源極/汲極結構接觸導電接觸的第一導電部。導電接觸的第一導電部之頂部係低於閘極結構之頂部。

於本揭露的一或多個實施方式中，前述之半導體元件更包含絕緣結構。絕緣結構設置於基材上，並鄰接源極/汲極結構。導電接觸的第一導電部位於源極/汲極結構與閘極結構之間，且相分離於絕緣結構。

於本揭露的一或多個實施方式中，前述之導電特徵為閘極結構。閘極結構設置於基材上，且接觸導電接觸的第一導電部。

於本揭露的一或多個實施方式中，前述之導電特徵為層間金屬層。層間金屬層設置於基材上，且接觸導電接觸的第一導電部。

依據本揭露之一實施方式，一種半導體元件的製造方法包含：形成導電特徵於基材上；形成停止層於導電特徵上；形成層間介電層於停止層上，其中第一停止層的氮含量係高於層間介電層的氮含量；蝕刻層間介電層以形成第一導電通孔並停止於停止層；經由層間介電層之第一導電通 孔蝕刻停止層以形成第二導電通孔，並使第二導電通孔之第二孔壁相分離於第一導電通孔之第一孔壁；以及填充導電材料於層間介電層之第一導電通孔以及停止層之第二導電通孔，且將導電材料連接導電特徵以形成導電接觸。

綜上所述，本揭露之停止層的氮含量係高於層間介電層的氮含量，進而蝕刻製程對於停止層的蝕刻速率係小於對於層間介電層的蝕刻速率。藉此，於本實施方式之導電接觸中，與導電特徵接觸之部位的尺寸可被微縮，因而可放寬製程參數的容許範圍，並確保導電接觸可藉由微縮後之第一導電部而連接於導電特徵。此外，導電接觸之第一導電部與絕緣結構之間的距離係大於第二導電部與絕緣結構之間的距離，並使得導電接觸可遠離絕緣結構。因此，第二導電部可避免導電接觸靠近或接觸絕緣結構，而造成通過導電接觸的電流洩漏至絕緣結構，因而可避免半導體元件於運作時產生異常。

1、2、3‧‧‧半導體元件

10‧‧‧源極/汲極結構

11、31‧‧‧緩衝層

12、32‧‧‧停止層

13、33‧‧‧第一層間介電層

14、34‧‧‧第二層間介電層

16、26、36‧‧‧導電接觸

17‧‧‧絕緣結構

18‧‧‧基材

19‧‧‧閘極結構

22‧‧‧第一停止層

24‧‧‧第二停止層

30‧‧‧第一層間金屬層

35‧‧‧第二層間金屬層

120‧‧‧第一導電通孔

124、180、242‧‧‧表面

130‧‧‧第二導電通孔

122、222‧‧‧環狀接觸面

160、360‧‧‧第一導電部

162、362‧‧‧第二導電部

166、190‧‧‧頂部

192‧‧‧多晶矽電極

194‧‧‧閘極間隙壁

220、240‧‧‧導電通孔

264‧‧‧第三導電部

1200‧‧‧第一孔壁

1300‧‧‧第二孔壁

2200、2400‧‧‧孔壁

1600‧‧‧第一橫截面

1620‧‧‧第二橫截面

2602‧‧‧第四橫截面

2640‧‧‧第三橫截面

D1、D2‧‧‧距離

H1‧‧‧第一高度

H2‧‧‧第二高度

R1‧‧‧第一方向

R2‧‧‧第二方向

為讓本揭露之上述和其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖至第5圖分別繪示依據本揭露一實施方式之半導體元件於不同中間製造階段下的剖視圖。

第6圖繪示第5圖所示之結構的上視圖。

第7圖繪示依據本揭露之另一實施方式之半導體元件的剖視圖。

第8圖繪示第7圖所示之結構的上視圖。

第9圖繪示依據本揭露之再一實施方式之半導體元件的剖視圖。

以下的說明將提供許多不同的實施方式或實施例來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。

此外，空間相對用語如「下面」、「下方」、「低於」、「上面」、「上方」及其他類似的用語，在此是為了方便描述圖中的一個元件或特徵與另一個元件或特徵的關係。空間相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與圖式不同(旋轉90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。

請參照第1圖至第5圖。第1圖至第5圖分別繪示依據本揭露一實施方式之半導體元件1(標示於第5圖中)於不同中間製造階段下的剖視圖。第1圖繪示半導體基材18、閘極 結構19、源極/汲極結構10以及絕緣結構17。於一些實施方式中，半導體基材18的材料為矽，且具有表面180。源極/汲極結構10以及閘極結構19形成於半導體基材18上，且皆可視為導電特徵。閘極結構19相鄰並位於源極/汲極結構10之間，且包含多晶矽電極192以及閘極間隙壁194。閘極結構19之閘極間隙壁194至少設置於多晶矽電極192的兩側。絕緣結構17設置於半導體基材18上，且鄰接源極/汲極結構10。於本實施方式中，絕緣結構17為淺溝隔離(Shallow Trench Isolation,STI)結構，但本揭露不以此為限。

於第1圖中，本實施方式之緩衝層11共形地沉積於半導體基材18、源極/汲極結構10、閘極結構19以及絕緣結構17上。於一些實施方式中，緩衝層11的材質為未摻雜之矽玻璃(undoped silicon glass,USG)，但本揭露不以前述材料為限。於一些實施方式中，緩衝層11的形成方法包含沉積製程，例如，低壓化學氣相沉積(Low Pressure chemical vapor deposition,LPCVD)製程，但本揭露不以前述製程為限。

於形成緩衝層11之後，共形地沉積停止層12於緩衝層11上。停止層12具有遠離半導體基材18之表面124。於本實施方式中，停止層12的材質為氮化矽(SiN)並由矽甲烷(SiH₄)與氨(NH₃)反應而形成，但本揭露不以前述材料以及反應方式為限。於本實施方式中，停止層12的厚度介於約100埃(Å)約350埃(Å)之間，但本揭露不以此為限。

如第2圖所示，在形成停止層12之後，沉積第一層間介電層13於停止層12上。第一層間介電層13覆蓋閘極結 構19。於一些實施方式中，第一層間介電層13的材質為磷矽玻璃(phosphosilicate glass,PSG)。於一些實施方式中，第一層間介電層13的形成方法包含高密度電漿化學氣相沉積(High Density Plasma Chemical Vapor Deposition,HDPCVD)製程，但本揭露不以此為限。此外，若第一層間介電層13的材質為磷矽玻璃，則前述之製程所使用的來源氣體可包含磷化氫或三甲基磷(Tri-Methyl Phosphate,TMP)，且製程溫度介於約550℃與約650℃之間。於本實施方式中，停止層12的氮含量係高於第一層間介電層13的氮含量。於本實施方式中，第一層間介電層13不含氮(即，第一層間介電層13的氮含量實質上為0%)，但本揭露不以此氮含量配置為限。

如第3圖所示，在形成第一層間介電層13之後，沉積第二層間介電層14於第一層間介電層13上。於一些實施方式中，第二層間介電層14的材質包含電漿加強氧化物(Plasma-enhanced Oxide,PEOX)、電漿加強四乙氧基矽烷(Plasma-enhanced Tetraethoxysilane,PETEOS)、未摻雜之矽玻璃或未摻雜之二氧化矽。於一些實施方式中，第二層間介電層14的形成方法包含分離之電漿輔助化學氣相沈積(Plasma-enhanced chemical vapor deposition,PECVD)製程，前述之電漿輔助化學氣相沈積製程分別利用矽烷與氧前驅物或四乙氧基矽烷(tetraethoxysilane,TEOS)前驅物形成電漿加強氧化物或電漿加強四乙氧基矽烷氧化物以形成第二層間介電層14。

可選地，於形成第一層間介電層13之後，第二層 間介電層14也可藉由原位(in-situ)之高密度電漿化學氣相沉積製而形成。此時，形成第一層間介電層13之磷的前驅物氣體(例如，磷化氫氣體)需被停止，以形成未摻雜之矽玻璃。

如第4圖所示，在形成第二層間介電層14之後，蝕刻第二層間介電層14以及第一層間介電層13，以形成第二導電通孔130。接著，透過該第二導電通孔130蝕刻停止層12以及緩衝層11，以形成連通於第二導電通孔130之第一導電通孔120。亦即，第一層間介電層13的第二導電通孔130連通於停止層12的第一導電通孔120。於一些實施方式中，蝕刻製程對於停止層12的蝕刻速率係小於對於第一層間介電層13的蝕刻速率。於本實施方式中，蝕刻製程係包含乾蝕刻製程。於一些實施方式中，乾蝕刻製程可包含反應性離子蝕刻(Reactive IonEtching，RIE)製程，但本揭露不以前述製程為限。進一步而言，第一導電通孔120具有第一孔壁1200。第二導電通孔130具有第二孔壁1300。第二孔壁1300相分離於第一導電通孔120的第一孔壁1200。

於本實施方式中，停止層12具有一環狀接觸面122。停止層12的環狀接觸面122朝向並暴露於第二導電通孔130，且連接於第一導電通孔120的第一孔壁1200與第二導電通孔130的第二孔壁1300之間。於本實施方式中，停止層12之環狀接觸面122與第一導電部160之第一橫截面1600以及第二導電部162之第二橫截面1620係共平面。於一些實施方式中，前述形成第一導電通孔120以及第二導電通孔130的方法包含光學微影圖案化(Photolithography)製程與 乾蝕刻製程。

如第5圖所示，形成導電接觸16於第一導電通孔120以及第二導電通孔130中，以分別連接源極/汲極結構10以及閘極結構19。填充導電材料於第一導電通孔120以及第二導電通孔130中。接著，對導電材料進行化學機械研磨製程至暴露出第二層間介電層14，以形成導電接觸16。於一些實施方式中，前述填充導電材料的形成方法包含濺鍍製程，但本揭露不以此為限。

詳細而言，導電接觸16包含相連之第一導電部160以及第二導電部162。第一導電部160填充於第一導電通孔120中，分別連接並接觸源極/汲極結構10以及閘極結構19，且具有鄰接停止層12之表面124的第一橫截面1600。第二導電部162填充於第二導電通孔130中，相連接於第一導電部160，且具有鄰接停止層12之表面124的第二橫截面1620。第一橫截面1600、第二橫截面1620以及停止層12之表面124實質上係共平面。第二導電部162的第二橫截面1620接觸且涵蓋第一導電部160的第一橫截面1600(見第6圖)。於本實施方式中，導電接觸16之第一導電部160的頂部166相對於半導體基材18之表面180具有第一高度H1。閘極結構19之頂部190相對於半導體基材18之表面180具有第二高度H2，且第二高度H2係大於第一高度H1。也就是說，本實施方式之導電接觸16的第一導電部160之頂部166係低於閘極結構19之頂部190。

於本實施方式中，第一導電通孔120的第一孔 壁1200環繞並接觸導電接觸16的第一導電部160。第二導電通孔130的第二孔壁1300環繞並接觸導電接觸16的第二導電部162。停止層12的環狀接觸面122接觸第二導電部162的第二橫截面1620。

相似地，如第5圖所示，本實施方式之閘極結構19之多晶矽電極192接觸導電接觸16的第一導電部160。此外，位於閘極結構19上方之導電接觸16、緩衝層11、停止層12、第一層間介電層13以及第二層間介電層14的結構、功能以及各元件之間的連接關係皆與位於源極/汲極結構10上方之導電接觸16、緩衝層11、停止層12、第一層間介電層13以及第二層間介電層14大致相同，因此可參照前述相關說明，在此不再贅述。

請參照第6圖。第6圖繪示第5圖所示之結構的上視圖。如第6圖所示，於本實施方式中，設置於源極/汲極結構10上的第一導電部160位於閘極結構19與絕緣結構17之間，且相分離於絕緣結構17。第一導電部160的第一橫截面1600具有面積A1。第二導電部162的第二橫截面1620具有面積A2。第一橫截面1600的面積A1係小於第二橫截面1620的面積A2。藉此，於導電接觸16中，與源極/汲極結構10或閘極結構19接觸之部位的尺寸可被微縮，因而可放寬製程參數的容許範圍，並確保導電接觸16可藉由微縮後之第一導電部160而連接於源極/汲極結構10或閘極結構19。

此外，本實施方式之閘極結構19延伸於方向R1，則於垂直於方向R1之方向R2上，導電接觸16之第一導 電部160與絕緣結構17之間的距離D1係大於第二導電部162與絕緣結構17之間的距離D2，並使得導電接觸16可遠離絕緣結構17。因此，第二導電部162可避免導電接觸16靠近或接觸絕緣結構17而造成通過導電接觸16的電流洩漏至絕緣結構17，進而避免半導體元件1於運作時產生異常。於本實施方式中，第一導電部160與絕緣結構17之間的距離D1可大於約75奈米(nm)，但本揭露不以此為限。

請參照第7圖。第7圖繪示依據本揭露之另一實施方式之半導體元件2的剖視圖。如第7圖所示，本實施方式之半導體元件2包含半導體基材18、源極/汲極結構10、絕緣結構17、第一停止層22、第二停止層24、第一層間介電層13、第二層間介電層14以及導電接觸26，其中本實施方式之源極/汲極結構10以及閘極結構19皆可視為導電特徵。這些元件的結構、功能以及各元件之間的連接關係皆與第5圖所示之半導體元件1大致相同，因此可參照前述相關說明，在此不再贅述。在此要說明的是，本實施方式與第5圖所示之實施方式的差異之處，在於本實施方式中包含了第一停止層22以及第二停止層24，且導電接觸26更包含第三導電部264。因此，本實施方式以第一停止層22、第二停止層24以及導電接觸26分別取代第5圖中所示之停止層12、緩衝層11以及導電接觸16。

如第7圖所示，第一停止層22設置於第二停止層24上，具有導電通孔220，且導電通孔220具有孔壁2200。第二停止層24設置於第一停止層22與源極/汲極結構 10之間，並設置於第一停止層22與閘極結構19之間，且具有導電通孔240。第二停止層24具有遠離半導體基材18之表面242。導電通孔240具有孔壁2400。本實施方式之導電通孔240的孔壁2400相分離於導電通孔220的孔壁2200。於本實施方式中，第二停止層24具有一環狀接觸面222。第二停止層24的環狀接觸面222朝向並暴露於第一停止層22的導電通孔220，且連接於導電通孔220的孔壁2200與導電通孔240的孔壁2400之間。

於本實施方式中，導電接觸26的第三導電部264填充於第二停止層24的導電通孔240，連接並接觸於源極/汲極結構10與第一導電部160之間，連接並接觸於閘極結構19與第一導電部160之間，且具有鄰接第二停止層24之表面242的第三橫截面2640。導電接觸16之第一導電部160具有鄰接第二停止層24之表面242的第四橫截面2602。第三橫截面2640、第四橫截面2602以及第二停止層24之表面242實質上係共平面。本實施方式之第一導電部160之第四橫截面2602接觸且涵蓋第三導電部264之第三橫截面2640(見第7圖)。

於本實施方式中，第二停止層24的成分不同於第一停止層22的成分。基於矽與氮所佔之成分的比例而言，第二停止層24的成分為矽(Si)較少而氮(N)較多，而第一停止層的成分為矽(Si)較多而氮(N)少。舉例來說，本實施方式之第二停止層24的的材質可包含氮化矽(SiN)。第一停止層22的材質可包含氮氧化矽(silicon oxynitride,SiON) 並由矽甲烷(SiH₄)與一氧化二氮(N₂O)反應而形成，但本揭露不以前述材料以及反應方式為限。且第一層間介電層13的的材質可包含磷矽玻璃(phosphosilicate glass,PSG)。於一些實施方式中，蝕刻製程對於第二停止層24的蝕刻速率係小於對於第一停止層22的蝕刻速率，且蝕刻製程對於第一停止層22的蝕刻速率係小於對於第一層間介電層13的蝕刻速率。於本實施方式中，蝕刻製程係包含乾蝕刻製程。於一些實施方式中，乾蝕刻製程可包含反應性離子蝕刻(Reactive IonEtching，RIE)製程，但本揭露不以前述製程為限。

相似地，如第7圖所示，本實施方式之閘極結構19之多晶矽電極192接觸導電接觸26的第三導電部264。此外，位於閘極結構19上方之導電接觸26、第一停止層22、第二停止層24、第一層間介電層13以及第二層間介電層14的結構、功能以及各元件之間的連接關係皆與位於源極/汲極結構10上方之導電接觸26、第一停止層22、第二停止層24、第一層間介電層13以及第二層間介電層14大致相同，因此可參照前述相關說明，在此不再贅述。

請參照第8圖。第8圖繪示第7圖所示之結構的上視圖。如第7圖所示，於本實施方式中，第三導電部264位於閘極結構19與絕緣結構17之間，且相分離於絕緣結構17。第三導電部264之第三橫截面2640具有面積A3。第一導電部160的第四橫截面2602具有面積A4。第四橫截面2602的面積A4係大於第三橫截面2640的面積A3。

請參照第9圖。第9圖繪示依據本揭露之再一實施 方式之半導體元件3的剖視圖。如第9圖所示，本實施方式之半導體元件3包含第一層間金屬層30(可視為導電特徵)、緩衝層31、停止層32、第一層間介電層33、第二層間介電層34、第二層間金屬層35以及導電接觸36。這些元件的結構、功能以及各元件之間的連接關係皆與第5圖所示之半導體元件1大致相同，因此可參照前述相關說明，在此不再贅述。在此要說明的是，本實施方式與第5圖所示之實施方式的差異之處，在於本實施方式中包含了第一層間金屬層30以及第二層間金屬層35。於本實施方式中，導電接觸36包含第一導電部360以及第二導電部362。第一層間金屬層30設置於半導體基材18上，且接觸導電接觸36的第一導電部360。

於本實施方式中，第一層間金屬層30係半導體元件1之第一金屬層，而第二層間金屬層35係半導體元件1之第二金屬層。然而，本揭露不以前述配置為限，任何適合的金屬層皆能應用於本揭露。

由以上對於本發明之具體實施方式之詳述，可以明顯地看出本揭露之停止層的氮含量係高於層間介電層的氮含量，因而蝕刻製程對於停止層的蝕刻速率係小於對於層間介電層的蝕刻速率。藉此，於本實施方式之導電接觸中，與導電特徵接觸之部位的尺寸可被微縮，因而可放寬製程參數的容許範圍，並確保導電接觸可藉由微縮後之第一導電部而連接於導電特徵。此外，導電接觸之第一導電部與絕緣結構之間的距離係大於第二導電部與絕緣結構之間的距離，使得導電接觸可遠離絕緣結構。因此，第二導電部可避免導電接觸 靠近或接觸絕緣結構而造成通過導電接觸的電流洩漏至絕緣結構，以避免半導體元件於運作時產生異常。

前述多個實施方式的特徵可使本技術領域中具有通常知識者更佳地理解本揭露之各個態樣。本技術領域中具有通常知識者應可瞭解，為了達到相同之目的及/或本揭露之實施方式之相同優點，其可利用本揭露為基礎，進一步設計或修飾其他製程及結構。在本技術領域中具有通常知識者亦應瞭解，這樣的均等結構並未背離本揭露之精神及範圍，而在不背離本揭露之精神及範圍下，本技術領域中具有通常知識者可在此進行各種改變、替換及修正。

Claims (10)

1. 一種半導體元件，包含：一基材；一導電特徵，設置於該基材上；一第一停止層，設置於該導電特徵上，且具有一第一導電通孔以及遠離該基材之一第一表面；一層間介電層，設置於該停止層上，且具有連通於該第一導電通孔之一第二導電通孔；以及一導電接觸，連接該導電特徵，且包含相連之一第一導電部以及一第二導電部，該第一導電部填充於該第一導電通孔，且具有鄰接該第一表面之一第一橫截面，該第二導電部填充於該第二導電通孔，且具有鄰接該第一表面之一第二橫截面，其中該第二橫截面接觸且涵蓋該第一橫截面，且該第二橫截面的面積係大於該第一橫截面的面積。
2. 如請求項1所述之半導體元件，其中該第一導電通孔具有一第一孔壁，該第一孔壁環繞並接觸該第一導電部，而該第二導電通孔具有一第二孔壁，該第二孔壁環繞並接觸該第二導電部，且相分離於該第一孔壁。
3. 如請求項2所述之半導體元件，其中該第一停止層具有一環狀接觸面，該環狀接觸面朝向並暴露於該第二導電通孔，接觸該第二橫截面，且連接於該第一孔壁與該第二孔壁之間。
4. 如請求項1所述之半導體元件，其中該第一停止層的氮含量係高於該層間介電層的氮含量。
5. 如請求項1所述之半導體元件，更包含一第二停止層，該第二停止層設置於該第一停止層與該導電特徵之間，且具有一第三導電通孔以及遠離該基材之一第二表面，該導電接觸更包含連接於該第一導電部之一第三導電部，該第三導電部填充於該第三導電通孔，且具有鄰接該第二表面之一第三橫截面，該導電接觸之該第一導電部具有鄰接該第二表面之一第四橫截面，其中該第四橫截面接觸且涵蓋該第三橫截面，且該第四橫截面的面積係大於該第三橫截面的面積。
6. 如請求項1所述之半導體元件，更包含一閘極結構，該閘極結構設置於該基材上，並相鄰於該導電特徵，且該導電特徵為一源極/汲極結構，其中該源極/汲極結構接觸該第一導電部，且該第一導電部之頂部係低於該閘極結構之頂部。
7. 如請求項6所述之半導體元件，更包含一絕緣結構，該絕緣結構設置於該基材上，並鄰接該源極/汲極結構，其中該第一導電部位於該閘極結構與該絕緣結構之間，且相分離於該絕緣結構。
8. 如請求項1所述之半導體元件，其中該導 電特徵為一閘極結構，該閘極結構設置於該基材上，且接觸該第一導電部。
9. 如請求項1所述之半導體元件，其中該導電特徵為一層間金屬層，該層間金屬層設置於該基材上，且接觸該第一導電部。
10. 一種半導體元件之製造方法，包含：形成一導電特徵於一基材上；形成一停止層於該導電特徵上；形成一層間介電層於該停止層上，其中該第一停止層的氮含量係高於該層間介電層的氮含量；蝕刻該層間介電層以形成一第一導電通孔並停止於該停止層；經由該第一導電通孔蝕刻該停止層以形成一第二導電通孔，並使該第二導電通孔之一第二孔壁相分離於該第一導電通孔之一第一孔壁；以及填充一導電材料於該第一導電通孔以及該第二導電通孔，且將該導電材料連接該導電特徵以形成一導電接觸。