TW201911303A - 資料狀態同步 - Google Patents

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Abstract

本發明包含用於資料狀態同步之設備及方法。一例示性設備包含：執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元之一電阻可變記憶體單元群組中；回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態；及在執行一後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等可變電阻記憶體單元置於一相同狀態來為對該群組執行之該後續寫入操作提供資料狀態同步。

Description

資料狀態同步
本發明大體上係關於半導體記憶體及方法，且更特定言之係關於與記憶體相關聯之資料狀態同步。
記憶體裝置通常提供為電腦或其他電子裝置中之內部半導體積體電路及/或外部可抽換式裝置。存在包含揮發性及非揮發性記憶體之許多不同類型之記憶體。揮發性記憶體可需要電力來維持其資料，且其可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等等。非揮發性記憶體可藉由在未被供電時保存經儲存資料而提供永久資料，且其可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)及電阻可變記憶體，諸如相變隨機存取記憶體(PCRAM)、電阻式隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)等等。
可利用記憶體裝置作為用於需要高記憶體密度、高可靠性及低功率消耗之廣範圍之電子應用的揮發性及非揮發性記憶體。非揮發性記憶體可用於例如個人電腦、可攜式記憶棒、固態磁碟(SSD)、個人數位助理(PDA)、數位相機、蜂巢式電話、可攜式音樂播放器(例如，MP3播放器)、及電影播放器以及其他電子裝置中。資料(諸如程式碼、使用者資料及/或系統資料，諸如一基本輸入/輸出系統(BIOS))通常儲存於非揮發性記憶體裝置中。
電阻可變記憶體(諸如PCRAM)包含可基於一儲存元件(例如，具有一可變電阻之一儲存元件)之電阻儲存資料的電阻可變記憶體單元。因而，電阻可變記憶體單元可經程式化以藉由改變電阻可變儲存元件之電阻位準而儲存對應於一目標狀態之資料。可藉由將一電場或能量源(諸如正或負電信號(例如，正或負電壓或電流信號))施加至電阻可變記憶體單元而將該等單元程式化至對應於一特定電阻之一目標狀態。
可針對一電阻可變記憶體單元設定若干狀態(例如，電阻狀態)之一者。例如，可將一單位階單元(SLC)程式化至兩個狀態(例如，邏輯1或0)之一者，此可取決於單元是程式化至高於還是低於一特定位準之一電阻。作為一額外實例，可將各個電阻可變記憶體單元程式化至對應於各自數位型樣(例如，10、01、00、11、111、101、100、1010、1111、0101、0001等)之多個不同狀態之一者。此等單元可稱為多狀態單元、多數位單元及/或多位階單元(MLC)。
可例如藉由回應於一經施加訊問電壓而感測通過單元之電流來判定(例如，讀取)電阻可變記憶體單元之狀態。經感測電流(其基於單元之電阻而變化)可指示單元之狀態(例如，由單元儲存之二進位資料)。然而，一經程式化電阻可變記憶體單元之電阻可隨時間漂移(例如，位移)。電阻漂移可導致一電阻可變記憶體單元之錯誤感測(例如，判定單元處於與其所程式化至之狀態不同之一狀態)以及其他問題。
在本發明之一或多項實施例中，一種方法包括：追蹤複數個受管理單元之各自狀態；執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元的一電阻可變記憶體單元群組中，其中該選定受管理單元係一記憶體裝置之複數個受管理單元之一者；回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態；繼將該選定受管理單元之該狀態更新至該第二狀態之後且在執行一後續寫入操作之前：將該選定受管理單元之該狀態從該第二狀態更新至一第三狀態；且將該選定受管理單元之該狀態從該第三狀態更新至該第一狀態；在執行該後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等可變電阻記憶體單元置於一相同狀態而為對該群組執行之該後續寫入操作提供資料狀態同步；及回應於執行該後續寫入操作而將該選定受管理單元之該狀態從該第一狀態更新至該第二狀態。
在本發明之一或多項實施例中，一種設備包括一記憶體及一控制器。該記憶體包括對應於各自電阻可變記憶體單元群組之複數個受管理單元。該控制器耦合至該記憶體且經組態以：追蹤該複數個受管理單元之各自狀態；接收將一相關聯資料型樣寫入至該記憶體之一寫入命令；選擇具有一第一狀態之一受管理單元；執行一寫入操作以將該資料型樣儲存至該選定受管理單元；回應於執行該寫入操作而將該選定受管理單元之該狀態從該第一狀態更新至一第二狀態；且在執行一後續寫入操作以將另一資料型樣儲存至該受管理單元之前，藉由將對應於該受管理單元之全部該等可變電阻記憶體單元置於一相同狀態而為對該受管理單元執行之該後續寫入操作提供資料狀態同步。
在本發明之一或多項實施例中，一種設備包括一記憶體及一控制器。該記憶體包括可程式化至一第一狀態及一第二狀態的一電阻可變記憶體單元陣列。該控制器經組態以回應於將一特定資料型樣寫入至該等電阻可變記憶體單元之一選定群組之選定單元的一命令而：對該選定群組執行一讀取操作以判定該等選定單元之當前狀態及對應於該選定群組之一資料極性；判定當前程式化至該第二狀態之該等選定單元之單元；對該等選定單元執行一清除操作以將全部該等選定單元置於該第一狀態；且基於該特定資料型樣之一特性而將該特定資料型樣及該特定資料型樣之一反相之一者寫入至該等選定單元。
在本發明之一或多項實施例中，一種方法包括：接收將一特定資料型樣寫入至可程式化至一第一狀態及一第二狀態之一選定電阻可變記憶體單元群組之選定單元的一命令；回應於接收到該命令，且為在未追蹤與該等選定單元之程式化狀態相關聯之一漂移時間之情況下提供資料狀態同步：對該選定群組執行一讀取操作以判定該等選定單元之當前狀態及對應於該選定群組之一資料極性；判定當前程式化至該第二狀態之該等選定單元之單元；對該等選定單元執行一清除操作以將全部該等選定單元置於該第一狀態；及基於該特定資料型樣之一特性而將該特定資料型樣及該特定資料型樣之反相之一者寫入至該等選定單元。
在本發明之一或多項實施例中，一種方法包括：執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元的一電阻可變記憶體單元群組中，其中該資料型樣對應於一主機資料型樣，且其中執行寫入操作包含：判定該主機資料型樣是否包含具有一特定資料值之臨限數量個資料單元；及回應於判定該主機資料型樣至少包含具有該特定資料值之該臨限數量個資料單元，而在將該資料型樣儲存於該電阻可變記憶體單元群組中之前執行型樣反相；回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態；及在執行一後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等可變電阻記憶體單元置於一相同狀態而為對該群組執行之該後續寫入操作提供資料狀態同步。
在本發明之一或多項實施例中，一種方法包括：執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元的一電阻可變記憶體單元群組中；回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態；在執行一後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等可變電阻記憶體單元置於一相同狀態而為對該群組執行之該後續寫入操作提供資料狀態同步；及隨後在未追蹤與該群組之程式化狀態相關聯之一漂移時間之情況下，讀取儲存該另一資料型樣之該電阻可變記憶體單元群組。
本發明包含用於資料狀態同步之設備及方法。一例示性設備包含：執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元的一電阻可變記憶體單元群組中；回應於執行寫入操作而將選定受管理單元之一狀態從第一狀態更新至一第二狀態；及在執行一後續寫入操作以將另一資料型樣儲存於電阻可變記憶體單元群組中之前，藉由將群組之全部可變電阻記憶體單元置於一相同狀態而為對群組執行之後續寫入操作提供資料狀態同步。
本發明之實施例可提供諸如減少電阻可變記憶體單元(其等之電阻位準可(例如，在程式化至一目標狀態之後)隨時間漂移)之錯誤讀取的優點。因此，與先前方法相比，實施例可改良資料可靠性及/或資料完整性。例如，與校正電阻漂移相關聯之各種先前方法包含：追蹤電阻漂移(例如，在背景中即時地)及基於單元已處於一特定狀態之時間量(例如，一漂移時間)「再新」單元(例如，將單元設定回至其等目標狀態)，及/或調整感測臨限電壓位準以適應漂移。此一方法可需要不斷地維持關於漂移時間之資訊及/或可需要一恆定電源供應，此例如可能無法用於諸如行動應用之各種應用。另一先前方法可涉及始終寫入一特定群組之全部單元(例如，單元之一頁)使得同時「設定」或「重設」全部單元。因為例如需要程式化可能不需要程式化脈衝之單元，所以此一方法在能量消耗方面可為代價高的。相比之下，本發明之若干實施例可提供資料狀態同步使得與先前方法相比，減少歸因於單元電阻漂移之錯誤讀取同時減少能量消耗。另外，各項實施例可在未追蹤漂移時間之情況下提供資料狀態同步，此可提供諸如無需一恆定電源供應(例如，電池電力)以及其他優點之優點。
在本發明之以下詳細描述中，參考形成本發明之一部分且其中以繪示方式展示可如何實踐本發明之一或多項實施例的隨附圖式。足夠詳細地描述此等實施例以使一般技術者能夠實踐本發明之實施例，且應瞭解，可利用其他實施例且可進行程序、電氣及結構改變而不脫離本發明之範疇。
如本文中使用，標示符(諸如「N」及「M」，尤其關於圖式中之元件符號)指示可包含如此標示之若干特定特徵。亦應瞭解，本文中使用之術語僅用於描述特定實施例之目的且並不意欲為限制性的。如本文中使用，單數形式「一(a)」、「一(an)」及「該」可包含單數及複數個指涉物兩者，除非上下文另有清楚規定。另外，「若干」、「至少一個」及「一或多個」(例如，若干記憶體單元)可指代一或多個記憶體單元，而「複數個」意欲指代一個以上此等事物。此外，字詞「可」及「可能」在本申請案各處以一允許意義(例如，可能、能夠)而非以一強制意義(例如，需要)使用。
本文中之圖遵循一編號慣例，其中第一數字或前幾位數字對應於圖式圖號且其餘數字識別圖式中之一元件或組件。可藉由使用類似數字而識別不同圖之間之類似元件或組件。例如，110可參考圖1中之元件「10」，且一類似元件在圖5中可指涉為510。
圖1係根據本發明之若干實施例之呈包含能夠提供資料狀態同步之一記憶體系統104之一運算系統100之形式的一設備之一方塊圖。如本文中使用，一記憶體系統104、一控制器108或一記憶體裝置110亦可單獨視為一「設備」。記憶體系統104可為例如一固態磁碟(SSD)，且可包含一主機介面106、一控制器108 (例如，一定序器及/或其他控制電路)及若干記憶體裝置110 (其等可用作系統104之一記憶體且可稱為記憶體110)。
控制器108可係經由主機介面106耦合至主機102，且可係經由記憶體介面111耦合至記憶體110，且可用於在記憶體系統104與一主機102之間傳送資料。主機介面106可係呈一標準化介面之形式。例如，當記憶體系統104用於一運算系統100中之資料儲存時，介面106可為一串列進階附接技術(SATA)、周邊組件互連高速(PCIe)，或一通用串列匯流排(USB)，以及其他連接器及介面。一般而言，經由主機介面106彼此耦合之記憶體系統104及主機102可各自具有用於經由主機介面106傳遞控制、位址、資料及其他信號之一相容接收器。類似地，控制器108及記憶體110可各自具有與記憶體介面111相容之一接收器。介面111可支援各種標準及/或遵循各種介面類型(例如，DDR、ONFI、NVMe等)。
主機102可為一主機系統，諸如一個人膝上型電腦、一桌上型電腦、一數位相機、一行動電話或一記憶卡讀取器，以及各種其他類型之主機。主機102可包含一系統主機板及/或背板，且可包含若干記憶體存取裝置(例如，若干處理器)。主機102亦可為一記憶體控制器，諸如在記憶體系統104係一記憶體裝置(例如，具有一晶粒上控制器之一記憶體裝置)之情況下。
控制器108可與記憶體110 (其在一些實施例中可為一單一晶粒上之若干記憶體陣列)通信，以控制資料讀取、寫入及擦除操作，以及其他操作。作為一實例，控制器108可係在與對應於記憶體110之一或多個晶粒相同或不同之一晶粒上。
如上文描述，控制器108可經耦合至將控制器108耦合至記憶體110之記憶體介面111。控制器108可包含(例如)用於控制對記憶體110之存取及/或用於存進主機102與記憶體110之間之資料傳送之呈硬體及/或韌體(例如，一或多個積體電路)及/或軟體形式的若干組件。
控制器108可包含一管理組件107。管理組件107可提供且管理可用於定位經儲存於記憶體110中之資料且識別已存取(例如，在程式操作期間)對應於儲存於記憶體110中之資料之位址(例如，邏輯位址)之頻率的資訊(例如，資料)。可將此資訊儲存於一表109 (例如，邏輯至實體(L2P)位址表)中。例如，表109可包含邏輯至實體位址映射且可指示已在程式操作期間存取實體位址之頻率。在若干實施例中，控制器108經組態以獨立於與一命令(例如，寫入命令)相關聯之一特定邏輯位址來選擇一記憶體單元群組(例如，一頁)，且藉由更新並維持邏輯至實體位址表109來將與寫入命令相關聯之資料定位於記憶體110中。
記憶體110可包含若干記憶體陣列(未展示)及一記憶體控制器112。記憶體控制器112可定位於記憶體110內部，且可經由記憶體介面111自控制器108接收命令(例如，寫入命令、讀取命令、再新命令等)。如下文進一步描述，在若干實施例中，記憶體控制器112可經組態以藉由獨立於控制器108及/或主機102 (例如，在無來自外部控制器108或主機102之輔助之情況下)為記憶體110提供資料狀態同步而管理單元電阻漂移。
記憶體110之(若干)記憶體陣列可包括例如各自具有一相關聯選擇元件及一儲存元件之非揮發性電阻可變記憶體單元。各電阻可變記憶體單元中之選擇元件可經操作(例如，接通/切斷)以選擇記憶體單元而對電阻可變記憶體單元執行諸如資料程式化及/或資料讀取操作之操作。
如本文中使用，一儲存元件指代一電阻可變記憶體單元之一可程式化部分。例如，在PCRAM及RRAM單元中，一儲存元件可包含例如具有可回應於經施加程式化信號(例如，電壓及/或電流脈衝)而程式化至資料狀態之一電阻的記憶體單元之部分。儲存元件可包含一電阻可變材料，諸如一相變材料(例如，相變硫屬合金)，諸如銦(In)-銻(Sb)-碲(Te) (IST)材料(例如，In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等)，或鍺-銻-碲(GST)材料(例如，Ge-Sb-Te材料，諸如Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 等)。如本文中使用，有連字符的化學組合物表示法指示包含於一特定混合物或化合物中之元素且意欲表示涉及所指示元素之全部化學計量。其他相變材料可包含GeTe、In-Se、Sb2 Te3 、GaSb、InSb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt，以及各種其他相變材料。
選擇元件亦可為硫屬化物材料，諸如上文描述之硫屬化物材料。雖然選擇元件及儲存元件可包括不同硫屬化物材料，但實施例不限於此。例如，各單元可包括可用作儲存元件及選擇元件兩者之一材料(例如，硫屬化物材料) (例如，一切換及儲存材料(SSM))。
與NAND記憶體陣列之浮動閘單元相比，電阻可變記憶體單元係可重寫的。例如，可將一特定資料型樣程式化至一電阻可變記憶體單元群組而不必擦除先前儲存於群組中之資料。
在施加例如兩個操作信號(例如，程式化及/或重設信號)之間之時間期間，電阻記憶體單元可經歷電阻漂移(例如，朝向較高電阻)。即，電阻記憶體單元之電阻位準可隨時間位移。此電阻漂移可歸因於在程式化之後單元之電阻位準之一自發增加，例如，歸因於儲存元件(例如，相變材料)之一非晶部分之結構鬆弛。
在操作中，資料可作為例如一頁資料寫入至記憶體110及/或自記憶體110讀取。因而，一頁資料可被稱為記憶體系統之一資料傳送大小。可依稱為區段(例如，主機區段)之資料分段向/自一主機(例如，主機102)發送資料。因而，一資料區段可被稱為主機之一資料傳送大小。在若干實施例中，記憶體110可將受管理單元儲存於記憶體單元(例如，電阻可變記憶體單元)之各自群組(例如，實體頁)中。儘管實施例不限於此，然一受管理單元可對應於一邏輯頁大小(例如，一主機(諸如主機102)之一資料傳送大小)及/或一記憶體系統(例如，系統104)之一資料管理大小，其可為例如4 KB、8 K等。作為一實例，一受管理單元可映射(例如，經由控制器108)至記憶體單元之一實體頁。然而，若干受管理單元可映射至一實體頁。
圖2A至圖2B繪示經歷電阻漂移之一群組之電阻可變記憶體單元222-1、222-2、222-3、222-4、222-5、222-6、222-7及222-8 (統稱為單元222)。儘管實施例不限於此，然電阻分佈274對應於一重設狀態(例如，一二進位資料值「0」)，且一電阻分佈276對應於一設定狀態(例如，二進位資料值「1」)。如圖2B中展示，一重設狀態(例如，分佈274)對應於比設定狀態(例如，分佈276)高之一電阻位準。電阻分佈272對應於程式化至分佈276但其之臨限電壓繼程式化之後已隨時間向上漂移的單元。
在圖2A中，240-1表示儲存於記憶體單元222群組中之一資料型樣(例如，單元222之各者經程式化至重設狀態使得各單元儲存一二進位值「0」)。箭頭242表示對群組執行且導致將一不同資料型樣240-2儲存於單元222群組中的一寫入操作。在此實例中，寫入操作242涉及將單元222-1、222-3、222-5及222-7程式化至設定狀態。
箭頭244表示對記憶體單元222群組執行使得將一不同資料型樣240-3儲存於單元群組中的一後續寫入操作。如圖2A中展示，後續寫入操作244涉及程式化記憶體單元222-5及222-7使其等從設定狀態(例如，「1」)回至重設狀態(例如，「0」)。寫入操作244亦包含將單元222-2及222-4從重設狀態程式化至設定狀態，而單元222-1及222-3在寫入操作244期間保持在設定狀態且單元222-6及222-8保持在重設狀態。
轉向圖2B，在寫入操作242與後續寫入操作244之間之一時間(例如，被稱為一漂移時間)期間，記憶體單元222群組經歷一電阻漂移。在漂移時間內，例如，在寫入操作242期間程式化至設定狀態(例如，分佈276)之該等記憶體單元(例如，記憶體單元222-1、222-3、222-5及222-7)的電阻位準漂移至電阻分佈272 (例如，較接近電阻分佈274)，而在後續寫入操作244期間程式化至重設狀態(例如，分佈274)之該等記憶體單元(例如，單元222-5及222-7)的電阻位準返回至重設分佈274。因此，資料型樣240-3 (例如，繼寫入操作244之後)包含與屬於電阻分佈274之單元(例如，單元222-5及222-7)共存的屬於電阻分佈272之單元(例如，單元222-1及222-3)。因而，用於讀取群組222 (例如，用於區分儲存「0」及「1」之單元)之一感測電壓278可能無法準確地判定屬於重疊分佈272及274之單元之狀態，此可導致錯誤錯誤。
說明漂移之先前方法可涉及始終程式化單元之全部一頁(例如，將程式化脈衝施加至狀態應改變之該等單元及狀態應保持相同之該等單元兩者)，及/或追蹤與單元相關聯之漂移時間且視需要調整感測臨限電壓(例如，278)。然而，此等方法可需要一恆定電源及/或與本發明之各項實施例相比可提供增大的功率消耗。
其他先前方法與保持儲存不同資料單元之記憶體單元之電阻位準之間之間隙相關聯。例如，可基於一追蹤漂移時間調整具有高於及/或低於某一臨限值之一漂移電阻位準的該等記憶體單元。然而，當絕對時間資訊不可用使得不再追蹤一漂移時間時，此先前方法可能不適用。當(例如，追蹤漂移時間所需之)電源供應往往無法用於例如一記憶體系統(例如，一智慧型電話或任何其他行動系統)時，此可尤其成問題。
本發明之實施例可提供以下優點，諸如在未追蹤與電阻可變記憶體單元之程式化狀態相關聯的一漂移時間之情況下，具能量效率地減少對電阻可變記憶體單元之錯誤資料讀取(例如，因電阻可變記憶體單元之一電阻漂移引起)。例如，實施例可提供資料狀態同步，此消除具有在缺少與漂移時間相關聯之資訊之情況下無法與一新程式化之重設狀態(例如，一電阻分佈274)區分之一漂移設定狀態(例如，漂移成接近一電阻分佈274或與其重疊之一電阻分佈272)的風險。
圖3繪示根據本發明之若干實施例之與提供資料狀態同步相關聯之一流程圖350。如結合圖1描述，受管理單元可對應於一特定資料大小且可映射至特定記憶體單元群組(例如，電阻可變記憶體單元之頁)。
流程圖350繪示受管理單元之狀態轉變之一實例。圖3中展示之實例繪示受管理單元之一「自由」狀態358、一「有效」狀態354及一「無效」狀態356。可例如藉由一控制器(諸如圖1中展示之控制器108)追蹤受管理單元之狀態。在若干實施例中，結合根據本發明之若干實施例提供資料狀態同步，與包括電阻可變記憶體單元之一記憶體裝置(例如，記憶體110)相關聯之受管理單元可經歷流程圖350中繪示之狀態轉變。電阻可變記憶體單元可程式化至例如兩個電阻狀態(例如，可對應於一邏輯「1」之一設定狀態及可對應於一邏輯「0」之一重設狀態)之一者。儘管實施例不限於此，然重設狀態可對應於比設定狀態高之一電阻位準。
一自由狀態358可指代已經歷一「清除」操作且準備好將一新資料型樣程式化至其的一受管理單元。一清除操作可涉及重設一對應受管理單元之全部記憶體單元(例如，將全部單元置於一「0」狀態)。一有效狀態354可指代儲存有效資料(例如，當前由一系統使用且具有一最新L2P映射條目之資料)之一受管理單元。一無效狀態356可指代儲存無效資料(例如，對應於一陳舊L2P映射條目之資料)之一受管理單元。
在圖3中，箭頭353表示一受管理單元回應於將一特定資料型樣儲存於對應於一選定受管理單元之一單元群組中的一寫入操作而從一自由狀態358至一有效狀態354之一狀態轉變。回應於寫入操作，由控制器108映射之選定受管理單元之狀態經更新(例如，從自由至有效)以反映選定受管理單元現儲存有效資料。作為一實例，回應於一經接收寫入命令(例如，自主機102接收至控制器108之一寫入命令)，來自具有自由狀態之若干受管理單元當中之一特定受管理單元可經選擇以將主機資料(例如，自一主機接收之一資料型樣)程式化至其。
箭頭359表示一受管理單元回應於無效化而從一有效狀態354至一無效狀態356之一狀態轉變(例如，使得其對應映射條目不再為最新的)。例如，受管理單元之狀態可回應於自主機接收之一修整命令而從有效更新至無效，此可導致邏輯擦除(例如，使得資料未自對應單元之頁實體擦除)。
箭頭357表示一選定受管理單元回應於經歷其中將對應於受管理單元之單元全部置於一相同狀態(例如，重設狀態)的一清除操作而從一無效狀態356轉變至一自由狀態358。清除操作可為對對應於受管理單元之單元群組執行的一後續寫入操作提供資料狀態同步。例如，藉由在執行一後續寫入命令以將另一(例如，不同)資料型樣儲存於群組中之前將群組之全部可變電阻記憶體單元置於一相同狀態(例如，重設狀態)，圖3之方法可藉由消除諸如圖2A及圖2B中描述之單元臨限電壓分佈重疊之發生而減少讀取錯誤。回應於清除操作而將一受管理單元之狀態更新至自由狀態可使受管理單元返回至可用於下一寫入操作之一受管理單元集區(pool)。在若干實施例中，清除操作可提供為一背景操作以減少與對群組記憶體單元執行例如主機命令相關聯之延時。
在若干實施例中，一清除操作可包含僅將一重設信號施加於尚未處於重設狀態之群組之該等單元。因而，將尚未處於重設狀態之該等單元在相同時間(例如，同時)程式化至重設狀態。此同步防止一漂移設定狀態(例如，對應於漂移之一設定狀態之一電阻分佈272)與一新程式化之重設狀態(例如，對應於調整之一重設狀態之一電阻分佈274)共存，此可引起一錯誤資料讀取(例如，藉由減小該兩個狀態之間之一間隙)，如結合圖2B繪示。
此外，由於已經程式化至一重設狀態(例如，在清除之前)之記憶體單元無需重新程式化至重設狀態，故可藉由防止將重設脈衝施加至已處於重設狀態之單元而以一具能量效率的方式執行清除操作。即使具有漂移重設狀態之記憶體單元與具有新程式化之重設狀態的記憶體單元共存，該等分佈可能仍未導致錯誤資料讀取，此係因為控制器(例如，控制器108及/或112)知曉記憶體單元在被程式化至一不同資料型樣之前始終被置於一重設狀態。因而，無需執行一漂移調整，且因此無需追蹤一漂移時間。
在若干實施例中，結合流程圖350來提供資料狀態同步可包含：判定主機資料型樣是否包含具有一特定資料值(例如，一資料值「0」)之臨限數量個資料單元(例如，一半以上)，及回應於判定主機資料型樣包含具有特定資料值之至少臨限數量個資料單元，在將資料型樣儲存於電阻可變記憶體單元群組中之前執行型樣反相。例如，執行型樣反相可包含翻轉主機資料型樣之資料單元(例如，位元)，使得將對應於一資料值「0」之全部資料單元被翻轉至一資料值「1」，且將對應於一資料值「1」之全部資料單元被翻轉至一資料值「0」。將結合圖5及圖6來進一步描述型樣反相。
執行型樣反相可提供以下優點，諸如與將在缺少型樣反相之情況下程式化至較低電阻狀態(例如，對應於一設定狀態)之群組的單元數量相比，減少程式化至較低電阻狀態(例如，對應於一設定狀態)之群組的單元數量。將結合圖5及圖6來進一步描述執行型樣反相。
圖4繪示根據本發明之若干實施例之用於提供資料狀態同步之一方法460。在462，方法460可包含回應於接收到用於將一特定資料型樣(例如，一主機資料型樣)寫入至一記憶體(例如，記憶體110)之一命令而對一選定電阻可變記憶體單元群組(例如，對應於一受管理單元之一群組)執行一讀取操作。可執行讀取操作以判定選定單元之當前狀態及對應於選定群組之一資料極性。
在464，方法460包含對選定單元執行一清除操作以將全部選定單元置於重設狀態。例如，在清除操作期間，將當前程式化至設定狀態(例如，在執行清除操作之前)之選定單元之單元同時程式化至重設狀態。因而，在操作期間同步化在清除操作期間程式化至重設狀態之該等單元之一重設時間。
在清除操作464期間僅將選定單元之該等單元(例如，先前程式化至設定狀態)程式化至重設狀態提供以下優點，諸如在未追蹤與選定單元之程式化狀態相關聯之一漂移時間之情況下降低對選定單元之錯誤資料讀取的風險，如結合圖3繪示。在466，方法460包含將特定資料型樣寫入至選定單元。將特定資料型樣寫入至選定單元可包含僅程式化待程式化至一設定狀態之選定單元之該等單元。
在若干實施例中，可在無一記憶體外部之一控制器之干預之情況下執行方法460。例如，可藉由圖1中展示之控制器112執行方法460 (例如，無一外部控制器(諸如控制器108)及/或主機102之干預)。例如，不同於圖3中描述之方法，其中一外部控制器藉由追蹤且更新受管理單元之狀態而輔助漂移管理，藉由一內部控制器(諸如控制器112)實施方法460。根據方法460執行資料狀態同步可進一步減少與追蹤例如記憶體之各自受管理單元之狀態相關聯之延時。
在若干實施例中，待儲存於記憶體中之一特定資料型樣(例如，主機資料型樣)可在寫入至記憶體之前反相(例如，呈反相形式)。如結合圖3描述，可對特定資料型樣執行型樣反相以與將在缺少型樣反相之情況下程式化至較低電阻狀態之群組之單元數量相比，減少程式化至較低電阻狀態之群組之單元數量。將結合圖5及圖6進一步描述型樣反相。
圖5繪示根據本發明之若干實施例之與提供資料狀態同步相關聯之一受管理單元520之一狀態。在此實例中，記憶體510包括對應於可程式化至一重設狀態及一設定狀態之各自電阻可變記憶體單元群組的複數個受管理單元，但圖5中僅展示一個受管理單元(例如，受管理單元520)。如結合圖3繪示，重設狀態可對應於一二進位資料值「0」且具有比設定狀態之電阻位準高之一電阻位準。類似地，設定狀態可對應於一二進位資料值「1」，但實施例不限於此。
如圖5中展示，根據本發明之若干實施例，包括記憶體510之一記憶體系統(例如，記憶體系統104)自一主機(例如，主機102)接收一主機資料型樣526且寫入主機資料型樣526。在經程式化以儲存主機資料型樣526之前，一受管理單元520處於一自由狀態(例如，如520-1處展示)，其中全部電阻可變記憶體單元522-1、…、522-8處於一相同狀態(例如，重設狀態)。在若干實施例中，一受管理單元可包括指示儲存於受管理單元中之一資料型樣是否反相的一旗標(例如，524-1、…、524-4)。在程式化至主機資料型樣526之前，旗標524-1亦可處於一重設狀態(例如，具有一二進位資料值「0」)。旗標可為受管理單元中之一特定位元，但實施例不限於此。
回應於接收到與主機資料型樣526相關聯之一寫入命令，一控制器(例如，控制器108)經組態以回應於判定主機資料型樣526包含具有一特定資料值之至少臨限數量個資料單元(例如，一半以上)而在將資料型樣儲存至受管理單元之前執行型樣反相。例如，如圖5中展示，主機資料型樣526包括具有一二進位資料值「1」之五個資料單元526-3、526-4、526-6、526-7及526-8。當將臨限數量判定(例如，預先判定)為50%使得主機資料型樣526滿足臨限數量(例如，八個資料單元中之五個資料單元具有一二進位資料值「1」)時，對主機資料型樣526執行型樣反相。在此實例中，對主機資料型樣526 (例如，具有「00110111」之一二進位資料型樣)執行之型樣反相導致一反相主機資料型樣(例如，具有一二進位資料型樣「11001000」)。
繼執行型樣反相之後，控制器經組態以執行一寫入操作553而將反相主機資料型樣526儲存至受管理單元520，設定指示受管理單元520儲存一反相主機資料型樣之一旗標，且將受管理單元520之一狀態從一自由狀態更新至一有效狀態。因此，520-2處之受管理單元520 (例如，其繪示繼程式化至反相主機資料型樣之後受管理單元520之一狀態)包含程式化至一二進位資料型樣「11001000」之電阻可變記憶體單元522-1、…、522-8，及設定至一二進位資料值「1」之一旗標524-2 (例如，指示儲存於520-2處之受管理單元520中之資料型樣經反相)。
執行型樣反相提供以下優點，諸如減少與翻轉儲存於記憶體單元中之具有一二進位值「1」之位元相關聯之能量消耗。考量包括具有一二進位資料值「1」之五個資料單元的主機資料型樣526。在此實例中，當主機資料型樣526在未反相之情況下寫入至受管理單元520時，一控制器(例如，控制器108)在一清除操作期間需要翻轉五個位元(例如，其等經儲存於受管理單元520之各自記憶體單元中)。相比之下，在將主機資料型樣之反相(例如，僅包含具有一二進位資料值「1」之三個資料單元)寫入至受管理單元520時，控制器僅需要在清除操作期間翻轉三個位元(例如，其等經儲存於受管理單元520之各自記憶體單元中)。因而，與將在缺少型樣反相之情況下程式化至設定狀態之受管理單元之單元數量相比，執行型樣反相減少程式化至設定狀態之受管理單元之單元數量，此減少與翻轉儲存於受管理單元(例如，受管理單元520)之各自單元中之位元(例如，具有一二進位值「1」)相關聯之延時。
在某一時刻(例如，556)，控制器經組態以無效化受管理單元520 (例如，將一狀態更新至一無效狀態)使得儲存於520-2處之受管理單元520中之資料型樣在邏輯上擦除。因此，儲存於520-3處之受管理單元520中之資料型樣(例如，繪示繼無效化之後之受管理單元520)不再由例如一主機(例如，主機102)追蹤，而實體上保持在520-3處之受管理單元520中。旗標524-3亦回應於受管理單元520經無效化而無效。
回應於判定520-3處之受管理單元520處於無效狀態，控制器108經組態以藉由執行僅將例如處於一設定狀態之該等電阻可變記憶體單元置於一重設狀態的一清除操作557而提供資料狀態同步。在此實例中，清除操作557將記憶體單元522-1、522-2及522-5置於一重設狀態使得將全部電阻可變記憶體單元522-1、…、522-8置於一重設狀態。因此，520-4處之受管理單元520 (例如，繪示繼執行清除操作557之後受管理單元520之一狀態)包含一二進位資料型樣「0000000」。類似地，旗標524設定至一重設狀態(例如，如由一旗標524-4展示)。因而，可對受管理單元520執行一後續寫入操作，其中先前設定至一設定狀態之全部電阻可變記憶體單元具有一同步重設時間(例如，將記憶體單元置於一重設狀態之一時間)。
在若干實施例中，可在背景中執行清除操作557。例如，繼無效化包含受管理單元520之複數個受管理單元之後(例如，如藉由520-3處之受管理單元520展示)，控制器可經組態以在閒置時間期間(例如，在控制器108未執行主機命令時)對判定為具有一無效狀態之該等受管理單元執行清除操作557。將清除操作執行為一背景操作可提供以下優點，諸如防止此等操作負面地影響延時等等。
在若干實施例中，可經由定位於記憶體110外部之一控制器(例如，控制器108)實施資料狀態同步。在此實例中，控制器能夠例如經由一邏輯至實體位址表(例如，邏輯至實體位址表109)追蹤記憶體510之複數個受管理單元之各自狀態。因而，控制器(例如，其可利用由邏輯至實體位址表提供之資訊)可經組態以維持至對應於針對一後續寫入命令指定且具有一自由狀態之複數個受管理單元之一特定者(例如，受管理單元520)之一實體位址的一指標，且繼執行寫入命令之後將特定受管理單元之狀態更新至一無效狀態(例如，使得未對相同受管理單元執行一後續寫入命令)。隨後，控制器可經組態以進一步將指標更新至下一可用受管理單元(例如，其處於一自由狀態)使得防止各受管理單元被過度覆寫，此可潛在地降低單元之可靠性及/或使用壽命。
圖6繪示根據本發明之若干實施例之與提供資料狀態同步相關聯之一受管理單元620之一狀態。在此實例中，記憶體610包括包含對應於可程式化至一重設狀態及一設定狀態之一電阻可變記憶體單元群組622-1、…、622-8之一受管理單元620的複數個受管理單元。如結合圖2繪示，重設狀態可對應於一二進位資料值「0」且具有比設定狀態之電阻位準高之一電阻位準。類似地，設定狀態可對應於一二進位資料值「1」，但實施例不限於此。儘管圖6中僅繪示一個受管理單元，然記憶體610可包含對應於各自電阻可變記憶體單元群組之複數個受管理單元。
如圖6中展示，記憶體610接收寫入具有一二進位資料型樣「10011111」之一主機資料型樣626的一命令。回應於接收到命令，定位於記憶體610內部之一控制器612 (例如，記憶體控制器112)可經組態以對受管理單元620執行一讀取操作(圖6中未展示)而判定電阻可變記憶體單元622-1、…、622-8之當前狀態及對應於記憶體單元622-1、…、622-8之一資料極性。作為讀取操作之結果，控制器612判定電阻可變記憶體單元包含一二進位資料型樣「01100001」(例如，如在620-1處之一受管理單元620中展示)，且儲存於受管理單元620中之資料型樣經反相(例如，因具有一二進位資料值「1」之一反相旗標624指示儲存於受管理單元620中之資料型樣係一反相資料型樣)。
繼執行讀取操作之後，控制器612經組態以對受管理單元620執行一清除操作664以將全部電阻可變記憶體單元622-1、…、622-8置於一重設狀態。因而，620-2處之受管理單元620 (例如，其繪示繼執行清除操作664之後受管理單元620之一狀態)包含各自具有一二進位資料值「0」之單元。在若干實施例中，執行清除操作664可包含僅將一清除信號(例如，重設信號)施加至判定為當前(例如，在620-1處)程式化至一設定狀態之該等記憶體單元(例如，記憶體單元622-2、622-3及622-8)。經由定位於記憶體610內部之控制器(例如，控制器612)執行資料狀態同步提供以下優點，諸如與經由定位於記憶體610外部之控制器(例如，控制器108)執行資料狀態同步及利用由一邏輯至實體位址表(例如，表109)提供之資訊相比，減少與追蹤及/或更新各自受管理單元之狀態相關聯之延時。
繼執行清除操作664之後，控制器612可經組態以基於主機資料型樣之一特性而將主機資料型樣626及主機資料型樣626之一反相之一者寫入(例如，執行一寫入操作)至受管理單元620。如結合圖5描述，控制器612可經組態以回應於判定主機資料型樣626包含具有例如一二進位資料值「1」之至少臨限數量(例如，50%)之資料單元而寫入主機資料型樣626之反相。在此實例中，主機資料型樣626包含具有一二進位資料值「1」之(例如，十個中之)六個資料單元626-1、626-4、626-5、626-6、626-7及626-8。因而，控制器612將主機資料型樣(例如，主機資料型樣626)之反相寫入至受管理單元620使得620-3處之受管理單元620 (例如，其繪示繼程式化之後受管理單元620之一狀態)包含對應於主機資料型樣(例如，主機資料型樣626)之反相的一資料型樣(例如，一二進位資料型樣「01100000」)。
儘管本文中已繪示且描述特定實施例，然一般技術者將明白，經計算以達成相同結果之一配置可取代所展示之特定實施例。本發明意欲涵蓋本發明之若干實施例之調適或變動。應瞭解，已依一闡釋性方式而非一限制性方式進行上文描述。一般技術者在檢閱上文描述後將明白上述實施例及本文中未明確描述之其他實施例之組合。本發明之若干實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之完整範圍來判定本發明之若干實施例之範疇。
在前述[實施方式]中，為簡化本發明之目的，將一些特徵在一起群組於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比各請求項中明確敘述更多之特徵的意圖。實情係，如以下發明申請專利範圍反映，本發明標的在於少於一單一所揭示實施例之全部特徵。因此，以下發明申請專利範圍特此併入至[實施方式]中，其中各請求項獨立作為一單獨實施例。
100‧‧‧運算系統
102‧‧‧主機
104‧‧‧記憶體系統
106‧‧‧主機介面
107‧‧‧管理組件
108‧‧‧控制器
109‧‧‧邏輯至實體位址表
110‧‧‧記憶體裝置/記憶體
111‧‧‧記憶體介面
112‧‧‧記憶體控制器
222-1‧‧‧電阻可變記憶體單元
222-2‧‧‧電阻可變記憶體單元
222-3‧‧‧電阻可變記憶體單元
222-4‧‧‧電阻可變記憶體單元
222-5‧‧‧記憶體單元
222-6‧‧‧電阻可變記憶體單元
222-7‧‧‧電阻可變記憶體單元
222-8‧‧‧電阻可變記憶體單元
240-1‧‧‧資料型樣
240-2‧‧‧資料型樣
240-3‧‧‧資料型樣
242‧‧‧寫入操作
244‧‧‧後續寫入操作
272‧‧‧電阻分佈
274‧‧‧電阻分佈
276‧‧‧電阻分佈
278‧‧‧感測電壓
350‧‧‧流程圖
353‧‧‧箭頭
354‧‧‧有效狀態
356‧‧‧無效狀態
357‧‧‧箭頭
358‧‧‧自由狀態
359‧‧‧箭頭
460‧‧‧方法
462‧‧‧對選定電阻可變記憶體單元群組執行讀取操作
464‧‧‧對選定單元執行清除操作
466‧‧‧將特定資料型樣寫入至選定單元
510‧‧‧記憶體
520‧‧‧受管理單元
520-1‧‧‧自由狀態
520-2‧‧‧狀態
520-3‧‧‧狀態
520-4‧‧‧狀態
522-1‧‧‧電阻可變記憶體單元
522-2‧‧‧電阻可變記憶體單元
522-3‧‧‧電阻可變記憶體單元
522-4‧‧‧電阻可變記憶體單元
522-5‧‧‧電阻可變記憶體單元
522-6‧‧‧電阻可變記憶體單元
522-7‧‧‧電阻可變記憶體單元
522-8‧‧‧電阻可變記憶體單元
524-1‧‧‧旗標
524-2‧‧‧旗標
524-3‧‧‧旗標
524-4‧‧‧旗標
526‧‧‧主機資料型樣
526-3‧‧‧資料單元
526-4‧‧‧資料單元
526-6‧‧‧資料單元
526-7‧‧‧資料單元
526-8‧‧‧資料單元
553‧‧‧寫入操作
556‧‧‧某一時刻
557‧‧‧清除操作
610‧‧‧記憶體
612‧‧‧控制器
620‧‧‧受管理單元
620-1‧‧‧狀態
620-2‧‧‧狀態
620-3‧‧‧狀態
622-1‧‧‧電阻可變記憶體單元
622-2‧‧‧電阻可變記憶體單元
622-3‧‧‧電阻可變記憶體單元
622-4‧‧‧電阻可變記憶體單元
622-5‧‧‧電阻可變記憶體單元
622-6‧‧‧電阻可變記憶體單元
622-7‧‧‧電阻可變記憶體單元
622-8‧‧‧電阻可變記憶體單元
626‧‧‧主機資料型樣
626-1‧‧‧資料單元
626-4‧‧‧資料單元
626-5‧‧‧資料單元
626-6‧‧‧資料單元
626-7‧‧‧資料單元
626-8‧‧‧資料單元
664‧‧‧清除操作
圖1係根據本發明之若干實施例之呈包含能夠提供資料狀態同步之一記憶體系統之一運算系統之形式的一設備之一方塊圖。
圖2A至圖2B繪示經歷電阻漂移之一電阻可變記憶體單元群組。
圖3繪示根據本發明之若干實施例之與為一後續寫入操作提供資料狀態同步相關聯之一流程圖。
圖4繪示根據本發明之若干實施例之用於提供資料狀態同步之一方法。
圖5繪示根據本發明之若干實施例之與提供資料狀態同步相關聯之一受管理單元之一狀態。
圖6繪示根據本發明之若干實施例之與提供資料狀態同步相關聯之一受管理單元之一狀態。

Claims (20)

  1. 一種方法，其包括： 追蹤複數個受管理單元之各自狀態； 執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元之一電阻可變記憶體單元群組中，其中該選定受管理單元係一記憶體裝置之該複數個受管理單元之一者； 回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態； 繼將該選定受管理單元之該狀態更新至該第二狀態之後且在執行一後續寫入操作之前： 將該選定受管理單元之該狀態從該第二狀態更新至一第三狀態；及 將該選定受管理單元之該狀態從該第三狀態更新至該第一狀態； 在執行該後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等電阻可變記憶體單元置於一相同狀態來為對該群組執行之該後續寫入操作提供資料狀態同步；及 回應於執行該後續寫入操作而將該選定受管理單元之該狀態從該第一狀態更新至該第二狀態。
  2. 如請求項1之方法，其中該等電阻可變記憶體單元係可程式化至一第一電阻狀態及一第二電阻狀態，且其中將全部該等電阻可變記憶體單元置於該相同狀態包括：將該群組之全部該等單元置於該第一電阻狀態。
  3. 如請求項2之方法，其中該第一電阻狀態對應於比該第二電阻狀態高之一電阻位準。
  4. 如請求項2之方法，其中該第一電阻狀態對應於一第一資料值且該第二電阻狀態對應於一第二資料值，且其中該方法包括在該後續寫入操作期間僅改變待程式化至該第二電阻狀態之該群組之該等單元的該等狀態。
  5. 如請求項2之方法，其中將該群組之全部該等單元置於該第一電阻狀態包括：僅將一重設信號施加至尚未處於該第一電阻狀態之該群組之該等單元。
  6. 如請求項1之方法，其中該資料型樣對應於一主機資料型樣，且其中執行該寫入操作包含： 判定該主機資料型樣是否包含具有一特定資料值之臨限數量個資料單元；及 回應於判定該主機資料型樣包含具有該特定資料值之至少該臨限數量個資料單元，在將該資料型樣儲存於該電阻可變記憶體單元群組中之前執行型樣反相。
  7. 如請求項1之方法，其中： 該第一狀態係指示可用於接收寫入資料之未寫入受管理單元之一自由狀態； 該第二狀態係指示對應於有效邏輯至實體映射之經寫入受管理單元之一有效狀態；及 該第三狀態係指示對應於無效邏輯至實體映射之經寫入受管理單元之一無效狀態。
  8. 如請求項1之方法，其包含隨後在未追蹤與該群組之程式化狀態相關聯之一漂移時間的情況下讀取儲存該另一資料型樣之該電阻可變記憶體單元群組。
  9. 一種設備，其包括： 一記憶體，其包括對應於各自電阻可變記憶體單元群組之複數個受管理單元；及 一處理器，其經耦合至該記憶體且經組態以： 追蹤該複數個受管理單元之各自狀態； 接收將一相關聯資料型樣寫入至該記憶體之一寫入命令； 選擇具有一第一狀態之一受管理單元； 執行一寫入操作以將該資料型樣儲存至該選定受管理單元； 回應於執行該寫入操作而將該選定受管理單元之該狀態從該第一狀態更新至一第二狀態；及 在執行一後續寫入操作以將另一資料型樣儲存至該受管理單元之前，藉由將對應於該受管理單元之全部該等可變電阻記憶體單元置於一相同狀態而為對該受管理單元執行之該後續寫入操作提供資料狀態同步。
  10. 如請求項9之設備，其中： 該等電阻可變記憶體單元係可程式化至一第一電阻狀態及一第二電阻狀態； 其中將全部該等電阻可變記憶體單元置於該相同狀態包括：將該群組之全部該等單元置於該第一電阻狀態； 其中該第一電阻狀態對應於一第一資料值，且該第二電阻狀態對應於一第二資料值；及 其中該控制器經組態以藉由在該後續寫入操作期間僅改變待程式化至該第二電阻狀態之該受管理單元之該等單元的該等狀態來為該後續寫入操作提供該資料狀態同步。
  11. 如請求項9之設備，其中該控制器係在該記憶體外部，其中自一主機接收該寫入命令，且其中該控制器進一步經組態以： 判定該資料型樣是否包含具有一特定資料值之臨限數量個資料單元； 回應於判定該主機資料型樣包含具有該特定資料值之至少該臨限數量個資料單元： 在將該資料型樣儲存至該受管理單元之前，執行型樣反相；及 設定指示該受管理單元儲存一反相資料型樣之一旗標。
  12. 如請求項9之設備，其中該控制器經組態以執行一背景清除操作，該操作包含： 判定具有一無效狀態之受管理單元； 針對判定為具有該無效狀態之該等受管理單元，將全部該等對應電阻可變記憶體單元置於該相同狀態；及 將判定為具有該無效狀態之該等受管理單元之該狀態從該無效狀態更新至該第一狀態。
  13. 如請求項9之設備，其中該控制器經組態以： 維持一邏輯至實體位址表； 維持至對應於針對一後續寫入命令指定且具有該第一狀態之該等受管理單元之一特定者之一實體位址之一指標；及 繼執行一寫入命令之後，將該指標更新至對應於具有該第一狀態之該等受管理單元之下一特定者之一實體位址，使得獨立於與該寫入命令相關聯之一邏輯位址來選擇針對下一寫入命令選擇之一受管理單元。
  14. 一種設備，其包括： 一記憶體，其包括可程式化至一第一狀態及一第二狀態之一電阻可變記憶體單元陣列；及 一控制器，其經組態以回應於將一特定資料型樣寫入至該等電阻可變記憶體單元之一選定群組之選定單元之一命令而： 對該選定群組執行一讀取操作以判定該等選定單元之當前狀態及對應於該選定群組之一資料極性； 判定當前經程式化至該第二狀態之該等選定單元的單元； 對該等選定單元執行一清除操作以將全部該等選定單元置於該第一狀態；及 基於該特定資料型樣之一特性而將該特定資料型樣及該特定資料型樣之一反相之一者寫入至該等選定單元。
  15. 如請求項14之設備，其中該選定群組包含儲存對應於該選定群組之該資料極性之一指示之一單元，且其中該控制器經組態以基於該特定資料型樣之該特性來更新該資料極性之該指示。
  16. 如請求項15之設備，其中該特定資料型樣之該特性對應於具有對應於該第二狀態之一值之該特定資料型樣的資料單元數量，且其中該控制器經組態以： 藉由僅將一清除信號施加至經判定為當前程式化至該第二狀態之該等選定單元來執行該清除操作；及 藉由僅將一程式化信號施加至程式化至該第二狀態之該等單元來將該特定資料型樣及該特定資料型樣之該反相之一者寫入至該等選定單元。
  17. 如請求項14之設備，其中該控制器係在該記憶體內部，且其中經由一記憶體介面自該記憶體外部之一控制器接收該寫入命令。
  18. 一種方法，其包括： 接收將一特定資料型樣寫入至可程式化至一第一狀態及一第二狀態之一選定電阻可變記憶體單元群組之選定單元之一命令； 回應於接收到該命令，且為在未追蹤與該等選定單元之程式化狀態相關聯之一漂移時間的情況下提供資料狀態同步： 對該選定群組執行一讀取操作，以判定該等選定單元之當前狀態及對應於該選定群組之一資料極性； 判定當前經程式化至該第二狀態之該等選定單元的單元； 對該等選定單元執行一清除操作，以將全部該等選定單元置於該第一狀態；及 基於該特定資料型樣之一特性來將該特定資料型樣及該特定資料型樣之一反相之一者寫入至該等選定單元。
  19. 一種方法，其包括： 執行一寫入操作以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元之一電阻可變記憶體單元群組中，其中該資料型樣對應於一主機資料型樣，且其中執行該寫入操作包含： 判定該主機資料型樣是否包含具有一特定資料值之臨限數量個資料單元；及 回應於判定該主機資料型樣包含具有該特定資料值之至少該臨限數量個資料單元，在將該資料型樣儲存於該電阻可變記憶體單元群組中之前執行型樣反相； 回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態；及 在執行一後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等可變電阻記憶體單元置於一相同狀態來為對該群組執行之該後續寫入操作提供資料狀態同步。
  20. 一種方法，其包括： 執行一寫入操作，以將一資料型樣儲存於對應於具有一第一狀態之一選定受管理單元之一電阻可變記憶體單元群組中； 回應於執行該寫入操作而將該選定受管理單元之一狀態從該第一狀態更新至一第二狀態； 在執行一後續寫入操作以將另一資料型樣儲存於該電阻可變記憶體單元群組中之前，藉由將該群組之全部該等可變電阻記憶體單元置於一相同狀態來為對該群組執行之該後續寫入操作提供資料狀態同步；及 隨後在未追蹤與該群組之程式化狀態相關聯之一漂移時間的情況下，讀取儲存該另一資料型樣之該電阻可變記憶體單元群組。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10083751B1 (en) * 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization
US10916324B2 (en) 2018-09-11 2021-02-09 Micron Technology, Inc. Data state synchronization involving memory cells having an inverted data state written thereto
US11157202B2 (en) * 2018-12-28 2021-10-26 Micron Technology, Inc. Memory management utilizing buffer reset commands
US10937499B2 (en) * 2019-04-12 2021-03-02 Micron Technology, Inc. Content addressable memory systems with content addressable memory buffers

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6785765B1 (en) * 2000-06-30 2004-08-31 Micron Technology, Inc. Status register to improve initialization of a synchronous memory
TW552556B (en) * 2001-01-17 2003-09-11 Faraday Tech Corp Data processing apparatus for executing multiple instruction sets
US20050055495A1 (en) 2003-09-05 2005-03-10 Nokia Corporation Memory wear leveling
US20080140918A1 (en) 2006-12-11 2008-06-12 Pantas Sutardja Hybrid non-volatile solid state memory system
US7940552B2 (en) 2007-04-30 2011-05-10 Samsung Electronics Co., Ltd. Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices
KR101308549B1 (ko) 2007-07-12 2013-09-13 삼성전자주식회사 멀티-레벨 상변환 메모리 장치 및 그것의 쓰기 방법
US8850102B2 (en) 2007-08-23 2014-09-30 Nokia Corporation Flash memory with small data programming capability
CN101123113B (zh) * 2007-09-20 2010-07-14 上海交通大学 同步动态随机访问存储器的访问方法及控制装置
JP4719236B2 (ja) * 2008-03-21 2011-07-06 株式会社東芝 半導体記憶装置及び半導体記憶システム
KR20090123244A (ko) * 2008-05-27 2009-12-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 쓰기 방법
US8595449B2 (en) * 2008-09-02 2013-11-26 Qimonda Ag Memory scheduler for managing maintenance operations in a resistive memory in response to a trigger condition
US8045412B2 (en) * 2008-10-21 2011-10-25 Seagate Technology Llc Multi-stage parallel data transfer
US20100169708A1 (en) 2008-12-29 2010-07-01 John Rudelic Method and apparatus to profile ram memory objects for displacment with nonvolatile memory
US8199576B2 (en) * 2009-04-08 2012-06-12 Sandisk 3D Llc Three-dimensional array of re-programmable non-volatile memory elements having vertical bit lines and a double-global-bit-line architecture
US8307270B2 (en) * 2009-09-03 2012-11-06 International Business Machines Corporation Advanced memory device having improved performance, reduced power and increased reliability
US20110167197A1 (en) 2010-01-05 2011-07-07 Mark Leinwander Nonvolatile Storage with Disparate Memory Types
US8649212B2 (en) * 2010-09-24 2014-02-11 Intel Corporation Method, apparatus and system to determine access information for a phase change memory
US8467237B2 (en) 2010-10-15 2013-06-18 Micron Technology, Inc. Read distribution management for phase change memory
US8356153B2 (en) 2010-11-19 2013-01-15 International Business Machines Corporation Adaptive wear leveling via monitoring the properties of memory reference stream
JP5756622B2 (ja) * 2010-11-30 2015-07-29 株式会社日立製作所 半導体装置
WO2012106358A1 (en) 2011-01-31 2012-08-09 Everspin Technologies, Inc. Method of reading and writing to a spin torque magnetic random access memory with error correcting code
US9514838B2 (en) * 2011-05-31 2016-12-06 Micron Technology, Inc. Apparatus including memory system controllers and related methods for memory management using block tables
US9021227B2 (en) 2011-06-22 2015-04-28 Intel Corporation Drift management in a phase change memory and switch (PCMS) memory device
US9003102B2 (en) * 2011-08-26 2015-04-07 Sandisk Technologies Inc. Controller with extended status register and method of use therewith
US20130219105A1 (en) 2012-02-16 2013-08-22 Micron Technology, Inc. Method, device and system for caching for non-volatile memory device
JP5853899B2 (ja) * 2012-03-23 2016-02-09 ソニー株式会社 記憶制御装置、記憶装置、情報処理システム、および、それらにおける処理方法
JP2014199698A (ja) * 2013-03-29 2014-10-23 シャープ株式会社 半導体記憶装置及び半導体記憶装置の制御方法
KR102179275B1 (ko) * 2014-02-21 2020-11-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 리셋 방법
US9613691B2 (en) 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
US9612958B1 (en) * 2015-06-18 2017-04-04 Crossbar, Inc. Wear leveling and improved efficiency for a non-volatile memory device
US9472274B1 (en) * 2015-07-01 2016-10-18 Macronix International Co., Ltd. Refresh of nonvolatile memory cells and reference cells with resistance drift
US10083751B1 (en) * 2017-07-31 2018-09-25 Micron Technology, Inc. Data state synchronization

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Publication number Publication date
KR20200022054A (ko) 2020-03-02
US20190035461A1 (en) 2019-01-31
US20200152267A1 (en) 2020-05-14
JP2020529696A (ja) 2020-10-08
EP3662477A4 (en) 2021-04-28
KR102267364B1 (ko) 2021-06-22
CN111033623B (zh) 2021-04-23
WO2019027719A1 (en) 2019-02-07
US10083751B1 (en) 2018-09-25
US10573383B2 (en) 2020-02-25
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JP6978581B2 (ja) 2021-12-08
TWI699780B (zh) 2020-07-21
EP3662477A1 (en) 2020-06-10
US10943659B2 (en) 2021-03-09
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