TW201841115A - 記憶體裝置及用於操作記憶體的方法 - Google Patents

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Abstract

本發明包含用於監控記憶體中執行之錯誤校正操作之裝置及方法。若干實施例包含一記憶體及電路，該電路經組態以：判定在對與該記憶體之若干記憶體胞之一經感測資料狀態相關聯之軟資料執行之一錯誤校正操作期間校正之錯誤資料之一數量；判定與在對該軟資料執行之該錯誤校正操作期間校正之該錯誤資料相關聯之軟資訊之一品質；及基於在該錯誤校正操作期間校正之該錯誤資料之該數量及與在該錯誤校正操作期間校正之該錯誤資料相關聯之該軟資訊之該品質而判定是否對該經感測資料採取一校正動作。

Description

記憶體裝置及用於操作記憶體的方法
本發明大體上係關於半導體記憶體及方法且更特定言之，係關於監控記憶體中執行之錯誤校正操作。
記憶體器件通常經提供為電腦或其他電子器件中之內部半導體積體電路及/或外部可抽換式器件。存在許多不同類型之記憶體，包含揮發性及非揮發性記憶體。揮發性記憶體可需要電力以維持其資料且可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等。非揮發性記憶體可在未經供電時留存經儲存資料且可包含NAND快閃記憶體、NOR快閃記憶體、相變隨機存取記憶體(PCRAM)、電阻性隨機存取記憶體(RRAM)及磁性隨機存取記憶體(MRAM)等。 可將記憶體器件組合在一起以形成一固態磁碟(SSD)。一SSD可包含非發揮性記憶體(例如，NAND快閃記憶體及/或NOR快閃記憶體)及/或可包含揮發性記憶體(例如，DRAM及/或SRAM)，以及各種其他類型之非發揮性及揮發性記憶體。快閃記憶體器件可包含(例如)將資料儲存於一電荷儲存結構(諸如一浮動閘極)中之記憶體胞，且可用作用於廣泛範圍之電子應用之非揮發性記憶體。快閃記憶體器件通常使用容許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體胞。 可將一陣列架構中之記憶體胞程式化至一目標(例如，所要)狀態。舉例而言，可將電荷放置於一記憶體胞之電荷儲存結構(例如，浮動閘極)上或自一記憶體胞之電荷儲存結構移除以將該記憶體胞程式化至一特定資料狀態。記憶體胞之電荷儲存結構上之經儲存電荷可指示該記憶體胞之一臨限值電壓(Vt)。 舉例而言，可將一單位階記憶體胞(SLC)程式化至兩個不同資料狀態之一目標狀態，其可由二進制單元1或0表示。可將一些快閃記憶體胞程式化至兩個以上資料狀態之一目標狀態(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)。可將此等記憶體胞稱為多狀態記憶體胞、多單元記憶體胞或多位階記憶體胞(MLC)。MLC可提供較高密度之記憶體而不增加記憶體胞之數目，此係因為各記憶體胞可表示一個以上數位(例如，一個以上位元)。 可藉由感測一快閃記憶體胞之電荷儲存結構上之經儲存電荷(例如，Vt)而判定該記憶體胞之一狀態。然而，諸如讀取干擾、程式干擾、記憶體胞對記憶體胞干擾及/或電荷損耗(例如，電荷洩漏)之若干機制(例如)可引起記憶體胞之Vt改變。由於Vt之改變，當感測記憶體胞之狀態時可發生一錯誤。舉例而言，記憶體胞可經感測為處在除了目標狀態之外之一狀態(例如，不同於記憶體胞經程式化至之狀態之一狀態)中。此等錯誤可或不可由錯誤校正碼(ECC)方案校正，諸如(例如)一低密度同位檢查(LDPC) ECC方案，其可利用與記憶體胞之資料狀態相關聯之軟資料以校正錯誤。然而，軟資料值(例如，位元)亦可發生錯誤，且此等錯誤亦可或不可由一ECC方案校正。
本發明包含用於監控記憶體中執行之錯誤校正操作之裝置及方法。若干實施例包含一記憶體及電路，該電路經組態以：判定在對與記憶體之若干記憶體胞之一經感測資料狀態相關聯之軟資料執行之一錯誤校正操作期間校正之錯誤資料之一數量；判定與在對軟資料執行之錯誤校正操作期間校正之錯誤資料相關聯之軟資訊之一品質；及基於在錯誤校正操作期間校正之錯誤資料之數量及與在錯誤校正操作期間校正之錯誤資料相關聯之軟資訊之品質而判定是否對經感測資料採取一校正動作。 舉例而言，硬資料可指儲存於一或多個記憶體胞中且回應於一感測操作而提供至一主機之一二進制資料值。在各種例項中，亦可判定與記憶體胞之經感測資料狀態(例如，與硬資料)相關聯之軟資料。軟資料可(例如)指示硬資料之品質及/或可信度，包含(例如)關於儲存經讀取硬資料之記憶體胞或儲存不同資料之記憶體胞之概率之資訊。此品質及/或可信度資訊在本文中可稱為軟資訊。因此，軟資料可提供益處，諸如針對錯誤校正碼之增加之錯誤校正能力(其可轉譯為增加之記憶體壽命)以及其他益處。 可使用錯誤校正操作(諸如(例如)利用一低密度同位檢查(LDPC)錯誤校正碼(ECC)方案之錯誤校正操作)來搭配硬資料或軟資料兩者偵測並校正錯誤。然而，此等錯誤校正操作可具有有限校正能力。舉例而言，此等錯誤校正操作可僅能夠校正可能在資料中發生之特定(例如，最大)數目個錯誤。若達到此校正限制(例如，若資料具有多於錯誤校正操作能夠校正之錯誤)，則錯誤校正操作可失效，且可需要採取其他動作以恢復資料。 可監控錯誤校正操作以判定操作是否正接近其等校正限制，且若是，則可採取適當校正動作以防止發生錯誤校正操作之一失效。舉例而言，在硬資料之情況中，錯誤校正操作之效能可僅取決於在操作期間校正之錯誤資料之數量。舉例而言，在硬資料之情況中，錯誤校正是否失效可僅取決於與錯誤校正操作相關聯之位元錯誤率是否滿足或超過一特定臨限值。因而，對硬資料執行之錯誤校正操作可僅基於與其相關聯之錯誤資料之數量(例如，位元錯誤率)而經有效監控。 然而，在軟資料之情況中，錯誤校正操作之效能可不僅僅取決於錯誤資料之數量。舉例而言，在一些例項中，特定數量之錯誤軟資料可導致一錯誤校正操作失效，而在其他例項中，該數量之錯誤資料可不導致一錯誤校正操作失效。因此，可不僅僅需要錯誤資料之數量(例如，不僅僅位元錯誤率)來有效監控對軟資料執行之錯誤校正操作且判定是否需要對經感測資料採取校正動作。 本發明之實施例可不僅僅使用在對軟資料執行之錯誤校正操作期間校正之錯誤資料之數量來監控此等錯誤校正操作且判定是否採取校正動作。舉例而言，本發明之實施例可使用軟資料之品質結合在對軟資料執行之錯誤校正操作期間校正之錯誤資料之數量來監控錯誤校正操作且判定是否採取校正動作。舉例而言，本發明之實施例可使用高可靠性錯誤率(其將在本文中進一步定義並描述)，結合與對軟資料執行之錯誤校正操作相關聯之位元錯誤率來監控操作且判定是否對已自記憶體感測(例如，讀取)之資料採取校正動作。因此，本發明之實施例可有效監控對軟資料以及硬資料執行之錯誤校正操作。 如本文中使用，「若干」事物可指一或多個此等事物。舉例而言，若干記憶體胞可指一或多個記憶體胞。另外，如本文中使用，尤其關於圖式中之元件符號之指定符「N」及「M」指示本發明之若干實施例可包含如此指定之若干特定特徵。 本文中之圖遵循一編號慣例，其中首位數字或前幾位數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間之類似元件或組件。 圖1繪示根據本發明之若干實施例之一記憶體陣列100之一部分之一示意圖。圖1之實施例繪示一NAND架構非揮發性記憶體陣列。然而，本文中描述之實施例不限於此實例。如圖1中展示，記憶體陣列100包含存取線(例如，字線105-1、...、105-N)及資料線(例如，位元線) 107-1、107-2、107-3、...、107-M。為了便於在數位環境中進行定址，字線105-1、…、105-N之數目及位元線107-1、107-2、107-3、…、107-M之數目可係2的某次冪(例如，256個字線乘以4,096個位元線)。記憶體陣列100包含NAND串109-1、109-2、109-3、…、109-M。各NAND串包含非揮發性記憶體胞111-1、...、111-N，其等各通信地耦合至一各自字線105-1、...、105-N。各NAND串(及其構成記憶體胞)亦與一位元線107-1、107-2、107-3、...、107-M相關聯。各NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體胞111-1、...、111-N串聯連接在一源極選擇閘極(SGS) (例如，一場效電晶體(FET)) 113與一汲極選擇閘極(SGD) (例如，FET) 119之間。各源極選擇閘極113經組態以回應於源極選擇線117上之一信號而將一各自NAND串選擇性地耦合至一共同源極123，而各汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號而將一各自NAND串選擇性地耦合至一各自位元線。如圖1中繪示之實施例中展示，源極選擇閘極113之一源極連接至一共同源極123。源極選擇閘極113之汲極連接至對應NAND串109-1之記憶體胞111-1。汲極選擇閘極119之汲極在汲極接點121-1處連接至對應NAND串109-1之位元線107-1。汲極選擇閘極119之源極連接至對應NAND串109-1之記憶體胞111-N (例如，一浮動閘極電晶體)。在若干實施例中，非揮發性記憶體胞111-1、...、111-N之構造包含一電荷儲存結構，諸如一浮動閘極及一控制閘極。非揮發性記憶體胞111-1、...、111-N使其等控制閘極分別耦合至一字線105-1、...、105-N。非揮發性記憶體胞111-1、...、111-N之一「行」構成NAND串109-1、109-2、109-3、...、109-M，且分別耦合至一給定位元線107-1、107-2、107-3、...、107-M。非揮發性記憶體胞之一「列」係共同耦合至一給定字線105-1、...、105-N之該等記憶體胞。使用術語「行」及「列」並不旨在暗示非揮發性記憶體胞之一特定線性(例如，垂直及/或水平)定向。將類似地佈置一NOR陣列架構，惟記憶體胞之串將並聯耦合在選擇閘極之間除外。 耦合至一選定字線(例如，105-1、...、105-N)之記憶體胞之子集可一起(例如，同時)經程式化及/或感測。一程式操作(例如，一寫入操作)可包含將若干程式脈衝(例如，16 V至20 V)施加至一選定字線以便將耦合至該選定存取線之選定記憶體胞之臨限值電壓(Vt)增加至對應於一目標(例如，所要)資料狀態之一所要程式電壓位準。 一感測操作(諸如一讀取或程式驗證操作)可包含感測耦合至一選定記憶體胞之一位元線之一電壓及/或電流改變以便判定選定記憶體胞之資料狀態(例如，硬資料值)。一感測操作亦可用於判定與選定記憶體胞之資料狀態相關聯之軟資料，如本文中進一步描述。一感測操作可包含將一電壓提供至(例如，加偏壓於)與一選定記憶體胞相關聯之一位元線(例如，位元線107-1)，該電壓高於提供至與選定記憶體胞相關聯之一源極(例如，源極123)之一電壓(例如，偏壓電壓)。一感測操作可替代地包含對位元線預充電，隨後在一選定記憶體胞開始傳導時放電，且感測放電。 感測一選定記憶體胞之狀態可包含將若干步進感測信號(例如，包含不同讀取電壓位準之步進感測信號)提供至一選定字線，同時將若干通過信號(例如，讀取通過電壓)提供至耦合至串之未選定記憶體胞之字線，該若干通過信號足以獨立於未選定記憶體胞之Vt將未選定記憶體胞放置於一傳導狀態中。可感測對應於經讀取及/或驗證之選定記憶體胞之位元線以判定選定記憶體胞是否回應於施加至選定字線之特定感測電壓而傳導。舉例而言，可基於對應於選定記憶體胞之位元線之電流而判定選定記憶體胞之資料狀態。 當選定記憶體胞處在一傳導狀態中時，電流在串之一個端處之源極接點與串之另一端處之一位元線接點之間流動。因而，與感測選定記憶體胞相關聯之電流經攜載通過串中之其他記憶體胞及選擇電晶體之各者。 圖2繪示根據本發明之若干實施例之與一感測操作相關聯之若干臨限值電壓(Vt)分佈、感測電壓及資料(例如，硬資料及軟資料)指派之一圖式201。在圖2中展示之兩個Vt分佈225-1及225-2可對應於二位元(例如，四狀態)多位階記憶體胞。因而，雖然在圖2中未展示，但二位元記憶體胞將包含兩個額外Vt分佈(例如，一個Vt分佈對應於四個資料狀態之各者)。在此實例中，僅展示對應於資料狀態L1及L2之Vt分佈。此外，本發明之實施例不限於兩位元多位階記憶體胞。舉例而言，本發明之實施例可包含單位階記憶體胞及/或其他多位階記憶體胞，諸如(例如)三位階記憶體胞(TLC)或四位階記憶體胞(QLC)。 如圖2中展示，Vt分佈225-1及225-2表示記憶體胞可經程式化至之兩個目標資料狀態(例如，分別為一四位階系統之L1及L2，其中R3對應於下部頁之硬讀取位置且R1、R2、R4及R5對應於下部頁之軟讀取位置)。在此實例中，資料狀態L1對應於資料「01」且資料狀態L2對應於資料「00」。然而，本發明之實施例不限於此等特定資料指派。此外，雖然為了簡潔起見未在圖2中展示，但圖式201亦可包含對應於其他兩個資料狀態(例如，L0及L3)之兩個額外Vt分佈，及對應於該等資料狀態之資料(例如，「11」及「10」)。 Vt分佈225-1及225-2可表示經程式化至對應目標狀態(例如，分別為L1及L2)之記憶體胞之數目，其中一Vt分佈曲線之高度指示經程式化至Vt分佈內之一特定電壓之記憶體胞之數目(例如，平均)。Vt分佈曲線之寬度指示表示一特定目標狀態之電壓範圍(例如，針對L2之Vt分佈曲線225-2之寬度表示對應於一硬資料值00之電壓範圍)。 在一感測(例如，讀取)操作期間，可使用定位於Vt分佈225-1與225-2之間之一感測(例如，讀取)電壓以在狀態L1與L2之間區分。在對一NAND串中之一選定記憶體胞執行之一讀取操作中，串之未選定記憶體胞可使用一通過電壓加偏壓以便處在一傳導狀態中。當一串中之全部記憶體胞處在一傳導狀態中時，電流可在串之一個端處之源極接點與串之另一端處之一汲極線接點之間流動。因而，當選定記憶體胞開始傳導(例如，回應於經由一選定字線施加至記憶體胞之控制閘極之特定讀取電壓)時，可基於在對應於一特定串之一位元線上感測之電流而判定選定記憶體胞之資料狀態。 記憶體胞之各資料狀態(例如，L1及L2)可具有與其相關聯之軟資料。舉例而言，與各資料狀態相關聯之Vt分佈(例如，225-1或225-2)可具有指派至其之軟資料值(例如，位元)。在圖2中繪示之實例中，使用兩個位元以提供與資料狀態相關聯之軟資料。可使用複數個感測電壓(諸如(例如)圖2中繪示之參考電壓R1至R5)感測軟資料。 與一記憶體胞之一資料狀態相關聯之軟資料(例如，軟資料值)可指示資料狀態之品質及/或可信度，其在本文中可稱為軟資訊(例如，軟資訊可指由軟資料指示之品質及/或可信度資訊)。舉例而言，與一記憶體胞之一資料狀態相關聯之軟資料可指示與記憶體胞相關聯之Vt在與記憶體胞之資料狀態相關聯之Vt分佈內之一位置。舉例而言，在圖2中繪示之實施例中，與資料狀態L2相關聯之軟資料00指示記憶體胞之Vt定位在Vt分佈225-2內大於參考電壓R5之一電壓處(例如，記憶體胞之Vt經定位朝向Vt分佈225-2之中間)，且與資料狀態L1相關聯之軟資料00指示記憶體胞之Vt定位在Vt分佈225-1內之小於參考電壓R1之一電壓處(例如，記憶體胞之Vt經定位朝向Vt分佈225-1之中間)。 另外，與資料狀態L2相關聯之軟資料10指示記憶體胞之Vt定位在Vt分佈225-2內之參考電壓R4與R5之間之一電壓處，且與資料狀態L1相關聯之軟資料10指示記憶體胞之Vt定位在參考電壓R1與R2之間之一電壓處(例如，軟資料10指示記憶體胞之Vt經定位比軟資料00更接近於Vt分佈之邊緣)。此外，與資料狀態L2相關聯之軟資料11指示記憶體胞之Vt定位在參考電壓R3與R4之間之一電壓處，且與資料狀態L1相關聯之軟資料11指示記憶體胞之Vt定位在參考電壓R2與R3之間之一電壓處。因而，軟資料11可指示硬資料匹配記憶體胞原始經程式化至之目標狀態之一較低可信度。 與一記憶體胞之一資料狀態相關聯之軟資料(例如，軟資料值)亦可指示與記憶體胞相關聯之Vt是否對應於記憶體胞之資料狀態之一概率。舉例而言，在圖2中繪示之實施例中，與資料狀態L2相關聯之軟資料00指示記憶體胞之Vt對應於資料狀態L2之一強概率，與資料狀態L2相關聯之軟資料10指示記憶體胞之Vt對應於資料狀態L2之一中等概率(例如，小於強概率之一概率)，且與資料狀態L2相關聯之軟資料11指示記憶體胞之Vt對應於資料狀態L2之一弱概率(例如，小於中等概率之一概率)。另外，與資料狀態L1相關聯之軟資料00指示記憶體胞之Vt對應於資料狀態L1之一強概率，與資料狀態L1相關聯之軟資料10指示記憶體胞之Vt對應於資料狀態L1之一中等概率，且與資料狀態L1相關聯之軟資料11指示記憶體胞之Vt對應於資料狀態L1之一弱概率。 本發明之實施例不限於圖2中展示之參考電壓及/或軟資料指派。舉例而言，更大數目個軟資料指派可用於指示一Vt分佈內之一更精確Vt位置及/或一Vt是否對應於一資料狀態之一更精確概率。然而，為了簡潔起見且以免使本發明之實施例模糊，在圖2中繪示表示六個不同硬資料品質及/或可行度位準之五個參考電壓及六個軟資料值(例如，六個不同軟資料概率-三個針對資料狀態L1且三個針對資料狀態L2)。 圖3係根據本發明之若干實施例之包含呈一記憶體器件334之形式之一裝置之一計算系統302之一功能方塊圖。如本文中使用，一「裝置」可指(但不限於)各種結構或結構之組合之任何者，諸如(例如)一電路、一晶粒或若干晶粒、一模組或若干模組、一器件或若干器件或一系統或若干系統。 記憶體器件334可係(例如)一固態磁碟(SSD)。在圖3中繪示之實施例中，記憶體器件334包含一實體主機介面336、若干記憶體340-1、340-2、...、340-N (例如，固態記憶體器件)及耦合至實體主機介面336及記憶體340-1、340-2、...、340-N之一控制器338 (例如，一SSD控制器)。 記憶體340-1、340-2、...、340-N可包含(例如)若干非揮發性記憶體陣列(例如，非揮發性記憶體胞陣列)。舉例而言，記憶體340-1、340-2、...、340-N可包含類似於先前結合圖1描述之記憶體陣列100之若干記憶體陣列。 實體主機介面336可用於在記憶體器件334與諸如一主機332之另一器件之間傳送資訊。主機332可包含一記憶體存取器件(例如，一處理器)。一般技術者將瞭解，「一處理器」可意指若干處理器，諸如一平行處理系統、若干協處理器等。例示性主機可包含個人膝上型電壓、桌上型電腦、數位相機、數位記錄及播放器件、行動電話(諸如智慧型電話)、PDA、記憶體卡讀取器、介面集線器及類似者。 實體主機介面336可呈一標準化實體介面之形式。舉例而言，當記憶體器件334用於計算系統302中之資訊儲存時，實體主機介面336可係一串列進階附接技術(SATA)實體介面、一周邊組件互連快速(PCIe)實體介面或一通用串列匯流排(USB)實體介面以及其他實體連接器及/或介面。一般言之，然而，實體主機介面336可提供用於在記憶體器件334與具有用於實體主機介面336之相容接受器之一主機(例如，主機332)之間傳遞控制、位址、資訊(例如，資料)及其他信號之一介面。 控制器338可包含(例如)控制電路及/或邏輯(例如，硬體及韌體)。舉例而言，控制器338可包含錯誤校正組件342，如圖3中繪示。錯誤校正組件342可執行錯誤校正操作以校正可在感測記憶體340-1、340-2、...、340-N之記憶體胞之資料狀態時發生之錯誤，包含(例如)在經感測資料狀態中之錯誤及/或在與經感測資料狀態相關聯之軟資料中之錯誤。舉例而言，錯誤校正組件342可係一低密度同位檢查(LDPC) ECC組件，其可利用一LDPC ECC方案來校正錯誤。控制器338亦可與記憶體340-1、340-2、...、340-N通信以感測(例如，讀取)、程式化(例如，寫入)及/或擦除資訊以及進行其他操作。控制器338可具有可係若干積體電路及/或離散組件之電路。 控制器338可包含在與記憶體340-1、340-2、...、340-N相同之實體器件(例如，相同晶粒)上。舉例而言，控制器338可係耦合至包含實體主機介面336及記憶體340-1、340-2、...、340-N之一印刷電路板之一特定應用積體電路(ASIC)。替代地，控制器338可包含在可通信地耦合至包含記憶體340-1、340-2、...、340-N之實體器件之一單獨實體器件上。在若干實施例中，控制器338之組件可作為一分散式控制器而跨多個實體器件散佈(例如，一些組件在與記憶體相同之晶粒上，且一些組件在一不同晶粒、模組或板上)。 控制器338可監控由錯誤校正組件342執行之錯誤校正操作。舉例而言，控制器338可監控由錯誤校正組件342對軟資料執行之錯誤校正操作之效能以判定操作是否正接近其等校正限制，且若是，則採取適當校正動作以防止發生未來錯誤校正操作之一失效。 舉例而言，控制器338可判定在由錯誤校正組件342對與記憶體340-1、340-2、...、340-N之記憶體胞之一經感測資料狀態相關聯之軟資料執行之一錯誤校正操作期間校正之錯誤軟資料之一數量。錯誤軟資料之數量可對應於(例如)在錯誤校正操作期間校正(例如，翻轉)之錯誤軟資料位元之數量，其可由控制器338使用以判定與錯誤校正操作相關聯之位元錯誤率。舉例而言，如本文中使用，一位元錯誤率可指對應於在一感測操作期間自一記憶體感測之錯誤資料之一量之錯誤位元之數量除以在感測操作期間感測之資料之總量(例如，硬資料之總量) (例如，樣品大小)。因而，控制器338可藉由將在對軟資料執行之錯誤校正操作期間校正之錯誤位元之數量除以軟資料之總數量而判定與錯誤校正操作相關聯之位元錯誤率。作為一實例，在其中錯誤校正組件342係利用一LDPC ECC方案以執行錯誤校正操作之一LDPC ECC組件之一實施例中，若錯誤校正組件342翻轉一10,000位元碼字中之100個位元，則與錯誤校正操作相關聯之位元錯誤率將係0.01。 然而，對軟資料執行之錯誤校正操作之效能可不僅僅取決於在錯誤校正操作期間校正之錯誤軟資料之數量，如本文中先前描述。舉例而言，對軟資料執行之錯誤校正操作之效能(例如，操作是否可能失效)亦可取決於與錯誤軟資料相關聯(例如，由錯誤軟資料指示)之軟資訊之品質。因而，控制器338亦可判定與在由錯誤校正組件342對軟資料執行之錯誤校正操作期間校正之錯誤軟資料相關聯之軟資訊之品質。 與經校正錯誤軟資料相關聯之軟資訊之品質可對應於(例如)與錯誤校正操作相關聯之高可靠性錯誤率。與錯誤校正操作相關聯之高可靠性錯誤率可指在錯誤校正操作期間校正之係高可靠性錯誤之軟資料錯誤(例如，錯誤位元)之數量除以在感測操作期間感測之軟資料之總量(例如，樣品大小)。舉例而言，參考圖2，高可靠性錯誤可對應於小於參考電壓R1之Vt分佈225-2 (例如，資料狀態L2)之左尾之部分，及大於參考電壓R5之Vt分佈225-1 (例如，資料狀態L1)之右尾之部分。此實例之兩個情況導致經指派軟資料00 (其指示高可靠性)之錯誤位元。因而，控制器338可藉由判定在錯誤校正操作期間校正之係高可靠性錯誤之錯誤軟資料位元之數量，且將該數量除以軟資料之總數量而判定高可靠性錯誤率。繼續先前實例，若控制器338判定由錯誤校正組件342翻轉之100個錯誤位元中之20個錯誤位元係高可靠性錯誤，則與錯誤校正操作相關聯之高可靠性錯誤率將係0.002。 一軟資料錯誤是否係一高可靠性錯誤及因此與錯誤軟資料相關聯之軟資訊之品質可對應於由該軟資料指示之與記憶體胞之經感測資料狀態相關聯之品質及/或可信度資訊(例如，位準)。舉例而言，一軟資料錯誤是否係一高可靠性錯誤及因此與錯誤軟資料相關聯之軟資訊之品質可對應於由該軟資料指示之臨限值電壓位置。舉例而言，若該軟資料指示與該記憶體胞相關聯之臨限值電壓定位在大於可用於感測軟資料之最高感測電壓(例如，大於圖2中繪示之資料狀態L1之參考電壓R5)之一電壓處，或若該軟資料指示與該記憶體胞相關聯之臨限值電壓定位在小於可用於感測軟資料之最低感測電壓(例如，小於圖2中繪示之資料狀態L2之參考電壓R1)之一電壓處，則可將一軟資料錯誤分類為一高可靠性錯誤。因此，參考圖2中繪示之實例，與資料狀態L1或L2相關聯之軟資料00之一錯誤將係一高可靠性錯誤，而與資料狀態L1或L2相關聯之軟資料10或11之一錯誤將不係一高可靠性錯誤。作為一額外實例，一高可靠性錯誤可定義為錯誤的且具有係遠離用於感測記憶體胞之資料狀態之電壓(例如，圖2中繪示之參考電壓R3)之一特定電壓量(例如，毫伏特)之一Vt之一位元。 作為一額外實例，一軟資料錯誤是否係一高可靠性錯誤及因此與錯誤軟資料相關聯之軟資訊之品質可對應於由該軟資料指示之概率。舉例而言，若該軟資料指示與該記憶體胞相關聯之臨限值電壓具有對應於該記憶體胞之資料狀態之最強概率，則可將一軟資料錯誤分類為一高可靠性錯誤。因此，再次參考圖2中繪示之實例，與資料狀態L1或L2相關聯之軟資料00之一錯誤將再次係一高可靠性錯誤，此係因為該軟資料指示臨限值電壓對應於該資料狀態之最強概率(例如，強於由軟資料10及11指示之概率)。 控制器338接著可基於在錯誤校正操作期間校正之錯誤軟資料之數量及品質兩者來判定是否對經感測資料採取一校正動作(例如，操作是否正接近其校正限制且可能失效)。舉例而言，控制器338可基於與錯誤校正操作相關聯之位元錯誤率及高可靠性錯誤率兩者而判定是否採取校正動作。校正動作可係(例如)經感測(例如，經讀取)資料至記憶體340-1、340-2、...、340-N中之一不同位置之一重新定位。舉例而言，資料可經程式化至記憶體340-1、340-2、...、340-N之一不同頁、區塊或晶粒及/或儲存於該不同頁、區塊或晶粒中。 作為一實例，控制器338可在一二維位元錯誤率對高可靠性錯誤率空間中繪製對應於位元錯誤率及高可靠性錯誤率之一資料點，且基於資料點在空間中之位置而判定是否採取校正動作。舉例而言，二維位元錯誤率對高可靠性錯誤率空間可包含對應於對軟資料執行之錯誤校正操作之校正限制(例如，錯誤校正組件342之校正能力之限制)之一曲線，且控制器338可基於資料點在空間中相對於曲線之位置(例如，基於資料點在曲線之哪一側上)而判定是否採取校正動作。舉例而言，若資料點定位在曲線之一第一側上，則控制器338可採取校正動作，且若資料點定位在曲線之一第二側上，則可不採取校正動作。曲線可係提供至控制器338之一預產生曲線，或曲線可由控制器338在記憶體器件334之操作期間(例如，即時)基於由錯誤校正組件342對軟資料執行之先前錯誤校正操作之結果而產生。 作為一額外實例，二維位元錯誤率對高可靠性錯誤率空間亦可包含若干額外曲線，其等各對應於與曲線(其對應於錯誤校正操作之校正限制)相關聯之一不同裕度量，且控制器338亦可基於資料點相對於若干額外曲線之位置而判定是否採取校正動作。將在本文中(例如，結合圖4)進一步描述具有可用於判定是否採取校正動作之此等曲線之此一二維位元錯誤率對高可靠性錯誤率空間之一實例。 圖3中繪示之實施例可包含未繪示以免使本發明之實施例模糊之額外電路、邏輯及/或組件。舉例而言，記憶體器件334可包含位址電路以鎖存經由I/O連接器透過I/O電路提供之位址信號。位址信號可由一列解碼器及一行解碼器接收並解碼以存取記憶體340-1、340-2、...、340-N。 圖4繪示根據本發明之若干實施例之一二維位元錯誤率對高可靠性錯誤率空間450之一實例。舉例而言，在圖4中繪示之實例中，二維空間450包括一對數-對數標度圖，其中位元錯誤率在x軸上且高可靠性錯誤率在y軸上。因而，在二維空間450中繪製之一資料點之x座標將對應於位元錯誤率，且在二維空間450上繪製之一資料點之y座標將對應於高可靠性錯誤率。舉例而言，線456繪示位元錯誤率(例如，x座標)及高可靠性錯誤率(例如，y座標)在二維空間450中相等之位置。 二維空間450可(例如)由結合圖3先前描述之控制器338使用以監控對軟資料執行之錯誤校正操作之效能，包含判定操作是否正接近其等校正限制及是否應採取校正動作。舉例而言，控制器338可在二維空間450中繪製對應於與對軟資料執行之一錯誤校正操作相關聯之一經判定位元錯誤率及高可靠性錯誤率之一資料點(例如，資料點之x座標將係位元錯誤率，且資料點之y座標將係高可靠性錯誤率)，且可基於資料點在空間中之位置而判定是否對經感測資料採取一校正動作。 舉例而言，如圖4中展示，二維空間450包含自線456向下延伸之一曲線452。曲線452可對應於對軟資料執行之錯誤校正操作之校正限制，且可經預產生或即時產生，如在本文中先前描述(例如，結合圖3)。在若干實施例中，控制器338可基於經繪製之位元錯誤率-高可靠性錯誤率資料點在曲線452之哪一側上而判定是否對經感測資料採取一校正動作。舉例而言，若資料點在二維空間450中在曲線452之右側，則控制器338可採取校正動作，且若資料點在二維空間450中在曲線452之左側，則可不採取校正動作。舉例而言，繼續其中位元錯誤率經判定為0.01且高可靠性錯誤率經判定為0.002之先前實例，資料點(例如，0.01、0.002)將在曲線452之右側上，此將導致控制器338採取校正動作。 在若干實施例中，二維空間450亦可包含自線456向下延伸之若干額外曲線。舉例而言，在圖4中繪示之實施例中，二維空間450包含三個額外曲線454-1、454-2及454-3。然而，本發明之實施例不限於特定數目個額外曲線。各各自額外曲線可對應於與曲線452相關聯(例如，距曲線452)之一不同裕度量。舉例而言，在圖4中繪示之實施例中，曲線454-1可對應於距曲線452之一10%裕度；曲線454-2可對應於距曲線452之一25%裕度；且曲線454-3可對應於距曲線452之一50%裕度。然而，本發明之實施例不限於特定裕度量。此等裕度量可(例如)增加針對不明雜訊源之一防護帶。 二維空間450中之曲線可將空間分為若干區域。舉例而言，在圖4中繪示之實施例中，二維空間450包含至曲線454-3之左側之區域458-1、在曲線454-2與454-3之間之區域458-2、在曲線454-1與454-2之間之區域458-3、在曲線452與454-1之間之區域458-4及至曲線452之右側之區域458-5。各區域(例如，包含於各各自區域內之二維空間450之部分)可對應於對軟資料執行之一錯誤校正操作將失效(例如，錯誤校正操作將無法正確地解碼軟資料中之錯誤)之一不同概率。舉例而言，其位元錯誤率-高可靠性錯誤率資料點落在區域458-1中之一錯誤校正操作可具有失效之一非常低概率；其位元錯誤率-高可靠性錯誤率資料點落在區域458-2中之一錯誤校正操作可具有失效之一低概率(例如，大於非常低概率之一概率)；其位元錯誤率-高可靠性錯誤率資料點落在區域458-3中之一錯誤校正操作可具有失效之一中等概率(例如，大於低概率之一概率)；其位元錯誤率-高可靠性錯誤率資料點落在區域458-4中之一錯誤校正操作可具有失效之一強概率(例如，大於中等概率之一概率)；且其位元錯誤率-高可靠性錯誤率資料點落在區域458-5中之一錯誤校正操作可具有失效之一非常強概率(例如，大於強概率之一概率)。 在若干實施例中，控制器338可基於經繪製位元錯誤率-高可靠性錯誤率資料點落在哪一區域中而判定是否對經感測資料採取一校正動作。作為一實例，若資料點落在區域458-5中，則控制器338可採取校正動作，且若資料點落在區域458-4、458-3、458-2或458-1中，則控制器338可不採取校正動作。作為一額外實例，若資料點落在區域458-5或458-4中，則控制器338可採取校正動作，且若資料點落在區域458-3、458-2或458-1中，則控制器338可不採取校正動作。作為一額外實例，若資料點落在區域458-5、458-4或458-3中，則控制器338可採取校正動作，且若資料點落在區域458-2或458-1中，則控制器338可不採取校正動作。可(例如)取決於記憶體之當前操作及/或效能位準而判定資料點需要落在哪一或若干區域中以使控制器338判定採取校正動作。舉例而言，記憶體之操作及/或效能位準愈高，將導致採取校正動作之區域愈多。 圖5繪示根據本發明之若干實施例之用於操作記憶體(例如，結合圖3先前描述之記憶體340-1、340-2、...、340-N)之一方法560。方法560可由(例如)結合圖3先前描述之控制器338執行。方法560可用於(例如)監控對硬資料及軟資料執行之錯誤校正操作之效能，包含判定操作是否正接近其等校正限制及是否應採取校正動作。 在方塊562處，方法560包含執行一感測操作以感測記憶體胞之資料狀態及與經感測資料狀態相關聯之軟資料。在若干實施例中，可在相同操作操作期間感測各各自記憶體胞之資料狀態及與各各自記憶體胞之資料狀態相關聯之軟資料。可使用複數個感測電壓感測資料狀態及與其相關聯之軟資料，如本文中先前描述。舉例而言，可使用圖2中繪示之參考電壓R1至R5感測軟資料。 在方塊564處，方法560包含對經感測資料狀態及與其相關聯之軟資料執行一錯誤校正操作以校正其中之錯誤。對軟資料執行一錯誤校正可包含對軟資料執行一LDPC操作，如本文中先前描述。然而，本發明之實施例不限於一特定類型之ECC方案(例如，可使用其他類型之ECC方案執行錯誤校正操作)。 在方塊556處，方法560包含判定錯誤校正操作是否成功(例如，錯誤校正操作是否能夠正確地解碼經感測資料狀態及/或軟資料中之錯誤)。若判定錯誤校正操作不成功，則可在方塊568處執行若干復原方案(舉例而言，諸如一讀取-重試復原方案、一校正讀取復原方案及/或一獨立冗餘NAND (RAIN)陣列復原方案)來嘗試復原資料。若判定錯誤校正成功，則可在方塊570處判定是否對軟資料執行錯誤校正操作。 若判定對軟資料執行錯誤校正操作，則可在方塊572處判定與錯誤校正操作相關聯之位元錯誤率，且可在方塊574處判定與錯誤校正操作相關聯之高可靠性錯誤率。可(例如)使用在錯誤校正操作期間(例如，藉由ECC方案)校正之錯誤軟資料位元之數量而判定與錯誤校正操作相關聯之位元錯誤率，且可(例如)基於在錯誤校正操作期間校正之係高可靠性錯誤之軟資料錯誤之數量而判定高可靠性錯誤率，如本文中先前描述。 在方塊576處，方法560包含判定是否對經感測資料採取一校正動作。可基於與錯誤校正操作相關聯之位元錯誤率及高可靠性錯誤率而進行此判定，如本文中先前描述。舉例而言，可藉由在具有曲線452及/或454-1、454-2及454-3之二維空間450中繪製位元錯誤率及高可靠性錯誤率而進行此判定，如結合圖4先前描述。作為一額外實例，此判定可基於查找表。舉例而言，可藉由在一查找表中查找位元錯誤率及高可靠性錯誤率而進行此判定。若判定不對軟資料採取一校正動作，則不採取校正動作，且方法560在方塊580處結束。若判定採取一校正動作，則在方塊578處採取校正動作。校正動作可包含(例如)經感測資料之一重新定位，如本文中先前描述。 若在方塊570處判定不對軟資料執行錯誤校正操作(例如，對經感測資料狀態執行錯誤校正操作)，則可在方塊582處判定與對經感測資料狀態執行之錯誤校正操作相關聯之位元錯誤率。位元錯誤率可指對應於在方塊562處執行之感測操作期間感測之錯誤硬資料量之錯誤位元之數量除以在感測操作期間感測之硬資料之總量(例如，樣品大小)。因而，藉由將在對經感測資料狀態執行之錯誤校正操作期間校正之錯誤位元之數量除以硬資料之總數量而判定與錯誤校正操作相關聯之位元錯誤率。 在方塊584處，方法560包含判定是否對經感測資料狀態(例如，硬資料)採取一校正動作。可基於與在方塊564處執行之錯誤校正操作相關聯之位元錯誤率而進行此判定。舉例而言，此判定可基於與錯誤校正操作相關聯之位元錯誤率是否滿足或超過一臨限值位元錯誤率。臨限值位元錯誤率可對應於錯誤校正操作之校正限制(例如，操作能夠校正之錯誤之量)。 若判定不對經感測資料狀態採取一校正動作，則不採取校正動作，且方法560在方塊588處結束。若判定採取一校正動作，則在方塊586處採取校正動作。校正動作可包含(例如)資料至記憶體中之一不同位置之一重新定位。舉例而言，資料可經程式化至記憶體之一不同頁、區塊或晶粒及/或儲存於該不同頁、區塊或晶粒中。 雖然已在本文中繪示並描述特定實施例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明旨在涵蓋本發明之若干實施例之調適或變動。應瞭解，已以一闡釋性方式而非一限制性方式做出上述描述。一般技術者在檢視上述描述後將明白在本文中未具體描述之上述實施例之組合及其他實施例。本發明之若干實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全範圍判定本發明之若干實施例之範疇。 在前述實施方式中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用多於每一技術方案中明確敘述之特徵之一意圖。實情係，如以下發明申請專利範圍反映，本發明標的物在於少於一單一所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入實施方式中，其中每一技術方案獨立地作為一單獨實施例。
100‧‧‧記憶體陣列
105-1至105-N‧‧‧字線
107-1至107-M‧‧‧位元線
109-1至109-M‧‧‧NAND串
111-1至111-N‧‧‧非揮發性記憶體胞
113‧‧‧源極選擇閘極(SGS)
115‧‧‧汲極選擇線
117‧‧‧源極選擇線
119‧‧‧汲極選擇閘極(SGD)
121-1‧‧‧汲極接點
123‧‧‧共同源極
201‧‧‧圖式
225-1‧‧‧臨限值電壓(Vt)分佈
225-2‧‧‧臨限值電壓(Vt)分佈
302‧‧‧計算系統
332‧‧‧主機
334‧‧‧記憶體器件
336‧‧‧實體主機介面
338‧‧‧控制器
340-1至340-N‧‧‧記憶體
342‧‧‧錯誤校正組件
450‧‧‧二維空間
452‧‧‧曲線
454-1‧‧‧曲線
454-2‧‧‧曲線
454-3‧‧‧曲線
456‧‧‧線
458-1‧‧‧區域
458-2‧‧‧區域
458-3‧‧‧區域
458-4‧‧‧區域
458-5‧‧‧區域
560‧‧‧方法
562‧‧‧方塊
564‧‧‧方塊
566‧‧‧方塊
568‧‧‧方塊
570‧‧‧方塊
572‧‧‧方塊
574‧‧‧方塊
576‧‧‧方塊
578‧‧‧方塊
580‧‧‧方塊
582‧‧‧方塊
584‧‧‧方塊
586‧‧‧方塊
588‧‧‧方塊
L1‧‧‧資料狀態
L2‧‧‧資料狀態
R1至R5‧‧‧參考電壓
圖1繪示根據本發明之若干實施例之一記憶體陣列之一部分之一示意圖。 圖2繪示根據本發明之若干實施例之與一感測操作相關聯之若干臨限值電壓分佈、感測電壓及資料指派之一圖式。 圖3係根據本發明之若干實施例之包含呈一記憶體器件之形式之一裝置之一計算系統之一功能方塊圖。 圖4繪示根據本發明之若干實施例之一二維位元錯誤率對高可靠性錯誤率空間之一實例。 圖5繪示根據本發明之若干實施例之用於操作記憶體之一方法。

Claims (15)

  1. 一種記憶體裝置，其包括： 一記憶體；及 電路，其經組態以： 判定與一錯誤校正操作相關聯之一位元錯誤率，其執行於該記憶體之若干記憶體胞的經感測資料狀態及與該等經感測資料狀態相關聯之軟資料(soft data)上； 判定與該錯誤校正操作相關聯之一高可靠性錯誤率(high reliability error rate)；及 藉由在一二維位元錯誤率對高可靠性錯誤率空間中繪製(plotting)該位元錯誤率和該高可靠性錯誤率而判定是否對該等經感測資料狀態採取一校正動作。
  2. 如請求項1之裝置，其中在該二維位元錯誤率對高可靠性錯誤率空間中繪製該位元錯誤率和該高可靠性錯誤率包含繪製對應於在該二維位元錯誤率對高可靠性錯誤率空間中之該位元錯誤率和該高可靠性錯誤率之一資料點。
  3. 如請求項1之裝置，其中該二維位元錯誤率對高可靠性錯誤率空間包含對應該錯誤校正操作之一校正限制之一曲線。
  4. 如請求項1之裝置，其中該二維位元錯誤率對高可靠性錯誤率空間包含若干額外曲線，其中每一各自曲線對應於與對應該錯誤校正操作之該校正限制之該曲線關聯之一不同裕度(margin)量。
  5. 一種用於操作記憶體之方法，其包括： 判定與一錯誤校正操作相關聯之一位元錯誤率，其執行於若干記憶體胞的經感測資料狀態及與該等經感測資料狀態相關聯之軟資料上； 判定與該錯誤校正操作相關聯之一高可靠性錯誤率；及 基於對應於在一二維位元錯誤率對高可靠性錯誤率空間中該位元錯誤率和該高可靠性錯誤率之一資料點之一位置而判定是否對該等經感測資料狀態採取一校正動作。
  6. 如請求項5之方法，其中： 該二維位元錯誤率對高可靠性錯誤率空間包含對應該錯誤校正操作之一校正限制之一曲線；及 該方法包含基於該資料點在該二維位元錯誤率對高可靠性錯誤率空間中相對於該曲線之該位置而判定是否採取該校正動作。
  7. 如請求項6之方法，其中該方法包含基於在該二維位元錯誤率對高可靠性錯誤率空間中之該資料點之該位置是否在該曲線之一第一側上或該曲線之一第二側上而判定是否採取該校正動作。
  8. 如請求項6之方法，其中： 該二維位元錯誤率對高可靠性錯誤率空間包含若干額外曲線，其中各各自額外曲線對應於與對應於該錯誤校正操作之該校正限制之該曲線相關聯之一不同裕度量；且 該方法包含基於該資料點在該二維位元錯誤率對高可靠性錯誤率空間中相對於該若干額外曲線之該位置而判定是否採取該校正動作。
  9. 如請求項8之方法，其中： 該曲線及該若干額外曲線將該二維位元錯誤率對高可靠性錯誤率空間分為若干區域；及 該方法包含基於該資料點之該位置在該若干區域之何者而判定是否採取該校正動作。
  10. 如請求項9之方法，其中各各自區域對應於對該軟資料執行之該錯誤校正操作將失效之一不同概率。
  11. 一種記憶體裝置，其包括： 一記憶體；及 電路，其經組態以： 感測該記憶體之若干記憶體胞的資料狀態及與該等經感測資料狀態相關聯之軟資料； 對該等經感測資料狀態及該軟資料執行一錯誤校正操作； 判定與該錯誤校正操作相關聯之一位元錯誤率； 判定與該錯誤校正操作相關聯之一高可靠性錯誤率；及 藉由在一二維位元錯誤率對高可靠性錯誤率空間中繪製該位元錯誤率和該高可靠性錯誤率而判定是否對該等經感測資料狀態採取一校正動作。
  12. 如請求項11之裝置，其中該電路經組態以： 若在該二維位元錯誤率對高可靠性錯誤率空間中之該位元錯誤率和該高可靠性錯誤率之一位置係在對應於該錯誤校正操作之一校正限制之該二維空間中之一曲線之一第一側上，則採取該校正動作；及 若在該二維位元錯誤率對高可靠性錯誤率空間中之該位元錯誤率和該高可靠性錯誤率之該位置係在該二維空間中之該曲線之一第二側上，則不採取該校正動作。
  13. 如請求項12之裝置，其中該電路經組態以基於對該若干記憶體胞之先前經感測資料狀態及與該等先前經感測資料狀態相關聯之軟資料執行之先前錯誤校正操作而產生該曲線。
  14. 如請求項12之裝置，其中在該二維位元錯誤率對高可靠性錯誤率空間中，該曲線自一線向下延伸，其中位元錯誤率及高可靠性錯誤率相等。
  15. 如請求項11之裝置，其中該二維位元錯誤率對高可靠性錯誤率空間包括一對數-對數標度(scale)圖，其具有位元錯誤率在該圖之一x軸上且高可靠性錯誤率在該圖之一y軸上。
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