TW201836276A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置，包括錯誤計數信號產生電路和行錯誤控制電路。如果被選擇用來執行錯誤刷洗操作的單元的出錯數據的數量等於預定數量則錯誤計數信號產生電路產生被致能的錯誤計數信號。如果出錯數據的數量大於或等於所述預定數量則行錯誤控制電路回應於錯誤計數信號而儲存關於出錯數據的數量的資訊，或者在比所述預定數量更多的出錯數據被檢測到之後回應於錯誤計數信號而儲存關於呈現出錯數據的行路徑的數量的資訊。

Description

半導體裝置
本發明的實施例關於具有錯誤檢測功能的半導體裝置。
近來，在每個時鐘週期時間期間接收和輸出四位元數據或八位元數據的DDR2方案或DDR3方案已經用來提升半導體裝置的工作速度。如果半導體裝置的數據傳輸速度變得更快，當數據在半導體裝置中傳輸時出現錯誤的概率可能增加。相應地，已經提出了新型設計方案來提升數據傳輸的可靠性。
每當數據在半導體裝置中傳輸時，能夠檢測錯誤的出現的錯誤碼可以被產生出來且與數據一起被傳輸來提升數據傳輸的可靠性。錯誤碼可以包括能夠檢測錯誤的錯誤檢測碼（EDC）和能夠透過自身來校正錯誤的錯誤校正碼（ECC）。
相關申請案的交叉引用： 本申請案請求於2017年3月20日提交的編號為10-2017-0034874的韓國專利申請案的優先權，其整體內容透過引用合併於此。
根據一個實施例，一種半導體裝置包括錯誤計數信號產生電路和行錯誤控制電路。如果被選擇用來執行錯誤刷洗操作的單元的出錯數據的數量等於預定數量則錯誤計數信號產生電路產生被致能的錯誤計數信號。如果出錯數據的數量大於或等於所述預定數量，則行錯誤控制電路回應於錯誤計數信號而儲存關於出錯數據的數量的資訊，或者在比所述預定數量更多的出錯數據被檢測到之後，行錯誤控制電路回應於錯誤計數信號而儲存關於呈現出錯數據的行路徑的數量的資訊。
根據另一實施例，一種半導體裝置包括：脈衝選擇電路，被配置成回應於脈衝選擇信號而將臨界錯誤脈衝或行臨界錯誤脈衝輸出作為選中的錯誤脈衝；鎖存資訊產生電路，被配置成輸出同步於所述選中的錯誤脈衝而被計數的鎖存資訊信號；以及資訊儲存電路，被配置成同步於儲存控制脈衝而儲存鎖存資訊信號。從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於預定數量的時間點開始，每當檢測到額外的出錯數據時，臨界錯誤脈衝產生。從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於所述預定數量的時間點開始，每當針對每個行路徑檢測到額外的出錯數據時，行臨界錯誤脈衝產生。
根據又一實施例，一種半導體裝置包括：行計數器，被配置成產生行碼，行碼包括針對每個行路徑而被錯誤刷洗操作選中的單元中包括的出錯數據的數量的計數；行鎖存電路，被配置成如果行碼被設置成比鎖存碼大則鎖存行碼以輸出鎖存的行碼作為鎖存碼；以及位址鎖存電路，被配置成如果行碼被設置成比鎖存碼大則鎖存關於行路徑的資訊。
在下文中將參照附圖來描述本發明的各種實施例。然而，本文中所描述的實施例僅用於說明的目的，而非意圖限制本發明的範圍。
如圖1中所示，根據一個實施例的半導體裝置可以包括模式信號產生電路1、位址產生電路2、錯誤計數信號產生電路3、控制脈衝產生電路4、行錯誤控制電路5和行錯誤資訊儲存電路6。
模式信號產生電路1可以回應於錯誤刷洗（scrub）命令ECS_CMD和預充電命令PCG_CMD而產生錯誤刷洗模式信號ECS_MODE和預充電模式信號PCG_MODE。模式信號產生電路1可以產生同步於接收到錯誤刷洗命令ECS_CMD的時間點而被致能的錯誤刷洗模式信號ECS_MODE。模式信號產生電路1可以同步於接收預充電命令PCG_CMD而產生預充電模式信號PCG_MODE。預充電模式信號PCG_MODE可以同步於預充電命令PCG_CMD被致能的時間點而被致能，以及預充電模式信號PCG_MODE可以同步於預充電命令PCG_CMD被失能的時間點而被失能。模式信號產生電路1可以產生同步於預充電命令PCG_CMD被失能的時間點而被失能的錯誤刷洗模式信號ECS_MODE。錯誤刷洗模式信號ECS_MODE可以在錯誤刷洗操作被執行的時段期間被致能。錯誤刷洗操作可以透過確定是否出錯數據儲存在半導體裝置的記憶體單元中、透過如果出錯數據儲存在記憶體單元中則校正出錯數據、以及透過將校正過的數據儲存到對應的記憶體單元中來執行。預充電模式信號PCG_MODE可以同步於錯誤刷洗操作終止的時間而被致能以執行預充電操作。預充電操作可以被執行以終止錯誤刷洗操作。在一些實施例中，執行錯誤刷洗操作的時段的一部分可以與執行預充電操作的時段的一部分交疊。可選地，錯誤刷洗操作可以與預充電操作分開執行。即，執行錯誤刷洗操作的時段可以與執行預充電操作的時段不交疊。之後將參照圖2和圖3來更充分地描述模式信號產生電路1的配置和操作。
位址產生電路2可以回應於錯誤刷洗模式信號ECS_MODE而產生錯誤刷洗列位址ECS_YADD＜1:2＞、錯誤刷洗行位址ECS_XADD＜1:2＞、錯誤刷洗記憶庫位址ECS_BADD＜1:2＞和錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞。
位址產生電路2可以產生同步於錯誤刷洗模式信號ECS_MODE的預定邊緣而被計數的錯誤刷洗列位址ECS_YADD＜1:2＞，在所述預定邊緣處錯誤刷洗模式信號ECS_MODE的位準從第一邏輯位準變成第二邏輯位準。錯誤刷洗模式信號ECS_MODE的預定邊緣可以同步於選中的記憶體單元（未示出）的錯誤刷洗操作終止的時間點而被建立。第一邏輯位準和第二邏輯位準可以根據實施例而設置得不同。錯誤刷洗列位址ECS_YADD＜1:2＞被計數是指錯誤刷洗列位址ECS_YADD＜1:2＞逐位元地遞增計數或遞減計數。例如，錯誤刷洗列位址ECS_YADD＜1:2＞可以逐位元地遞增計數以依序地具有邏輯位準組合「00」、「01」、「10」和「11」。在錯誤刷洗列位址ECS_YADD＜1:2＞中，邏輯位準組合「01」意思是錯誤刷洗列位址ECS_YADD＜1:2＞的第一位元（即，第一錯誤刷洗列位址ECS_YADD＜1＞）具有邏輯「高」位準，而錯誤刷洗列位址ECS_YADD＜1:2＞的第二位元（即，第二錯誤刷洗列位址ECS_YADD＜2＞）具有邏輯「低」位準。
位址產生電路2可以產生同步於第二錯誤刷洗列位址ECS_YADD＜2＞的預定邊緣而被計數的錯誤刷洗行位址ECS_XADD＜1:2＞。第二錯誤刷洗列位址ECS_YADD＜2＞的預定邊緣可以在半導體裝置中包括的全部列路徑（未示出）都被選中之後建立。在一個實施例中，列路徑可以包括位元線。雖然本實施例出於易於和便於解釋的目的而描述了這樣的示例：四個列路徑（未示出）由具有兩位元的錯誤刷洗列位址ECS_YADD＜1:2＞來依序地選擇，但是錯誤刷洗列位址中包括的位元數可以根據實施例而設置得不同。
位址產生電路2可以產生同步於錯誤刷洗行位址ECS_XADD＜1:2＞的第二位元（即，第二錯誤刷洗行位址ECS_XASS＜2＞）的預定邊緣而被計數的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞。第二錯誤刷洗行位址ECS_XADD＜2＞的預定邊緣可以在半導體裝置中包括的全部行路徑（未示出）都被選中之後建立。在一個實施例中，行路徑可以包括字元線。雖然本實施例出於易於和便於解釋的目的而描述了這樣的示例：四個行路徑（未示出）透過具有兩位元的錯誤刷洗行位址ECS_XADD＜1:2＞來依序地選擇，但是錯誤刷洗行位址中包括的位元數可以根據實施例而設置得不同。
位址產生電路2可以產生同步於錯誤刷洗記憶庫位址ECS_BADD＜1:2＞的第二位元（即，第二錯誤刷洗記憶庫位址ECS_BADD＜2＞）的預定邊緣而被計數的錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞。第二錯誤刷洗記憶庫位址ECS_BADD＜2＞的預定邊緣可以在半導體裝置中包括的全部記憶庫（未示出）都被選中之後建立。雖然本實施例出於易於和便於解釋的目的而描述了這樣的示例：四個記憶庫（未示出）透過具有兩位元的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞來依序地選擇，但是錯誤刷洗記憶庫位址中包括的位數可以根據實施例而設置得不同。雖然本實施例出於易於和便於解釋的目的而描述了這樣的示例：四個記憶庫組（未示出）透過具有兩位元的錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞來依序地選擇，但是錯誤刷洗記憶庫組位址中包括的位元數可以根據實施例而設置得不同。之後將參照圖4和圖5來更充分地描述位址產生電路2的配置和操作。
錯誤計數信號產生電路3可以回應於預充電模式信號PCG_MODE、設置碼SET＜1:2＞、錯誤標誌ERR_FLAG和重設脈衝RSTPB中的一種或多種而產生錯誤計數信號ECNT。錯誤計數信號產生電路3可以確定出錯數據是否儲存在半導體裝置的記憶體單元（未示出）中，以及如果出錯數據的數量等於由設置碼SET＜1:2＞設定的值則可以產生被致能錯誤計數信號ECNT。如果重設脈衝RSTPB建立，則錯誤計數信號產生電路3可以失能錯誤計數信號ECNT。如果出錯數據儲存在被選中用於錯誤刷洗操作的記憶體單元中，則錯誤標誌ERR_FLAG可以被致能。之後將參照圖6至圖9來更充分地描述錯誤計數信號產生電路3的配置和操作。
控制脈衝產生電路4可以回應於錯誤計數信號ECNT和錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞的第二位元（即，第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞）而產生儲存控制脈衝SCNTP和重設脈衝RSTPB。控制脈衝產生電路4可以在錯誤計數信號ECNT被致能時同步於第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞的預定邊緣而產生儲存控制脈衝SCNTP。如果選中的記憶體單元中的出錯數據的數量大於或等於預定數量，則控制脈衝產生電路4可以在半導體裝置中包括的全部記憶體單元都被選中用於錯誤刷洗操作之後產生儲存控制脈衝SCNTP。控制脈衝產生電路4可以同步於第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞的預定邊緣而產生重設脈衝RSTPB。控制脈衝產生電路4可以在對半導體裝置中包括的全部記憶體單元執行錯誤刷洗操作之後產生重設脈衝RSTPB。控制脈衝產生電路4可以為每個行路徑產生重設脈衝RSTPB，以及可以在錯誤計數信號ECNT被致能時為每個行路徑產生儲存控制脈衝SCNTP。之後將參照圖10和圖11來更充分地描述控制脈衝產生電路4的配置和操作。
行錯誤控制電路5可以回應於第二錯誤刷洗列位址ECS_YADD＜2＞、儲存控制脈衝SCNTP、重設脈衝RSTPB、脈衝選擇信號PSEL、錯誤計數信號ECNT和錯誤標誌ERR_FLAG而產生延遲的標誌檢測脈衝FDETPd、鎖存控制脈衝LATCNTP和行錯誤重設脈衝RERSTP。如果脈衝選擇信號PSEL具有第一邏輯位準且出錯數據的數量大於或等於預定數量，則行錯誤控制電路5可以回應於錯誤計數信號ECNT和錯誤標誌ERR_FLAG中的至少一種來儲存關於出錯數據的數量的資訊。如果脈衝選擇信號PSEL具有第二邏輯位準，則行錯誤控制電路5可以回應於第二錯誤刷洗列位址ECS_YADD＜2＞、錯誤計數信號ECNT和錯誤標誌ERR_FLAG而在相比於預定數量更多的出錯數據被檢測到之後儲存關於呈現出錯數據的行路徑（未示出）的數量的資訊。行錯誤控制電路5可以在從錯誤標誌ERR_FLAG被致能的時間點開始經過預定延遲時間之後產生延遲的標誌檢測脈衝FDETPd。行錯誤控制電路5可以與第二錯誤刷洗列位址ECS_YADD＜2＞的預定邊緣同步來依序地為每個行路徑（未示出）產生鎖存控制脈衝LATCNTP和行錯誤重設脈衝RERSTP。之後將參照圖12來更充分地描述行錯誤控制電路5的配置和操作。
行錯誤資訊儲存電路6可以回應於儲存控制脈衝SCNTP、重設脈衝RSTPB、延遲的標誌檢測脈衝FDETPd、鎖存控制脈衝LATCNTP和行錯誤重設脈衝RERSTP而接收和儲存錯誤刷洗行位址ECS_XADD＜1:2＞、錯誤刷洗記憶庫位址ECS_BADD＜1:2＞和錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞。行錯誤資訊儲存電路6可以為每個行路徑（未示出）儲存在錯誤刷洗操作期間選中的記憶體單元的出錯數據的數量，以及可以利用錯誤刷洗操作來檢測行路徑之中的呈現最多出錯數據的一個行路徑以儲存關於被檢測行路徑的資訊以及關於連接到被檢測行路徑的記憶體單元的出錯數據的數量的資訊。之後將參照圖13來更充分地描述行錯誤資訊儲存電路6的配置和操作。
參見圖2，模式信號產生電路1可以包括錯誤刷洗模式信號產生電路11和預充電模式信號產生電路12。
錯誤刷洗模式信號產生電路11可以回應於錯誤刷洗命令ECS_CMD和模式重設脈衝MRSTP而產生錯誤刷洗模式信號ECS_MODE。錯誤刷洗模式信號產生電路11可以產生如果錯誤刷洗命令ECS_CMD具有邏輯「高」位準則被致能成具有邏輯「高」位準的錯誤刷洗模式信號ECS_MODE。錯誤刷洗模式信號產生電路11可以產生在錯誤刷洗命令ECS_CMD具有邏輯「低」位準時，如果模式重設脈衝MRSTP具有邏輯「高」位準則被失能成具有邏輯「低」位準的錯誤刷洗模式信號ECS_MODE。錯誤刷洗模式信號產生電路11可以產生在執行錯誤刷洗操作的時段期間被致能的錯誤刷洗模式信號ECS_MODE。
預充電模式信號產生電路12可以包括模式鎖存信號產生電路121、信號綜合電路122、模式信號輸出電路123和重設信號產生電路124。模式鎖存信號產生電路121可以回應於預充電命令PCG_CMD而鎖存和輸出錯誤刷洗模式信號ECS_MODE作為模式鎖存信號MLAT。模式鎖存信號產生電路121可以在預充電命令PCG_CMD具有邏輯「低」位準時鎖存和輸出錯誤刷洗模式信號ECS_MODE作為模式鎖存信號MLAT。如果預充電命令PCG_CMD具有邏輯「高」位準，則模式鎖存信號產生電路121可以終止用於鎖存錯誤刷洗模式信號ECS_MODE的操作。信號綜合電路122可以回應於模式鎖存信號MLAT和預充電命令PCG_CMD而產生模式信號MS。如果模式鎖存信號MLAT和預充電命令PCG_CMD二者都具有邏輯「高」位準，則信號綜合電路122可以產生具有邏輯「低」位準的模式信號MS。如果預充電命令PCG_CMD具有邏輯「低」位準，則信號綜合電路122可以產生具有邏輯「高」位準的模式信號MS。模式信號輸出電路123可以反相地緩衝模式信號MS以產生預充電模式信號PCG_MODE。重設信號產生電路124可以回應於模式信號MS而產生模式重設脈衝MRSTP。如果模式信號MS的位準從邏輯「低」位準變成邏輯「高」位準，則重設信號產生電路124可以產生模式重設脈衝MRSTP。
預充電模式信號產生電路12可以回應於錯誤刷洗模式信號ECS_MODE和預充電命令PCG_CMD而產生預充電模式信號PCG_MODE和模式重設脈衝MRSTP。預充電模式信號產生電路12可以產生如果預充電命令PCG_CMD具有邏輯「高」位準則被致能成具有邏輯「高」位準的預充電模式信號PCG_MODE。預充電模式信號產生電路12可以產生在預充電操作期間被致能的預充電模式信號PCG_MODE。預充電模式信號產生電路12可以同步於預充電命令PCG_CMD的位準從邏輯「高」位準變成邏輯「低」位準的時間點而產生模式重設脈衝MRSTP。預充電模式信號產生電路12可以同步於預充電操作終止的時間點而產生模式重設脈衝MRSTP。
在下文中將參照圖3來描述模式信號產生電路1的操作。
錯誤刷洗模式信號ECS_MODE和模式鎖存信號MLAT可以同步於錯誤刷洗命令ECS_CMD被建立的時間點而被致能成具有邏輯「高」位準。當模式鎖存信號MLAT具有邏輯「高」位準（參見由虛線表示的部分）時，如果預充電命令PCG_CMD被建立，則預充電模式信號PCG_MODE可以被致能成具有邏輯「高」位準。同步於預充電命令PCG_CMD的位準從邏輯「高」位準變成邏輯「低」位準的時間點，預充電模式信號PCG_MODE可以被失能成具有邏輯「低」位準，而模式重設脈衝MRSTP可以被產生。錯誤刷洗模式信號ECS_MODE可以透過模式重設脈衝MRSTP而被失能成具有邏輯「低」位準。
參見圖4，位址產生電路2可以包括第一位址計數器21、第二位址計數器22、第三位址計數器23和第四位址計數器24。
第一位址計數器21可以輸出回應於錯誤刷洗模式信號ECS_MODE而被計數的錯誤刷洗列位址ECS_YADD＜1:2＞。第一位址計數器21可以同步於錯誤刷洗模式信號ECS_MODE的位準從邏輯「高」位準變成邏輯「低」位準的時間點（定義成下降邊緣）而對錯誤刷洗列位址ECS_YADD＜1:2＞計數。每當錯誤刷洗列位址ECS_YADD＜1:2＞被計數時，錯誤刷洗列位址ECS_YADD＜1:2＞的邏輯位準組合可以增加一位元。例如，如果具有邏輯位準組合「01」的錯誤刷洗列位址ECS_YADD＜1:2＞被計數一次，則錯誤刷洗列位址ECS_YADD＜1:2＞可以被設置成具有邏輯位準組合「10」。在錯誤刷洗列位址ECS_YADD＜1:2＞中，邏輯位準組合「01」意思是第一錯誤刷洗列位址ECS_YADD＜1＞具有邏輯「高」位準，而第二錯誤刷洗列位址ECS_YADD＜2＞具有邏輯「低」位準。第一位址計數器21可以使用觸發器來實現。
第二位址計數器22可以輸出回應於第二錯誤刷洗列位址ECS_YADD＜2＞而被計數的錯誤刷洗行位址ECS_XADD＜1:2＞。第二位址計數器22可以同步於第二錯誤刷洗列位址ECS_YADD＜2＞的下降邊緣而對錯誤刷洗行位址ECS_XADD＜1:2＞計數。每當錯誤刷洗行位址ECS_XADD＜1:2＞被計數時，錯誤刷洗行位址ECS_XADD＜1:2＞的邏輯位準組合可以增加一位元。第二位址計數器22可以使用觸發器來實現。
第三位址計數器23可以輸出回應於第二錯誤刷洗行位址ECS_XADD＜2＞而被計數的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞。第三位址計數器23可以同步於第二錯誤刷洗行位址ECS_XADD＜2＞的下降邊緣而對錯誤刷洗記憶庫位址ECS_BADD＜1:2＞計數。每當錯誤刷洗記憶庫位址ECS_BADD＜1:2＞被計數時，錯誤刷洗記憶庫位址ECS_BADD＜1:2＞的邏輯位準組合可以增加一個位元。第三位址計數器23可以使用觸發器來實現。
第四位址計數器24可以輸出回應於第二錯誤刷洗記憶庫位址ECS_BADD＜2＞而被計數的錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞。第四位址計數器24可以同步於第二錯誤刷洗記憶庫位址ECS_BADD＜2＞的下降邊緣而對錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞計數。每當錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞被計數時，錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞的邏輯位準組合可以增加一個位元。第四位址計數器24可以使用觸發器來實現。
在下文中將在假設半導體包括四個記憶庫組（即，第一記憶庫組至第四記憶庫組）的情況下參照圖5來描述位址產生電路2的操作，每個記憶庫組包括四個記憶庫（即，第一記憶庫至第四記憶庫），且每個記憶庫包括四個行路徑（即，第一行路徑至第四行路徑）和四個列路徑（即，第一列路徑至第四列路徑）。
連接到第一記憶庫組中包括的第一記憶庫的第一行路徑和第一列路徑的記憶體單元的錯誤刷洗操作可以透過被致能的錯誤刷洗模式信號ECS_MODE來執行，直到時間點「T11」為止。第一記憶庫組可以透過具有邏輯位準組合「00」的錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞來選擇，而第一記憶庫可以透過具有邏輯位準組合「00」的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞來選擇。此外，第一行路徑可以透過具有邏輯位準組合「00」的錯誤刷洗行位址ECS_XADD＜1:2＞來選擇，而第一列路徑可以透過具有邏輯位準組合「00」的錯誤刷洗列位址ECS_YADD＜1:2＞來選擇。
在時間點「T11」處，具有邏輯位準組合「00」的錯誤刷洗列位址ECS_YADD＜1:2＞可以被計數成具有邏輯位準組合「01」。在從時間點「T11」直到時間點「T12」的時段中，連接到第一記憶庫組中包括的第一記憶庫的第一行路徑和第二列路徑的記憶體單元的錯誤刷洗操作可以在錯誤刷洗模式信號ECS_MODE被致能時被執行。第二列路徑可以透過被設置成具有邏輯位準組合「01」的錯誤刷洗列位址ECS_YADD＜1:2＞來選擇。
在時間點「T12」處，具有邏輯位準組合「01」的錯誤刷洗列位址ECS_YADD＜1:2＞可以被計數成具有邏輯位準組合「10」。當在時間點「T12」之後錯誤刷洗模式信號ECS_MODE被致能時，被連接到第一記憶庫組中包括的第一記憶庫的第一行路徑和第三列路徑的記憶體單元的操作可以被執行。第三列路徑可以透過被設置成具有邏輯位準組合「10」的錯誤刷洗列位址ECS_YADD＜1:2＞來選擇。
連接到第一記憶庫組中包括的第一記憶庫的第一行路徑和第四列路徑的記憶體單元的錯誤刷洗操作可以透過被致能的錯誤刷洗模式信號ECS_MODE來執行，直到時間點「T13」為止。在時間點「T13」處，具有邏輯位準組合「00」的錯誤刷洗行位址ECS_XADD＜1:2＞可以被計數成具有邏輯位準組合「01」，而具有邏輯位準組合「11」的錯誤刷洗列位址ECS_YADD＜1:2＞可以被計數成具有邏輯位準組合「00」。在當第一記憶庫組中包括的第一記憶庫的第一行路徑被選中時第一列路徑至第四列路徑被依序地選擇之後，可以選擇在第一記憶庫組中包括的第一記憶庫的第二行路徑。當在時間點「T13」之後錯誤刷洗模式信號ECS_MODE被致能時，連接到第一記憶庫組中包括的第一記憶庫的第二行路徑和第一列路徑的記憶體單元的錯誤刷洗操作可以被執行。
連接到第一記憶庫組中包括的第一記憶庫的第四行路徑和第四列路徑的記憶體單元的錯誤刷洗操作可以透過被致能的錯誤刷洗模式信號ECS_MODE來執行，直到時間點「T14」為止。在時間點「T14」處，具有邏輯位準組合「00」的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞可以被計數成具有邏輯位準組合「01」，具有邏輯位準組合「11」的錯誤刷洗行位址ECS_XADD＜1:2＞可以被計數成具有邏輯位準組合「00」，而具有邏輯位準組合「11」的錯誤刷洗列位址ECS_YADD＜1:2＞可以被計數成具有邏輯位準組合「00」。在第一記憶庫組中包括的第一記憶庫的第一行路徑至第四行路徑以及第一列路徑至第四列路徑被依序地選擇之後，可以選擇第一記憶庫組中包括的第二記憶庫。當在時間點「T14」之後錯誤刷洗模式信號ECS_MODE被致能時，連接到第一記憶庫組中包括的第二記憶庫的第一行路徑和第一列路徑的記憶體單元的錯誤刷洗操作可以被執行。
連接到第一記憶庫組中包括的第四記憶庫的第四行路徑和第四列路徑的記憶體單元的錯誤刷洗操作可以透過被致能的錯誤刷洗模式信號ECS_MODE來執行，直到時間點「T15」為止。在時間點「T15」處，具有邏輯位準組合「00」的錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞可以被計數成具有邏輯位準組合「01」，具有邏輯位準組合「11」的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞可以被計數成具有邏輯位準組合「00」，具有邏輯位準組合「11」的錯誤刷洗行位址ECS_XADD＜1:2＞可以被計數成具有邏輯位準組合「00」，而具有邏輯位準組合「11」的錯誤刷洗列位址ECS_YADD＜1:2＞可以被計數成具有邏輯位準組合「00」。在第一記憶庫組中包括的第一記憶庫至第四記憶庫的第一行路徑至第四行路徑以及第一列路徑至第四列路徑被依序地選擇之後，可以選擇第二記憶庫組。當在時間點「T15」之後錯誤刷洗模式信號ECS_MODE被致能時，連接到第二記憶庫組中包括的第一記憶庫的第一行路徑和第一列路徑的記憶體單元的錯誤刷洗操作可以被執行。
連接到第四記憶庫組中包括的第四記憶庫的第四行路徑和第四列路徑的記憶體單元的錯誤刷洗操作可以透過被致能的錯誤刷洗模式信號ECS_MODE來執行，直到時間點「T16」為止。在時間點「T16」處，具有邏輯位準組合「11」的錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞可以被計數成具有邏輯位準組合「00」，具有邏輯位準組合「11」的錯誤刷洗記憶庫位址ECS_BADD＜1:2＞可以被計數成具有邏輯位準組合「00」，具有邏輯位準組合「11」的錯誤刷洗行位址ECS_XADD＜1:2＞可以被計數成具有邏輯位準組合「00」，而具有邏輯位準組合「11」的錯誤刷洗列位址ECS_YADD＜1:2＞可以被計數成具有邏輯位準組合「00」。在半導體裝置中包括的全部記憶體單元的錯誤刷洗操作都被執行了之後，可以從連接到第一記憶庫組中包括的第一記憶庫的第一行路徑和第一列路徑的記憶體單元到連接到第四記憶庫組中包括的第四記憶庫的第四行路徑和第四列路徑的記憶體單元再次執行錯誤刷洗操作。
參見圖6，錯誤計數信號產生電路3可以包括第一錯誤脈衝產生電路31、第二錯誤脈衝產生電路32、設置脈衝產生電路33和錯誤輸出鎖存電路34。
第一錯誤脈衝產生電路31可以回應於預充電模式信號PCG_MODE和錯誤標誌ERR_FLAG而產生第一錯誤脈衝EPUL1。在預充電模式信號PCG_MODE和錯誤標誌ERR_FLAG二者都被設置成具有邏輯「高」位準之後，如果預充電模式信號PCG_MODE和錯誤標誌ERR_FLAG中的一種的位準從邏輯「高」位準變成邏輯「低」位準，則第一錯誤脈衝產生電路31可以產生第一錯誤脈衝EPUL1。在預充電操作被執行時預充電模式信號PCG_MODE可以被致能成具有邏輯「高」位準。如果選中的記憶體單元的錯誤刷洗操作被執行且選中的記憶體單元具有出錯數據，則錯誤標誌ERR_FLAG可以被致能成具有邏輯「高」位準。第一錯誤脈衝產生電路31可以回應於預充電模式信號PCG_MODE而產生第一錯誤脈衝EPUL1，第一錯誤脈衝EPUL1同步於選中的記憶體單元中的每個的錯誤刷洗操作終止的時間點而被致能。
第二錯誤脈衝產生電路32可以回應於錯誤計數信號ECNT和第一錯誤脈衝EPUL1而產生第二錯誤脈衝EPUL2。第二錯誤脈衝產生電路32可以包括計數信號鎖存電路321。計數信號鎖存電路321可以在第一錯誤脈衝EPUL1未被建立時鎖存和輸出錯誤計數信號ECNT。如果第一錯誤脈衝EPUL1被建立，則第二錯誤脈衝產生電路32可以產生第二錯誤脈衝EPUL2。
設置脈衝產生電路33可以回應於第二錯誤脈衝EPUL2而產生設置脈衝SETPB。在一個示例中，如果與當選中的單元包括出錯數據時被計數的錯誤碼相對應的出錯數據的數量等於預定數量，則設置脈衝產生電路33可以產生設置脈衝SETPB。設置脈衝產生電路33可以包括脈衝延遲電路331、錯誤碼產生電路332、比較電路333和設置脈衝輸出電路334。脈衝延遲電路331可以將第二錯誤脈衝EPUL2延遲預定延遲時間以產生延遲的脈衝DPUL。脈衝延遲電路331可以使用反相器鏈電路來實現。錯誤碼產生電路332可以與第二錯誤脈衝EPUL2同步來產生錯誤碼ERRC＜1:2＞。錯誤碼產生電路332可以輸出如果第二錯誤脈衝EPUL2被建立則被計數的錯誤碼ERRC＜1:2＞。錯誤碼ERRC＜1:2＞可以逐位元地計數來依序地具有邏輯位準組合「00」、「01」、「10」和「11」。如果重設脈衝RSTPB被建立，則錯誤碼產生電路332可以將錯誤碼ERRC＜1:2＞初始化。比較電路333可以將錯誤碼ERRC＜1:2＞與設置碼SET＜1:2＞相比較來產生比較信號COM。比較電路333可以產生比較信號COM，如果錯誤碼ERRC＜1:2＞與設置碼SET＜1:2＞相同，則比較信號COM被致能成具有邏輯「高」位準。之後將參照圖7來更充分地描述比較電路333的配置和操作。設置脈衝輸出電路334可以回應於延遲的脈衝DPUL和比較信號COM而產生設置脈衝SETPB。設置脈衝輸出電路334可以對延遲的脈衝DPUL和比較信號COM執行反及運算以產生設置脈衝SETPB。如果延遲的脈衝DPUL和比較信號COM二者都具有邏輯「高」位準，則設置脈衝輸出電路334可以產生被致能成具有邏輯「低」位準的設置脈衝SETPB。
錯誤輸出鎖存電路34可以回應於設置脈衝SETPB和重設脈衝RSTPB而產生錯誤計數信號ECNT。如果設置脈衝SETPB被建立，則錯誤輸出鎖存電路34可以產生被致能成具有邏輯「高」位準的錯誤計數信號ECNT。如果重設脈衝RSTPB被建立，則錯誤輸出鎖存電路34可以產生被失能成具有邏輯「低」位準的錯誤計數信號ECNT。之後將參照圖8來更充分地描述錯誤輸出鎖存電路34的配置和操作。
參見圖7，比較電路333可以包括互斥反或閘XNOR31。如果錯誤碼ERRC＜1:2＞與設置碼SET＜1:2＞具有相同的邏輯位準組合，則比較電路333可以產生被致能成具有邏輯「高」位準的比較信號COM。雖然圖7圖示了單個互斥反或閘，但是互斥反或閘的數量可以等於錯誤碼ERRC＜1:2＞或設置碼SET＜1:2＞中包括的位元數。
參見圖8，錯誤輸出鎖存電路34可以包括反及閘NAND32和NAND33。如果設置脈衝SETPB被建立，則錯誤輸出鎖存電路34可以產生被致能成具有邏輯「高」位準的錯誤計數信號ECNT。如果重設脈衝RSTPB被建立，則錯誤輸出鎖存電路34可以產生被失能成具有邏輯「低」位準的錯誤計數信號ECNT。錯誤輸出鎖存電路34可以同步於設置脈衝SETPB和重設脈衝RSTPB而產生錯誤計數信號ECNT。
在下文中將參照圖9來描述錯誤計數信號產生電路3的操作。
錯誤刷洗模式信號ECS_MODE和預充電模式信號PCG_MODE可以依序地且反復地觸變（toggle）來執行選中的記憶體單元的錯誤刷洗操作，且如果選中的記憶體單元具有出錯數據則錯誤標誌ERR_FLAG可以被致能。在預充電模式信號PCG_MODE和錯誤標誌ERR_FLAG二者都被設置成具有邏輯「高」位準時，第一錯誤脈衝EPUL1和第二錯誤脈衝EPUL2可以同步於預充電模式信號PCG_MODE或錯誤標誌ERR_FLAG的位準從邏輯「高」位準變成邏輯「低」位準的時間點而被依序地建立。初始化成具有邏輯位準組合「00」的錯誤碼ERRC＜1:2＞可以同步於第二錯誤脈衝EPUL2而被計數成依序地具有邏輯位準組合「01」和「10」。如果錯誤碼ERRC＜1:2＞被設置成具有邏輯位準組合「10」，則比較信號COM可以被致能成具有邏輯「高」位準，因為錯誤碼ERRC＜1:2＞具有與設置碼SET＜1:2＞相同的邏輯位準組合。設置脈衝SETPB可以透過在比較信號COM具有邏輯「高」位準時建立的延遲的脈衝DPUL來產生，而錯誤計數信號ECNT可以被設置脈衝SETPB致能成具有邏輯「高」位準。如果為每個行路徑建立了重設脈衝RSTPB，則錯誤計數信號ECNT可以被失能成具有邏輯「低」位準。
錯誤計數信號產生電路3可以確定選中的記憶體單元是否具有出錯數據，以及如果半導體裝置中包括的記憶體單元的出錯數據的數量等於根據設置碼SET＜1:2＞而設定的預定數量，則錯誤計數信號產生電路3可以產生被致能的錯誤計數信號ECNT。
參見圖10，控制脈衝產生電路4可以包括檢測脈衝產生電路41、重設脈衝輸出電路42和儲存控制脈衝輸出電路43。
檢測脈衝產生電路41可以回應於第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞而產生檢測信號DET和檢測脈衝DETP。如果記憶庫組（未示出）中包括的全部記憶體單元的錯誤刷洗操作終止，則第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞的位準可以從邏輯「高」位準變成邏輯「低」位準。檢測脈衝產生電路41可以將第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞延遲預定延遲時間以產生檢測信號DET。檢測脈衝產生電路41可以與第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞的下降邊緣同步來產生檢測脈衝DETP。
重設脈衝輸出電路42可以回應於檢測信號DET而產生重設脈衝RSTPB。重設脈衝輸出電路42可以與檢測信號DET的下降邊緣同步以產生重設脈衝RSTPB。
儲存控制脈衝輸出電路43可以回應於檢測脈衝DETP和錯誤計數信號ECNT而產生儲存控制脈衝SCNTP。當錯誤計數信號ECNT被致能成具有邏輯「高」位準時，儲存控制脈衝輸出電路43可以同步於檢測脈衝DETP被建立成具有邏輯「高」位準的時間點而產生具有邏輯「高」位準的儲存控制脈衝SCNTP。
在下文中將參照圖11來描述控制脈衝產生電路4的操作。
在錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞被計數成依序地具有邏輯位準組合「00」、「01」、「10」和「11」以執行記憶庫組（未示出）中包括的全部記憶體單元的錯誤刷洗操作之後，錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞可以再次被計數成具有邏輯位準組合「00」。同步於第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞的位準從邏輯「高」位準變成邏輯「低」位準的時間點，檢測信號DET的位準也可以從邏輯「高」位準變成邏輯「低」位準。同步於第二錯誤刷洗記憶庫組位址ECS_BGADD＜2＞的位準從邏輯「高」位準變成邏輯「低」位準的時間點，檢測脈衝DETP可以被建立。具有邏輯「低」位準的重設脈衝RSTPB可以同步於檢測信號DET的位準從邏輯「高」位準變成邏輯「低」位準的時間點而被建立。當錯誤計數信號ECNT被致能成具有邏輯「高」位準時，具有邏輯「高」位準的儲存控制脈衝SCNTP可以同步於具有邏輯「高」位準的檢測脈衝DETP被建立的時間點而被建立。
參見圖12，行錯誤控制電路5可以包括標誌檢測脈衝產生電路51、臨界（critical）錯誤脈衝產生電路52、位址檢測脈衝產生電路53、鎖存控制脈衝輸出電路54、行錯誤重設脈衝輸出電路55、鎖存臨界錯誤脈衝產生電路56、行臨界錯誤脈衝產生電路57、脈衝選擇電路58、鎖存資訊產生電路59和資訊儲存電路591。
標誌檢測脈衝產生電路51可以回應於錯誤標誌ERR_FLAG而產生標誌檢測脈衝FDETP和延遲的標誌檢測脈衝FDETPd。當選中的記憶體單元具有出錯數據時，標誌檢測脈衝產生電路51可以同步於錯誤標誌ERR_FLAG的位準從邏輯「低」位準變成邏輯「高」位準的時間點而產生標誌檢測脈衝FDETP。標誌檢測脈衝產生電路51可以將標誌檢測脈衝FDETP延遲預定延遲時間來產生延遲的標誌檢測脈衝FDETPd。與從標誌檢測脈衝FDETP被建立的時間點開始直到延遲的標誌檢測脈衝FDETPd被建立的時間點的時段相對應的所述預定延遲時間可以根據實施例而設置得不同。
臨界錯誤脈衝產生電路52可以回應於標誌檢測脈衝FDETP和錯誤計數信號ECNT而產生臨界錯誤脈衝TERRP。當錯誤計數信號ECNT被致能成邏輯「高」位準時，如果標誌檢測脈衝FDETP被建立，則臨界錯誤脈衝產生電路52可以產生具有邏輯「低」位準的反相臨界錯誤脈衝TERRPB和具有邏輯「高」位準的臨界錯誤脈衝TERRP。從被執行了錯誤刷洗操作的記憶體單元的出錯數據的數量等於預定數量的時間點開始，臨界錯誤脈衝產生電路52可以同步於如果選中的記憶體單元具有額外的出錯數據則被建立的標誌檢測脈衝FDETP而產生反相臨界錯誤脈衝TERRPB和臨界錯誤脈衝TERRP。
位址檢測脈衝產生電路53可以回應於第二錯誤刷洗列位址ECS_YADD＜2＞而產生延遲的位址ADDd和位址檢測脈衝ADETP。在連接到選中的記憶庫中包括的一個行路徑的全部記憶體單元都被依序地選擇之後，第二錯誤刷洗列位址ECS_YADD＜2＞的位準可以從邏輯「高」位準變成邏輯「低」位準以選擇所述選中的記憶庫中包括的另一行路徑。位址檢測脈衝產生電路53可以將第二錯誤刷洗列位址ECS_YADD＜2＞延遲預定延遲時間以產生延遲的位址ADDd。位址檢測脈衝產生電路53可以與第二錯誤刷洗列位址ECS_YADD＜2＞的下降邊緣同步以產生具有邏輯「低」位準的位址檢測脈衝ADETP。
鎖存控制脈衝輸出電路54可以回應於位址檢測脈衝ADETP而產生鎖存控制脈衝LATCNTP。鎖存控制脈衝輸出電路54可以同步於位址檢測脈衝ADETP被建立的時間點而產生鎖存控制脈衝LATCNTP。
行錯誤重設脈衝輸出電路55可以回應於延遲的位址ADDd而產生行錯誤重設脈衝RERSTP。行錯誤重設脈衝輸出電路55可以同步於延遲的位址ADDd的下降邊緣而產生行錯誤重設脈衝RERSTP。
鎖存臨界錯誤脈衝產生電路56可以回應於反相臨界錯誤脈衝TERRPB和位址檢測脈衝ADETP而產生鎖存臨界錯誤脈衝LERRP。如果具有邏輯「低」位準的反相臨界錯誤脈衝TERRPB被建立，則鎖存臨界錯誤脈衝產生電路56可以產生具有邏輯「高」位準的鎖存臨界錯誤脈衝LERRP。如果具有邏輯「低」位準的位址檢測脈衝ADETP被建立，則鎖存臨界錯誤脈衝產生電路56可以產生具有邏輯「低」位準的鎖存臨界錯誤脈衝LERRP。
行臨界錯誤脈衝產生電路57可以回應於鎖存臨界錯誤脈衝LERRP和錯誤計數信號ECNT而產生行臨界錯誤脈衝RTERRP。從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於預定數量的時間點開始，當對於每個行路徑檢測到額外的出錯數據時，行臨界錯誤脈衝RTERRP可以產生。在錯誤計數信號ECNT具有邏輯「高」位準時，行臨界錯誤脈衝產生電路57可以緩衝鎖存臨界錯誤脈衝LERRP以產生行臨界錯誤脈衝RTERRP。
脈衝選擇電路58可以回應於脈衝選擇信號PSEL而輸出臨界錯誤脈衝TERRP或行臨界錯誤脈衝RTERRP作為選中的錯誤脈衝SEL_ERP。如果脈衝選擇信號PSEL具有邏輯「低」位準，則脈衝選擇電路58可以輸出臨界錯誤脈衝TERRP作為選中的錯誤脈衝SEL_ERP。如果脈衝選擇信號PSEL具有邏輯「高」位準，則脈衝選擇電路58可以輸出行臨界錯誤脈衝RTERRP作為選中的錯誤脈衝SEL_ERP。如果關於比預定數量多的出錯數據的數量的資訊儲存在行錯誤資訊儲存電路6中，則脈衝選擇信號PSEL可以被設置成具有邏輯「低」位準，而如果在多於預定數量的出錯數據出現之後，關於呈現出錯數據的行路徑的數量的資訊儲存在行錯誤資訊儲存電路6中，則脈衝選擇信號PSEL可以被設置成具有邏輯「高」位準。脈衝選擇信號PSEL的邏輯位準可以根據實施例而被設置得不同。
鎖存資訊產生電路59可以輸出同步於選中的錯誤脈衝SEL_ERP而被計數的鎖存資訊信號LIP＜1:M＞。每當選中的錯誤脈衝SEL_ERP被建立時，鎖存資訊產生電路59可以將鎖存資訊信號LIP＜1:M＞的邏輯位準組合增加一位元。鎖存資訊產生電路59可以回應於重設脈衝RSTPB而將鎖存資訊信號LIP＜1:M＞初始化。在這種情況下，鎖存資訊信號LIP＜1:M＞中包括的全部位元可以被初始化成具有邏輯「低」位準。初始化的鎖存資訊信號LIP＜1:M＞的邏輯位準組合可以根據實施例而設置得不同。鎖存資訊信號LIP＜1:M＞中包括的位元數「M」可以根據實施例而設置得不同。
資訊儲存電路591可以回應於儲存控制脈衝SCNTP而儲存鎖存資訊信號LIP＜1:M＞。資訊儲存電路591可以包括多個鎖存電路來儲存具有多個位元的鎖存資訊信號LIP＜1:M＞。資訊儲存電路591可以同步於儲存控制脈衝SCNTP被建立的時間點而將鎖存資訊信號LIP＜1:M＞儲存在其中。
參見圖13，行錯誤資訊儲存電路6可以包括行計數器61、行鎖存電路62、鎖存碼儲存電路63、行比較電路64、行輸出鎖存電路65、行鎖存控制脈衝產生電路66和位址鎖存電路67。
行計數器61可以回應於延遲的標誌檢測脈衝FDETPd和行錯誤重設脈衝RERSTP而產生行碼RCD＜1:N＞。如果延遲的標誌檢測脈衝FDETPd被建立，則行計數器61可以對行碼RCD＜1:N＞計數。在一個實施例中，行計數器61可以產生包括針對每個行路徑而被錯誤刷洗操作選中的單元中包括的出錯數據的數量的計數的行碼RCD＜1:N＞。每當延遲的標誌檢測脈衝FDETPd被建立時，行計數器61可以將行碼RCD＜1:N＞的邏輯位準組合增加一位元。如果行錯誤重設脈衝RERSTP被建立，則行計數器61可以將行碼RCD＜1:N＞初始化。在這種情況下，如果行錯誤重設脈衝RERSTP被建立，則行碼RCD＜1:N＞中包括的全部位元可以被初始化成具有邏輯「低」位準。初始化的行碼RCD＜1:N＞的邏輯位準組合可以根據實施例而設置得不同。行碼RCD＜1:N＞中包括的位元數「N」可以根據實施例而設置得不同。
行鎖存電路62可以回應於行鎖存控制脈衝RLCNTP而鎖存行碼RCD＜1:N＞。如果行鎖存控制脈衝RLCNTP被建立，則行鎖存電路62可以鎖存行碼RCD＜1:N＞。在一個示例中，如果行碼RCD＜1:N＞大於鎖存碼LCD＜1:N＞，則行鎖存電路62可以輸出鎖存的行碼作為鎖存碼LCD＜1:N＞。行鎖存電路62可以回應於重設脈衝RSTPB而將鎖存碼LCD＜1:N＞初始化。初始化的鎖存碼LCD＜1:N＞的邏輯位準組合可以根據實施例而設置得不同。鎖存碼LCD＜1:N＞中包括的位元數「N」可以根據實施例而設置得不同。
鎖存碼儲存電路63可以回應於儲存控制脈衝SCNTP而接收和儲存鎖存碼LCD＜1:N＞。鎖存碼儲存電路63可以包括多個鎖存電路來儲存具有多個位元的鎖存碼LCD＜1:N＞。如果儲存控制脈衝SCNTP被建立，則鎖存碼儲存電路63可以接收和儲存鎖存碼LCD＜1:N＞。
行比較電路64可以回應於行碼RCD＜1:N＞和鎖存碼LCD＜1:N＞而產生行比較信號RCOM。如果行碼RCD＜1:N＞被設置成具有比鎖存碼LCD＜1:N＞的邏輯位準組合大的邏輯位準組合，則行比較電路64可以產生被致能的行比較信號RCOM。如果行碼RCD＜1:N＞和鎖存碼LCD＜1:N＞中的每個都具有三位元，則在鎖存碼LCD＜1:N＞被設置成具有邏輯位準組合「100」時，行比較信號RCOM可以在當行碼RCD＜1:N＞具有邏輯位準組合「101」、「110」和「111」時被致能。致能的行比較信號RCOM的邏輯位準可以根據實施例而設置得不同。
行輸出鎖存電路65可以回應於鎖存控制脈衝LATCNTP和行比較信號RCOM而產生鎖存比較信號LCOM。如果鎖存控制脈衝LATCNTP被建立，則行輸出鎖存電路65可以鎖存行比較信號RCOM，以及可以輸出鎖存的行比較信號作為鎖存比較信號LCOM。
行鎖存控制脈衝產生電路66可以回應於鎖存控制脈衝LATCNTP和鎖存比較信號LCOM而產生行鎖存控制脈衝RLCNTP。當鎖存比較信號LCOM被致能成具有邏輯「高」位準時，行鎖存控制脈衝產生電路66可以回應於鎖存控制脈衝LATCNTP而緩衝鎖存比較信號LCOM以將緩衝的鎖存控制脈衝輸出作為行鎖存控制脈衝RLCNTP。
位址鎖存電路67可以回應於行鎖存控制脈衝RLCNTP而鎖存錯誤刷洗行位址ECS_XADD＜1:2＞、錯誤刷洗記憶庫位址ECS_BADD＜1:2＞和錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞。如果行鎖存控制脈衝RLCNTP被建立，則位址鎖存電路67可以鎖存錯誤刷洗行位址ECS_XADD＜1:2＞、錯誤刷洗記憶庫位址ECS_BADD＜1:2＞和錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞。位址鎖存電路67可以回應於重設脈衝RSTPB而被初始化。如果位址鎖存電路67被初始化，則儲存在位址鎖存電路67中的關於錯誤刷洗行位址ECS_XADD＜1:2＞、錯誤刷洗記憶庫位址ECS_BADD＜1:2＞和錯誤刷洗記憶庫組位址ECS_BGADD＜1:2＞的資訊可以刪除。如果行碼RCD＜1:N＞被設置成比鎖存碼LCD＜1:N＞大，則位址鎖存電路67可以鎖存關於行路徑的資訊。
如上所述，根據一個實施例的半導體裝置可以對其中包括的記憶體單元依序地執行錯誤刷洗操作以確定記憶體單元是否具有出錯數據，以及如果記憶體單元的出錯數據的數量大於或等於預定數量，則可以儲存關於出錯數據的數量的資訊，或者如果針對至少一個行位址的出錯數據的數量大於或等於預定數量，則可以儲存關於針對所述至少一個行位址的出錯數據的數量的資訊。此外，半導體裝置可以檢測和儲存關於針對每個行路徑的具有最多出錯數據的行位址的資訊和關於最多出錯數據的數量的資訊。相應地，可以使用儲存在半導體裝置中的資訊來正確地監控半導體裝置中包括的記憶體單元的狀態。
參照圖1至圖13而描述的半導體裝置可以應用於包括記憶體系統、圖形系統、計算系統、或行動系統等的電子系統。例如，如圖14中所示，根據一個實施例的電子系統1000可以包括數據儲存電路1001、記憶體控制器1002、緩衝記憶體1003和輸入/輸出（I/O）介面1004。
根據從記憶體控制器1002輸出的控制信號，數據儲存電路1001可以儲存從記憶體控制器1002輸出的數據，或者可以將儲存的數據讀取和輸出給記憶體控制器1002。數據儲存電路1001可以包括圖1中所示的半導體裝置。同時，數據儲存電路1001可以包括即使在其電源被中斷時仍能保持儲存的數據的非揮發性記憶體。非揮發性記憶體可以為諸如NOR型快閃記憶體或NAND型快閃記憶體的快閃記憶體、相變隨機存取記憶體（PRAM）、電阻式隨機存取記憶體（RRAM）、自旋力矩隨機存取記憶體（STTRAM）、或磁隨機存取記憶體（MRAM）等。
記憶體控制器1002可以經由I/O介面1004來接收從外部設備（例如，主機設備）輸出的命令，以及可以將從主機設備輸出的命令解碼來控制用於將數據輸入至數據儲存電路1001或緩衝記憶體1003中的操作或者控制用於將儲存在數據儲存電路1001或緩衝記憶體1003中的數據輸出的操作。雖然圖14用單個方塊圖示了記憶體控制器1002，但是記憶體控制器1002可以包括用於控制由非揮發性記憶體組成的數據儲存電路1001的一個控制器和用於控制由揮發性記憶體組成的緩衝記憶體1003的另一控制器。
緩衝記憶體1003可以暫時地儲存由記憶體控制器1002處理的數據。即，緩衝記憶體1003可以暫時地儲存從數據儲存電路1001輸出或輸入給數據儲存電路1001的數據。緩衝記憶體1003可以根據控制信號來儲存從記憶體控制器1002輸出的數據。緩衝記憶體1003可以將儲存的數據讀取和輸出給記憶體控制器1002。緩衝記憶體1003可以包括諸如動態隨機存取記憶體（DRAM）、移動DRAM或靜態隨機存取記憶體（SRAM）的揮發性記憶體。
I/O介面1004可以將記憶體控制器1002物理地和電氣地連接到外部設備（即，主機）。因此，記憶體控制器1002可以經由I/O介面1004來接收從外部設備（即，主機）供應的控制信號和數據，以及可以經由I/O介面1004而將從記憶體控制器1002產生的數據輸出給外部設備（即，主機）。即，電子系統1000可以經由I/O介面1004來與主機通信。I/O介面1004可以包括各種介面協定中的任意一種，諸如通用序列匯流排（USB）、多媒體卡（MMC）、快速週邊元件互連（PCI-E）、串列連接SCSI（SAS）、串列AT連接（SATA）、平行AT連接（PATA）、小電腦系統介面（SCSI）、增強型小裝置介面（ESDI）和整合驅動電路（IDE）。
電子系統1000可以用作主機的輔助儲存設備或者外部儲存設備。電子系統1000可以包括固態硬碟（SSD）、USB記憶體、安全數位（SD）卡、迷你安全位字（mSD）卡、微型安全數位（微型SD）卡、安全數位大容量（SDHC）卡、記憶卡、智慧媒體（SM）卡、多媒體卡（MMC）、嵌入式多媒體卡（eMMC）、或緊湊式快閃記憶體（CF）卡等。
1‧‧‧模式信號產生電路
11‧‧‧錯誤刷洗模式信號產生電路
12‧‧‧預充電模式信號產生電路
121‧‧‧模式鎖存信號產生電路
122‧‧‧信號綜合電路
123‧‧‧模式信號輸出電路
124‧‧‧重設信號產生電路
2‧‧‧位址產生電路
21‧‧‧第一位址計數器
22‧‧‧第二位址計數器
23‧‧‧第三位址計數器
24‧‧‧第四位址計數器
3‧‧‧錯誤計數信號產生電路
31‧‧‧第一錯誤脈衝產生電路
32‧‧‧第二錯誤脈衝產生電路
321‧‧‧計數信號鎖存電路
33‧‧‧設置脈衝產生電路
331‧‧‧脈衝延遲電路
332‧‧‧錯誤碼產生電路
333‧‧‧比較電路
334‧‧‧設置脈衝輸出電路
34‧‧‧錯誤輸出鎖存電路
4‧‧‧控制脈衝產生電路
41‧‧‧檢測脈衝產生電路
42‧‧‧重設脈衝輸出電路
43‧‧‧儲存控制脈衝輸出電路
5‧‧‧行錯誤控制電路
51‧‧‧標誌檢測脈衝產生電路
52‧‧‧臨界錯誤脈衝產生電路
53‧‧‧位址檢測脈衝產生電路
54‧‧‧鎖存控制脈衝輸出電路
55‧‧‧行錯誤重設脈衝輸出電路
56‧‧‧鎖存臨界錯誤脈衝產生電路
57‧‧‧行臨界錯誤脈衝產生電路
58‧‧‧脈衝選擇電路
59‧‧‧鎖存資訊產生電路
591‧‧‧資訊儲存電路
6‧‧‧行錯誤資訊儲存電路
61‧‧‧行計數器
62‧‧‧行鎖存電路
63‧‧‧鎖存碼儲存電路
64‧‧‧行比較電路
65‧‧‧行輸出鎖存電路
66‧‧‧行鎖存控制脈衝產生電路
67‧‧‧位址鎖存電路
1000‧‧‧電子系統
1001‧‧‧數據儲存電路
1002‧‧‧記憶體控制器
1003‧‧‧緩衝記憶體
1004‧‧‧輸入/輸出介面
ADDd‧‧‧延遲的位址
ADETP‧‧‧位址檢測脈衝
COM‧‧‧比較信號
DET‧‧‧檢測信號
DETP‧‧‧檢測脈衝
DPUL‧‧‧延遲的脈衝
ECNT‧‧‧錯誤計數信號
ECS_CMD‧‧‧錯誤刷洗命令
ECS_MODE‧‧‧錯誤刷洗模式信號
ECS_BADD＜1:2＞‧‧‧錯誤刷洗記憶庫組位址
ECS_BGADD＜1:2＞‧‧‧錯誤刷洗記憶庫組位址
ECS_BGADD＜2＞‧‧‧第二錯誤刷洗記憶庫組位址
ECS_XADD＜1:2＞‧‧‧錯誤刷洗行位址
ECS_YADD＜1:2＞‧‧‧錯誤刷洗列位址
ECS_YADD＜2＞‧‧‧第二錯誤刷洗列位址
EPUL1‧‧‧第一錯誤脈衝
EPUL2‧‧‧第二錯誤脈衝
ERRC＜1:2＞‧‧‧錯誤碼
ERR_FLAG‧‧‧錯誤標誌
FDETP‧‧‧標誌檢測脈衝
FDETPd‧‧‧延遲的標誌檢測脈衝
LATCNTP‧‧‧鎖存控制脈衝
LCD＜1:N＞‧‧‧鎖存碼
LCOM‧‧‧鎖存比較信號
LERRP‧‧‧鎖存臨界錯誤脈衝
LIP＜1:M＞‧‧‧鎖存資訊信號
MLAT‧‧‧模式鎖存信號
MRSTP‧‧‧模式重設脈衝
MS‧‧‧模式信號
PCG_CMD‧‧‧預充電命令
PCG_MODE‧‧‧預充電模式信號
PSEL‧‧‧脈衝選擇信號
RCD＜1:N＞‧‧‧行碼
RCOM‧‧‧行比較信號
RERSTP‧‧‧行錯誤重設脈衝
RLCNTP‧‧‧行鎖存控制脈衝
RSTPB‧‧‧重設脈衝
RTERRP‧‧‧行臨界錯誤脈衝
SCNTP‧‧‧儲存控制脈衝
SET＜1:2＞‧‧‧設置碼
SETPB‧‧‧設置脈衝
SEL_ERP‧‧‧選中的錯誤脈衝
T11~T16‧‧‧時間點
TERRP‧‧‧臨界錯誤脈衝
TERRPB‧‧‧反相臨界錯誤脈衝
XNOR31‧‧‧互斥反或閘
NAND32‧‧‧反及閘
NAND33‧‧‧反及閘
基於附圖和所附的詳細說明，本發明的各種實施例將變得更加明顯，在附圖中： 圖1是圖示根據本發明的一個實施例的半導體裝置的配置的方塊圖； 圖2是圖示包括在圖1的半導體裝置中的模式信號產生電路的示例的電路圖； 圖3是圖示圖2中所示的模式信號產生電路的操作的時序圖； 圖4是圖示包括在圖1的半導體裝置中的位址產生電路的示例的電路圖； 圖5是圖示圖4中所示的位址產生電路的操作的時序圖； 圖6是圖示包括在圖1的半導體裝置中的錯誤計數信號產生電路的示例的電路圖； 圖7是圖示包括在圖6的錯誤計數信號產生電路中的比較電路的示例的電路圖； 圖8是圖示包括在圖6的錯誤計數信號產生電路中的輸出鎖存電路的示例的電路圖； 圖9是圖示圖6至圖8中所示的錯誤計數信號產生電路的操作的時序圖； 圖10是圖示包括在圖1的半導體裝置中的控制脈衝產生電路的示例的電路圖； 圖11是圖示圖10中所示的控制脈衝產生電路的操作的時序圖； 圖12是圖示包括在圖1的半導體裝置中的行錯誤控制電路的示例的電路圖； 圖13是圖示包括在圖1的半導體裝置中的行錯誤資訊儲存電路的示例的配置的方塊圖；以及 圖14是圖示採用圖1至圖13中所示的半導體裝置的電子系統的示例的配置的方塊圖。
無

Claims (25)

  1. 一種半導體裝置，包括： 錯誤計數信號產生電路，被配置成產生錯誤計數信號，如果被選擇用來執行錯誤刷洗操作的單元的出錯數據的數量等於預定數量，則所述錯誤計數信號被致能；以及 行錯誤控制電路，被配置成如果出錯數據的數量大於或等於所述預定數量則回應於錯誤計數信號而儲存關於出錯數據的數量的資訊，或者被配置成在比所述預定數量更多的出錯數據被檢測到之後回應於錯誤計數信號而儲存關於呈現出錯數據的行路徑的數量的資訊。
  2. 如請求項1所述的半導體裝置，其中，所述預定數量根據設置碼來設定。
  3. 如請求項1所述的半導體裝置， 其中，錯誤計數信號產生電路被配置成回應於預充電模式信號和錯誤標誌而產生錯誤計數信號； 其中，預充電模式信號同步於選中的單元中的每個選中的單元的錯誤刷洗操作終止的時間點而被致能；以及 其中，如果出錯數據被包括在被選擇用於錯誤刷洗操作的單元中，則錯誤標誌被致能。
  4. 如請求項1所述的半導體裝置，其中，錯誤計數信號產生電路包括： 設置脈衝產生電路，被配置成：如果與選中的單元包括出錯數據時被計數的錯誤碼相對應的出錯數據的數量等於所述預定數量，則產生設置脈衝；以及 錯誤輸出鎖存電路，被配置成同步於設置脈衝和重設脈衝而產生錯誤計數信號。
  5. 如請求項4所述的半導體裝置，其中，設置脈衝產生電路包括： 錯誤碼產生電路，被配置成產生錯誤碼； 比較電路，被配置成將錯誤碼與設置碼相比較以產生比較信號；以及 設置脈衝輸出電路，被配置成回應於比較信號而產生設置脈衝。
  6. 如請求項4所述的半導體裝置，其中，重設脈衝在全部單元的錯誤刷洗操作被執行之後產生。
  7. 如請求項4所述的半導體裝置，其中，錯誤計數信號產生電路還包括： 第一錯誤脈衝產生電路，被配置成回應於預充電模式信號和錯誤標誌而產生第一錯誤脈衝；以及 第二錯誤脈衝產生電路，被配置成回應於錯誤計數信號和第一錯誤脈衝而產生第二錯誤脈衝。
  8. 如請求項1所述的半導體裝置， 其中，行錯誤控制電路包括脈衝選擇電路，脈衝選擇電路被配置成回應於脈衝選擇信號而輸出臨界錯誤脈衝或行臨界錯誤脈衝作為選中的錯誤脈衝； 其中，從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於所述預定數量的時間點開始，每當檢測到額外的出錯數據時臨界錯誤脈衝產生；以及 其中，從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於所述預定數量的時間點開始，每當針對每個行路徑檢測到額外的出錯數據時行臨界錯誤脈衝產生。
  9. 如請求項8所述的半導體裝置，其中，行錯誤控制電路還包括鎖存資訊產生電路，鎖存資訊產生電路被配置成輸出同步於選中的錯誤脈衝而被計數的鎖存資訊信號。
  10. 如請求項9所述的半導體裝置，其中，行錯誤控制電路還包括資訊儲存電路，資訊儲存電路被配置成同步於儲存控制脈衝而儲存鎖存資訊信號。
  11. 如請求項8所述的半導體裝置，其中，行錯誤控制電路還包括： 標誌檢測脈衝產生電路，被配置成回應於錯誤標誌而產生標誌檢測脈衝；以及 臨界錯誤脈衝產生電路，被配置成回應於標誌檢測脈衝和錯誤計數信號而產生臨界錯誤脈衝。
  12. 如請求項8所述的半導體裝置，其中，行錯誤控制電路還包括： 位址檢測脈衝產生電路，被配置成回應於錯誤刷洗列位址而產生位址檢測脈衝；以及 鎖存臨界錯誤脈衝產生電路，被配置成回應於位址檢測脈衝和反相臨界錯誤脈衝而產生鎖存臨界錯誤脈衝。
  13. 如請求項1所述的半導體裝置，還包括行錯誤資訊儲存電路，行錯誤資訊儲存電路被配置成利用錯誤刷洗操作來檢測行路徑之中的呈現最多出錯數據的一個行路徑，以及被配置成儲存關於檢測到的行路徑的資訊以及關於連接到檢測到的行路徑的單元的出錯數據的數量的資訊。
  14. 如請求項13所述的半導體裝置，其中，行錯誤資訊儲存電路包括： 行計數器，被配置成產生行碼，行碼包括針對每個行路徑而被錯誤刷洗操作選中的單元中包括的出錯數據的數量的計數；以及 行鎖存電路，被配置成如果行碼被設置成比鎖存碼大則鎖存行碼以輸出鎖存的行碼作為鎖存碼。
  15. 如請求項14所述的半導體裝置，其中，行錯誤資訊儲存電路還包括位址鎖存電路，位址鎖存電路被配置成如果行碼被設置成比鎖存碼大則鎖存關於行路徑的資訊。
  16. 如請求項14所述的半導體裝置，其中，行錯誤資訊儲存電路還包括： 行比較電路，被配置成將行碼與鎖存碼相比較以產生行比較信號； 行輸出鎖存電路，被配置成回應於針對每個行路徑而建立的鎖存控制脈衝來輸出行比較信號作為鎖存比較信號；以及 行鎖存控制脈衝產生電路，被配置成回應於鎖存控制脈衝而緩衝鎖存比較信號以產生行鎖存控制脈衝。
  17. 如請求項1所述的半導體裝置，還包括模式信號產生電路，模式信號產生電路被配置成產生在執行錯誤刷洗操作的時段期間被致能的錯誤刷洗模式信號，以及被配置成產生同步於錯誤刷洗操作終止的時間點而被致能的預充電模式信號。
  18. 如請求項1所述的半導體裝置，還包括位址產生電路，位址產生電路被配置成回應於在執行錯誤刷洗操作時被致能的錯誤刷洗模式信號而對錯誤刷洗列位址、錯誤刷洗行位址、錯誤刷洗記憶庫位址和錯誤刷洗記憶庫組位址依序地計數。
  19. 如請求項1所述的半導體裝置，還包括控制脈衝產生電路，控制脈衝產生電路被配置成針對每個行路徑產生重設脈衝，以及被配置成在錯誤計數信號被致能時針對每個行路徑產生儲存控制脈衝。
  20. 一種半導體裝置，包括： 脈衝選擇電路，被配置成回應於脈衝選擇信號而將臨界錯誤脈衝或行臨界錯誤脈衝輸出作為選中的錯誤脈衝； 鎖存資訊產生電路，被配置成輸出同步於所述選中的錯誤脈衝而被計數的鎖存資訊信號；以及 資訊儲存電路，被配置成同步於儲存控制脈衝而儲存鎖存資訊信號， 其中，從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於預定數量的時間點開始，每當檢測到額外的出錯數據時，臨界錯誤脈衝產生；以及 其中，從在錯誤刷洗操作期間選中的單元的出錯數據的數量等於所述預定數量的時間點開始，每當針對每個行路徑檢測到額外的出錯數據時，行臨界錯誤脈衝產生。
  21. 如請求項20所述的半導體裝置，其中，所述預定數量根據設置碼來設定。
  22. 如請求項20所述的半導體裝置，還包括： 標誌檢測脈衝產生電路，被配置成回應於錯誤標誌而產生標誌檢測脈衝；以及 臨界錯誤脈衝產生電路，被配置成回應於標誌檢測脈衝和錯誤計數信號而產生臨界錯誤脈衝。
  23. 如請求項20所述的半導體裝置，還包括： 位址檢測脈衝產生電路，被配置成回應於錯誤刷洗列位址而產生位址檢測脈衝；以及 鎖存臨界錯誤脈衝產生電路，被配置成回應於位址檢測脈衝和反相臨界錯誤脈衝而產生鎖存臨界錯誤脈衝。
  24. 一種半導體裝置，包括： 行計數器，被配置成產生行碼，行碼包括針對每個行路徑而被錯誤刷洗操作選中的單元中包括的出錯數據的數量的計數； 行鎖存電路，被配置成：如果行碼被設置成比鎖存碼大，則鎖存行碼以輸出鎖存的行碼作為鎖存碼；以及 位址鎖存電路，被配置成如果行碼被設置成比鎖存碼大則鎖存關於行路徑的資訊。
  25. 如請求項24所述的半導體裝置，還包括： 行比較電路，被配置成將行碼與鎖存碼相比較以產生行比較信號； 行輸出鎖存電路，被配置成回應於針對每個行路徑而建立的鎖存控制脈衝來輸出行比較信號作為鎖存比較信號；以及 行鎖存控制脈衝產生電路，被配置成回應於鎖存控制脈衝而緩衝鎖存比較信號以產生行鎖存控制脈衝。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102243582B1 (ko) * 2017-04-24 2021-04-23 에스케이하이닉스 주식회사 반도체장치
KR102466965B1 (ko) * 2018-04-23 2022-11-14 에스케이하이닉스 주식회사 반도체장치
KR20200056732A (ko) * 2018-11-15 2020-05-25 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20200106733A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20230073915A (ko) 2021-11-19 2023-05-26 에스케이하이닉스 주식회사 에러체크 및 스크럽동작방법 및 이를 이용한 반도체시스템
EP4336508A4 (en) * 2022-07-28 2024-10-23 Changxin Memory Tech Inc PULSE GENERATOR, ERROR CHECK AND CLEANING CIRCUIT, AND MEMORY
CN117636997A (zh) * 2022-08-17 2024-03-01 长鑫存储技术有限公司 计数电路及存储器
US11972789B2 (en) 2022-08-17 2024-04-30 Changxin Memory Technologies, Inc. Memory device with error per row counter (EpRC) performing error check and scrub (ECS)
CN115223615B (zh) * 2022-09-20 2022-12-09 睿力集成电路有限公司 一种译码电路、译码方法和半导体存储器
CN115295040B (zh) * 2022-10-08 2023-06-02 睿力集成电路有限公司 控制电路、控制方法以及半导体存储器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1411431A3 (en) * 2002-09-20 2010-10-20 Sicronic Remote KG, LLC Method and apparatus of reloading erroneous configuration data frames during configuration of PLDs
CA2447204C (en) * 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
KR100734262B1 (ko) * 2004-12-07 2007-07-02 삼성전자주식회사 광 저장 매체의 최적화된 결함 처리를 위한 결함 판단 장치
JP2008287404A (ja) * 2007-05-16 2008-11-27 Hitachi Ltd 読み出しによる非アクセスメモリセルのデータ破壊を検出及び回復する装置、及びその方法
JP5265883B2 (ja) * 2007-05-24 2013-08-14 株式会社メガチップス メモリアクセスシステム
US8032816B2 (en) * 2007-06-01 2011-10-04 International Business Machines Corporation Apparatus and method for distinguishing temporary and permanent errors in memory modules
US8255772B1 (en) * 2008-06-18 2012-08-28 Cisco Technology, Inc. Adaptive memory scrub rate
KR101575248B1 (ko) * 2009-04-30 2015-12-07 삼성전자주식회사 메모리 컨트롤러 및 그것을 포함하는 메모리 시스템
US8255773B2 (en) 2009-06-29 2012-08-28 Sandisk Technologies Inc. System and method of tracking error data within a storage device
KR101873526B1 (ko) * 2011-06-09 2018-07-02 삼성전자주식회사 에러 정정회로를 구비한 온 칩 데이터 스크러빙 장치 및 방법
US8640006B2 (en) * 2011-06-29 2014-01-28 International Business Machines Corporation Preemptive memory repair based on multi-symbol, multi-scrub cycle analysis
KR101298191B1 (ko) * 2011-11-04 2013-08-20 에스케이하이닉스 주식회사 반도체 메모리 장치, 이를 위한 연속 프로그램 제어 회로 및 프로그램 방법
US8689081B2 (en) * 2011-11-28 2014-04-01 Cisco Technology, Inc. Techniques for embedded memory self repair
JP2013222236A (ja) * 2012-04-13 2013-10-28 Hitachi Ltd メモリの管理方法、記憶装置およびそれを搭載した計算機
KR102076067B1 (ko) 2012-11-27 2020-02-11 삼성전자주식회사 메모리 모듈 및 메모리 시스템
US9037946B2 (en) * 2013-03-12 2015-05-19 Sandisk Technologies Inc. Detecting effect of corrupting event on preloaded data in non-volatile memory

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