TW201806073A - 半導體裝置及製造方法 - Google Patents

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Abstract

提供一裝置、結構、和方法，其藉由利用插入層來對較弱和較軟的介電層提供額外的支持。運用插入層，其介於兩個較弱的介電層之間，或是可能利用插入層與單層介電材料一起使用。插入層一旦形成，溝槽和導孔形成於複合層內，且插入層將有助於提供支持，其將限制或消除不理想的彎曲或其他可能妨礙後續製程步驟的結構位移，例如在以導電材料填充溝槽和導孔的製程中。

Description

半導體裝置及製造方法
本發明實施方式係有關具有多層薄膜之半導體裝置和方法。
在現今縮小半導體裝置的過程中，期待以低k介電材料作為導體互連之間之金屬間和/或層間的介電質，以減少由於電容效應造成的在信號傳播中電阻電容(RC)延遲效應。有鑑於此，介電質的介電常數愈低，相鄰導線的寄生電容愈低，且積體電路(IC)的RC延遲愈低。
然而，當前正被考慮或用作低k的介電材料不是理想的。具體而言，在選擇材料根據其k值，特別是根據其低k值，其他特徵，例如材料的硬度或其強度，可能不適合在半導體製程中使用。因此，期待改進使用低k介電材料的製程。
根據一實施方式，提供半導體裝置其包含第一介電層位於基板上。第二介電層物理性接觸第一介電層，其 中第一介電層和第二介電層形成複合的介電層，且其中第二介電層，相較於第一介電層，具有較大的硬度；且第一開口延伸入該複合介電層，第一開口具有介於大約70°至大約80°之角度。
根據另一實施方式，半導體裝置包含第一介電層於基板之上，第一介電層包含所提供的第一介電材料。插入層位在第一介電層之上且與之接觸，插入層包含第二介電材料，相較於一介電材料，具有較大的硬度和較大的K值。第二介電層位於插入層之上且與之接觸，第二介電層包含第二介電材料，其相較第二介電材料，具有較小的硬度和較小的K值。溝槽開口位於第二介電層內，溝槽開口具有溝槽剖面角，其介於大約70°至大約80°，且導孔開口具有導孔剖面角，其介於大約60°至大約70°。
根據又另一實施方式，製造半導體裝置之方法，該方法包含在基板內沉積第一介電層在一導電元件上。第一介電層之支持係由沉積插入層在第一介電層上並與之成物理性的接觸，其中插入層具有一硬度，其大於該第一介電層的硬度，且該插入層具有一K值，其大於第一介電層之K值。第二介電層沉積在插入層上且與之成物理性的接觸，其中第二介電層具有硬度和K值，二者小於插入層的硬度和K值。蝕刻第二介電層、插入層、介電層以形成導孔開口，其中導孔開口具有導孔剖面角，其介於大約60°之大約70°之間，且蝕刻第二介電層以形成溝槽開口其至少部分地進入第二介電層，其中溝槽開口具有溝槽剖面角，其介於大約 70°至大約80°。
100‧‧‧層間介電層
101‧‧‧基板
102‧‧‧接觸點
103‧‧‧金屬化層
104‧‧‧接觸點
105‧‧‧導電元件
106‧‧‧接觸點
107‧‧‧第一介電層
108‧‧‧接觸點
109‧‧‧插入層
111‧‧‧第二介電層
201‧‧‧光阻
203‧‧‧第一開口
205‧‧‧蝕刻製程
30‧‧‧電晶體
301‧‧‧光阻
303‧‧‧第二開口
305‧‧‧蝕刻製程
32‧‧‧基板
34‧‧‧隔離區域
36‧‧‧鰭狀物
38‧‧‧閘極介電質
40‧‧‧閘極電極
401‧‧‧互連
42‧‧‧源極/汲極區域
44‧‧‧源極/汲極區域
50‧‧‧基板
50B‧‧‧第一區域
50C‧‧‧第二區域
52‧‧‧鰭狀物
54‧‧‧隔離區域
56‧‧‧鰭狀物
58‧‧‧虛擬介電層
60‧‧‧虛擬閘極層
62‧‧‧硬罩層
70‧‧‧虛擬閘極
72‧‧‧硬罩
76‧‧‧虛擬閘極
78‧‧‧硬罩
80‧‧‧閘極密封間隔物
82‧‧‧源極/汲極區域
84‧‧‧源極/汲極區域
86‧‧‧閘極間隔物
88‧‧‧層間介電層
90‧‧‧凹陷
92‧‧‧閘極介電層
94‧‧‧電極
96‧‧‧閘極介電層
98‧‧‧電極
D1、D2、D3、D4、D5、D6、D7、D8‧‧‧深度
L1、L2‧‧‧長度
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17、T18、T19、T20、T21‧‧‧厚度
W1、W2、W3‧‧‧寬度
αTP‧‧‧溝槽剖面角
αVP‧‧‧導孔剖面角
當與附圖同時閱讀時，從以下的詳細描述中可最好地理解本揭露內容。值得注意的是，根據產業的標準做法，各個特徵沒有按比例繪製。事實上，為了討論上的清楚性，各個特徵的尺寸可能任意地增加或減少。
圖式第1圖為根據一些實施方式，繪示第一介電層、插入層、第二介電層。
圖式第2圖為根據一些實施方式，繪示形成於第一開口於第二介電層內。
圖式第3A至3B圖為根據一些實施方式，繪示形成第二開口於第二介電層內。
圖式第4圖為根據一些實施方式，繪示互連的形成。
圖式第5圖為根據一些實施方式，繪示一實施方式，在其中第二開口部分地延伸入插入層。
圖式第6A至6B圖為根據一些實施方式，繪示一實施方式，在其中第二開口部分地延伸入第二介電層。
圖式第7圖為根據一些實施方式，繪示一實施方式，其包含第一介電層和插入層，且在其中第二開口延伸入第一介電層。
圖式第8圖為根據一些實施方式，繪示一實施方式，其包含第一介電層和插入層，且在其中第二開口穿透插入 層延伸。
圖式第9圖為根據一些實施方式，繪示一實施方式，其包含第一介電層和插入層，且在其中第二開口部分地延伸入插入層。
圖式第10圖為根據一些實施方式，繪示一實施方式，其包含第二介電層和插入層，且在其中第二開口延伸入插入層。
圖式第11圖為根據一些實施方式，繪示一實施方式，其包含第二介電層和插入層，且在其中第二開口穿透第二介電層而延伸。
圖式第12圖為根據一些實施方式，繪示一實施方式，其包含第二介電層和插入層，且在其中第二開口部分地穿過第二介電層而延伸。
圖式第13至27C圖為根據一些實施方式，所繪示的使用插入層和FinFET結構的製程流程。
以下揭露內容提供許多不同的實施方式，或實施例，以實現發明的不同特徵。特定的成份或配置的實施例描述如下以簡化本揭露內容。當然這些僅是實施例，目的不在於限制。例如，在描述中，形成第一特徵在第二特徵之上或上方，其後可能包含實施方式其中第一和第二特徵直接接觸形成，且也可能包含實施方式其中額外的特徵可能形成於第一和第二特徵之間，因此第一和第二特徵可能不是直接接 觸。此外，在各實施例中，本揭露內容可能重複標號和/或字母。這樣的重複是目的是為了簡化和清楚，並不表示所討論的各實施方式和/或配置之間有關係。
更進一步地，空間上的相對用語，如「下面」、「下」、「低」、「高於」、「上」等用語，可能在此使用以為了容易敘述，以描述在圖式中一元件或特徵和另一個元件或特徵的關係。空間相對用語目的在於，除了描繪在圖式以外的位向，包含使用中或操作中裝置的不同位向。設備可以轉向(旋轉90度或位在其他方向)且本文中使用的空間相對描述詞同樣地可以相應地解釋。
現在參看圖式第1圖，第1圖繪示基板101，其具有主動區域(無分開地繪示)、金屬化層103在基板上、導電元件105於金屬化層103之內、第一介電層107、插入層109、第二介電層111。在實施方式中基板101可能包含塊狀矽、摻雜或未摻雜、或絕緣層覆矽(SOI)基板的主動層。一般而言，絕緣層覆矽基板包含一半導體材料層，諸如矽、鍺、矽鍺、絕緣層覆矽、絕緣體上矽鍺(SGOI)、或其組合。其他可能使用的基板包括多層基板、梯度基板、混合式方向基板。
主動裝置可能包含各式廣泛的主動裝置，諸如電晶體和類似者，且可使用被動裝置，諸如電容器、電阻器、電感器或類似者，以產生理想之設計的結構和功能部份。形成主動裝置和被動裝置可能利用任何合適的方法於基板之內或之上。
金屬化層103形成在基板101之上，且設計主動裝置以連接各主動裝置而形成所設計之功能性的迴路。在實施方式中，金屬化層由交替的介電層和導電材料層形成，且可經由合適的製程形成(諸如：沉積、鑲嵌、雙鑲嵌等)。在實施方式中，可能有一至四個金屬化層，藉由至少一層間介電層(ILD)，與基板101分隔，但金屬化層的確切數目取決於設計。
導電元件105可能形成在金屬化層103的上部內，且導電元件105是一個區域，與互連401(未繪示於圖式第1圖，但關於互連401以下有繪示及描述)形成物理性和電性上的連接。在實施方式中導電元件105可能的材料，諸如銅，以例如鑲嵌或雙鑲嵌的製程形成，藉由在金屬化層103的上部之內形成一開口，開口以導電材料例如銅填充和/或過填充，且執行平坦化製程將導電材料嵌入進金屬化層103內。然而，可使用任何合適的材料和任何合適的製程以形成導電元件105。
可形成第一介電層107以有助於將互連401與其他相鄰的電由導線隔離。在實施方式中，第一介電層107可能為，如：低k介電膜，目的在於有助於將互連401與其他結構隔離。藉由隔離互連401，互連401的電阻-電容(RC)延遲可能減少，從而提高通過互連401之電力的總體效率和速度。
在實施方式中，第一介電層107可能是多孔的材料，諸如氮碳氧化矽(SiOCN)，氮碳化矽(SiCN)或碳氧 化矽(SiOC)，且可能藉由先在金屬化層103之上形成前驅層而形成。前趨物層可能包含基質材料，和散佈散基體材料內的成孔劑，或是可能替代地包含無成孔劑的基質材料。在實施方式中，形成前趨物層可藉由如基質和成孔劑的共沉積，利用一製程，如電漿輔助化學氣象沉積(PECVD)，其中同時沉積基質材料和成孔劑，因而形成具有基質材料和前趨層混合在一起的前趨層。然而，本領域通常知識者會體認，利用同步的PECVD製程作共沉積不是可能用於形成前趨物層的唯一製程。任何合適的製程，諸如預混基質材料和成孔劑成液體，然後將混合物旋塗在金屬化層103上，也是可使用的製程。
形成前趨物層可至一厚度，其足夠提供理想的第一介電層107的隔離和路由特性。在實施方式中，形成前趨物層可至介於大約10Å和大約1000Å之間的第一厚度T1，諸如大約300Å。然而，這些厚度僅是說明性的，目的不在於限制實施方式的範圍，因為前趨物層的確切厚度可能是任何合適的理想厚度。
形成基質材料，或基底介電材料，可利用製程諸如PECVD，雖然任何合適的製程，諸如化學氣相沉積(CVD)，物理氣相沉積(PVD)，或甚至旋轉塗佈，可替換地使用。PECVD製程可能使用前趨物，諸如甲基二乙氧基矽烷(DEMS)，雖然其他前趨物諸如其他矽烷、烷基矽烷(例如，三甲基矽烷和四甲基矽烷)、烷氧基矽烷(例如，例如甲基三乙氧基矽烷(MTEOS)，甲基三甲氧基矽烷 (MTMOS)，甲基二甲氧基矽烷(MDMOS)，甲基三乙氧基矽烷三甲基甲氧基矽烷(TMMOS)和二甲基二甲氧基矽烷(DMDMOS))、直鏈矽氧烷和環狀矽氧烷(例如，八甲基環四矽氧烷(OMCTS)和四甲基環四矽氧烷(TMCTS))、其組合，或類似者，可替換地使用。然而，本領域通常知識者會明瞭，在此列出的材料和製程僅是說明的，不意欲限制至這些實施方式，因為任何其他合適的基質前趨物可替換地使用。
成孔劑可為分子，其可在基質材料已凝固，以在基質內成孔之後，從基質材料移除，因而減少第一介電層107的介電常數的總值。成孔劑可為一材料，其足夠大以形成孔洞，同時也維持足夠小，因此個別孔洞的尺寸不會過度置換基質材料。因此，成孔劑可包含有機分子，諸如含甲基的分子或含乙基的分子。
在前趨物層已用成孔劑分散在基質材料內形成後，成孔劑從基質材料移除以在基質內形成孔洞。在實施方式中，執行成孔劑的移除係藉由退火製程，其可分解和蒸發成孔劑材料，因而允許成孔劑材料擴散並離開基質材料，因而留下結構完整的介電材料作為第一介電層107。例如：可使用介於大約200℃和大約500℃的退火，如大約400℃，持續介於大約10秒至大約600秒，如200秒。
然而，本領域通常知識者會體認，上述的加熱製程不是唯一用來將成孔劑自基質材料移除以形成第一介電材料層107的方法。其他合適的製程，例如以紫外線輻射 照射成孔劑以分解成孔劑，或是利用微波以分解成孔劑，可替換地使用。這意指移除全部或部分成孔劑的這些製程和任何其他合適的製程，完全地納入至實施方式的範圍內。
然而，上述的第一導電介電層107不具有理想的阻力以承受可發生於圖案化製程中的不平衡壓力。例如，位於鄰接導孔開口旁的溝槽開口的變形量不同於遠離導孔開口的溝槽開口的變形量，例如從導孔開口移除的第三溝槽開口。在一具體的實施例中，每一個溝槽開口可由圖案化製程，其目的在於形成具有類似寬度的溝槽開口，但是因為每一個開口內的力量不平衡，相較於遠離導孔開口的溝槽開口的寬度，鄰接導孔開口的溝槽開口可能理想寬度減少4nm至5nm或6nm。介於各溝槽開口這樣的減少和差異可能導致在後續金屬化製程中的間隙填充問題(以下進一步討論)。
因此，一互第一介電材料層107已形成，插入層109形成在第一介電層107之上以提供額外的結構支持的骨架，以增加第一導電層107和其他後續配置層面的堅實度，同時使電容的衝擊小於簡單地置換體膜，其會有大於100
Figure TW201806073AD00001
的厚度。在實施方式中，相較第一介電層107，插入層109為具有較大硬度和較高K值的材料。例如，在實施方式中，第一介電層107具有介於大約1.5GPa至大約3.0GPa的厚度，例如大約2GPa，插入層109可能具有大於約8GPa的厚度，例如介於大約10GPa至大約13GPa，例如12GPa。換句話說，插入層109可能具有大於第一介電層至少5GPa的厚度。類似地，在實施方式中，第一介電層107具 有介於大約2.3和大約2.9的K值，插入層可能具有大於約3.0的K值。
在具體的實施方式中，插入層109可能包含一材料，諸如：SixOy(如SiO2)、SixOy(如SiO2)、SixCy(如SiC)、SixNy(如Si3N4)、SixOyHz(如SiOH*)、和SiwOxCyHz(如SiOCH3)、其組合，或是類似物。在另一實施方式中，插入層109可能包含一個或多個材料，諸如金屬氧化物或金屬氮化物，例如氮化鋁(AlN)或氧化鈦(TiO2)。然而，可使用任何合適的材料以對第一導電層107提供額外的結構支持。
在實施方式中，形成插入層109可利用沉積製程，諸如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)，或類似的製程。在其他實施方式中，例如在一實施方式中，如果形成氧化矽，可沉積或形成第一材料的初始層，例如矽，且之後該層可處理，如以氧氣處理，以形成插入層的最終材料。可使用任何合適的製程以形成插入層109。可形成插入層109至第二厚度T2，其介於大約10
Figure TW201806073AD00002
至大約100
Figure TW201806073AD00003
，例如大約30
Figure TW201806073AD00004
。
在插入層109已形成以提供額外的支持之後，第二介電層111可形成在插入層109之上。在實施方式中，第二介電層可形成自和第一導電層107類似的材料且以類似的方式。例如，第二介電層111可能包含多孔材料例如SiOCN，其形成藉由起先放置基質材料和成孔劑，且之後移除該成孔劑。然而，在其他實施方式中，第二介電材料111 可為與第一介電層107不同的材料。可形成任何合適的材料組合。在一實施方式中，可形成第二介電層111至第三厚度T3，其介於大約100
Figure TW201806073AD00005
至大約600
Figure TW201806073AD00006
，例如大約400
Figure TW201806073AD00007
。
圖式第2圖繪示圖案化製程的起始，此製程用以形成互連401在第一介電層107、插入層109、第二介電層111之內。在實施方式中，圖案化製程可能起始自最初地運用第一光阻201於第二介電層111上部，第一光阻201可能包含抗反射層(ARL)。一旦就位，第一光阻201可曝光以圖案化能量來源(如：光)，以在第一光阻之受曝光能量衝擊的部分誘導化學反應。一旦在第一光阻201的曝光和非曝光區域，化學反應已在物理性質上誘發產生差異，第一光阻201顯影，以移除第一光阻201的曝光部分或非曝光部分，以在第一光阻內形成圖案，且暴露下方的第二介電層111的部分。
一旦第一光阻201已就位且形成圖案，第一光阻201的圖案轉移至下方的第二介電層111以形成第一開口203，其在一些實施方式中，將形成導孔的開口。在一實施方式中，轉移圖案可使用如異向性第一蝕刻製程(在圖式第2圖標示205的波浪狀線)藉此，反應物針對經由第一光阻201曝光的第二介電層111的部分。在一實施方式中，從第二介電層111移除曝光材料的第一蝕刻製程205，可能持續直到插入層已被暴露。第一開口203可能於第二介電層111的上部具有第一寬度W1，其介於大約10nm至大約50nm，例如大約30nm。
如果需要的話，第一蝕刻製程205可在插入層 109已暴露後停止。或者，第一蝕刻製程205可能持續以便移除插入層109現已暴露部分的全部或部分。在實施方式中，所使用的蝕刻劑，其用以蝕刻第二介電層111的材料，也適合蝕刻插入層109的材料，第一蝕刻製程205可能簡單地持續下去以持續插入層109材料的蝕刻。在另一實施方式中，一旦插入層109已暴露，可使用不同的蝕刻劑或甚至不同的蝕刻製程以將插入層109圖案化。在一實施方式中，自插入層109移除暴露材料的第一蝕刻製程205可能持續至暴露出介電層107。
如果需要的話，第一蝕刻製程205可在暴露出第一介電層107之後停止。或者，在一實施方式中，移除插入層109所有已暴露的部分，第一開口203可能延伸至第一介電層107。在一實施方式中，其用以蝕刻插入層109的蝕刻劑，適合於蝕刻第一介電層107，第一蝕刻製程205可能簡單地持續進行。在另一個實施方式中，可修飾第一蝕刻製程205，而使用不同的蝕刻劑，或是使用另外的分離的蝕刻製程，以蝕刻第一介電層107。在一具體的實施方式中，第一蝕刻製程205可能持續至第一開口203在第一介電層107之內具有第一深度D1，其小於大約300
Figure TW201806073AD00008
，例如大約50
Figure TW201806073AD00009
。
圖式第3A圖繪示可利用第一光阻201的移除、第二光阻301的置換、第二蝕刻製程(顯示於圖式第3A圖，標示305的波浪狀線)，以延伸第一開口203以暴露導電元件105，並且也形成第二開口303，其在一實施方式中可為導孔溝槽。在一實施方式中，移除第一光阻201可使用例如灰 化的製程，藉此第一光阻201的溫度增加至第一光阻201的材料經歷熱分解，此時可將第一光阻移除。然而，也可使用任何其他合適的移除製程，例如蝕刻。
一旦第一光阻201已移除，可運用及圖形化第二光阻301。在一實施方式中第二光阻301可能是與第一光阻201類似的材料，也可能如前述般圖形化。例如，可運用第二光阻301，曝光於能量來源(如：光)，且顯影以形成理想的圖案。然而，對於形成第二光阻301，可使用任何合適的材料或製程。
一旦第二光阻301已圖案化，利用第二蝕刻製程以形成第二開口303(其可能係如：為導線溝槽的開口)且延伸第一開口203(其可能係如：導孔開口)以暴露導電元件105。在一實施方式中，第二蝕刻製程305可能類似於如上述圖式第2圖關於第一開口203的第一蝕刻製程205。例如，第二蝕刻製程305可能為一個或多個異向性蝕刻，例如一個或多個反應性離子蝕刻，其穿透第二介電層111、插入層109、和/或第一介電層107以延伸第二光阻301的圖案至第二深度，其小於大約200
Figure TW201806073AD00010
，例如50
Figure TW201806073AD00011
。然而，可替換地使用任何合適的蝕刻製程或其他製程。
另外，當利用第二蝕刻製程305以形成第二開口303，第二蝕刻製程305也會用以延伸第一開口203。特別是利用第二蝕刻製程305以穿透第一介電層107而延伸第一開口203，且暴露下方的導電元件105。這種導電元件105的暴露允許互連401的一部分與導電元件105形成物理性和 電性的接觸。
然而，雖然以往的製程(其無使用插入層)，導致不平衡的壓力，其來自於周圍經由蝕刻製程，其導致鄰接於導孔的溝槽上部開口的彎曲，且導致在裝置周遭不同位置溝槽開口有嚴重的尺寸錯配問題，插入層109的存在將有助於避免第一介電層107和第二介電層111彎曲或崩塌。因此，鄰接於第一開口203的第一開口203的上部將更能維持在理想的形狀，且橫跨裝置的第二開口303可能有較少的變異。在第二開口303的理想寬度上，對於減少介於不同位置的第二開口303(如，位置相鄰於導孔開口，距離第一長度L1，其介於大約5nm至大約20nm，諸如大約10nm；或是位置自導孔開口移除(在圖式第3A圖中顯示為虛線)，距離第二長度L2，其介於大約50nm至大約80nm，諸如大約80nm)之間的變異至大約3nm；例如，以往沒有插入層109的製程可能導致彎曲，其可能造成不同第二開口303(一個位於鄰接導孔開口，一個位在遠離導孔開口)之間寬度的變異，其介於大約5nm至大約6nm，例如5.5nm(或大於理想圖案的10%)；包含插入層109可能減少位在第二開口上部的彎曲量，因而在第二開口303的理想寬度，介於第二開口303之間的變異可能僅是0.7nm至2.9nm，例如大約1.7或大約2nm(或小於理想圖案的5%)。
此外，插入層109的存在會導致第二蝕刻製程305形成第二開口303(如，溝槽開口)具有介於第二開口303底部和第二開口側壁的一角度。在實施方式中，這個角度， 又稱為溝槽剖面角αTP，可能介於大約70°至大約80°(沒有插入層109，溝槽剖面角介於80°至90°)。
圖式第3B圖為移除第二光阻301之後，繪示圖式第3A圖中沿著標示B-B’虛線的剖面視圖。在一實施方式中，移除第二光阻301可能利用如灰化製程，雖然也可能使用任何合適的製程。此外，在圖式3B可顯示3個第一開口203，且當插入層109存在且有助於提供額外的結構支持至第二介電層111且防止其在圖案化製程中變形，第一開口203可能各者在第一開口203的上部具有導孔剖面角αVP，其介於大約60°至大約70°(沒有插入層109，會產生導孔剖面角55°-65°)。
圖式第4圖繪示以導電材料填充第一開口203和第二開口303以形成互連401。在一實施方式中互連401包含導孔(如：在第一開口203之內的導電材料)以及溝槽(如：在第二開口內之內的導電材料)。然而，也可形成任何合適的溝槽和導孔組合。
在一實施方式中第一開口203和第二開口303可填充以阻擋層(未圖式)和導電材料以形成互連401。阻擋層可能包含導電材料，諸如氮化鈦，雖然其他合適材料，例如氮化鉭、鈦、介電質，或類似物可替換地使用。形成阻擋層可使用CVD製程，諸如PECVD。然而，也可使用其他製程，諸如：可使用濺射或金屬有機化學氣相沉積(MOCVD)。形成阻擋層用以對於第一開口203和第二開口303的下方形狀形成輪廓。
導電材料可能包含銅，雖然其他合適的材料例如鋁、合金、摻雜多晶矽、其組合，和類似物，可替換地使用。形成導電材料可能藉由首先沉積種子層(沒有分開地繪示於第4圖)，之後將銅電鍍到種子層上，將第一開口203和第二開口303填充和過填充。一旦第一開口203和第二開口303已填充，經由研磨製程，例如化學機械研磨(CMP)，雖然也可使用任何其他合適的移除製程，來移除多餘的阻擋層和第一開口203及第二開口303之外多餘的導電材料。
此外，儘管以上所述的製程，在形成第二開口303之前形成第一開口203，可被描述為導孔先雙鑲嵌製程，實施方式不限於這種方式。精確地說，對於形成第一開口203和第二開口303，也可使用任何合適的製程，諸如溝槽先雙鑲嵌製程、鑲嵌製程、或其他合適互連形成製程。這旨在所有這些製程完全地包括在實施方式的範圍內。
經由形成插入層109，以對第一介電層107和第二介電層111提供額外的支持，正常發生於圖案化製程中的變形或彎曲可以減輕或預防。從而，可預防不理想之變形的有害效應，例如沿著第二開口303上部相異的減少之寬度。這樣的預防提供後續填充製程較少的缺陷。
圖式第5圖繪示另一個實施方式，其中插入層109置放於介於第一介電層107和第二介電層111之間。然而，在這實施方式，不是第二開口303穿透插入層109延伸入第一介電層107(關於第4圖說明如上述)，替代的是，利用第二蝕刻製程305以形成第二開口303，只有部分地穿過插 入層109而延伸，而不是完全穿過插入層109而延伸。
在這個實施方式中，第一介電層107可能具有第四厚度T4，其介於大約100
Figure TW201806073AD00012
至大約700
Figure TW201806073AD00013
，例如大約500
Figure TW201806073AD00014
，插入層109可能具有第5厚度T5，其介於大約10
Figure TW201806073AD00015
至大約100
Figure TW201806073AD00016
，例如30
Figure TW201806073AD00017
，且第二介電層111可能具有第6厚度T6，其介於大約100
Figure TW201806073AD00018
至大約500
Figure TW201806073AD00019
，例如大約300
Figure TW201806073AD00020
。在這個實施方式中，可使用第二蝕刻製程305以形成第二開口303，以延伸入插入層109一第三深度D3，其小於大約100
Figure TW201806073AD00021
，例如大約50
Figure TW201806073AD00022
。
一旦第一開口203和第二開口303已形成，可填充第一開口203和第二開口303以形成互連401。在一實施方式中，形成401可如關於圖式第4圖所述。例如，可沉積阻擋層和種子層以作為第一開口203和第二開口303的襯墊，且之後第一開口203和第二開口303可填充以導電材料，例如銅，且可使用平坦化製程以移除在第一開口和第二開口外之過量的導電材料。然而，可使用任何合適的方法和材料以形成互連401。
圖式第6A圖繪示另一實施方式，其中插入層109置於第一介電層107和第二介電層111之間。在這實施方式中，第二開口303沒有延伸至插入層109，僅維持在第二介電層111之內。在這實施方式，第一介電層107可能具有第七厚度T7，其介於大約100
Figure TW201806073AD00023
至大約500
Figure TW201806073AD00024
，例如大約300
Figure TW201806073AD00025
，插入層109可能具有第八厚度T8，其介於大約10
Figure TW201806073AD00026
至大約100
Figure TW201806073AD00027
，例如30
Figure TW201806073AD00028
，且第二介電層111可能具有第九厚度 T9，其介於大約100
Figure TW201806073AD00029
至大約700
Figure TW201806073AD00030
，例如500
Figure TW201806073AD00031
。在這實施方式中，可利用第二蝕刻製程306以形成第二開口303以延伸入第二介電層111至第四深度D4，其介於大約100
Figure TW201806073AD00032
至大約700
Figure TW201806073AD00033
，例如大約500
Figure TW201806073AD00034
。
圖式第6B圖繪示一圖表，其包含繪示於圖式第3A圖的實施方式(標示為案例-1)，繪示於圖式第5圖的實施方式(標示為案例-2)，和繪示於圖式第6A圖的實施方式(標示為案例-3)，相對於一先前的方式，其僅利用一單一的低k介電質(標示為「只有低K」)。在這個實施方式中，CD偏離(鄰接於一導孔開口之溝槽開口之間於寬度上的變異(標示為「線(接近導孔)」，和不接近一導孔開口之溝槽開口(標示為「正常線」)和不鄰接於一導孔開口的溝槽開口由圖底部的方塊所繪示；而對於每一個案例，繪製上部開口的實際寬度。可以看出，沒有插入層109，可能得到3.6的變異，而繪示於圖式第3A圖可能達到大約2.7的一改善的變異值，繪示於圖式第5圖的實施方式可能達到大約2的一改善的變異值，繪示於圖式第6A圖的實施方式可能達大約為0的一變異值。
圖式第7圖繪示一實施方式，在其中插入層109，不是設置於第一介電層107和第二介電層111之間，而是在置換第二介電層111，因而不使用第二介電層111。在這實施方式中，可形成第一介電層107，其具有第十厚度T10，介於大約100
Figure TW201806073AD00035
至大約700
Figure TW201806073AD00036
，例如大約500
Figure TW201806073AD00037
，且可形成插入層109，其具有第十一厚度T11，介於大約100
Figure TW201806073AD00038
至大約500
Figure TW201806073AD00039
，例如大約300
Figure TW201806073AD00040
。在這實施方式中，可使用第二蝕刻製程305以形成第二開口303以完全穿過插入層109而延伸第二開口303，且部分地穿過第一介電層107而延伸。在一實施方式中，第二開口會延伸入第一介電層107第五深度D5，其小於約300
Figure TW201806073AD00041
，例如大約100
Figure TW201806073AD00042
，且會具有介於大約70°至大約80°的溝槽剖面角αTP。一旦形成，該第一開口203和第二開口303可能以導電材料填充以形成互連401，如上文參照圖式第4圖所述。
圖式第8圖繪示另一個實施方式，其中插入層109，不是設置於第一介電層107和第二介電層111之間，而是在置換第二介電層111，因而不使用第二介電層111。在這實施方式中，可形成第一介電層107其具有第十二厚度T12，介於大約100
Figure TW201806073AD00043
至大約600
Figure TW201806073AD00044
，例如大約400
Figure TW201806073AD00045
，且可形成插入層109其具有第十三厚度T13，介於大約100
Figure TW201806073AD00046
至大約700
Figure TW201806073AD00047
，例如大約500
Figure TW201806073AD00048
。額外地，在這實施方式中，可利用第二蝕刻製程305以完全穿過插入層109形成第二開口303，但不會延伸入該第一介電層107。精確的說，第二開口303會停在或輕微地延伸入該第一介電層107。一旦形成，可填充導電材料至第一開口203和第二開口303以形成互連401，如上文參照圖式第4圖所述。
圖式第9圖繪示又另一實施方式，其中插入層109，不是設置於第一介電層107和第二介電層111之間，而是在置換第二介電層111，因而不使用第二介電層111。在這實施方式中，形成第一介電層107，其具有第十四厚度 T14，介於大約100
Figure TW201806073AD00049
至大約500
Figure TW201806073AD00050
，例如300
Figure TW201806073AD00051
，且形成插入層109，其具有第十五厚度T15，其介於大約100
Figure TW201806073AD00052
至大約700
Figure TW201806073AD00053
，例如大約500
Figure TW201806073AD00054
。在這實施方式中，可利用第二蝕刻製程305以形成第二開口303，其部分地穿過插入層109而延伸，但不會完全地穿過插入層109而延伸。在一實施方式中，第二開口303會延伸入插入層109至第六深度D6，其介於大約100
Figure TW201806073AD00055
至大約700
Figure TW201806073AD00056
，例如大約400
Figure TW201806073AD00057
。一旦形成，可填充導電材料於該第一開口203和第二開口303以形成互連401，如上文參照圖式第4圖所述。
圖式第10圖繪示一實施方式，其中不是置換第二介電層111，而是插入層109取代第一介電層107，因而形成插入層109直接地在金屬化層103之上。在這實施方式中，可形成插入層109，其具有第十六厚度T16，介於大約100
Figure TW201806073AD00058
至大約700
Figure TW201806073AD00059
之間，例如大約500
Figure TW201806073AD00060
。額外地，可形成第二介電層111在插入層109之上，其具有第十七寬度T17，介於大約100
Figure TW201806073AD00061
至大約500
Figure TW201806073AD00062
，例如大約300
Figure TW201806073AD00063
。在這實施方式中，可利用第二蝕刻製程305以形成第二開口303以完全穿過第二介電層111而延伸，且穿過部分的插入層109而延伸。在一實施方式中，第二開口303延伸入插入層109至第七深度D7，其小於大約300
Figure TW201806073AD00064
，例如大約100
Figure TW201806073AD00065
。一旦形成，可填充導電材料至該第一開口203和該第二開口303以形成互連401，如上文參照圖式第4圖所述。
圖式第11圖繪示另一實施方式，其中不是置換第二介電層111，而是插入層109取代第一介電層107，因而 形成插入層109直接地在金屬化層103之上。在這實施方式中，可形成插入層109，其具有第十八厚度T18，介於大約100
Figure TW201806073AD00066
至大約600
Figure TW201806073AD00067
，例如大約400
Figure TW201806073AD00068
。額外地，可形成第二介電層111在插入層111之上，其具有第十九厚度T19，介於大約100
Figure TW201806073AD00069
至大約700
Figure TW201806073AD00070
，例如大約500
Figure TW201806073AD00071
。在這實施方式中，可利用第二蝕刻製程305以完全地穿過第二介電層111形成第二開口303，但是沒有延伸，或僅輕微地延伸人插入層109。一旦形成，可填充導電材料於第一開口203和第二開口303以形成互連401，如上文參照圖式第4圖所述。
圖式第12圖繪示又另一個實施方式，其中，不是置換第二介電層111，而是插入層109取代第一介電層107，因而形成插入層109直接地在金屬化層103之上。在這實施方式中，可形成插入層109，其具有第二十厚度T20，介於大約100
Figure TW201806073AD00072
至大約500
Figure TW201806073AD00073
，例如大約300
Figure TW201806073AD00074
。額外地，可形成第二介電層111在插入層109之上，其具有第二十一厚度度T21，介於大約100
Figure TW201806073AD00075
至大約700
Figure TW201806073AD00076
，例如大約500
Figure TW201806073AD00077
。在這實施方式中，可利用第二蝕刻製程305以形成第二開口303以部分地穿過第二介電層而形成第二開口303，但不是完全地穿過第二介電層111而延伸。在一實施方式中，第二開口303延深入第二介電層至第八深度D8，其介於大約100
Figure TW201806073AD00078
至大約700
Figure TW201806073AD00079
，例如大約400
Figure TW201806073AD00080
。一旦形成，可填充導電材料於第一開口203和第二開口303以形成互連401，如上文參照圖式第4圖所述。
經由提供插入層作為用於附加結構支持上的框 架，可支持第一介電層107和第二介電層111之正常上較弱的多孔性材料。這樣額外的支持，有助於減少肇因於與導孔蝕刻製程或導孔開口時，接近度(或不接近)不同的溝槽之間的變異度。這預防可能出現於後續空隙填充製程的副作用。
圖式第13圖繪示在三度空間視角一鰭式場效電晶體(FinFET)30的實施例，其可運用於一些實施方式內。鰭式場效電晶體30包含鰭狀物36於基板32上。基板32包含隔離區域34，且鰭狀物36從介於相鄰的隔離區域34之間突出在上。閘極介電質38沿著鰭狀物側壁且位在鰭狀物36的上表面之上，且閘極電極40位在閘極介電質38之上。相對於閘極介電質38和閘極電極40，配置源極/汲極區域42和44在鰭狀物36的相對側。圖式第13圖更進一步地繪示用於之後圖式中的參照剖面。剖面A-A係橫跨鰭式場效電晶體30之一通道、閘極介電質38，和閘極電極40。剖面B/C-B/C垂直於剖面A-A，且沿著該鰭狀物之一長軸，和一方向其例如，介於該源極/汲極區域42和44的電流方向。為了清楚起見，後續的圖式參照這些剖面。
此述的一些實施方式討論在使用閘極後置形成鰭式場效電晶體的條件。在其他實施方式中，也可能使用閘極先置製程。一些實施方式也思量運用於平面型裝置，例如平面型場效電晶體。
圖式第14至第27C圖係根據一實施例的實施方式，隨著插入層109的使用，在FinFET製造時，中間階段的剖面圖。圖式第14至第18圖繪示參照在圖式第13圖所示 的AA剖面，除了多重FinFET。在圖式19A至27C，圖式結尾以A命名為沿著類似於A-A剖面所繪示；圖式結尾以B命名為沿著類似於B/C-B/C剖面所繪示，且在基板上的第一區域內；圖式結尾以C命名為沿著類似於B/C-B/C剖面所繪示，且在基板上的第二區域內。
圖式第14圖繪示基板50。基板50可能是半導體基板、塊體半導體、絕緣層覆矽(SOI)基板，或類似者，其可能是摻雜(如：以p-型或n-型摻雜劑)或未摻雜的。基板50可能係一晶圓，例如矽晶圓。一般而言，SOI基板包含一半導體材料層形成在一絕緣層上。絕緣層可能係，例如，埋氧(BOX)層，氧化矽層，或類似者。提供絕緣層在基板上，其典型上為矽或玻璃基板。也可使用其他基板，例如多層或梯板基板。在一些實施方式中，基板50的半導體材料可能包含矽；鍺；化合物半導體包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦，和/或銻化銦；合金半導體包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，和/或GaInAsP；或其組合。
基板50具有第一區域50B和第二區域50C。第一區域50B(其符合後續以B結尾的圖式)可用於形成n-型裝置，例如NMOS電晶體，例如n-型FinFET。第二區域50C可用於形成p-型裝置，例如PMOS電晶體，例如p-型FinFET。
圖式第15及第16圖繪示形成鰭狀物52和介於相鄰鰭狀物52之間的隔離區域54。在圖式第15圖，鰭狀物 52形成於基板50內。在一些實施方式中，在基板50內，藉由蝕刻溝槽，在基板50內形成鰭狀物52。蝕刻可能係任何可接受的蝕刻製程，諸如反應性離子蝕利(RIE)、中子束蝕刻(NBE)、或類似的蝕刻，或其組合。蝕刻可能係異向性的。
在圖式第16圖，形成一隔離材料54，其介於相鄰的鰭狀物52之間以形成隔離區域54。隔離材料54可能係氧化物，例如氧化矽、氮化物，類似物，或其組合，且其形成可能藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動的CVD(FCVD)(如：CVD為底的材料沉積在遠端電漿系統且之後固化使此材料轉變為另一材料，例如氧化物)，類似者，或其組合。可由任何其他可接受的製程使用其他隔離材料。一旦形成隔離材料，可執行退火製程。在所示的實施方式中，隔離材料54係由FCVD製程形成的氧化矽。更進一步地在圖式第5圖和在步驟204，平坦化製程，例如化學機械研磨(CMP)，可能移除任何過量的材料且形成隔離區域54的上表面，且鰭狀物52的上表面為共平面的。
圖式第17圖繪示隔離區域54的凹陷化以形成淺溝槽隔離(STI)區域54。凹陷化該隔離區域54，因而在第一區域50B和在第二區域50C的鰭狀物56從相鄰的隔離區域54之間突出。更進一步地，隔離區域54的上表面可能具有平坦的表面其如繪示的、凸表面、凹表面(例如碟狀物)，或其組合。隔離區域54的上表面可能藉由合適的蝕刻形成平坦的，凸起的和/或凹入的。凹陷化該隔離區域54可使用合適的蝕刻製程，例如對於隔離區域54的材料有選擇性的蝕刻 製程。例如，化學性的氧化物移除，其使用CERTAS®蝕刻，或可能使用應用材料公司(Applied Materials)之SICONI工具或稀釋的氫氟酸(HF)。
本領域通常知識者會快速明瞭關於圖式第15至第17圖所述的製程僅是該鰭狀物可如何形成的一實施例。在其他實施方式中，可形成介電層在基板50的上表面之上；溝槽可經由蝕刻介電層；同質磊晶結構可在溝槽內外延性地成長；且介電層可凹陷化，從而同質磊晶結構從介電層突出以形成鰭狀物。在其他實施方式中，鰭狀物可使用異質磊晶結構。例如，在圖式第16圖，可凹陷化該半導體條帶52，且與半導體條帶52不同之一材料可外延性地成長在該半導體條帶52的地方。在一更進一步的實施方式中，可形成介電層在基板50的一上表面之上；溝槽可經由蝕刻介電層；使用不同於基板50之材料，異質磊晶結構可外延性地成長在溝槽內；且該介電層可凹陷化，從而該異質磊晶結構從該介電材料突出以形成鰭狀物56。在一些實施方式中，其同質磊晶或異質磊晶係外延性地成長，該成長材料可能在成長過程中原位地摻雜，其可能排除之前或後續的植入，雖然原位和植入摻雜可能一起使用。更進一步地，在NMOS區域外延性地成長一材料，其不同於在PMOS區域的材料，這可能是有優勢的。在各實施方式中，鰭狀物56可包含矽鍺(SixGe1-x，其x可介於大約0和100之間)、碳化矽、純的或相當純的鍺、III-V族化合物半導體、II-VI族化合物半導體，或類似物。例如，對於形成III-V族化合物半導體可行 的材料包含，但不受限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP，和類似物。
在圖式第17圖中，可形成合適的井於鰭狀物56、鰭狀物52，和/或基板50中。例如，一P井可形成於第一區域50B中，且一N井可形成於第二區域50C中。
對於不同的區域50B和50C，不同的植入步驟可利用光阻或其他硬罩達成(未圖式)。例如，形成光阻在第一區域50B中的鰭狀物56和隔離區域54之上。圖案化光阻以暴露基板50的第二區域，諸如PMOS區域。形成光阻可經由旋轉塗佈技術，且可利用可接受的光刻技術。一旦光阻圖案化，執行n-型雜質摻質於第二區域50C中，且光阻可作為硬罩以相當程度上避免n-型雜於被植入至第一區域50B內，諸如NMOS區域。n-型雜質可為磷、砷，或類似物，植入於第一區域內至濃度相當於或少於1018cm-3，諸如在自大約1017cm-3至大約1018cm-3。在植入後，移除光阻，例如經由可接受的灰化製程。
第二區域50C的植入之後，形成光阻在第二區域50C的鰭狀物56和隔離區域54之上。圖案化光阻以暴露基板50的第一區域50B，諸如NMOS區域。形成光阻可經由旋轉塗佈技術，且可利用可接受的光刻技術圖案化。一旦光阻圖案化，可執行p-型雜質摻雜於第一區域50B內，且光阻可作為硬罩以相當程度上預防p-型雜質被摻雜入第二區域，諸如PMOS區域。p-型雜質可為硼、BF2，或類似物，植入於第一區域至濃度相等或小於1018cm-3，諸如在從大約 1017cm-3至大約1018cm-3的範圍。植入後，可移除光阻，例如經由可接受的灰化製程。
在第一區域50B和第二區域50C植入之後，可執行退火以活化所植入的n-型和p-型雜質。該植入可於第一區域50B形成p-井，如NMOS區域，且於第二區域50C形成n-井，如PMOS區域。在一些實施方式中，磊晶鰭狀物的成長材料可能在成長中原位摻雜，此舉可免於植入，儘管原位和植入摻雜可一起使用。
在圖式第18圖，形成虛擬介電層58在鰭狀物56上。虛擬介電層58可為，例如，氧化矽、氮化矽、其組合，或類似物，且可根據可接受的技術做沉積或熱成長。形成虛擬介電層60在虛擬介電層58之上，且硬罩層62形成在虛擬介電層60之上。虛擬閘極層60可沉積在虛擬介電層58上且之後平面化，諸如經由CMP。硬罩層62可沉積於虛擬閘極層60之上。製造虛擬閘極60可由，例如，多晶矽，雖然其他具有高蝕刻選擇性材料，有別於隔離區域54的材料也可使用。硬罩層62可包含，例如，氮化矽或類似物。在這實施例，形成單一虛擬介電層60和單一硬罩層62橫跨第一區域50B和第二區域50C，在其他實施方式中，可形成分離的虛擬閘極層在第一區域50B和第二區域50C，且可形成分離的硬罩層在第一區域50B和第二區域50C。
在圖式第19A、19B、19C圖，硬罩層62可圖案化，利用可接受的光刻和蝕刻技術以形成硬罩72於第一區域50B內(如圖式19B圖所繪示)，和硬罩78於第二區域50C 內(如圖式第19C圖所繪示)。硬罩72和78的圖案之後可被轉移至虛擬閘極層60和虛擬介電層58，經由可接受的蝕刻技術以形成虛擬閘極70於第一區域50B內，和虛擬閘極76於第二區域50C內。虛擬閘極70和76覆蓋分別的鰭狀物56上的通道區域。虛擬閘極70和76也可能具有一縱向方向，其相當程度上垂直於各自的磊晶鰭片縱向方向。
在圖式第20A、20B、20C圖，可形成閘極密封間隔物80在暴露的分別的虛擬閘極70和76和/或鰭狀物56之上。形成閘極密封間隔物80可經由熱氧化或沉積，後隨著異向性蝕刻。
在形成閘極密封間隔物80之後，可執行對於輕度摻雜源極/汲極(LDD)區域的摻雜。如在圖式第17圖所討論的，硬罩，諸如光阻，可形成於第一區域50B之上，如NMOS區域，當暴露第二區域50C時，如PMOS區域，p-型雜質可被植入至第二區域50C暴露的鰭狀物56。之後可移除硬罩。後續地，硬罩，諸如光阻，可形成於第二區域50C之上，當暴露第一區域50B，n-型雜質可摻雜至在第一區域50B中暴露的鰭狀物56。之後可移除硬罩。n-型雜質可為任何前述討論的n-型雜質，且p-型雜質可為任何前述討論的p-型雜質。輕度摻雜源極/汲極區域可能具有雜質的濃度從大約1015cm-3至大約1016cm-3。可利用退火以活化摻雜的雜質。
更進一步地在圖式第20A、20B、20C圖，形成磊晶源極/汲極區域82和84於鰭狀物56中。在第一區域 50B，形成磊晶源極/汲極區域82於鰭狀物56中，從而所沉積每一個虛擬閘極70其介於磊晶源極/汲極區域82的個別相鄰對之間。在一些實施方式中，磊晶源極/汲極區域82可能延伸入鰭狀物52中。在第二區域50C，形成磊晶源極/汲極區域84於鰭狀物56中，從而所沉積每一個虛擬閘極76其介於磊晶源極/汲極區域84的個別相鄰對之間。在一些實施方式中，磊晶源極/汲極區域84可能延伸至鰭狀物52中。
在第一區域50B的磊晶源極/汲極區域82，如NMOS區域，其形成可經由遮蓋第二區域50C，如PMOS區域，且一致地於第一區域50B內沉積虛擬間隔物層，後隨異向性蝕刻以形成虛擬閘極間隔物(未圖式)，其沿著第一區域50B的虛擬閘極70的側壁和/或在閘極密封間隔物80。之後，蝕刻在第一區域50B之內的磊晶鰭片的源極/汲極區域以形成凹陷。在第一區域50B內的磊晶源極/汲極區域82外延地成長於凹陷內。磊晶源極/汲極區域82可包括任何可接受的材料，磊晶源極/汲極區域82可包含矽、SiCP、SiP，或類似物。磊晶源極/汲極區域82可具有表面，其高起至鰭狀物56的個別表面且可能具有琢面。後續地，移除第一區域50B的虛擬閘極間隔物，例如，經由蝕刻，於硬罩在第二區域50C之上時。
在第二區域50C的磊晶源極/汲極區域84，如PMOS區域，其形成可經由遮蓋第一區域50B，如NMOS區域，且一致地於第一區域50C內沉積虛擬間隔物層，後隨異向性蝕刻以形成虛擬閘極間隔物(未圖式)其沿著在第一區 域50C的虛擬閘極76的側壁和/或閘極密封間隔物80。之後，蝕刻在第一區域50C之內的磊晶鰭片的源極/汲極區域以形成凹陷。在第二區域50C內的磊晶源極/汲極區域84外延地成長於凹陷內。磊晶源極/汲極區域84可包括任何可接受的材料，磊晶源極/汲極區域84可包含矽、SiGeB、Ge、GeSn，或類似物。磊晶源極/汲極區域84可具有表面，其高起至鰭狀物56的個別表面且可能具有琢面。後續地，移除第一區域50B的虛擬閘極間隔物，例如，經由蝕刻，於硬罩在第二區域50B之上時。
在圖式第21A、21B、21C圖中，形成閘極間隔物86在閘極密封間隔物80之上，沿著虛擬閘極70和76的側壁。形成閘極間隔物86可經由一致地沉積一材料和後續的異向性蝕刻該材料。該閘極間隔物86的材料可能為氮化矽、氮碳化矽、其組合，或類似物。
磊晶源極/汲極區域82、84和/或磊晶鰭狀物可摻雜以摻雜劑以形成源極/汲極區域，對於輕度摻雜的源極/汲極區域，其類似於之前討論的製程，後隨之以退火。源極/汲極區域可能具有雜質濃度其範圍介於大約1019cm-3至大約1021cm-3。對於在第一區域50B的源極/汲極區域，n-型雜質，如NMOS區域，可為任何前述討論的n-型雜質，且p-型雜質，如PMOS區域，可為任何前述討論的p-型雜質。在其他實施方式，磊晶源極/汲極區域82和84可能在成長中原位摻雜。
在圖式第22A、22B、22C圖中，層間介電層 88沉積於繪示於圖式第22A，22B和22C圖中的基板上。在一實施方式中，該層間介電層88為可流動的薄膜，其形成藉由可流動的CVD。在一些實施方式中，層間介電層88由介電材料諸如磷矽酸鹽玻璃(PSG)，硼矽酸鹽玻璃(BSG)，硼摻雜磷矽酸鹽玻璃(BPSG)，未摻雜矽酸鹽玻璃，或類似物，且可沉積，藉由任何合適的方法，例如CVD或PECVD。
在圖式第23A、23B、23C圖，可執行一平坦化製程，諸如CMP，以達到具有虛擬閘極70和76上表面的層間介電層88的上表面程度。CMP也可移除在虛擬閘極70和76之上的硬罩72和78。鑒此，經由層間介電層88，暴露虛擬閘極70和76的上表面。
在圖式24A、24B、24C圖中，於蝕刻製程中，移除虛擬閘極70和76、閘極密封間隔物80，和直接地位在虛擬閘極70和76之下的虛擬介電層58的部分，因此形成凹陷90。各個凹陷90暴露各別鰭狀物56的一通道區域。設置各個通道區域在介於相鄰成對的磊晶源極/汲極區域82和84之間。在移除中，當蝕刻虛擬閘極70和76，可利用虛擬介電層58為蝕刻停止層。移除虛擬閘極70和76後，虛擬介電層58和閘極密封間隔物80之後可被移除。
在圖式25A、25B、25C圖中，對於閘極置換，形成閘極介電層92、96，和閘極電極94、98。一致地沉積閘極介電層92、96於凹陷90內，諸如在鰭狀物56的上表面之上和側壁和閘極間隔物86的側壁上，和層間介電層88的上表面之上。根據一些實施方式，閘極介電層92和96包含 氧化矽、氮化矽，或其多層。在其他實施方式，閘極介電層92和96包含高k介電材料，且在這些實施方式中，閘極介電層92和96可能具有大於大約7.0的k值，且可能包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb，或其組合之金屬氧化物或矽化物。閘極介電層92和96的形成方法可包含原子束沉積(MBD)，原子層沉積(ALD)，PECVD，或類似者。
接下來，分別地沉積閘極電極94和98於閘極介電層92和96之上，且填充凹陷90的剩餘部分。製造閘極電極94和98由含金屬材料，諸如TiN、TaN、TaC、Co、Ru、Al、其組合，或其多層。在步驟228，填充閘極電極94、98之後，執行平坦化製程，諸如CMP，以移除閘極介電層92、96，和閘極電極94、98的多餘部分，多餘部分為位在層間介電層88的上表面。由此產生的閘極電極94、98之材料和閘極介電層92、96的剩餘部分因此形成所生成的FinFET的置換閘極。
閘極介電層92和96的形成可能同時地發生，從而閘極介電層92和96由同樣的材料所製成，且閘極電極94和98的形成可能同時地發生，從而閘極電極94和98由同樣的材料製成。然而，在其他實施方式中，形成閘極介電層92和96可能由不同的製程，從而閘極介電層92和96可能經由不同的材料製成，且形成閘極電極94和98可能經由不同的製程，從而閘極電極94和98可能由不同的材料製成。當使用不同的製程時，可使用各式遮蓋步驟以遮蓋和暴露適當的區域。
在圖式第26A、26B、26C圖，層間介電層100沉積於層間介電層88之上。更進一步地如圖式第26A、26B、26C圖所繪示，經由層間介電層100形成接觸點102和104，經由層間介電層100形成接觸點106和接觸點108。在一實施方式中，層間介電層100係一可流動的膜，其經由可流動CVD方法形成。在一些實施方式中，形成層間介電層100的介電材料諸如PSG、BSG、BPSG、USG、或類似物，且可經由任何合適的方法沉積，諸如CVD和PECVD。對於接觸點102和104的開口，經由層間介電層88和100而形成。對於接觸點106和108的開口，經由層間介電層100而形成。這些開口可能在一同樣的製程中全部同時形成，或在分離的製程中。形成開口可能使用可接受的光刻或蝕刻技術。形成一襯墊，諸如一擴散阻擋層，一附著層，或類似者，和導電材料於開口內。襯墊可能包括鈦、氮化鈦、鉭、氮化鉭，或類似者。導電材料可能為銅、銅合金、銀、金、鎢、鋁鎳，或類似者。可執行平坦化製程，諸如CMP，以從層間介電層100的表面移除過量的金屬。剩餘的襯墊和導電材料在開口中形成接觸點102和104。可執行退火製程，以分別地在磊晶源極/漏極區82和84與接觸點102和104之間的界面處形成矽化物。接觸點102物理性地且電性地耦合至磊晶源極/汲極區域82，接觸點104物理性地且電性地耦合至磊晶源極/汲極區域84，接觸點106物理性地且電性地耦合至電極94，接觸點108物理性地且電性地耦合至電極98。
在圖式第27A、27B、27C圖，形成第一介電 層107、插入層109、第二介電層111在層間介電層100之上。一旦第一介電層107、插入層109、第二介電層111已形成，可經由第一介電層107、插入層109、第二介電層111形成第一開口203、第二開口303，且之後填充介電材料以形成互連401至接觸點106、至接觸點108、至接觸點102，和至接觸點104。在實施方式中，形成互連401於第一介電層107、插入層109、第二介電層111之內，可能執行如以上關於圖式1-4所描述。然而，可使用任何合適的製程或材料以形成互連401。
此外，雖然在圖式第13-27C圖所述的實施方式已被描述為與第一介電層107、插入層109、第二介電層111相關，且如上所述的互連401與圖式第1-4圖相關，這些實施方式目的不在於限制至在圖式第1-4圖中所述的實施方式。相反地，可使用任何上述與圖式第1-12圖有關的實施方式，且所有這些實施方式完全地意欲在被包含入實施方式的範圍中。
進一步地，雖然沒有明確地顯示，本領域通常知識者將容易地了解，可執行進一步的製程步驟於圖式第27A、27B、27C圖中的結構上。例如，可形成各種IMD和它們相對應的金屬化在這些結構上，且可形成外部的連接以提供導電性至結構。
關於鰭式場效電晶體結構，由利用此述的第一介電層107，插入層109，和第二介電層111，可能達到對於包含鰭式場效電晶體結構的額外支持。這樣額外的支持有助 於減少介於不同溝槽之間的變異，其可能肇因於它們接近(或不接近)一導孔蝕刻製程或導孔開口製程；因而有助於減少可能發生於後續空隙填充製程的副作用。因此，可為鰭式場效電晶體裝置製造具有較少缺陷之更堅固的結構。
以上所述列出了數個實施方式的特徵，以便那些本領域通常知識者可更好地瞭解本揭露內容的觀點。那些本領域通常知識者應理解他們可快速地使用本揭露內容作為設計或修改其他製程和結構的基礎，以便實現與在此介紹的實施方式相同的目的和/或達致相同的優點。那些本領域通常知識者亦應理解等同如此的配置並不背離本揭內容的精神和範疇，且他們可做各式的變化、取代、變更而不脫離本揭露內容的精神和範疇。
100‧‧‧層間介電層
106‧‧‧接觸點
107‧‧‧第一介電層
108‧‧‧接觸點
109‧‧‧插入層
111‧‧‧第二介電層
203‧‧‧第一開口
303‧‧‧第二開口
401‧‧‧互連
50‧‧‧基板
52‧‧‧鰭狀物
54‧‧‧隔離區域
56‧‧‧鰭狀物
72‧‧‧硬罩
92‧‧‧閘極介電層
94‧‧‧閘極電極
96‧‧‧閘極介電層
98‧‧‧閘極電極

Claims (10)

  1. 一種半導體裝置，包含：一第一介電層於一基板上；一第二介電層與該第一介電層物理性接觸，其中該第一介電層和第二介電層形成一複合的介電層且其中該第二介電層相較於該第一介電層，具有一較大的硬度；以及一第一開口延伸入該複合介電層，該第一開口具有一角度，介於大約70°至大約80°之間。
  2. 如請求項1所述之半導體裝置，更進一步地包含，一第三介電層物理性接觸該第二介電層，其中該第三介電層，相較該第二介電層，具有一較小的硬度，且其中該第一開口穿過該第二介電層延伸。
  3. 如請求項1所述之半導體裝置，更進一步地包含，一第二開口延伸至該複合介電層，其中該第一開口係一溝槽開口，而該第二開口係一導孔開口。
  4. 一種半導體裝置，包含：一第一介電層在一基板上，該第一介電層包含一第一介電材料；一插入層在該第一介電層之上且接觸該第一介電層，該插入層包含一第二介電材料，相較於該第一介電材料，該第二介電材料具有一較大的硬度和較大的K值；一第二介電層在該插入層之上且接觸該插入層，該第二介電層包含一第三介電材料，相較於該二介電材料，該第三介電材料具有一較小的硬度和較小的K值；一溝槽開口位在該第二介電層內，該溝槽開口具有一 溝槽剖面角其介於大約70°至大約80°；以及一導孔開口位在該第二介電層內，且該導孔開口具有一導孔剖面角其介於大約60°至大約70°。
  5. 如請求項4所述之半導體裝置，其中該溝槽開口延伸至該第一介電層。
  6. 如請求項4所述之半導體裝置，其中該溝槽開口無延伸入該插入層。
  7. 如請求項4所述之半導體裝置，其中該溝槽開口只部分地延伸入該插入層。
  8. 一種製造一半導體裝置之方法，包含：於一基板內沉積一第一介電層在一導電元件上；支撐該第一介電層，其藉由沉積一插入層在該第一介電層之上且物理性接觸該第一介電層，其中該插入層具有一硬度其大於該第一介電層之硬度，且該插入層具有一K值其大約該第一介電層之K值；沉積一第二介電層在該插入層之上且物理性接觸該插入層，其中該第二介電層具有一硬度其小於該插入層之硬度，且該第二介電層具有一K值其小於該插入層；蝕刻該第二介電層、該插入層、該第一介電層以形成一導孔開口，其中該導孔開口具對一導孔剖面角其介於大約60°至大約70°；蝕刻該第二介電層以形成一溝槽開口其至少部分地至該第二介電層，其中該溝槽開口具有一溝槽剖面角其介於大約70°至大約80°。
  9. 如請求項8所述之方法，其中該蝕刻該第 二介電層形成該溝槽開口，其不暴露該插入層。
  10. 如請求項8所述之方法，其中該蝕刻該第二介電層也蝕刻該插入層且形成該溝槽開口以至少部分地延伸至該插入層內或至少部分地延伸至該第一介電層內。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220328690A1 (en) * 2016-08-02 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Layer Film Device and Method

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
CN107785315B (zh) * 2016-08-26 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US10872818B2 (en) * 2018-10-26 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Buried power rail and method forming same
US11222980B2 (en) * 2019-07-18 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11088288B2 (en) 2019-09-13 2021-08-10 International Business Machines Corporation Stacked-nanosheet semiconductor structures with support structures
US11862559B2 (en) * 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structures and methods of forming the same
US20220367251A1 (en) * 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Devices and Methods of Manufacture

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977640A (en) 1998-06-26 1999-11-02 International Business Machines Corporation Highly integrated chip-on-chip packaging
US6399486B1 (en) 1999-11-22 2002-06-04 Taiwan Semiconductor Manufacturing Company Method of improved copper gap fill
US6548224B1 (en) * 2000-03-07 2003-04-15 Kulicke & Soffa Holdings, Inc. Wiring substrate features having controlled sidewall profiles
TW471107B (en) 2000-11-27 2002-01-01 Nanya Technology Corp Dual damascene manufacturing method of porous low-k dielectric material
US6713874B1 (en) 2001-03-27 2004-03-30 Advanced Micro Devices, Inc. Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics
CN1170309C (zh) 2001-06-11 2004-10-06 联华电子股份有限公司 形成开口于一高分子型介电层中的方法及其结构
US20030054115A1 (en) 2001-09-14 2003-03-20 Ralph Albano Ultraviolet curing process for porous low-K materials
US6890850B2 (en) * 2001-12-14 2005-05-10 Applied Materials, Inc. Method of depositing dielectric materials in damascene applications
US6498093B1 (en) 2002-01-17 2002-12-24 Advanced Micro Devices, Inc. Formation without vacuum break of sacrificial layer that dissolves in acidic activation solution within interconnect
US6756321B2 (en) 2002-10-05 2004-06-29 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming a capping layer over a low-k dielectric with improved adhesion and reduced dielectric constant
US6806192B2 (en) * 2003-01-24 2004-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of barrier-less integration with copper alloy
TWI315558B (en) 2003-08-19 2009-10-01 Taiwan Semiconductor Mfg Method of modifying dielectric layers and employing the method in damascene structures fabrication
JP2007530013A (ja) 2003-12-12 2007-11-01 コンジュゴン インコーポレーティッド 緻密に調節された遺伝子発現のためのシステム
US20050140029A1 (en) 2003-12-31 2005-06-30 Lih-Ping Li Heterogeneous low k dielectric
US7232762B2 (en) * 2004-06-16 2007-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming an improved low power SRAM contact
US7196005B2 (en) 2004-09-03 2007-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Dual damascene process with dummy features
KR100655774B1 (ko) 2004-10-14 2006-12-11 삼성전자주식회사 식각 저지 구조물, 이의 제조 방법, 이를 포함하는 반도체장치 및 그 제조 방법
TWI245345B (en) 2005-02-17 2005-12-11 Touch Micro System Tech Method of forming a wear-resistant dielectric layer
JP4357434B2 (ja) 2005-02-25 2009-11-04 株式会社東芝 半導体装置の製造方法
US7638859B2 (en) 2005-06-06 2009-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnects with harmonized stress and methods for fabricating the same
US20070232046A1 (en) 2006-03-31 2007-10-04 Koji Miyata Damascene interconnection having porous low K layer with improved mechanical properties
US8286114B2 (en) 2007-04-18 2012-10-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3-dimensional device design layout
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US9379059B2 (en) 2008-03-21 2016-06-28 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
DE102008044987B4 (de) 2008-08-29 2019-08-14 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Verringerung von Partikeln in PECVD-Prozessen zum Abscheiden eines Materials mit kleiner Dielektrizitätskonstante unter Anwendung eines plasmaunterstützten Schritts nach der Abscheidung
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8519537B2 (en) 2010-02-26 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3D semiconductor package interposer with die cavity
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
CN102214599B (zh) * 2010-04-02 2013-03-27 中芯国际集成电路制造(上海)有限公司 通孔形成方法
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
TWI467697B (zh) 2010-06-03 2015-01-01 United Microelectronics Corp 內連線結構的製造方法
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9234276B2 (en) 2013-05-31 2016-01-12 Novellus Systems, Inc. Method to obtain SiC class of films of desired composition and film properties
JP5925611B2 (ja) 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9337068B2 (en) 2012-12-18 2016-05-10 Lam Research Corporation Oxygen-containing ceramic hard masks and associated wet-cleans
KR102077447B1 (ko) 2013-06-24 2020-02-14 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9847315B2 (en) 2013-08-30 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Packages, packaging methods, and packaged semiconductor devices
US9230911B2 (en) 2013-12-30 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
CN103871963A (zh) 2014-02-21 2014-06-18 上海华力微电子有限公司 一种低介电常数薄膜的成膜方法
US9711508B2 (en) * 2015-02-26 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure and method of manufacturing the same
US9502649B2 (en) * 2015-03-12 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Bottom electrode structure for improved electric field uniformity
KR102324826B1 (ko) 2015-04-02 2021-11-11 삼성전자주식회사 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US9905605B2 (en) * 2015-10-15 2018-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Phase detection autofocus techniques
TWI559990B (en) 2015-11-06 2016-12-01 Grand Plastic Technology Corp Liquid collection apparatus for spin etcher
US10038095B2 (en) * 2016-01-28 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. V-shape recess profile for embedded source/drain epitaxy
US9754822B1 (en) 2016-03-02 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US10199500B2 (en) * 2016-08-02 2019-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer film device and method
US10049918B2 (en) * 2016-09-29 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Directional patterning methods
US9812363B1 (en) * 2016-11-29 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
US10998259B2 (en) * 2017-08-31 2021-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US10636709B2 (en) * 2018-04-10 2020-04-28 International Business Machines Corporation Semiconductor fins with dielectric isolation at fin bottom
US11251073B2 (en) * 2020-04-01 2022-02-15 Taiwan Semiconductor Manufacturing Co. Selective deposition of barrier layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220328690A1 (en) * 2016-08-02 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Layer Film Device and Method
US11777035B2 (en) * 2016-08-02 2023-10-03 Taiwan Semiconductor Manufacturing Company, Ltd Multi-layer film device and method
US20230369500A1 (en) * 2016-08-02 2023-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer film device and method

Also Published As

Publication number Publication date
US10727350B2 (en) 2020-07-28
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