TW201803281A - 用於進行重組解碼的低密度奇偶校驗解碼裝置及相關方法 - Google Patents

Abstract

低密度奇偶校驗解碼裝置包含：輸入封套，以接收包含有複數個碼字的輸入資料以以及錯誤校正資訊，以及對該輸入資料進行填碼；低密度奇偶校驗解碼器，以接收填碼後的該輸入資料，以及依據該錯誤校正資訊來對填碼後的該輸入資料進行具有複數次迭代的低密度奇偶校驗解碼以產生複數個通道值；以及初始化電路，以於該複數次迭代的第一次迭代中接收該輸入資料、將該輸入資料儲存至有序集合資料，以及立即將該有序集合資料傳送至該低密度奇偶校驗解碼器，使得該錯誤校正資訊可在該第一次迭代中對填碼後的該輸入資料進行低密度奇偶校驗解碼。

Description

用於進行重組解碼的低密度奇偶校驗解碼裝置及相關方法

本發明涉及低密度奇偶校驗（low-density parity check，LDPC）的重組解碼器（shuffle decoder），尤其涉及一種額外包含有序集合（ordered set）的低密度奇偶校驗重組解碼器。

低密度奇偶校驗解碼器係使用具有奇偶位元（parity bit）的線性錯誤校正碼來進行解碼，其中奇偶位元會提供用以驗證接收到的碼字（碼字）的奇偶方程式給解碼器。舉例來說，低密度奇偶校驗可為一具有固定長度的二進位碼，其中所有的符元（symbol）相加會等於零。

在編碼過程中，所有的資料位元會被重複執行並且被傳送至對應的編碼器，其中每個編碼器會產生一奇偶符元（parity symbol）。碼字係由k個訊息位元（資訊的 digit）以及r個校驗位元（check digit）所組成。如果碼字總共有n位元，則k = n-r。上述碼字可用一奇偶校驗矩陣來表示，其中該奇偶校驗矩陣具有r列（表示方程式的數量）以及n行（表示位元數），如第1圖所示。這些碼之所以被稱為「低密度」是因為相較於奇偶校驗矩陣中位元0的數量而言，位元1的數量相對的少。在解碼過程中，每次的奇偶校驗皆可視為一奇偶校驗碼，並隨後與其他奇偶校驗碼一起進行交互校驗（cross-check），其中解碼會在校驗節點（check node）進行，而交互校驗會在變數節點（variable node）進行。

其中，校驗節點（check node）代表奇偶位元（parity bit）的數量，且變數節點（variable node）代表一碼字中位元的數量。如果一特定方程式與碼符元（code symbol）有關，則對應的校驗節點與變數節點之間會以連線來表示。被估測的消息會沿著這些連線來傳遞，並且於節點上以不同的方式組合。一開始時，變數節點將發送一估測至所有連線上的校驗節點，其中這些連線包含被認為是正確的位元。接著，每個校驗節點會依據對所有其他的連接的估測（connected estimate）來針對每一變數節點進行新的估測，並且將新的估測傳回至變數節點。新的估測係基於：奇偶校驗方程式迫使所有的變數節點連接至一特定校驗節點，以使總和為零。

重組解碼（shuffle decoding，或稱混洗解碼）係以上述技術為基礎，但使用分層可靠度傳遞（layered belief propagation）演算法來實現。奇偶矩陣 (又稱為H 矩陣) 係被分為多層，且每一層被分為多個子矩陣（sub-matrix）。在解碼過程中，所述多個子矩陣會被同時更新，使得多個解碼演算法被有效率地重組（混洗）。每一碼字長度會被分為G個群組，若一碼字具有N個位元，則所述G個群組中每一群組會具有N/G個位元。對於群組的更新係以平行的方式進行，亦即，校驗節點會被平行地更新。

一開始，資料會透過一輸入封套（input wrapper）來傳遞並且儲存於一通道值記憶體。在一完整的碼字透過此方式傳遞後，通道值記憶體可將估測儲存為V個向量，其中所述V個向量會在每次迭代中更新。由於演算法被重組（混洗），多個桶型移位器（barrel shifter）會對調整後的複數個通道值安排不同的順序，使得這些通道值能傳遞在正確的資料路徑，以傳遞於有序集合記憶體。

重組解碼的特徵在於，在當前迭代中，並不使用來自前一次迭代尾端的資訊，反而是：在當前迭代中得到的資訊會立即地用於同一迭代中，進而達到平行更新（parallel）的目的。然而在第一次迭代中，資料會輸入至通道值記憶體，但有序集合記憶體中沒有資訊。因此，第一次迭代僅能用來儲存資料以及參數的初始值（initialization of parameters），無法用來進行任何錯誤校正。

基於以上緣由，本發明的一目的在於提供一種系統以及相關方法來進行重組解碼，以得到更好的效能。

本發明的一實施例提供了一種用於進行重組解碼的低密度奇偶校驗解碼裝置，包含有一輸入封套、一低密度奇偶校驗解碼器以及一初始化電路。該輸入封套，用以接收包含有複數個碼字的輸入資料以及錯誤校正資訊，以及對該輸入資料進行填碼。該低密度奇偶校驗解碼器耦接於該輸入封套，且該低密度奇偶校驗解碼器用以接收填碼後的該輸入資料、依據該錯誤校正資訊來對填碼後的該輸入資料進行具有複數次迭代的低密度奇偶校驗解碼以產生複數個通道值，以及在最後一次迭代中輸出一硬決策通道值。該初始化電路耦接於該低密度奇偶校驗解碼器，且該初始化電路用以於該複數次迭代的第一次迭代中接收該輸入資料、將該輸入資料儲存至一有序集合資料，以及立即地將該有序集合資料傳送至該低密度奇偶校驗解碼器，使得該錯誤校正資訊可在該第一次迭代中對填碼後的該輸入資料進行低密度奇偶校驗解碼。

本發明的另一實施例提供了一種低密度奇偶校驗解碼裝置進行重組解碼的方法，包含有：接收包含有複數個碼字的輸入資料以及錯誤校正資訊；對該輸入資料進行填碼；以及依據該錯誤校正資訊來對填碼後的該輸入資料進行具有複數次迭代的低密度奇偶校驗解碼以產生複數個通道值。該方法於第一次迭代中包含以下步驟：利用一初始化電路來將該輸入資料儲存至一有序集合資料； 立即地將該有序集合資料傳送至該低密度奇偶校驗解碼裝置的一低密度奇偶校驗解碼器；以及在最後一次迭代中輸出一硬決策通道值。

請參考第1圖，第1圖係為根據本發明的一實施例的重組解碼器（shuffle decoder）100的方塊圖。重組解碼器100 包含有一初始化電路110，初始化電路110包含有一更新電路115、一有序集合記憶體（ordered set memory）118以及一多工器113。重組解碼器100 另包含有一輸入封套（input wrapper）120以及一低密度奇偶校驗（low-density parity check，LDPC）解碼器130。低密度奇偶校驗解碼器130包含有一通道值記憶體135、一計算單元區塊140以及一有序集合記憶體150。

輸入封套120係用於對碼字填入足夠的位元組（bytes），亦即填碼（padding），以供低密度奇偶校驗解碼器130之用。舉例來說，當輸入資料只具有8個位元組，而低密度奇偶校驗解碼器130需要具有48個位元組的資料來進行操作時，則有需要使用輸入封套。

在解碼過程的第一次迭代中，輸入資料係被輸入至輸入封套120，並且進行填碼的動作，被填碼後的資料接著會被分為G個群組並且儲存於通道值記憶體135，以上是相關技術中第一次迭代中的所有步驟。然而，在本實施例的系統中，輸入資料也會輸入至初始化電路110，其中輸入資料會先儲存於更新電路115，接著經多工器113進行處理後再輸入至有序集合記憶體118。當輸入資料的匯流排寬度（bus width）係遠小於低密度奇偶校驗解碼器130內的匯流排寬度時，輸入資料可快速地儲存於有序集合記憶體118，這使得當通道值記憶體135已經儲存有碼字時，有序集合記憶體118內的資料會傳給低密度奇偶校驗解碼器130內的有序集合記憶體150。

由於重組解碼（shuffle decoding）係使用第一次迭代所得到的資料，儲存於通道值記憶體135中的資料可於第一次迭代就被更新。

因此，有用的迭代的數量會增加1（相較於相關技術中的第一次迭代無法進行校正），且低密度奇偶校驗解碼器可操作在近乎100% 的效率，而非80%。

初始化電路110 中的多工器113 係用以將資料編組為一有序集合，以存入有序集合記憶體118。在第一次迭代中，資料的正負號（sign）會直接地輸入至低密度奇偶校驗解碼器130，這是因為對記憶體電路進行一次性的（one-shot）更新會有更高的難度。在後續的迭代中，正負號將會被低密度奇偶校驗解碼器135計算。

以上實施例的電路架構並不複雜，且本領域通常知識者可在參閱以上實施例後輕易地實作。除了初始化電路110，低密度奇偶校驗解碼器130中的計算單元140 只需要增設額外的加法器即可接收第一次迭代中資料的正負號，因此計算單元140可利用正負號與接收到的碼字來計算出通道值。

本發明只需透過增設初始化電路就可減少低密度奇偶校驗解碼器的延遲時間，並且確保在第一次迭代就可進行解碼操作。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧重組解碼器
110‧‧‧初始化電路
115‧‧‧更新電路
118‧‧‧有序集合記憶體
113‧‧‧多工器
120‧‧‧輸入封套
130‧‧‧低密度奇偶校驗解碼器
135‧‧‧通道值記憶體
140‧‧‧計算單元區塊
150‧‧‧有序集合記憶體

第1圖係為根據本發明的一實施例的重組解碼器的方塊圖。

100‧‧‧重組解碼器

110‧‧‧初始化電路

115‧‧‧更新電路

118‧‧‧有序集合記憶體

113‧‧‧多工器

120‧‧‧輸入封套

130‧‧‧低密度奇偶校驗解碼器

135‧‧‧通道值記憶體

140‧‧‧計算單元區塊

150‧‧‧有序集合記憶體

Claims (12)

1. 一種用於進行重組解碼(shuffle decoding)的低密度奇偶校驗（low-density parity check，LDPC）解碼裝置，包含有： 一輸入封套（wrapper），用以接收包含有複數個碼字以及錯誤校正資訊的輸入資料，以及對該輸入資料進行填碼（padding）； 一低密度奇偶校驗解碼器，耦接於該輸入封套，該低密度奇偶校驗解碼器用以接收填碼後的該輸入資料、依據該錯誤校正資訊來對填碼後的該輸入資料進行具有複數次迭代的低密度奇偶校驗解碼以產生複數個通道值，以及在最後一次迭代中輸出一硬決策（hard decision）通道值；以及 一初始化電路（initialization circuit），耦接於該低密度奇偶校驗解碼器，該初始化電路用以於該複數次迭代的第一次迭代中接收該輸入資料、將該輸入資料儲存至一有序集合（ordered set）資料，以及立即地將該有序集合資料傳送至該低密度奇偶校驗解碼器，使得該錯誤校正資訊可在該第一次迭代中對填碼後的該輸入資料進行低密度奇偶校驗解碼。
2. 如請求項1所述之低密度奇偶校驗解碼裝置，其中在該第一次迭代中，該輸入資料的一正負號（sign）係直接地輸入至該低密度奇偶校驗解碼器。
3. 如請求項1所述之低密度奇偶校驗解碼裝置1，其中該初始化電路包含有： 一多工器，用以將該輸入資料多工處理至該有序集合資料；以及 一有序集合記憶體，用以將多工處理後的該輸入資料儲存為該有序集合資料，以及將該有序集合資料傳送至該低密度奇偶校驗解碼器。
4. 如請求項3所述之低密度奇偶校驗解碼裝置，其中該低密度奇偶校驗解碼器包含一有序集合記憶體，該低密度奇偶校驗解碼器的該有序集合記憶體用以自該初始化電路的該有序集合記憶體接收該有序集合資料。
5. 如請求項4所述之低密度奇偶校驗解碼裝置，其中該低密度奇偶校驗解碼器的該有序集合記憶體在該第一次迭代之前為空的（empty），並且於後續的每一次迭代會更新。
6. 如請求項1所述之低密度奇偶校驗解碼裝置，其中該輸入資料的匯流排寬度（bus width）係遠小於該低密度奇偶校驗解碼器內的匯流排寬度。
7. 一種低密度奇偶校驗（low-density parity check，LDPC）解碼裝置進行重組解碼的方法，包含有： 接收包含有複數個碼字以及錯誤校正資訊的輸入資料； 對該輸入資料進行填碼；以及 依據該錯誤校正資訊來對填碼後的該輸入資料進行具有複數次迭代的低密度奇偶校驗解碼以產生複數個通道值，其中該方法於第一次迭代中包含以下步驟： 利用一初始化電路來將該輸入資料儲存至一有序集合（ordered set）資料； 立即地將該有序集合資料傳送至該低密度奇偶校驗解碼裝置的一低密度奇偶校驗解碼器；以及 在最後一次迭代中輸出一硬決策（hard decision）通道值。
8. 如請求項7所述之方法，其中該方法於該第一次迭代中另包含以下步驟： 直接地將該輸入資料的一正負號（sign）輸入至該低密度奇偶校驗解碼器。
9. 如請求項7所述之方法，其中將該輸入資料儲存至該有序集合資料的步驟另包含有： 將該輸入資料多工處理至該有序集合資料；以及 將該有序集合資料儲存至該初始化電路的一有序集合記憶體。
10. 如請求項9所述之方法，其中該低密度奇偶校驗解碼器包含有一有序集合記憶體以接收來自該初始化電路的該有序集合記憶體的該有序集合資料。
11. 如請求項10所述之方法，其中該低密度奇偶校驗解碼器的該有序集合記憶體在該第一次迭代之前為空的（empty），並且於後續的每一次迭代會更新。
12. 如請求項7所述之方法，其中該輸入資料的匯流排寬度（bus width）係遠小於該低密度奇偶校驗解碼器內的匯流排寬度。