RU2013125784A - Устройство для обработки сигналов, переносящих кодированные с модуляцией биты четности - Google Patents
Устройство для обработки сигналов, переносящих кодированные с модуляцией биты четности Download PDFInfo
- Publication number
- RU2013125784A RU2013125784A RU2013125784/08A RU2013125784A RU2013125784A RU 2013125784 A RU2013125784 A RU 2013125784A RU 2013125784/08 A RU2013125784/08 A RU 2013125784/08A RU 2013125784 A RU2013125784 A RU 2013125784A RU 2013125784 A RU2013125784 A RU 2013125784A
- Authority
- RU
- Russia
- Prior art keywords
- bit
- indicators
- output
- code
- branch
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
- H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
- H03M13/1105—Decoding
- H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
- H03M13/2957—Turbo codes and decoding
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/6325—Error control coding in combination with demodulation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/3972—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using sliding window techniques or parallel windows
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
Landscapes
- Physics & Mathematics (AREA)
- Probability & Statistics with Applications (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Error Detection And Correction (AREA)
Abstract
1. Устройство, содержащее:- канальный детектор с мягким выходом (например, 220), выполненный с возможностью обрабатывать входной сигнал (например, 212), переносящий битовую последовательность (например, 600), чтобы формировать набор показателей (например, C_klmnopqr), соответствующих одному или более трактов через решетку, при этом:- тракт через решетку содержит множество последовательно соединенных ветвей, каждая из которых соответствует соответственному биту битовой последовательности; и- битовая последовательность содержит множество битов модуляции, каждый из которых сформирован посредством применения модулирующего кода к соответственному набору битов четности, сформированных с использованием блочного кода с коррекцией ошибок; и- схему фильтра (например, 920), выполненную с возможностью формировать один или более выходных поднаборов (например, C_x.z, C_yz) набора показателей, при этом, по меньшей мере, один из упомянутого одного или более выходных поднаборов формируется на основе межбитовой корреляции, накладываемой посредством модулирующего кода.2. Устройство по п.1, в котором:- битовая последовательность содержит последовательность недвоичных символов (например, 1-9); и- схема фильтра выполнена с возможностью формировать один или более выходных поднаборов таким образом, что сформированный выходной поднабор соответствует соответственному одному из недвоичных символов.3. Устройство по п.2, в котором:- недвоичный символ в последовательности недвоичных символов представляется посредством m битов, где m является положительным целым числом, большим единицы; и- битовая последовательность имеет один бит модуляции в расчете �
Claims (20)
1. Устройство, содержащее:
- канальный детектор с мягким выходом (например, 220), выполненный с возможностью обрабатывать входной сигнал (например, 212), переносящий битовую последовательность (например, 600), чтобы формировать набор показателей (например, C_klmnopqr), соответствующих одному или более трактов через решетку, при этом:
- тракт через решетку содержит множество последовательно соединенных ветвей, каждая из которых соответствует соответственному биту битовой последовательности; и
- битовая последовательность содержит множество битов модуляции, каждый из которых сформирован посредством применения модулирующего кода к соответственному набору битов четности, сформированных с использованием блочного кода с коррекцией ошибок; и
- схему фильтра (например, 920), выполненную с возможностью формировать один или более выходных поднаборов (например, C_x.z, C_yz) набора показателей, при этом, по меньшей мере, один из упомянутого одного или более выходных поднаборов формируется на основе межбитовой корреляции, накладываемой посредством модулирующего кода.
2. Устройство по п.1, в котором:
- битовая последовательность содержит последовательность недвоичных символов (например, 1-9); и
- схема фильтра выполнена с возможностью формировать один или более выходных поднаборов таким образом, что сформированный выходной поднабор соответствует соответственному одному из недвоичных символов.
3. Устройство по п.2, в котором:
- недвоичный символ в последовательности недвоичных символов представляется посредством m битов, где m является положительным целым числом, большим единицы; и
- битовая последовательность имеет один бит модуляции в расчете на r битов четности, где r является положительным целым числом, большим единицы, и r≠m.
4. Устройство по п.2, дополнительно содержащее:
- модуль вычисления логарифмических отношений правдоподобия (например, 346), выполненный с возможностью преобразовывать один или более выходных поднаборов, сформированных посредством схемы фильтра, в логарифмические отношения правдоподобия, которые представляют последовательность недвоичных символов, на основе входного сигнала; и
- декодер с проверкой на четность (например, 260), выполненный с возможностью применять декодирование на основе проверки на четность к логарифмическим отношениям правдоподобия, сформированным посредством модуля вычисления логарифмических отношений правдоподобия, чтобы позволять устройству восстанавливать информационные биты, кодированные во входном сигнале, при этом декодирование на основе проверки на четность основано на недвоичном коде проверки на четность с низкой плотностью.
5. Устройство по п.1, в котором:
- модулирующий код является кодом серий с максимальным количеством переходов; и
- блочный код с коррекцией ошибок является кодом проверки на четность с низкой плотностью.
6. Устройство по п.1, дополнительно содержащее:
- модуль вычисления логарифмических отношений правдоподобия (например, 346), выполненный с возможностью преобразовывать один или более выходных поднаборов, сформированных посредством схемы фильтра, в логарифмические отношения правдоподобия, которые представляют битовую последовательность, на основе входного сигнала; и
- декодер с проверкой на четность (например, 260), выполненный с возможностью применять декодирование на основе проверки на четность к логарифмическим отношениям правдоподобия, сформированным посредством модуля вычисления логарифмических отношений правдоподобия, чтобы позволять устройству восстанавливать информационные биты, кодированные во входном сигнале.
7. Устройство по п.6, дополнительно содержащее тракт обратной связи от декодера с проверкой на четность к канальному детектору с мягким выходом, при этом:
- декодер с проверкой на четность выполнен с возможностью применять упомянутое декодирование на основе проверки на четность к первому слову (например, 252) логарифмического отношения правдоподобия, имеющему набор логарифмических отношений правдоподобия, сформированных посредством модуля вычисления логарифмических отношений правдоподобия, чтобы формировать второе слово (например, 262) логарифмического отношения правдоподобия; и
- когда второе слово логарифмического отношения правдоподобия не проходит одну или более проверок на четность декодирования на основе проверки на четность, канальный детектор с мягким выходом выполнен с возможностью повторно формировать набор показателей на основе второго слова логарифмического отношения правдоподобия.
8. Устройство по п.7, в котором тракт обратной связи содержит модулирующий кодер с мягким входом/мягким выходом (например, 360), выполненный с возможностью применять модулирующий код к поднабору (например, 226) значений логарифмического отношения правдоподобия второго слова логарифмического отношения правдоподобия, чтобы формировать соответствующий, кодированный с модуляцией набор (например, 346) значений логарифмического отношения правдоподобия, при этом упомянутый кодированный с модуляцией набор значений логарифмического отношения правдоподобия представляет кодированные с модуляцией биты четности соответствующего кодового слова, переносимого посредством входного сигнала, на основе второго слова логарифмического отношения правдоподобия.
9. Устройство по п.6, в котором декодер с проверкой на четность выполнен с возможностью:
- применять упомянутое декодирование на основе проверки на четность к первому слову логарифмического отношения правдоподобия, чтобы формировать второе слово логарифмического отношения правдоподобия (например, 262); и
- направлять второе слово логарифмического отношения правдоподобия в канальный детектор с мягким выходом, чтобы предоставлять одну или более итераций декодирования между канальным детектором с мягким выходом и декодером с проверкой на четность.
10. Устройство по п.9, дополнительно содержащее:
- фильтр жесткого решения (например, 280), выполненный с возможностью удалять биты абсолютной величины из первого набора (например, 228) значений логарифмического отношения правдоподобия второго слова логарифмического отношения правдоподобия, чтобы формировать соответствующее, кодированное с модуляцией слово (например, 282), при этом упомянутый первый набор значений логарифмического отношения правдоподобия представляет кодированные с модуляцией информационные биты, переносимые посредством входного сигнала; и
- декодер c модуляцией (например, 290), выполненный с возможностью применять дополнительный модулирующий код к кодированным с модуляцией информационным битам, чтобы восстанавливать информационные биты, кодированные во входном сигнале.
11. Устройство по п.10, в котором дополнительный модулирующий код является кодом с ограниченной длиной серии или кодом серий с максимальным количеством переходов.
12. Устройство по п.10, в котором:
- дополнительный модулирующий код является первым кодом серий с максимальным количеством переходов; и
- модулирующий код является вторым кодом серий с максимальным количеством переходов, который отличается от первого кода серий с максимальным количеством переходов.
13. Устройство по п.1, дополнительно содержащее входную схему (например, 210), выполненную с возможностью формировать входной сигнал на основе сигнала, принимаемого из магнитного канала записи.
14. Устройство по п.1, в котором канальный детектор с мягким выходом содержит:
- процессор показателей ветвей (например, 310), выполненный с возможностью формировать показатели ветвей на основе входного сигнала и решетки;
- прямой детектор (например, 320), выполненный с возможностью рекурсивно вычислять показатели прямого состояния для одного или более трактов через решетку на основе показателей ветвей, при этом соответствующая рекурсия выполняется в прямом направлении;
- обратный детектор (например, 330), выполненный с возможностью рекурсивно вычислять показатели обратного состояния для одного или более трактов через решетку, при этом соответствующая рекурсия выполняется в обратном направлении; и
- комбинированный детектор (например, 340), выполненный с возможностью вычислять набор показателей на основе показателей ветвей, показателей прямого состояния и показателей обратного состояния.
15. Устройство по п.14, в котором:
- канальный детектор с мягким выходом выполнен с возможностью непрерывного конвейерного потока данных через него с использованием алгоритма логарифмической максимальной апостериорной гипотезы со скользящими окнами; и
- канальный детектор с мягким выходом содержит один или более конвейерных регистров (например, 714, 814) для того, чтобы хранить, по меньшей мере, некоторые вычисленные показатели, чтобы предоставлять упомянутый непрерывный конвейерный поток данных.
16. Устройство по п.14, в котором:
- каждый временной узел решетки имеет шестнадцать состояний, каждое из которых соответствует соответственному четырехбитовому значению;
- набор показателей, вычисленный посредством комбинированного детектора, имеет число элементов 256; и
- каждый из одного или более выходных поднаборов, сформированных посредством схемы фильтра, имеет число элементов четыре.
17. Устройство по п.1, в котором схема фильтра содержит первую ступень фильтра, имеющую первую ветвь и вторую ветвь, при этом:
- первая ветвь содержит первый двухбитовый элемент выбора (например, 9101), управляемый посредством первого двухбитового элемента сравнения (например, 9061) и выполненный с возможностью формировать первый поднабор (например, C_mnopqr) набора показателей (например, C_klmnopqr), вычисленного посредством комбинированного детектора;
- вторая ветвь содержит второй двухбитовый элемент выбора (например, 9104), управляемый посредством второго двухбитового элемента сравнения (например, 9064) и выполненный с возможностью формировать второй поднабор (например, C_klmnop) упомянутого набора показателей, вычисленного посредством комбинированного детектора;
- упомянутый набор показателей, вычисленный посредством комбинированного детектора, имеет первое число элементов;
- каждый из первого и второго поднаборов имеет второе число элементов, которое меньше первого числа элементов на множитель четыре; и
- схема фильтра выполнена с возможностью формировать один или более выходных поднаборов на основе первого и второго поднаборов.
18. Устройство по п.17, в котором схема фильтра дополнительно содержит вторую ступень фильтра, связанную с первой ступенью фильтра и имеющую первую ветвь, вторую ветвь и третью ветвь, при этом:
- первая ветвь второй ступени фильтра содержит третий двухбитовый элемент выбора (например, 9102), управляемый посредством третьего двухбитового элемента сравнения (например, 9062) и выполненный с возможностью формировать третий поднабор (например, C_stuv) упомянутого набора показателей, вычисленного посредством комбинированного детектора, посредством дополнительного сужения первого поднабора;
- вторая ветвь второй ступени фильтра содержит четвертый двухбитовый элемент выбора (например, 9103), управляемый посредством четвертого двухбитового элемента сравнения (например, 9066) и выполненный с возможностью формировать четвертый поднабор (например, C_uvwx) упомянутого набора показателей, вычисленного посредством комбинированного детектора, посредством дополнительного сужения первого поднабора; и
- третья ветвь второй ступени фильтра содержит пятый двухбитовый элемент выбора (например, 9105), управляемый посредством пятого двухбитового элемента сравнения (например, 9065) и выполненный с возможностью формировать пятый поднабор (например, C_qrst) упомянутого набора показателей, вычисленного посредством комбинированного детектора, посредством дополнительного сужения второго поднабора;
- каждый из третьего, четвертого и пятого поднаборов имеет третье число элементов, которое меньше второго числа элементов на множитель четыре; и
- схема фильтра выполнена с возможностью формировать один или более выходных поднаборов на основе третьего, четвертого и пятого поднаборов.
19. Устройство по п.18, в котором схема фильтра дополнительно содержит третью ступень фильтра (например, 928), связанную со второй ступенью фильтра и имеющую множество ветвей, при этом каждая ветвь третьей ступени фильтра выполнена с возможностью формировать соответственный из выходных поднаборов посредством дополнительного сужения соответственного из третьего, четвертого и пятого поднаборов.
20. Устройство по п.1, в котором схема фильтра содержит множество элементов фиксации (например, 914), каждый из которых выполнен с возможностью временно хранить соответственный из выходных поднаборов, сформированных посредством схемы фильтра, при этом:
- схема фильтра выполнена с возможностью работать на дробной скорости; и
- по меньшей мере, два из элементов фиксации считываются в различных соответственных тактовых циклах с дробной скоростью.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013125784/08A RU2013125784A (ru) | 2013-06-04 | 2013-06-04 | Устройство для обработки сигналов, переносящих кодированные с модуляцией биты четности |
| US14/104,368 US9337866B2 (en) | 2013-06-04 | 2013-12-12 | Apparatus for processing signals carrying modulation-encoded parity bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2013125784/08A RU2013125784A (ru) | 2013-06-04 | 2013-06-04 | Устройство для обработки сигналов, переносящих кодированные с модуляцией биты четности |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2013125784A true RU2013125784A (ru) | 2014-12-10 |
Family
ID=51986593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2013125784/08A RU2013125784A (ru) | 2013-06-04 | 2013-06-04 | Устройство для обработки сигналов, переносящих кодированные с модуляцией биты четности |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9337866B2 (ru) |
| RU (1) | RU2013125784A (ru) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9191256B2 (en) * | 2012-12-03 | 2015-11-17 | Digital PowerRadio, LLC | Systems and methods for advanced iterative decoding and channel estimation of concatenated coding systems |
| US10084481B2 (en) * | 2014-12-18 | 2018-09-25 | Apple Inc. | GLDPC soft decoding with hard decision inputs |
| US10439646B2 (en) * | 2015-05-19 | 2019-10-08 | Samsung Electronics Co., Ltd. | Transmitting apparatus and interleaving method thereof |
| US10108489B2 (en) * | 2015-10-28 | 2018-10-23 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Systems and methods for efficient soft data based flash memory data recovery |
| US10204006B2 (en) | 2015-10-28 | 2019-02-12 | Avago Technologies International Sales Pte. Limited | Systems and methods for side data based soft data flash memory access |
| KR102430173B1 (ko) | 2015-11-24 | 2022-08-05 | 삼성전자주식회사 | 디스플레이 장치 |
| US20170288697A1 (en) * | 2016-03-31 | 2017-10-05 | Silicon Motion Inc. | Ldpc shuffle decoder with initialization circuit comprising ordered set memory |
| US10554227B2 (en) * | 2017-03-10 | 2020-02-04 | Western Digital Technologies, Inc. | Decoding optimization for channel mismatch |
| US10944424B1 (en) * | 2018-09-26 | 2021-03-09 | Seagate Technology Llc | Error correction with multiple LLR-LUTS for a single read |
| US10804932B2 (en) * | 2018-12-27 | 2020-10-13 | Seagate Technology Llc | Non-linear LLR look-up tables |
| EP3758319B1 (en) * | 2019-06-27 | 2023-01-18 | Rohde & Schwarz GmbH & Co. KG | Receiver module, data transmission system and method for receiving an electromagnetic signal |
| US11403031B2 (en) * | 2019-11-13 | 2022-08-02 | Microsoft Technology Licensing, Llc | Systems and methods for encoding and decoding data |
| CN113824451B (zh) * | 2021-04-01 | 2023-06-27 | 宁夏大学 | 基于Jacobsthal数列的QC-LDPC码的构造方法 |
| KR20220151484A (ko) * | 2021-05-06 | 2022-11-15 | 삼성전자주식회사 | 확장된 대역폭에서 자원들을 재사용하기 위한 장치 및 방법 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052072A (en) | 1997-04-01 | 2000-04-18 | Seagate Technology, Inc. | System and scheme for maximum transition run length codes with location dependent constraints |
| US6011497A (en) | 1997-04-01 | 2000-01-04 | Seagate Technology, Inc. | Location dependent maximum transition run length code with alternating code word length and efficient K constraint |
| EP0998045A1 (en) * | 1998-10-30 | 2000-05-03 | Lucent Technologies Inc. | Digital transmission system and method |
| US6643814B1 (en) | 1999-07-12 | 2003-11-04 | International Business Machines Corporation | Maximum transition run encoding and decoding systems |
| JP2001266498A (ja) * | 2000-03-23 | 2001-09-28 | Sony Corp | データ再生装置及びデータ再生方法、並びに、データ記録再生装置及びデータ記録再生方法 |
| JP2002064385A (ja) * | 2000-08-18 | 2002-02-28 | Sony Corp | 復号装置及び復号方法 |
| US8082483B2 (en) | 2001-01-02 | 2011-12-20 | Icomm Technologies Inc. | High speed turbo codes decoder for 3G using pipelined SISO Log-MAP decoders architecture |
| US6760883B2 (en) | 2001-09-13 | 2004-07-06 | Agere Systems Inc. | Generating log-likelihood values in a maximum a posteriori processor |
| US7246295B2 (en) | 2003-04-14 | 2007-07-17 | Agere Systems Inc. | Turbo decoder employing simplified log-map decoding |
| JP4603536B2 (ja) * | 2003-05-05 | 2010-12-22 | トムソン ライセンシング | 階層変調システムにおける復調のための装置および方法 |
| GB2409618A (en) | 2003-12-23 | 2005-06-29 | Picochip Designs Ltd | Telecommunications decoder device |
| EA200700640A1 (ru) | 2004-09-15 | 2007-08-31 | Конинклейке Филипс Электроникс Н.В. | Модуляционное кодирование с ограничениями rll (1,k) и mtr (2) |
| US7607072B2 (en) | 2005-01-28 | 2009-10-20 | Agere Systems Inc. | Method and apparatus for-soft-output viterbi detection using a multiple-step trellis |
| US7450668B2 (en) * | 2005-02-02 | 2008-11-11 | At&T Intellectual Property I, L.P. | Soft bit viterbi equalizer using partially collapsed metrics |
| US8091009B2 (en) * | 2006-03-23 | 2012-01-03 | Broadcom Corporation | Symbol by symbol map detection for signals corrupted by colored and/or signal dependent noise |
| EP2089974A2 (en) * | 2006-11-01 | 2009-08-19 | QUALCOMM Incorporated | Turbo interleaver for high data rates |
| US7958437B2 (en) | 2007-03-30 | 2011-06-07 | Seagate Technology Llc | MAP detector with a single state metric engine |
| US7721187B2 (en) * | 2007-09-04 | 2010-05-18 | Broadcom Corporation | ACS (add compare select) implementation for radix-4 SOVA (soft-output viterbi algorithm) |
| US8711984B2 (en) | 2008-01-22 | 2014-04-29 | Agere Systems Llc | Methods and apparatus for map detection with reduced complexity |
| US8205144B1 (en) * | 2008-10-13 | 2012-06-19 | Marvell International Ltd. | Error event processing methods and systems |
| US8694877B2 (en) | 2009-10-01 | 2014-04-08 | Stmicroelectronics, Inc. | Max-log-map equivalence log likelihood ratio generation soft viterbi architecture system and method |
-
2013
- 2013-06-04 RU RU2013125784/08A patent/RU2013125784A/ru not_active Application Discontinuation
- 2013-12-12 US US14/104,368 patent/US9337866B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US9337866B2 (en) | 2016-05-10 |
| US20140359394A1 (en) | 2014-12-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2013125784A (ru) | Устройство для обработки сигналов, переносящих кодированные с модуляцией биты четности | |
| US7603607B2 (en) | Decoding unit and preprocessing unit implemented according to low density parity check code system | |
| CN110915141A (zh) | 基于极化码的turbo乘积码 | |
| US8578254B1 (en) | Modified trace-back using soft output Viterbi algorithm (SOVA) | |
| US20150380087A1 (en) | Data Encoding in Solid-State Storage Devices | |
| US8127216B2 (en) | Reduced state soft output processing | |
| PL182511B1 (pl) | Sposób dekodowania kodu kratowego z bitami końcowymi i dekoder kodu kratowego z bitami końcowymi | |
| KR100779782B1 (ko) | 비터비 디코더 용 고속 ａｃｓ 유닛 | |
| Hareedy et al. | LOCO codes: Lexicographically-ordered constrained codes | |
| US6711711B2 (en) | Error correctible channel coding method | |
| JP2018019401A (ja) | リード・ソロモン復号器及び復号方法 | |
| Katta | Design of convolutional encoder and Viterbi decoder using MATLAB | |
| US8201060B2 (en) | Methods and systems for rapid error correction of Reed-Solomon codes | |
| CN116707707A (zh) | 联合极化检测译码方法及相关设备 | |
| RU2485683C1 (ru) | Устройство декодирования с мягкими решениями для двухступенчатого каскадного кода | |
| Moradi | Performance and computational analysis of polarization-adjusted convolutional (PAC) codes | |
| KR20150134505A (ko) | 송신 장치 및 그의 신호 처리 방법 | |
| CN105049063B (zh) | 一种网格状脉冲间隔编码方法 | |
| EP1024603A2 (en) | Method and apparatus to increase the speed of Viterbi decoding | |
| US20030120993A1 (en) | Viterbi decoder using restructured trellis | |
| Moriyama et al. | A study on construction of Low-Density Parity-Check codes using nonlinear feedback shift registers | |
| Liu | Convolutional coding & Viterbi algorithm | |
| US7260154B1 (en) | Method and apparatus for implementing a multiple constraint length Viterbi decoder | |
| Alrtaimi | Improved successive cancellation decoding of polar codes | |
| Mousa et al. | Implementation of soft decision viterbi decoder based on a digital signal processor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FA93 | Acknowledgement of application withdrawn (no request for examination) |
Effective date: 20160606 |