TW201732608A - 半導體裝置及其操作方法 - Google Patents

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Abstract

一種半導體裝置的操作方法包括：監測在主裝置與從裝置之間傳送的多個請求封包及多個回應封包。偵測所述請求封包中與預定義辨識（ID）資訊匹配的目標請求封包。起始延遲計數器的運作。所述運作用於量測包括所述目標請求封包及目標回應封包的通訊交換（交易）的延遲，所述目標回應封包是所述回應封包中與所述預定義辨識資訊匹配的一個回應封包。偵測所述回應封包中的所述目標回應封包。終止所述延遲計數器的所述運作。自所述延遲計數器擷取所述通訊交換的延遲值。

Description

半導體裝置及其操作方法
本揭露是有關於一種半導體裝置及其操作方法。
系統晶片（System-on-Chip，SoC）使得能夠在使用高效能晶片上互連（On-Chip Interconnect，OCI）的各種智慧財產（Intellectual Property，IP）區塊之間進行資料傳送。晶片上互連可在例如任意的主裝置與從裝置之間傳送多個通訊交換（交易）。可出於例如以下目的藉由監測裝置來對在主裝置與從裝置之間形成的通道進行監測：執行除錯或服務品質（Quality-of-Service，QoS）控制或者對由使用者定義的特定事件的發生進行追蹤。
本揭露的示例性實施例提供用於高效地量測在系統晶片（SoC）的主裝置與從裝置之間形成的通道中的延遲的半導體裝置的操作方法。
本揭露的示例性實施例亦提供用於高效地量測在系統晶片的主裝置與從裝置之間形成的通道中的延遲的半導體裝置。
然而，本揭露的示例性實施例並非僅限於本文中所述者。藉由參照以下所給示的對本揭露的詳細說明，對在本揭露所屬技術中具有通常知識者而言，本揭露的以上及其他示例性實施例將變得更加顯而易見。
根據本揭露的示例性實施例，一種半導體裝置的操作方法包括：監測在主裝置與從裝置之間傳送的多個請求封包及多個回應封包（例如，因應於所述請求封包而發送的回應封包）。偵測所述請求封包中與預定義辨識（identification，ID）資訊匹配的目標請求封包。起始延遲計數器的運作。延遲是原因與結果之間的時間間隔，例如作為原因所發送的請求封包與作為結果因應於所述請求封包的回應封包之間的時間間隔。所述延遲計數器用於量測包括所述目標請求封包及目標回應封包的通訊交換（交易）的延遲，所述目標回應封包是所述回應封包中與所述預定義辨識資訊匹配的一個回應封包。偵測所述回應封包中的所述目標回應封包。終止所述延遲計數器的所述運作。自所述延遲計數器擷取所述通訊交換的延遲值。
根據本揭露的另一示例性實施例，一種半導體裝置的操作方法包括：監測設置於系統晶片（SoC）中的第一智慧財產（IP）區塊與第二智慧財產（IP）區塊之間的多個通訊交換（交易）。自所述系統晶片外接收預定義第一辨識資訊及預定義第二辨識資訊。使用延遲計數器來量測第一交易的延遲，所述第一交易是所述通訊交換中與所述第一辨識資訊匹配的一個通訊交換。使用所述延遲計數器來量測第二交易的延遲，所述第二交易是所述通訊交換中與所述第二辨識資訊匹配的一個通訊交換。基於所述第一交易的所述所量測延遲及所述第二交易的所述所量測延遲來計算平均延遲及峰值延遲。
根據本揭露的又一示例性實施例，一種半導體裝置包括過濾模組，所述過濾模組偵測在主裝置與從裝置之間傳送的多個請求封包中與預定義辨識資訊匹配的目標請求封包。配置模組接收所述預定義辨識資訊並將所述預定義辨識資訊提供至所述過濾模組。延遲計數器量測包括所述目標請求封包及目標回應封包的通訊交換（交易）的延遲，所述目標回應封包是回應封包中與所述預定義辨識資訊匹配的一個回應封包。控制模組控制所述延遲計數器的運作並偵測所述回應封包中的所述目標回應封包。
藉由閱讀以下詳細說明、圖式及申請專利範圍，其他特徵及態樣將顯而易見。
將參照附圖詳細闡述實施例。然而，本文所述概念可實施為各種不同形式，且不應被視為僅限於所示實施例。確切而言，提供該些實施例作為實例是為了使此揭露內容將透徹及完整並將向熟習此項技術者充分傳達所述概念。因此，並未針對本文所述概念的實施例中的某些實施例而闡述習知製程、元件及技術。除非另外指出，否則在所有附圖及書面說明通篇中相同的參考編號表示相同的元件，且因此將不再對其予以贅述。在圖式中，為清晰起見，可誇大層及區的大小及相對大小。
應理解，儘管本文中可能使用用語「第一」、「第二」「第三」等來闡述各種元件、組件、區、層及/或區段，然而該些元件、組件、區、層及/或區段不應受限於該些用語。該些用語僅用於區分各個元件、組件、區、層或區段。因此，在不背離本揭露的教示內容的條件下，以下所論述的第一元件、組件、區、層或區段可被稱為第二元件、組件、區、層或區段。
為易於說明，在本文中可能使用例如「在…之下（beneath）」、「在…下面（below）」、「下部的（lower）」、「下方的（under）」、「在…之上（above）」、「上部的（upper）」等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。應理解，所述空間相對性用語旨在除圖中所繪示定向以外亦囊括裝置在使用或操作中的不同定向。舉例而言，若圖中的所述裝置被翻轉，則被闡述為在其他元件或特徵「下面」或「之下」或者「下方」的元件此時將被定向為在其他元件或特徵「之上」。因此，示例性用語「在…下面」及「下方的」可囊括上方及下方兩種定向。所述裝置可具有其他定向（旋轉90度或處於其他定向），且本文所用空間相對性描述語將相應地進行解釋。此外，亦應理解，當稱一個層位於兩個層「之間（between）」時，所述層可為兩個層之間的唯一層，或者亦可存在一或多個中間層。
本文所用術語僅用於闡述特定實施例，且並非旨在限制本文所述概念。除非上下文中清楚地另外指明，否則本文所用的單數形式「一（a、an）」及「所述（the）」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括（comprises及/或comprising）」時，是用於指明所陳述特徵、整數、步驟、操作、元件、及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。本文所用用語「及/或（and/or）」包括相關列出項中一或多個項的任意及所有組合。另外，用語「示例性」旨在指代實例或說明。
應理解，當稱一元件或層位於另一元件或層「上（on）」、「連接至（connected to）」、「耦接至（coupled to）」、或「鄰近於（adjacent to）」另一元件或層時，所述元件或層可直接位於所述另一元件或層上、直接連接至、直接耦接至或直接鄰近於所述另一元件或層，抑或可存在中間元件或層。相反，當稱一元件「直接」位於另一元件或層「上（directly on）」、「直接連接至（directly connected to）」、「直接耦合至（directly coupled to）」、或「緊鄰於（immediately adjacent to）」另一元件或層時，則不存在中間元件或層。
除非另外定義，否則本文所用所有用語（包括技術及科學用語）的含義皆與本文所述概念所屬技術中具有通常知識者所通常理解的含義相同。更應理解，所述用語（例如在常用字典中所定義的用語）應被解釋為具有與其在相關技術的上下文及/或本說明書中的含義一致的含義，且除非本文中有明確定義，否則不應將其解釋為具有理想化或過於正式的意義。
藉由參照以下對較佳實施例的詳細說明及附圖，可更加容易地理解本揭露的優點及特徵以及達成本揭露的方法的優點及特徵。
圖1是根據本揭露示例性實施例的半導體裝置的示意性方塊圖。
參照圖1，半導體裝置100包括一或多個智慧財產（IP）區塊110及112以及監測裝置200。在某些示例性實施例中，半導體裝置100可更包括記憶體控制器114，且記憶體控制器114亦可被實作為智慧財產（IP）區塊。本文所述智慧財產區塊使用根據智慧財產（IP）標準的封包進行通訊。
半導體裝置100是包括例如處理單元、控制器、介面等典型電腦元件的積體電路（Integrated Circuit，IC）。舉例而言，半導體裝置100可包括系統晶片（SoC）。電腦元件可被實作為使用載送資料的智慧財產封包進行通訊的智慧財產（IP）區塊。智慧財產區塊110及112的實例可包括中央處理單元（Central Processing Unit，CPU）及圖形處理單元（Graphic Processing Unit，GPU），但本揭露並非僅限於此。
智慧財產區塊110及112與記憶體控制器114可被實作於單個矽晶粒上，且可藉由晶片上互連（OCI）130而與彼此交換資料。記憶體控制器114可控制記憶體裝置300。
監測裝置200對智慧財產區塊110及112與記憶體控制器114之間的通訊交換（交易）進行監測，智慧財產區塊110及112與記憶體控制器114藉由晶片上互連130而與彼此交換資料。藉由對藉由晶片上互連130交換的資料進行監測，可對在智慧財產區塊110及112與記憶體控制器114之間形成的通道進行除錯、可控制服務品質（QoS）、或者可對由使用者定義的特定事件的發生進行追蹤。
監測裝置200可在半導體裝置100中的任意期望位置處執行交易監測。如圖1中所示，監測裝置200可監測與智慧財產區塊110相關聯的交易或與智慧財產區塊112相關聯的交易。然而，監測裝置200執行交易監測的位置並非僅限於圖1中所示者，且可相依於半導體裝置100的預期用途而包括半導體裝置100內的各種其他任意位置。
通訊交換（交易）包括請求封包及回應封包（例如，因應於所述請求封包而發送的回應封包）。舉例而言，在作為主裝置運作的智慧財產區塊110與作為從裝置運作的記憶體控制器114之間可發生讀取交易及寫入交易。更具體而言，針對讀取交易，因應於智慧財產區塊110將讀取請求封包傳送至記憶體控制器114，記憶體控制器114可將讀取回應封包傳送至智慧財產區塊110來作為對讀取請求封包的回應。
在其中在半導體裝置100中建立有多個主/從關係或向單個主/從關係分配多個任務的情形中，可在半導體裝置100中監測到多個交易。在此種情形中，可在主裝置與從裝置之間傳送多個請求封包及多個回應封包。
在某些示例性實施例中，請求封包及回應封包中的每一者可包括辨識（ID）資訊。更具體而言，請求封包及回應封包中的每一者可包括用於單獨地辨識每一交易的交易辨識資訊及交易屬性資訊中的至少一者。舉例而言，交易辨識資訊可包括用於辨識主裝置或從裝置的唯一辨識資訊。交易屬性資訊可包括突發長度屬性資訊及快取監聽類型屬性資訊。若存在多個交易，則可使用交易辨識資訊及交易屬性資訊來辨識所述交易中的每一者。
圖2是用於闡釋如何量測在根據圖1所示示例性實施例的半導體裝置的主裝置與從裝置之間形成的通道中的延遲的時序圖。
更具體而言，圖2說明使用監測裝置200在半導體裝置100中的期望位置處執行交易監測的結果。
參照圖2，在時間t0、時間t1、及時間t2處分別依序地偵測到分別具有為0、1及0的交易辨識的三個請求封包。在時間t7處，偵測到與在時間t1處偵測到的交易辨識為1的請求封包對應的回應封包。在時間t9及時間t11處分別偵測到分別與在時間t0及時間t2處偵測到的交易辨識為0的請求封包對應的回應封包。
在其中偵測到多個回應封包的情形中，如圖2中所示，若所述多個回應封包與具有不同交易辨識的請求封包對應，則所述多個回應封包可藉由其各自的交易辨識而得到辨識。另一方面，所偵測的具有相同交易辨識的請求封包的回應封包的次序遵循所偵測的具有相同交易辨識的請求封包的次序。亦即，所偵測的在時間t0及時間t2處偵測到的交易辨識為0的請求封包的回應封包（例如，在時間t9及t11處的回應封包）的次序遵循所偵測的對應的請求封包的次序。因此，即便是具有相同交易辨識的請求封包的回應封包亦可得到適當的辨識。
半導體裝置100可對其對應回應封包尚未被偵測到的請求封包的數目進行計數。圖2示出對於其中目標交易辨識為0的情形的多重未決（Multiple Outstanding，MO）計數值及對於其中目標交易辨識為1的情形的多重未決計數值。
舉例而言，在其中目標交易辨識為0的情形中，當在時間t0處偵測到具有為0的交易辨識的請求封包時，多重未決計數值增加1而值為1。當在時間t2處偵測到具有為0的交易辨識的請求封包時，多重未決計數值再次增加1而值為2。接著，當在時間t9處偵測到具有為0的交易辨識的回應封包時，多重未決計數值減小1而值為1，且當在時間t11處偵測到具有為0的交易辨識的回應封包時，多重未決計數值再次減小1而值為0。
在另一實例中，在其中目標交易辨識為1的情形中，當在時間t1處偵測到具有為1的交易辨識的請求封包時，多重未決計數值增加1而值為1，且當在時間t7處偵測到具有為1的交易辨識的回應封包時，多重未決計數值減小1而值為0。
為了計算多重未決計數值，半導體裝置100可使用稍後將參照圖3闡述的多重未決計數器。
需要對延遲進行量測來對在半導體裝置100中形成的通道進行除錯或控制服務品質。可藉由對在主裝置與從裝置之間形成的通道中產生請求封包的回應封包所花費的時間量進行量測來量測延遲。就監測裝置200而言，可藉由對自偵測到請求封包至偵測到所述請求封包的回應封包的時間量進行量測來量測延遲。
舉例而言，包括在時間t0處偵測到的交易辨識為0的請求封包的交易的延遲可被量測為10。亦即，此實例中的延遲為自時間t0（即，當偵測到具有為0的交易辨識的請求封包時）至時間t9（即，當偵測到具有為0的交易辨識的請求封包的回應封包時）的時間量。相似地，包括在時間t1處偵測到的交易辨識為1的請求封包的交易的延遲可被量測為7。在此實例中，所述延遲為自時間t1（即，當偵測到具有為1的交易辨識的請求封包時）至時間t7（即，當偵測到具有為1的交易辨識的請求封包的回應封包時）的時間量。
如上所述，若在半導體裝置100中形成的通道中執行多個交易，則需要對各交易中的每一者執行延遲計數以量測各所述交易中的每一者的延遲。然而，此會耗費半導體裝置100的大量資源（例如延遲計數器）。舉例而言，為了量測n個交易（其中n是自然數）的延遲，可能需要至少n個延遲計數器，且若存在m個交易辨識（其中m是不大於n的自然數），則可能需要m個多重未決計數器。
圖3是根據圖1所示示例性實施例的半導體裝置的監測裝置的示意性方塊圖。
參照圖3，監測裝置200包括配置模組210、過濾模組220、多重未決計數器230、回應排序（Response Ordering，RO）計數器240、控制模組250、及延遲計數器260。
配置模組210自監測裝置200外接收預定義辨識資訊並將預定義辨識資訊提供至過濾模組220。在某些示例性實施例中，僅對經由在半導體裝置100中形成的通道傳送的其他交易中與預定義辨識資訊匹配的交易進行監測。預定義辨識資訊可為由使用者或應用程式預先配置且自監測裝置200或半導體裝置100外接收的辨識資訊。然而，本揭露並非僅限於該些示例性實施例。亦即，預定義辨識資訊可儲存於位於監測裝置200或半導體裝置100中的特定智慧財產區塊中。
在某些示例性實施例中，由配置模組210提供的預定義辨識資訊可包括交易辨識資訊及交易屬性資訊中的至少一者。舉例而言，交易辨識資訊可包括用於辨識主裝置或從裝置的唯一辨識資訊。交易屬性資訊可包括突發長度屬性資訊及快取監聽類型屬性資訊。
過濾模組220偵測經由主裝置與從裝置之間的通道進行傳送的多個請求封包中與由配置模組210提供的辨識資訊匹配的目標請求封包。此是用於僅對與由配置模組210提供的辨識資訊匹配的目標請求封包的延遲進行量測。
多重未決計數器230對請求封包中其對應回應封包尚未被偵測到的請求封包的數目進行計數。
回應排序計數器240針對請求封包中的每一者判斷是否已偵測到回應封包。更具體而言，當起始延遲量測時，回應排序計數器240自多重未決計數器230接收多重未決計數值mo_value並將多重未決計數值mo_value設定為回應排序計數器240的初始計數值。在延遲量測期間，每當針對所述請求封包中的任一者偵測到回應封包時，回應排序計數器240降低回應排序計數值resp_ordering。
在下文中將闡述延遲計數器260。延遲計數器260量測包括目標請求封包及目標回應封包的交易的延遲，所述目標回應封包與預定義辨識資訊匹配。
控制模組250偵測經由主裝置與從裝置之間的通道傳送的回應封包中的目標回應封包。控制模組250控制延遲計數器260且可因此起始或終止延遲計數器260的運作。舉例而言，當回應排序計數器240的回應排序計數值resp_ordering達到零時，控制模組250終止延遲計數器260的運作。
圖4是用於闡釋根據本揭露示例性實施例的半導體裝置的操作方法的時序圖。圖5是說明根據圖4所示示例性實施例的操作方法的流程圖。
參照圖4及圖5，根據本揭露示例性實施例的半導體裝置的操作方法包括監測在主裝置與從裝置之間傳送的多個請求封裝及多個回應封裝。在某些示例性實施例中，主裝置可與設置於系統晶片中的第一智慧財產區塊對應，且從裝置可與設置於系統晶片中的第二智慧財產區塊對應。
假設欲經歷延遲量測的目標交易是具有為0的交易辨識且具有作為快取監聽類型屬性資訊的「讀取-共享（Read-Shared，RS）」值的交易。因此，將具有非零交易辨識且具有作為快取監聽類型屬性資訊的「讀取-不-監聽（Read-No-Snoop，RNS）」值的交易排除在延遲計數之外。可由配置模組210提供用於偵測目標交易的辨識資訊。
起始對請求封包及回應封包進行的取樣（S501）。之後，對經由主裝置與從裝置之間的通道而偵測到的請求封包是否與由配置模組210提供的辨識資訊匹配作出判斷（S503）。在時間t0處偵測到的請求封包具有為0的交易辨識，但具有作為快取監聽類型屬性資訊的「讀取-不-監聽」值。因此，將在時間t0處偵測到的請求封包排除在延遲計數之外。在時間t1處偵測到的請求封包具有為0的交易辨識且具有作為快取監聽類型屬性資訊的「讀取-共享」值。因此，在時間t1處偵測到的請求封包與由配置模組210提供的辨識資訊匹配。因此，選擇在時間t1處偵測到的請求封包作為目標請求封包。
之後，一旦選擇在時間t1處偵測到的請求封包作為目標請求封包，便將多重未決計數器230的多重未決計數值mo_value設定為回應排序計數器240的初始計數值。亦即，將為1的多重未決計數值mo_value作為回應排序計數器240的初始計數值（S505）。然後，起始延遲計數器260的運作。
之後，偵測與在時間t1處偵測到的請求封包對應的目標回應封包。更具體而言，對經由主裝置與從裝置之間的通道而偵測到的回應封包是否與在時間t1處偵測到的請求封包的辨識資訊（例如，在時間t1處偵測到的請求封包的交易辨識）匹配作出判斷（S507）。延遲計數器260會以例如1為單位使延遲計數值持續增大，直至與目標請求封包對應的回應封包抵達為止。舉例而言，延遲計數器260會以例如1為單位使延遲計數值持續增大，直至與目標請求封包的辨識資訊匹配的回應封包抵達為止。
若所偵測回應封包與在時間t1處偵測到的請求封包的辨識資訊匹配，則對回應排序計數器240的回應排序計數值resp_ordering進行檢查（S511）。舉例而言，在時間t9處偵測到的回應封包與在時間t1處偵測到的請求封包的辨識資訊匹配。若回應排序計數值resp_ordering為1或大於1，則以例如1為單位來減小回應排序計數值resp_ordering（S513），並持續進行延遲計數。
另一方面，若回應排序計數值resp_ordering為0（此意指延遲計數已完成），則輸出延遲值（S513）。參照圖4，由於回應排序計數值resp_ordering在時間t8之後變成零，因此輸出為102的延遲值。
之後，完成取樣（S515），且針對新的取樣過程，再次執行對與由配置模組210提供的辨識資訊匹配的另一目標請求封包的偵測。
在根據圖4及圖5所示示例性實施例的操作方法中，使用取樣技術來僅量測某些交易的延遲，而非單獨地量測每一個交易的延遲。因此，可使半導體裝置100的資源（例如多重未決計數器230、回應排序計數器240、及延遲計數器260）的使用最小化。另外，可在保留半導體裝置100的資源的同時獲得用於例如除錯及服務品質控制等任務的具有足夠高的精確度的延遲值。
舉例而言，可使用基於多個延遲值而計算出的平均延遲及峰值延遲來對半導體裝置100執行例如除錯及服務品質控制等任務。根據本揭露，可在僅耗費少量資源的同時擷取具有足夠高的精確度的平均延遲及峰值延遲。
此外，可對欲經歷延遲量測的目標交易進行定製。因此，可針對每一單獨的應用程式環境而以經適當定製的方式執行例如除錯及服務品質控制等任務。舉例而言，藉由將用於辨識特定裝置的辨識值設定為用於延遲量測的目標交易辨識，可僅對具有使用者所期望的交易辨識的交易執行延遲量測。
圖6是根據本揭露另一示例性實施例的半導體裝置的監測裝置的示意性方塊圖。
參照圖6，監測裝置200包括配置模組210、過濾模組220、多重未決計數器230、回應排序計數器240、控制模組250、延遲計數器260及追蹤辨識配置模組270。
配置模組210、過濾模組220、多重未決計數器230、回應排序計數器240、控制模組250、及延遲計數器260與圖3所示其各自對應者相同。因此，將不再對其予以贅述。
追蹤辨識配置模組270配置使用由配置模組210提供的辨識資訊的當前追蹤辨識資訊。當前追蹤辨識資訊例如在主裝置與從裝置之間形成的通道繁忙的情形中被用於儲存用於延遲量測的目標交易辨識。換言之，在主裝置與從裝置之間形成的通道正忙的同時，若當前追蹤辨識資訊被設定成例如1，則僅具有為1的交易辨識的請求封包及回應封包經歷延遲量測，而不論由配置模組210提供的辨識資訊中所包含的交易辨識如何。
過濾模組220確定在主裝置與從裝置之間形成的通道的狀態。接著，若在主裝置與從裝置之間形成的通道空閒，則過濾模組220將與由配置模組210提供的辨識資訊匹配的每一請求封包偵測為目標請求封包。另一方面，若在主裝置與從裝置之間形成的通道繁忙，則過濾模組220將與當前追蹤辨識資訊匹配的每一請求封包偵測為目標請求封包。
圖7是用於闡釋根據本揭露另一示例性實施例的半導體裝置的操作方法的時序圖。
假設欲經歷延遲量測的目標交易是具有為0的交易辨識且具有作為快取監聽類型屬性資訊的「讀取-共享」值的交易。因此，將具有非零交易辨識且具有作為快取監聽類型屬性資訊的「讀取-不-監聽」值的交易排除在延遲計數之外。可由配置模組210提供用於偵測目標交易的辨識資訊。由於目標交易的交易辨識為0，因此亦可將當前追蹤辨識資訊設定成0。
在自時間t1至時間t13的週期期間，在主裝置與從裝置之間形成的通道繁忙。因此，僅對在時間t1至時間t13的週期期間偵測到的具有為0的當前追蹤辨識且具有作為快取監聽類型屬性資訊的「讀取-共享」值的請求封包及回應封包執行延遲量測。由於主裝置與從裝置之間的通道在自時間t1至時間t13的週期期間繁忙，因此，將在自時間t1至時間t13的週期期間偵測到的具有為1的交易辨識的任意請求封包排除在作為目標請求封包的選擇之外。因此，在自時間t1至時間t13的週期的僅一部分期間（即，在自時間t1至時間t9的週期期間）執行延遲量測。
相較於以上已參照圖3至圖6所述的操作方法，根據圖7所示示例性實施例的操作方法可降低取樣速率，且同時，可提高延遲量測的精確度。
圖8是說明根據圖7所示示例性實施例的操作方法的流程圖。
參照圖8，根據本示例性實施例的操作方法包括監測在主裝置與從裝置之間傳送的多個請求封包及多個回應封包。
起始對請求封包及回應封包的取樣（S801）。之後，對主裝置與從裝置之間的通道是否空閒作出判斷（S803）。
若主裝置與從裝置之間的通道空閒，則對經由主裝置與從裝置之間的通道而偵測到的請求封包是否與由配置模組210提供的辨識資訊匹配作出判斷（S805）。
若所偵測請求封包與由配置模組210提供的辨識資訊中所包含的交易屬性資訊不匹配，則對所偵測請求封包是否與由配置模組210提供的辨識資訊中所包含的交易辨識資訊匹配作出判斷（S809）。若所偵測請求封包與由配置模組210提供的辨識資訊中所包含的交易辨識資訊匹配，則將由配置模組210提供的當前追蹤辨識資訊cur_tracked_id設定為由配置模組210提供的辨識資訊（S811）。
若主裝置與從裝置之間的通道空閒，則對所偵測請求封包是否與當前追蹤辨識資訊cur_tracked_id匹配作出判斷（S807）。若所偵測請求封包與當前追蹤辨識資訊匹配，則操作方法前進至S805。
若在S805中確定所偵測請求封包與由配置模組210提供的辨識資訊中所包含的交易屬性資訊匹配，則將當前機架辨識資訊cur_tracked_id設定為由配置模組210提供的辨識資訊（S813）。
之後，將多重未決計數器230的多重未決計數值mo_value設定為回應排序計數器240的初始計數值。亦即，將為1的多重未決計數值mo_value設定為回應排序計數器240的初始計數值（S815）。然後，起始延遲計數器260的運作。
之後，偵測與目標請求封包對應的目標回應封包。更具體而言，對經由主裝置與從裝置之間的通道而偵測到的回應封包是否與目標請求封包的辨識資訊（例如，目標請求封包的交易辨識）匹配作出判斷（S817）。若所偵測回應封包與目標請求封包的辨識資訊不匹配，則以例如1為單位增大延遲計數器260的計數值（S819）。
若所偵測回應封包與目標請求封包的辨識資訊匹配，則對回應排序計數器240的回應排序計數值resp_ordering進行檢查（S821）。若回應排序計數值resp_ordering為1或大於1，則以例如1為單位來減小回應排序計數值resp_ordering（S823），並持續進行延遲計數。
另一方面，若回應排序計數值resp_ordering為0（此意指延遲計數已完成），則輸出延遲值（S825）。
之後，完成取樣（S827），且針對新的取樣過程，再次執行對與由配置模組210提供的辨識資訊匹配的另一目標請求封包的偵測。
在根據本示例性實施例的操作方法中，使用取樣技術來僅量測某些交易的延遲，而非單獨地量測每一個交易的延遲。因此，可使半導體裝置100的資源（例如多重未決計數器230、回應排序計數器240、及延遲計數器260）的使用最小化。另外，可在保留半導體裝置100的資源的同時獲得用於例如除錯及服務品質控制等任務的具有足夠高的精確度的延遲值。
舉例而言，可使用基於多個延遲值而計算出的平均延遲及峰值延遲來對半導體裝置100執行例如除錯及服務品質控制等任務。根據本揭露，可在僅耗費少量資源的同時擷取具有足夠高的精確度的平均延遲及峰值延遲。
此外，可對欲經歷延遲量測的目標交易進行定製。因此，可針對每一單獨的應用程式環境而以經適當定製的方式執行例如除錯及服務品質控制等任務。舉例而言，藉由將用於辨識特定裝置的辨識值設定為用於延遲量測的目標交易辨識，可僅對具有使用者所期望的交易辨識的交易執行延遲量測。
圖9是根據本揭露某些示例性實施例的半導體裝置及所述半導體裝置的操作方法所能夠應用於的半導體系統的方塊圖。
參照圖9，半導體系統1100可包括控制器1110、輸入/輸出（input/output，I/O）裝置1120、記憶體裝置1130、介面1140及匯流排1150。控制器1110、輸入/輸出裝置1120、記憶體裝置1130及/或介面1140可經由匯流排1150而連接至彼此。匯流排1150可為資料傳送所經由的路徑。
控制器1110可包括微處理器、數位訊號處理器、微控制器、及執行與微處理器、數位訊號處理器、或微控制器相似的功能的邏輯元件中的至少一者。輸入/輸出裝置1120的實例包括小鍵盤（keypad）、鍵盤、顯示裝置等。記憶體裝置1130可儲存資料及/或命令。介面1140將資料傳送至通訊網路或自通訊網路接收資料。介面1140可為有線介面或無線介面。介面1140的實例包括天線、有線收發機或無線收發機等。
儘管未具體說明，然而半導體系統1100亦可包括用於改善控制器1110的運作的操作記憶體，例如高速的動態隨機存取記憶體（dynamic random access memory，DRAM）及/或靜態隨機存取記憶體（static random access memory，SRAM）。
根據本揭露某些示例性實施例的半導體裝置可設置於記憶體裝置1130內或可設置為控制器1110或輸入/輸出裝置1120的一部分。
半導體系統1110可能夠應用於個人數位助理（Personal Digital Assistant，PDA）、可攜式電腦、網路平板（web tablet）、無線電話、行動電話、數位音樂播放機、記憶卡、或能夠在無線環境中傳送及/或接收資訊的任意類型的電子產品。
圖10至圖12是說明根據本揭露某些示例性實施例的半導體裝置及所述半導體裝置的操作方法所能夠應用於的示例性半導體系統的示意圖。
更具體而言，圖10說明平板個人電腦（personal computer，PC）1200，圖11說明筆記型電腦1300，且圖12說明智慧型電話1400。可在平板個人電腦1200、筆記型電腦1300及智慧型電話1400中使用根據本揭露某些示例性實施例的至少一個半導體裝置。
顯而易見，根據本揭露某些示例性實施例的半導體裝置亦可用於除本文中所述裝置以外的各種積體電路裝置中。
亦即，儘管在本文中僅闡述平板個人電腦1200、筆記型電腦1300及智慧型電話1400作為半導體系統的實例，但本揭露並非僅限於此。
在某些示例性實施例中，半導體系統亦可被設置成電腦、超行動個人電腦（Ultra Mobile PC，UMPC）、工作站、隨身型易網機電腦（net-book computer）、個人數位助理、可攜式電腦、無線電話、行動電話、電子書（electronic-book，e-book）、可攜式多媒體播放機（Portable Multimedia Player，PMP）、可攜式遊戲機、導航裝置、黑盒子、數位照相機、三維（3-dimensional，3D）電視機、數位音訊記錄器、數位音訊播放機、數位畫面記錄器、數位畫面播放機、數位視訊記錄器、數位視訊播放機。
儘管已出於說明目的闡述了本揭露的較佳實施例，然而熟習此項技術者將理解，在不背離如在隨附申請專利範圍中所述的本揭露的精神及範圍的條件下，可對其作出各種潤飾、增添及替代。
100‧‧‧半導體裝置
110、112‧‧‧智慧財產區塊
114‧‧‧記憶體控制器
130‧‧‧晶片上互連
200‧‧‧監測裝置
210‧‧‧配置模組
220‧‧‧過濾模組
230‧‧‧多重未決計數器
240‧‧‧回應排序計數器
250‧‧‧控制模組
260‧‧‧延遲計數器
270‧‧‧追蹤辨識配置模組
300‧‧‧記憶體裝置
1100‧‧‧半導體系統
1110‧‧‧控制器
1120‧‧‧輸入/輸出裝置
1130‧‧‧記憶體裝置
1140‧‧‧介面
1150‧‧‧匯流排
1200‧‧‧平板個人電腦
1300‧‧‧筆記型電腦
1400‧‧‧智慧型電話
cur_tracked_id‧‧‧當前追蹤辨識資訊
mo_value‧‧‧多重未決計數值
resp_ordering‧‧‧回應排序計數值
S501、S503、S505、S507、S509、S511、S513、S515、S801、S803、S805、S807、S809、S811、S813、S815、S817、S819、S821、S823、S825、S827‧‧‧步驟
t0、t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15、t16、t17‧‧‧時間
藉由參照附圖詳細闡述本揭露的示例性實施例，本揭露的以上及其他態樣及特徵將變得更加顯而易見，在附圖中：
圖1是根據本揭露示例性實施例的半導體裝置的示意性方塊圖。 圖2是用於闡釋如何量測在根據圖1所示示例性實施例的半導體裝置的主裝置與從裝置之間形成的通道中的延遲的時序圖。 圖3是根據圖1所示示例性實施例的半導體裝置的監測裝置的示意性方塊圖。 圖4是用於闡釋根據本揭露示例性實施例的半導體裝置的操作方法的時序圖。 圖5是說明根據圖4所示示例性實施例的操作方法的流程圖。 圖6是根據本揭露另一示例性實施例的半導體裝置的監測裝置的示意性方塊圖。 圖7是用於闡釋根據本揭露另一示例性實施例的半導體裝置的操作方法的時序圖。 圖8是說明根據圖7所示示例性實施例的操作方法的流程圖。 圖9是根據本揭露某些示例性實施例的半導體裝置及所述半導體裝置的操作方法所能夠應用於的半導體系統的方塊圖。 圖10至圖12是說明根據本揭露某些示例性實施例的半導體裝置及所述半導體裝置的操作方法所能夠應用於的示例性半導體系統的示意圖。
100‧‧‧半導體裝置
110、112‧‧‧智慧財產區塊
114‧‧‧記憶體控制器
130‧‧‧晶片上互連
200‧‧‧監測裝置
300‧‧‧記憶體裝置

Claims (20)

  1. 一種半導體裝置的操作方法，包括： 監測在主裝置與從裝置之間傳送的多個請求封包及多個回應封包，所述回應封包是因應於所述請求封包而傳送； 偵測所述多個請求封包中與預定義辨識（ID）資訊匹配的目標請求封包； 起始延遲計數器的運作，以量測包括所述目標請求封包及目標回應封包的通訊交換的延遲，所述目標回應封包是所述多個回應封包中與所述預定義辨識資訊匹配的一個回應封包； 偵測所述多個回應封包中的所述目標回應封包； 終止所述延遲計數器的所述運作；以及 自所述延遲計數器擷取所述通訊交換的延遲值。
  2. 如申請專利範圍第1項所述的操作方法，更包括： 使用多重未決（MO）計數器對所述多個請求封包中其對應回應封包尚未被偵測到的請求封包的數目進行計數。
  3. 如申請專利範圍第2項所述的操作方法，更包括： 使用回應排序（RO）計數器來針對所述多個請求封包判斷是否已偵測到所述對應回應封包。
  4. 如申請專利範圍第3項所述的操作方法，其中所述起始所述延遲計數器的所述運作包括將所述多重未決計數器的多重未決計數值設定為所述回應排序計數器的初始計數值。
  5. 如申請專利範圍第3項所述的操作方法， 其中每當針對所述多個請求封包中的任一者偵測到所述對應回應封包時，降低所述回應排序計數器的回應排序計數值，且 其中所述終止所述延遲計數器的所述運作包括若所述回應排序計數器的所述回應排序計數值達到0，則終止所述延遲計數器的所述運作。
  6. 如申請專利範圍第1項所述的操作方法，其中所述預定義辨識資訊包括交易辨識資訊與交易屬性資訊中的至少一者。
  7. 如申請專利範圍第6項所述的操作方法，其中所述交易辨識資訊包括用於辨識所述主裝置或所述從裝置的唯一辨識資訊。
  8. 如申請專利範圍第6項所述的操作方法，其中所述交易屬性資訊包括突發長度屬性資訊及快取監聽類型屬性資訊中的至少一者。
  9. 如申請專利範圍第1項所述的操作方法，其中： 所述主裝置是設置於系統晶片（SoC）中的智慧財產（IP）區塊；且 所述主裝置與所述從裝置藉由晶片上互連（OCI）來交換所述多個請求封包所述多個回應封包。
  10. 如申請專利範圍第9項所述的操作方法，更包括： 自所述系統晶片外接收所述預定義辨識資訊，所述預定義辨識資訊是由使用者或應用程式預先設定。
  11. 如申請專利範圍第1項所述的操作方法，更包括： 基於所述預定義辨識資訊來配置當前追蹤辨識資訊， 其中所述偵測所述目標請求封包包括確定在所述主裝置與所述從裝置之間形成的通道的狀態、若所述通道空閒則將與所述預定義辨識資訊匹配的請求封包偵測為所述目標請求封包、以及若所述通道繁忙則將與所述當前追蹤辨識資訊匹配的請求封包偵測為所述目標請求封包。
  12. 如申請專利範圍第11項所述的操作方法，更包括： 若所述通道自空閒狀態切換至繁忙狀態，則更新所述當前追蹤辨識資訊。
  13. 如申請專利範圍第1項所述的操作方法，其中： 所述通訊交換包括第一交易及不同於所述第一交易的第二交易；且 所述擷取所述通訊交換的所述延遲值包括擷取所述第一交易的第一延遲值及所述第二交易的第二延遲值，並基於所述第一延遲值及所述第二延遲值來計算平均延遲及峰值延遲。
  14. 一種半導體裝置的操作方法，包括： 監測設置於系統晶片（SoC）中的第一智慧財產（IP）區塊與第二智慧財產（IP）區塊之間的多個通訊交換； 自所述系統晶片外接收預定義第一辨識資訊及預定義第二辨識資訊； 使用延遲計數器來量測第一交易的延遲，所述第一交易是所述多個通訊交換中與所述第一辨識資訊匹配的一個通訊交換； 使用所述延遲計數器來量測第二交易的延遲，所述第二交易是所述多個通訊交換中與所述第二辨識資訊匹配的一個通訊交換；以及 基於所述第一交易的所述所量測延遲及所述第二交易的所述所量測延遲來計算平均延遲及峰值延遲。
  15. 如申請專利範圍第14項所述的操作方法，其中： 所述多個通訊交換中的每一者包括請求封包及與所述請求封包對應且因應於所述對應請求封包而傳送的回應封包；且 所述操作方法更包括使用多重未決（MO）計數器對與所述第一交易及所述第二交易相關聯的其對應回應封包尚未被偵測到的請求封包的數目進行計數。
  16. 如申請專利範圍第15項所述的操作方法，更包括： 使用回應排序（RO）計數器判斷是否已偵測到所述對應回應封包。
  17. 如申請專利範圍第16項所述的操作方法，其中： 每當偵測到所述對應回應封包時，降低所述回應排序計數器的回應排序計數值；且 若所述回應排序計數器的所述回應排序計數值達到0，則所述延遲計數器停止計數。
  18. 一種半導體裝置，包括： 過濾模組，偵測在主裝置與從裝置之間傳送的多個請求封包中與預定義辨識（ID）資訊匹配的目標請求封包； 配置模組，接收所述預定義辨識資訊並將所述預定義辨識資訊提供至所述過濾模組； 延遲計數器，量測包括所述目標請求封包及目標回應封包的通訊交換的延遲，所述目標回應封包是多個回應封包中與所述預定義辨識資訊匹配且因應於所述目標請求封包而傳送的一個回應封包，以及 控制模組，控制所述延遲計數器的運作並偵測所述多個回應封包中的所述目標回應封包。
  19. 如申請專利範圍第18項所述的半導體裝置，更包括： 多重未決（MO）計數器，對所述多個請求封包中其對應回應封包尚未被偵測到的請求封包的數目進行計數。
  20. 如申請專利範圍第19項所述的半導體裝置，更包括： 回應排序（RO）計數器，針對所述多個請求封包判斷是否已偵測到所述對應回應封包。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102510900B1 (ko) * 2016-02-04 2023-03-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR102246469B1 (ko) 2017-07-21 2021-05-03 한국전자통신연구원 가역 전기화학 거울
CN108762967B (zh) * 2018-05-30 2021-08-24 宁波市标准化研究院 用于监控Linux系统中Web服务的软件看门狗实现方法
US11042326B2 (en) 2018-12-13 2021-06-22 SK Hynix Inc. Data storage device and operating method thereof
US11237760B2 (en) 2019-12-19 2022-02-01 Western Digital Technologies, Inc. Measuring performance metrics for data storage devices

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5919268A (en) 1997-09-09 1999-07-06 Ncr Corporation System for determining the average latency of pending pipelined or split transaction requests through using two counters and logic divider
US6038606A (en) * 1997-11-25 2000-03-14 International Business Machines Corp. Method and apparatus for scheduling packet acknowledgements
US6775640B1 (en) 2000-04-28 2004-08-10 Hewlett-Packard Development Company, L.P. Performance adder for tracking occurrence of events within a circuit
JP2002117700A (ja) 2000-10-04 2002-04-19 Mitsubishi Electric Corp 遅延時間測定回路を有する半導体集積回路装置
US6937961B2 (en) * 2002-09-26 2005-08-30 Freescale Semiconductor, Inc. Performance monitor and method therefor
CN100514926C (zh) * 2004-09-28 2009-07-15 松下电器产业株式会社 无线传输系统、该系统中所用无线站及该系统所用方法
US7565580B2 (en) * 2005-08-10 2009-07-21 Qlogic, Corporation Method and system for testing network device logic
CN101163051A (zh) * 2006-10-13 2008-04-16 鸿富锦精密工业（深圳）有限公司 网卡传输速度测试系统及方法
US8179872B2 (en) * 2007-05-09 2012-05-15 Research In Motion Limited Wireless router system and method
JP5119994B2 (ja) * 2008-03-14 2013-01-16 富士通株式会社 性能モニタリングプログラム、性能モニタリング方法、性能モニタリング装置
US8032329B2 (en) 2008-09-04 2011-10-04 Sonics, Inc. Method and system to monitor, debug, and analyze performance of an electronic design
US8489794B2 (en) 2010-03-12 2013-07-16 Lsi Corporation Processor bus bridge for network processors or the like
US8638792B2 (en) * 2010-01-22 2014-01-28 Synopsys, Inc. Packet switch based logic replication
KR101855399B1 (ko) 2011-03-24 2018-05-09 삼성전자주식회사 데이터 트래픽을 개선한 ＳｏＣ 및 이의 동작 방법
US20120331034A1 (en) 2011-06-22 2012-12-27 Alain Fawaz Latency Probe
WO2013147734A1 (en) * 2012-03-26 2013-10-03 Siemens Aktiengesellschaft Fail safe discovery and address assignment
GB2490390B (en) 2012-03-29 2014-01-29 Renesas Mobile Corp Method, apparatus and computer program for latency measurement
US9503347B2 (en) * 2012-12-18 2016-11-22 Intel Corporation Techniques associated with server transaction latency information
CN104854523B (zh) * 2013-01-08 2017-07-04 富士电机株式会社 控制系统、主可编程控制器、从可编程控制器以及控制方法
JP6458002B2 (ja) * 2014-02-27 2019-01-30 株式会社サイバー・ソリューションズ リモート・パッシブ型性能監視システム
US10250474B2 (en) 2014-03-31 2019-04-02 Cisco Technology, Inc. Calculating latency in computer networks
US9506982B2 (en) * 2014-11-14 2016-11-29 Cavium, Inc. Testbench builder, system, device and method including a generic monitor and transporter
JP6554981B2 (ja) * 2015-08-03 2019-08-07 セイコーエプソン株式会社 診断サーバー、診断システム、診断方法、診断プログラム、記録媒体
KR102510900B1 (ko) * 2016-02-04 2023-03-15 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법
KR102440948B1 (ko) * 2016-02-11 2022-09-05 삼성전자주식회사 반도체 장치 및 반도체 장치의 동작 방법

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