TW201729300A - 具多ｈｓｉ選項的背側鰭凹部控制 - Google Patents

具多ｈｓｉ選項的背側鰭凹部控制 Download PDF

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Abstract

本發明的實施例是針對在三閘極或Fin-FET裝置中形成具不同主動通道高度的鰭。在實施例中，至少二個鰭被形成於基板的前側上。閘極結構延伸於該鰭的至少一部分的頂表面及一對側壁之上。在實施例中，該基板被薄化以暴露該鰭的底表面。其次，背側蝕刻可對各個鰭施行以形成主動通道區。該鰭可被凹陷至不同深度，形成具不同高度的主動通道區。

Description

具多HSI選項的背側鰭凹部控制
本發明的實施例關於半導體裝置以及較具體而言多閘極裝置的領域。
過去幾十年，積體電路中的特徵的縮小已經是不斷成長的半導體產業背後的驅動力。縮小至愈來愈小的特徵使半導體晶片的有限晶片面積上的功能單元之密度能夠增加。例如，縮小電晶體大小容許在晶片上併入數量增加的記憶體裝置，適於製造具有容量增加的產品。然而對更多容量的需要不是沒有問題。將各個裝置的性能優化的必要性變得愈來愈顯著。
積體電路裝置的大小的進一步縮小已經增加非平坦的使用，諸如三閘極電晶體、FinFET、TFETS、omega-FET、及雙閘極電晶體。儘管改善性能，三閘極電晶體的驅動能力傳統上由被放置於控制閘極下的整數鰭加以定大小。三閘極電晶體的可縮小性的此種限制導致不必要的大量電晶體被使用以及增加電力消耗。因此，對於增 強該三閘極電晶體的可縮小性的半導體結構及製造程序有存在需要。
100‧‧‧FinFET裝置
110‧‧‧鰭
110a‧‧‧次通道區
110b‧‧‧主動通道區
110c‧‧‧蝕刻停止層
111‧‧‧鰭
111a‧‧‧次通道區
111b‧‧‧主動通道區
130‧‧‧介電層
140‧‧‧閘極結構
161‧‧‧蝕刻停止層
162‧‧‧蝕刻停止層
200‧‧‧結構
201‧‧‧基板
210‧‧‧鰭
211‧‧‧鰭
211a‧‧‧次通道區
211b‧‧‧主動通道區
212‧‧‧鰭
212a‧‧‧次通道區
212b‧‧‧主動通道區
213‧‧‧鰭
220‧‧‧蝕刻停止層
230‧‧‧半導體材料
300‧‧‧結構
301‧‧‧介電層
311‧‧‧雜質區
321‧‧‧第一蝕刻停止層
322‧‧‧第二蝕刻停止層
350‧‧‧硬遮罩
400‧‧‧結構
410‧‧‧閘極結構
411‧‧‧閘極電極
412‧‧‧閘極介電層
413‧‧‧側壁間隔物
450‧‧‧通道區
451‧‧‧源極/汲極區
500‧‧‧結構
501‧‧‧層間介電層
502‧‧‧載體
600‧‧‧結構
620‧‧‧蝕刻停止層
621‧‧‧蝕刻停止層
700‧‧‧結構
711‧‧‧第一硬遮罩層
800‧‧‧結構
811‧‧‧第二硬遮罩層
821‧‧‧蝕刻停止層
821a‧‧‧第一蝕刻停止層
821b‧‧‧第一蝕刻停止層
821c‧‧‧第一蝕刻停止層
822‧‧‧蝕刻停止層
822a‧‧‧第二蝕刻停止層
822b‧‧‧第二蝕刻停止層
822c‧‧‧第二蝕刻停止層
900‧‧‧結構
901‧‧‧基底
921a‧‧‧蝕刻停止層
922a‧‧‧蝕刻停止層
1000‧‧‧中介層
1002‧‧‧第一基板
1004‧‧‧第二基板
1006‧‧‧球柵陣列
1008‧‧‧金屬互連
1010‧‧‧穿孔
1012‧‧‧通矽穿孔
1014‧‧‧嵌入式裝置
1100‧‧‧運算裝置
1102‧‧‧積體電路晶粒
1104‧‧‧中央處理單元
1106‧‧‧晶粒上記憶體
1108‧‧‧通訊晶片
1110‧‧‧揮發性記憶體
1112‧‧‧非揮發性記憶體
1114‧‧‧圖形處理單元
1116‧‧‧數位信號處理器
1120‧‧‧晶片組
1122‧‧‧天線
1124‧‧‧觸控螢幕顯示器
1126‧‧‧觸控螢幕控制器
1128‧‧‧電池
1130‧‧‧羅盤
1132‧‧‧動作感測器
1134‧‧‧揚聲器
1136‧‧‧相機
1138‧‧‧使用者輸入裝置
1140‧‧‧大量儲存裝置
1142‧‧‧加密處理器
1128‧‧‧全球定位系統裝置
本揭示的實施例藉由實例且非藉由限制而被示出於隨附圖式的圖中。製造具多個主動通道高度的FinFET裝置的方法中的各種操作被示出，依據本發明的實施例，此處：第1圖示出具有具不同主動通道高度的複數個鰭的半導體結構之透視圖，依據本發明的實施例。
第2A圖示出包括基板及形成於該結構的該前側上的複數個鰭之半導體結構的透視圖，依據本發明的實施例。
第2B圖示出沿著線a-a’於第2A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第2C圖示出包括具蝕刻停止層的鰭的該半導體結構之透視圖，依據本發明的實施例。
第2D圖示出沿著線a-a’於第2C圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第3A圖示出包括被形成於該基板的該前表面之上的介電層之半導體結構的透視圖，依據本發明的實施例。
第3B圖示出沿著線a-a’於第3A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第3C圖示出包括被形成於該鰭結構內的第一蝕刻停止層的該半導體結構之透視圖，依據本發明的實施例。
第3D圖示出沿著線a-a’於第3C圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第3E圖示出包括第二蝕刻停止層的該半導體結構之透視圖，依據本發明的實施例。
第3F圖示出沿著線a-a’於第3E圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第4A圖示出包括被形成於該鰭及該介電層之上的閘極結構的該半導體結構之透視圖，依據本發明的實施例。
第4B圖示出沿著線a-a’於第4A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第5A圖示出在翻轉該結構及連接該結構至載體以後的該半導體結構的透視圖，依據本發明的實施例。
第5B圖示出沿著線a-a’於第5A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第6A圖示出在移除該基板以後的該半導體結構的透視圖，依據本發明的實施例。
第6B圖示出沿著線a-a’於第6A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第6C圖示出包括蝕刻停止層的該半導體結構的透視圖，依據本發明的實施例。
第6D圖示出沿著線a-a’於第6C圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第7A圖示出在形成第一鰭的該次通道區及該主動通道區以後的該半導體結構的透視圖，依據本發明的實施 例。
第7B圖示出沿著線a-a’於第7A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第8A圖示出在形成第二鰭的該次通道區及該主動通道區以後的該半導體結構的透視圖，依據本發明的實施例。
第8B圖示出沿著線a-a’於第8A圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第8C圖示出在形成主動通道區於鰭的該蝕刻停止層之下以後的該半導體結構的透視圖，依據本發明的實施例。
第8D圖示出沿著線a-a’於第8C圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第9A圖示出在裝置中形成具不同高度的多個主動通道區以後的該半導體結構的透視圖，依據本發明的實施例。
第9B圖示出在藉由使用裝置中的蝕刻停止層形成具不同高度的多個主動通道區以後的該半導體結構的透視圖，依據本發明的實施例。
第9C圖示出沿著線a-a’於第9A及9B圖中所示的該半導體結構的橫剖面圖，依據本發明的實施例。
第10圖為實施本發明一或更多實施例的中介層的橫剖面圖。
第11圖為依據本發明的實施例所建立之運算裝置的 示意圖。
【發明內容及實施方式】
本發明的實施例是針對在三閘極或Fin-FET裝置中形成具不同主動通道高度的鰭。在下列的說明中，許多細節被陳述以便提供本發明的徹底理解。然而對熟習本技藝之人士而言將顯而易見的是，本發明可在沒有這些特定細節的情況下被實行。在其他例子中，熟知的半導體程序及製造技術未被詳細描述以避免模糊本發明。此說明書各處對「實施例」的提及意指針對該實施例所述的特定特徵、結構、功能、或特性被包括於本發明的至少一個實施例中。因此，詞語「在實施例中」於此說明書各處中的出現不必然意指本發明的相同實施例。此外，該特定特徵、結構、功能、或特性可能以任何合適方式在一或更多實施例中被結合。例如，第一實施例可與第二實施例結合，在該二個實施例未互相排除的任何地方。
本發明的實施例關於一種製造包括至少二個鰭的FinFET的方法。各個鰭包括主動通道區及次通道區。通過各個鰭的電流路徑大約正比於二倍高度加上該主動通道區的寬度。在實施例中，該鰭的該主動通道區具有不同高度。此種實施例促進對該裝置的電流流率的較好控制。在實施例中，各個鰭的所需高度藉由使用背側顯露及背側蝕刻程序加以形成。
在實施例中，至少二個鰭被形成於基板的前 側上。閘極結構延伸於該鰭的至少一部分的頂表面及一對側壁之上。在實施例中，該基板被薄化以暴露該鰭的底表面。背側蝕刻可對各個鰭施行以形成該鰭的該主動通道區。該鰭可被凹陷至不同深度，在三閘極或Fin-FET裝置中形成具不同高度的主動通道區。
在實施例中，定時蝕刻被施行以達成主動通道區的所需高度。在其他實施例中，蝕刻停止層被形成於該鰭結構內以控制該鰭的精確蝕刻。在實施例中，該蝕刻停止層在形成該鰭於該基板上的期間被磊晶生長。在其他實施例中，離子雜質被引入至該鰭中以形成該蝕刻停止層。
參照第1圖，包括具不同主動通道高度的複數個鰭的FinFET裝置之透視圖被示出。在實施例中，該裝置100包括複數個鰭110。各個鰭包括主動通道區110b及次通道區110a。該鰭110的高度由該次通道區110a的底表面至該主動通道區110b的頂表面間的距離所定義。在實施例中，該鰭110具有相同高度。主動通道高度由該次通道區110a的頂表面至該主動通道區110b的頂表面間的距離所定義。在實施例中，該鰭110具有不同主動通道高度。
在實施例中，該次通道區110a由介電材料所構成，諸如二氧化矽或低k介電質。在替代實施例中，該次通道區110a為氣隙。在實施例中，該主動通道區110b由半導體材料所構成，諸如但不限於矽、鍺、SiGe、 GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、及InP。
在實施例中，介電層130被設置於該鰭110之間，使得該鰭110的至少一部分被暴露。在實施例中，該次通道區110a的頂表面被對齊於該介電層130的頂表面。在實施例中，閘極結構140被形成於該介電層130及該鰭110之上於該裝置在源極/汲極區451間的通道區450中。在一個實施例中，該閘極結構延伸於被設置於該介電層130之上的該鰭110的該部分的頂表面及一對側壁之上。在實施例中，該閘極結構覆蓋該鰭的至少該主動通道區。
在實施例中，蝕刻停止層110c被設置於該鰭110的該主動通道區110b與該次通道區110a之間。例如，蝕刻停止層161被設置於主動通道區111b與次通道區111a之間。在其他實施例中，該主動通道區110b可包括蝕刻停止層。例如，該鰭111的該主動通道區111b包括蝕刻停止層162。在實施例中，該裝置的該主動通道區的一些可能沒有包括蝕刻停止層，而該主動通道區的一些可包括一個或複數個蝕刻停止層。
在實施例中，該蝕刻停止層110c可由相對於該主動通道區111b的該半導體材料示出強蝕刻選擇性之材料所構成。在實施例中，該蝕刻停止層110c為磊晶層。在替代實施例中，該蝕刻停止層110c可由離子雜質所構成。在實施例中，離子雜質可選自包括但不限於下列 的群組：磷(P)、砷(As)、銻(Sb)、及硼(B)、氧(O)、碳(C)及其組合。
第2A-9C圖示出用以在三閘極或Fin-FET裝置中形成具不同主動通道高度的鰭之方法。參照第2A圖，包括基板201及形成於結構200的前側上的複數個鰭210之結構200的透視圖被示出。第2B圖為沿著第2A圖的線a-a’所取得的該結構200的橫剖面圖。形成於該基板201上的鰭210的數量可被調整至適當數量，如那些熟習本技藝之人士所理解。在實施例中，至少二個鰭被形成於該基板201上。在實施例中，該鰭210藉由使用蝕刻程序加以形成。圖案化蝕刻遮罩被放置於該基板201上。之後，該基板201被蝕刻以及該基板受到該遮罩所保護的部分形成該鰭210。該蝕刻遮罩接著被移除。
在實施例中，該基板201可由用於半導體裝置製造的任何合適材料所構成。在實施例中，該基板201可為使用塊體矽所形成的結晶基板。在實施例中，該鰭210從相同於該基板201的材料所形成。在其他實施例中，該半導體基板201可能從不同於該鰭210的材料所形成。在實施例中，該鰭210從矽所製成。在實施例中，該基板201可藉由使用替代材料加以形成。此種材料可包括但不限於鍺、鍺化矽、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵、砷化銦鎵、銻化鎵、或第III-V族或第IV族材料的其他組合。儘管從其可形成該基板201的材料的數個實例被描述於此，可用作其上可建立半導體裝置的基礎 的任何材料落在本發明的精神及範圍內。
在實施例中，該鰭210為高長寬比的鰭。在實施例中，該高長寬比的鰭可具有2：1或更大的高度對寬度比。額外實施例可包括具有10：1或更大的高度對寬度比的鰭210。藉由實例，該鰭210的寬度可在10-20nm之間。該鰭210的代表性長度範圍為大約10奈米(nm)至1毫米(mm)，且代表性高度範圍為大約5nm至200nm。如所示，該鰭210為延伸於該裝置的該前表面上的三維體。被理解的是，在處理此種本體時，真正的矩形形式未能以可用工具來達成，且其他形狀可能生成。代表性形狀包括但不限於梯形形狀(例如，基底比頂部更寬)及拱形形狀。
在本發明的實施例中，該裝置在沒有形成蝕刻停止層的情況下被形成。第2A及2B圖解說在沒有蝕刻停止層的情況下形成鰭結構的方法。在其他實施例中，蝕刻停止層被形成於該鰭結構內。該蝕刻停止層可在該程序的不同階段被形成。在實施例中，該蝕刻停止層在如針對第2C及2D圖所解說而形成該鰭的期間被形成。該蝕刻停止層可被用來減少在後續步驟中該鰭的不想要的過度蝕刻。在此種實施例中，該鰭的該次通道區可相對於該蝕刻停止層而被選擇性蝕刻。該鰭在該蝕刻停止層之上的剩餘未蝕刻部分形成該鰭結構的該主動通道區。
參照第2C圖，包括具蝕刻停止層220的該鰭210的該結構200之透視圖被示出。第2D圖為沿著第2C 圖的線a-a’所取得的該結構300的橫剖面圖。相同或類似於以上配合先前實施例所述之組件的元件以相同元件符號加以表示。並且，為了清晰及簡潔，此種組件的詳細討論及它們的形成方法將不會被重複。在一個實施例中，該鰭210包括單一蝕刻停止層。在替代實施例中，該鰭210被形成具有半導體材料230及蝕刻停止材料220的複數個交替層。該複數個蝕刻停止層促使在三閘極或FinFET裝置中形成具不同通道高度的鰭。
在本發明的實施例中，該鰭210藉由首先毯式沈積(blanket depositing)半導體材料230及蝕刻停止材料220的交替層於該基板201的該頂表面上來加以形成。該交替層可藉由使用傳統磊晶化學氣相沈積法或經由其他沈積程序(例如，ALD、PECVD、PVD、HDP輔助的CVD、及低溫CVD)加以沈積。其次，半導體材料230及蝕刻停止材料220的毯層藉由使用傳統光微影及蝕刻法加以圖案化以定義該鰭210。
在實施例中，該蝕刻停止材料220可根據他們對該半導體材料230的蝕刻選擇性加以選擇。該蝕刻停止層220也可藉由具有相對於該半導體層230失配的晶格常數而引起對該半導體層230的晶格應力。在實施例中，該半導體層230及該蝕刻停止層220從單晶半導體材料所形成，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。例如，該半導體層230可為矽且該蝕刻停止層220可為鍺化矽。
參照第3A圖，包括被形成於該基板201的該前表面之上的介電層301之結構300的透視圖被示出。第3B圖為沿著第3A圖的線a-a’所取得的該結構300的橫剖面圖。在實施例中，該介電層301被設置於該基板201的該前表面之上及該鰭210之間，使得該鰭210的至少一部分被暴露。
該介電層301可藉由化學氣相沈積(CVD)或其他沈積程序(例如，ALD、PECVD、PVD、HDP輔助的CVD、低溫CVD)加以沈積。該介電層301可被沈積至超過該鰭210的頂表面的高度。接著，該介電層301被平坦化以暴露該鰭101的該頂表面。例如，該介電層301可能以化學機械拋光(CMP)操作加以平坦化。後續，該介電層301被凹陷以暴露該鰭210的突出部分。該介電層301的凹陷可由電漿、蒸氣或濕蝕刻程序加以施行。在一個實施例中，傳統程序可被用來凹陷或蝕刻該介電層301，包括但不限於使用氫氟酸(HF)的濕蝕刻程序或使用CHF3、CH3F、或CF4的乾蝕刻程序。在另外的實施例中，其他濕或乾蝕刻程序可被使用。在一個實施例中，對矽鰭有選擇性的蝕刻程序被使用。
在實施例中，該介電層301可從任何適當絕緣材料所形成。例如，該介電層301可為氧化物，諸如氧化矽。依據額外實施例，該介電層301可包括複數個介電材料。例如，第一介電材料可為共形材料且第二介電材料可為填充材料。
在替代實施例中，蝕刻停止層在該程序的此階段被形成於該鰭內。在該程序的此階段形成該蝕刻停止層是針對第3C-3F圖加以解說。相同或類似於以上配合先前實施例所述之組件的元件以相同元件符號加以表示。並且，為了清晰及簡潔，此種組件的詳細討論及它們的形成方法將不會被重複。
參照第3C圖，包括被形成於該鰭210內的第一蝕刻停止層321的該結構300之透視圖被顯示。第3D圖為沿著第3C圖的線a-a’所取得的該結構300的橫剖面圖。在實施例中，該介電層301依據針對第3A及3B圖所詳細描述的該沈積及凹陷法被凹陷至H1的最初深度。 高度H1定義該鰭210的該暴露部分的高度及隨後該鰭結構的該主動通道區的第一高度。在實施例中，該第一蝕刻停止層321可藉由引入陡峭雜質分佈至該鰭的相鄰於該介電層301的該頂表面的部分來加以形成。
在本發明的實施例中，該介電層301的該頂表面以離子雜質加以植入。該裝置的前側離子植入形成雜質區311於該介電層301的該頂表面上。在與該介電層301的該頂表面接觸時，離子雜質可橫向擴展至該鰭210的該相鄰部分中。因此，陡峭雜質分佈被引入至該鰭中以形成該第一蝕刻停止層321於該鰭結構內。在實施例中，離子雜質引入至該鰭中導致該第一蝕刻停止層321相對於該鰭結構的其餘的蝕刻選擇性。在實施例中，該雜質區311的厚度、離子類型、及離子濃度被選擇以形成合適蝕 刻停止層於該鰭210內。
在本發明的實施例中，雜質離子可選自包括但不限於磷、砷、銻、硼及其組合的群組。在特定實施例中，該鰭可為矽且該雜質離子可為鍺、硼、碳、砷、磷或氧。在實施例中，該第一蝕刻停止層321具有5-100nm的厚度。該雜質離子被植入至該裝置的前表面中，如第3C及3D圖中的箭號所指出。在實施例中，垂直植入藉由注射離子以進入該介電層301的該表面來加以施行，使得入射角實質正交於該裝置的該前表面。在實施例中，雜質的垂直植入防止雜質引入至該鰭的該主動通道區中。在實施例中，硬遮罩350被形成於該鰭的該頂表面上以進一步防止離子雜質進入至該鰭的該主動通道區。在實施例中，使用於離子植入的離子能量為非常低的離子能量位準，例如離子能量位準可在2-30KeV的範圍內。該離子能輛可能取決於該雜質材料的離子質量。例如，諸如硼的較輕離子可在較低能量下被植入且諸如砷的較重離子可在較高能量下被植入。
在本發明的實施例中，單一蝕刻停止層被產生於該鰭結構內。該單一蝕刻停止層促進一個主動通道區形成於該蝕刻停止層之上。隨後，閘極結構可被形成於該介電層頂上，如以下針對第4A及4B圖所述。在此種實施例中，該介電層的該頂表面的離子植入促進相對於該閘極結構的自對準主動通道區的形成。在替代實施例中，多個蝕刻停止層可被形成以在三閘極或Fin-FET裝置中產生 具不同主動通道高度的鰭。
參照第3E圖，包括第二蝕刻停止層322的該結構300之透視圖被顯示。第3F圖為沿著第3E圖的線a-a’所取得的該結構300的橫剖面圖。相同或類似於以上配合先前實施例所述之組件的元件以相同元件符號加以表示。並且，為了清晰及簡潔，此種組件的詳細討論及它們的形成方法將不會被重複。
在本發明的實施例中，該介電層301被進一步凹陷以暴露該鰭的低於第一蝕刻停止層321的下方區。高度H2定義該鰭210的該暴露部分的高度及隨後該鰭結構的該主動通道區的第二高度。在實施例中，介電層301的該頂表面由離子雜質加以植入以形成該第二蝕刻停止層322於該第一蝕刻停止層321之下。藉由離子植入形成蝕刻停止層於該鰭內的程序針對以上第3C及3D圖加以詳細解說且因此未被再次討論以避免重複。
被理解的是，額外蝕刻停止層可被形成於該鰭結構內在該第二蝕刻停止層322之下，藉由重複以上針對第3C-3F圖所解說的該凹陷介電層及離子植入程序。該複數個蝕刻停止層形成於該鰭內促進在三閘極或Fin-FET裝置中產生具不同主動通道高度的鰭，如進一步解說於下，依據本發明的實施例。隨後，閘極結構可被形成於該介電層頂上，如以下針對第4A及4B圖所述。在此種實施例中，該凹陷介電層的該頂表面的離子植入促進相對於該閘極結構的自對準主動通道區的形成。
參照第4A圖，包括被形成於該鰭210及該介電層301之上的閘極結構410的該結構400之透視圖被示出。第4B圖為沿著第4A圖的線a-a’所取得的該結構400的橫剖面圖。在一個實施例中，該閘極結構410圍繞該鰭210超過該介電層301的部分的至少頂表面及一對側壁。該閘極結構410包括該閘極電極411及該閘極介電層412。在實施例中，該閘極結構410可進一步包括在該閘極結構410的兩側上的一對側壁間隔物413。
該閘極結構410可由閘極電極堆疊所構成，其包括該閘極介電層412及該閘極電極層411。在實施例中，該閘極電極堆疊的該閘極電極層411由金屬閘極所構成且該閘極介電層412由高K材料所構成。例如，在一個實施例中，該閘極介電層412由一種材料所構成，諸如但不限於氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅(lead zinc niobate)、或其組合。在實施例中，該閘極介電層由高k頂部分及由半導體材料的氧化物所構成的下方部分所構成。在一個實施例中，該閘極介電層由氧化鉿的頂部分及二氧化矽或氮氧化矽的底部分所構成。
在一個實施例中，該閘極電極層411由金屬層所構成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定實施例中，該閘極 電極層411由形成於金屬功函數設定層之上所形成的功函數設定填充材料所構成。
此外，該閘極結構410可藉由替換閘極程序加以製造。在此種方案中，諸如多晶矽或氮化矽柱材料的偽閘極材料可被移除並且以永久閘極電極材料加以替換。在一個此種實施例中，永久閘極介電層也在此程序中被形成，對比於從較早的處理中被完成。在實施例中，偽閘極藉由乾蝕刻或濕蝕刻程序加以移除。在一個實施例中，偽閘極由多晶矽或非晶矽所構成並且以包括使用SF6的乾蝕刻程序加以移除。在另一實施例中，偽閘極由多晶矽或非晶矽所構成並且以包括使用NH4OH水溶液或四甲基氫氧化銨(TMAH)的濕蝕刻程序加以移除。在一個實施例中，偽閘極由氮化矽所構成並且以包括磷酸水溶液的濕蝕刻加以移除。
在實施例中，在形成該閘極結構410以後，層間介電(ILD)層501被毯式沈積於該暴露表面之上於該裝置的前側上。該ILD層501可藉由使用諸如CVD的傳統技術加以沈積。在實施例中，該ILD層501可為任何介電材料，諸如但不限於未摻雜氧化矽、摻雜氧化矽(例如，BPSG、PSG)、氮化矽、及氮氧化矽。在該ILD層501被沈積以後，任何覆蓋層可接著藉由使用傳統化學機械平坦化法加以回拋光以暴露該閘極結構410的頂表面。
參照第5A圖，在顛倒或翻轉該結構及連接該結構至載體502以後的該結構500的透視圖被示出。第 5B圖為沿著第5A圖的線a-a’所取得的該結構400的橫剖面圖。在實施例中，在形成該閘極結構410及該ILD層501以後，該結構被連接至該載體502及翻轉。在實施例中，該結構500被顛倒，使得該結構500的該前側面向下且該結構500的該背側面向上。該結構接著被連接至該載體502。該載體502為在該裝置被處理時提供支撐給該裝置的基底。例如，該載體502可為半導體晶圓。該結構500可透過黏著劑或其他接合技術而被連接至該載體502。
參照第6A圖，在移除該基板以後的該結構600的透視圖被示出。第6B圖為沿著第6A圖的線a-a’所取得的該結構600的橫剖面圖。該結構600從該背側被薄化以暴露鰭210的該底表面。該薄化步驟可藉由使用機械平坦化設備(例如，研磨器)加以施行。在實施例中，該薄化步驟也可藉由使用化學機械平坦化(CMP)設備加以施行。在替代實施例中，該薄化步驟可藉由使用回蝕刻程序加以施行，諸如濕蝕刻程序、乾蝕刻程序或電漿蝕刻程序。
參照第6C圖，包括蝕刻停止層620的該結構600的透視圖被顯示。第6D圖為沿著第6C圖的線a-a’所取得的該結構600的橫剖面圖。相同或類似於以上配合先前實施例所述之組件的元件以相同元件符號加以表示。並且，為了清晰及簡潔，此種組件的詳細討論及它們的形成方法將不會被重複。
在本發明的實施例中，蝕刻停止層在移除該基板201以後被形成。在實施例中，該蝕刻停止層620藉由背側離子植入程序加以形成。在實施例中，離子雜質可被引入至該裝置中以形成雜質區620於該裝置內。該雜質區620可被形成跨越該閘極結構410(包括閘極電極411與閘極介電層412)、該ILD層501、及該鰭210。該雜質區620形成於該鰭210內的部分定義該蝕刻停止層621。該雜質區620被形成的深度可取決於離子類型、植入能量(加速電壓)、目標材料的組成、基板的晶體方向、對該基板的先前晶體損傷、離子植入的溫度、及植入的角度。在實施例中，各個鰭的該主動通道區的高度H是由該蝕刻停止層620的該頂表面與該鰭211的該頂表面間的距離所定義。
在本發明的實施例中，該雜質離子可選自包括但不限於下列的群組：磷(P)、砷(As)、銻(Sb)、及硼(B)及其組合。在特定實施例中，該鰭可為矽且該雜質離子可為鍺、硼、碳、砷、磷或氧。該雜質離子被植入至該裝置的背表面中，如第6C及6D圖中的箭號所指出。在實施例中，垂直植入藉由注射離子以進入該介電層301的該背表面及該鰭210來加以施行，使得入射角實質正交於該裝置的該背表面。在實施例中，用於離子植入的離子能量為非常低的離子能量位準，例如在10-30KeV的範圍中。
參照第7A圖，在形成鰭211的該次通道區及 該主動通道區以後的該結構700的透視圖被顯示。第7B圖為沿著第7A圖的線a-a’所取得的該結構700的橫剖面圖。在實施例中，次通道區211a藉由從背側凹陷該鰭加以形成。在實施例中，該鰭在該凹陷以後的剩餘部分形成該鰭211的該主動通道區211b。
在實施例中，第一硬遮罩層711被毯式沈積於該介電層301及該鰭210(包括鰭211、鰭212、及鰭213)的該暴露背側表面之上。在實施例中，該第一硬遮罩層711為對用來蝕刻該鰭211的該次通道區211a的蝕刻程序有抗性的材料。在一些實施例中，該第一硬遮罩層711相對於選定的蝕刻劑具有比該介電層301更慢的蝕刻率。在實施例中，該第一硬遮罩層711為二氧化矽或高k金屬氧化物介電質，諸如氧化鈦、氧化鉿、或氧化鋁。在實施例中，該第一硬遮罩層711可包含具有各種量的氧及/或碳存在以調變該蝕刻率的氮化矽材料。該第一硬遮罩層711可為1至10nm厚。該第一硬遮罩層711可藉由任何合適程序加以形成，諸如化學氣相沈積(CVD)、物理氣相沈積(PVD)或原子層沈積(ALD)。
在實施例中，該第一硬遮罩層711接著如第7A及7B圖中所示被圖案化以形成覆蓋該鰭212及213的遮罩同時暴露該鰭211的該底表面。在實施例中，該第一硬遮罩層711保護下層的鰭212及213不受到蝕刻發生的影響。該第一硬遮罩層711可藉由使用諸如光微影的任何合適技術加以圖案化，如本技藝中所熟知。
其次，該鰭211的該暴露背側表面被蝕刻以移除該鰭結構的該次通道區211a。該凹陷的深度相當於該鰭211的該主動通道區211b的高度H1。在實施例中，該鰭未被該閘極結構410圍繞的至少一部分被移除。在其他實施例中，該蝕刻程序移除該鰭211被該閘極結構410圍繞的一部分。
在實施例中，背側蝕刻可為定時蝕刻程序。背側蝕刻的持續時間對應於該次通道區211a的消耗量。在實施例中，該持續時間被選擇，使得該背側蝕刻在到達主動通道區211b的所需高度H1時被停止。
在實施例中，不同蝕刻劑被使用，根據用以蝕刻鰭211的次通道區211a同時使介電層301實質上未受損傷的蝕刻選擇性來加以選擇。在第一硬遮罩層711包括氮化矽材料的實施例中，該介電層301包括氧化矽材料，且該次通道區211a包括矽，該蝕刻可使用氣體，像是用於乾蝕刻的Cl、HBr、及SF6、藉由TMAH的濕蝕刻、或藉由TMAH的蒸氣蝕刻。其他組合也可被使用。
後續，該第一硬遮罩層711可藉由任何合適技術加以移除，諸如光阻剝除。
參照第8A圖，在形成第二鰭212的次通道區212a及主動通道區212b以後的該結構800的透視圖被顯示。第8B圖為沿著第8A圖的線a-a’所取得的該結構800的橫剖面圖。在實施例中，該次通道區212a藉由從背側凹陷該鰭212加以形成。在實施例中，該鰭結構在該凹陷 以後的剩餘部分形成該第二鰭212的該主動通道區212b。在實施例中，該主動通道區212b的高度H2與該主動通道區211b的高度H1不同。
在實施例中，第二硬遮罩層811被毯式沈積於該介電層301及該鰭210的該暴露背側表面之上。在實施例中，該第二硬遮罩層811接著如第8A及8B圖中所示被圖案化以形成覆蓋該鰭211及213的遮罩同時暴露該鰭212的該底表面。在實施例中，該第二硬遮罩層811保護下層的鰭211及213不受到蝕刻發生的影響。在實施例中，該第二硬遮罩層811未覆蓋該鰭211，因為後續蝕刻可被計算於該主動通道區211b的總體所需高度中。沈積及圖案化硬遮罩層的程序針對第7A及7B圖加以詳細解說且因此未被再次討論以避免重複。
其次，該鰭212的該暴露背側表面被蝕刻以移除該次通道區212a。該凹陷的深度相當於該鰭211的主動通道區212b的高度H2。在實施例中，該鰭未被該閘極結構410圍繞的至少該部分被移除。在其他實施例中，該蝕刻程序移除該鰭212被該閘極結構410圍繞的一部分。
在實施例中，背側蝕刻可為定時蝕刻程序。背側蝕刻的持續時間對應於該次通道區212a的消耗量。在實施例中，該持續時間被選擇，使得該背側蝕刻在到達該主動通道區212b的所需高度H2時被停止。後續，該第二硬遮罩層811可藉由任何合適技術加以移除，諸如光阻 剝除。蝕刻該次通道區的程序針對第7A及7B圖加以詳細解說且因此未被再次討論以避免重複。
在實施例中，以上針對第7A-8B圖所解說之背側蝕刻的程序可對其他鰭重複以在FinFET或三閘極裝置中形成具不同高度的多個主動通道區。
在本發明的實施例中，定時蝕刻被用來凹陷該鰭的該次通道區至適當深度。第7A-8B圖描述在沒有使用蝕刻停止層的情況下形成主動通道區。在其他實施例中，蝕刻停止層依據先前所揭示的方法而被形成於該鰭內。鰭可包括在不同高度形成於該鰭內的單一或多個蝕刻停止層。該蝕刻停止層可促進對該裝置的該背側蝕刻程序的較精確控制。該蝕刻停止層可被用來減少該鰭的不想要的過度蝕刻。第8C及8D圖描述藉由使用蝕刻停止層形成該主動通道區。
參照第8C圖，在形成主動通道區於鰭210的該蝕刻停止層之下以後的該結構800的透視圖被顯示。第8D圖為沿著第8C圖的線a-a’所取得的該結構800的橫剖面圖。在實施例中，該蝕刻停止層可在依據先前所揭示方法的一者的背側蝕刻以前被形成。在實施例中，各個鰭可包括僅一個蝕刻停止層。在其他實施例中，複數個蝕刻停止層被形成於各個鰭內。參照第8C及8D圖，複數個蝕刻停止層821及822被形成於該鰭211、212、及213內。第一蝕刻停止層(821a、821b、及821c)在相對於該鰭結構的該頂表面的高度H1下被形成。第二蝕刻停止層 (822a、822b、及822c)在相對於該鰭結構的該頂表面的高度H2下被形成。該第一蝕刻停止層的821的高度H1與該第二蝕刻停止層822高度H2不同。
藉由使用硬遮罩來蝕刻該鰭的次通道區的程序針對以上第7A-8B圖加以詳細解說且因此未被再次討論以避免重複。在實施例中，該鰭211被蝕刻至該第一蝕刻停止層821a，形成具高度H1的主動通道區211b。在實施例中，該鰭212最初被蝕刻至該第一蝕刻停止層821b。該蝕刻停止層821b接著藉由使用不同蝕刻劑或者較長蝕刻時間而被移除。後續，該鰭212被蝕刻至該第二蝕刻停止層822b，形成具高度H2的主動通道區212b於該鰭結構內。在實施例中，該鰭213可被蝕刻至該第一或第二蝕刻停止層821c或822c。因此，具多個主動通道區高度的鰭被形成於FinFET或三閘極裝置中。
參照第9A圖，在三閘極或FinFET裝置中形成具不同高度的多個主動通道區以後的該結構900的透視圖被顯示。在實施例中，鰭210的該次通道區可能以介電材料加以充填。在一個實施例中，介電材料為二氧化矽或低k介電材料，被沈積作為覆蓋層且接著被拋裝使得該鰭210的該底表面是在與介電層301的該底表面相同的位準。在其他實施例中，該鰭210的該次通道區未被充填，形成氣隙於次通道區中。在實施例中，該結構900可被放置於基底901頂上以提供必要支撐給進一步的程序。
第9B圖為在藉由使用該裝置中的蝕刻停止層 形成具不同高度的多個主動通道區以後的該結構900的透視圖。在實施例中，該主動通道區與該次通道區藉由蝕刻停止層加以分離。例如，該鰭211的該主動通道區211b與該次通道區211a藉由該蝕刻停止層922a加以分離。在其他實施例中，該次通道區與主動通道區間的該蝕刻停止層可在蝕刻程序期間被移除。在本發明的實施例中，該主動通道區可包括單一或複數個蝕刻停止層。例如，該鰭211的該主動通道區211b包括該蝕刻停止層921a。該蝕刻停止層可為被設置於該鰭的半導體材料間的磊晶層。在其他實施例中，該蝕刻停止層可為被植入至該鰭中的離子雜質。
第9C圖為第9A及9B圖的俯視圖，在三閘極或FinFET裝置中形成具不同高度的多個主動通道區以後。該鰭210的源極與汲極區451及該通道區450可從此觀點中被看見。在一個實施例中，該鰭210在該源極與汲極區451中的原始材料被摻雜以形成該裝置的該源極及汲極。在另一實施例中，鰭210的該材料被移除並且以另一半導體材料加以替換，例如，藉由磊晶沈積。在任一情況中，該源極及汲極可延伸於介電層301的高度以下，即到該次通道區中。
在實施例中，該半導體結構或裝置900為非平坦裝置，諸如但不限於Fin-FET或三閘極裝置。在此種實施例中，對應的半導電通道區由三維體所構成或者被形成於三維體中。在一個此種實施例中，閘極結構410的該 閘極電極堆疊圍繞鰭210的該主動通道區的至少頂表面及一對側壁。
第10圖示出包括本發明的一或更多實施例的中介層1000。中介層1000為一種中介基板，用來橋接第一基板1002至第二基板1004。該第一基板1002可為例如積體電路晶粒。該第二基板1004可為例如記憶體模組、電腦母板、或另一積體電路晶粒。一般而言，中介層1000之目的為將連接擴大至較寬間距或者將連接重新路由至不同連接。例如，中介層1000可耦接積體電路晶粒至球柵陣列(BGA)1006，其可後續被耦接至該第二基板1004。在一些實施例中，該第一及第二基板1002/1004被附接至該中介層1000的相對側。在其他實施例中，該第一及第二基板1002/1004被附接至該中介層1000的相同側。且在另外的實施例中，三或更多基板藉由該中介層1000加以互連。
該中介層1000可由環氧樹脂、玻璃纖維強化環氧樹脂、陶瓷材料、或諸如聚醯亞胺的聚合物材料所形成。在另外的實施方式中，該中介層可由交替的剛性或柔性材料所形成，其可包括以上供使用於半導體基板中所述的相同材料，諸如矽、鍺、及其他第III-V族及第IV族材料。
該中介層可包括金屬互連1008及穿孔1010，包括但不限於通矽穿孔(TSV)1012。該中介層1000可進一步包括嵌入式裝置1014，包括被動及主動裝置兩 者。此種裝置包括但不限於電容器、解耦合電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器、及MEMS裝置的較複雜裝置也可被形成於該中介層1000上。
依據本發明的實施例，此處所揭示的設備或程序可被使用於中介層1000的製造或者較具體而言於該裝置1014或包括該中介層內的電晶體的任何其他結構中。
第11圖示出依據本發明的一個實施例的運算裝置1100。該運算裝置1100可包括許多組件。在一個實施例中，這些組件被附接至一或更多母板。在替代實施例中，這些組件被製造至單一系統晶片(SoC)晶粒上而非母板。該運算裝置1100中的組件包括但不限於積體電路晶粒1102及至少一個通訊晶片1108。在一些實施方式中該通訊晶片1108被製造作為該積體電路晶粒1102的一部份。該積體電路晶粒1102可包括CPU 1104以及晶粒上記憶體1106，通常使用作為快取記憶體，其可由諸如嵌入式DRAM(eDRAM)或自旋轉移力矩記憶體(STTM或STTM-RAM)的技術加以提供。
運算裝置1100可包括可能或未能被實體及電氣耦接至該母板或製造於SoC晶粒內的其他組件。這些其他組件包括但不限於揮發性記憶體1110(例如，DRAM)、非揮發性記憶體1112(例如，ROM或快閃記 憶體)、圖形處理單元1114(GPU)、數位信號處理器1116、加密處理器1142(執行硬體內的加密演算法的專用處理器)、晶片組1120、天線1122、顯示器或觸控螢幕顯示器1124、觸控螢幕控制器1126、電池1128或其他電源、功率放大器(未顯示)、全球定位系統(GPS)裝置1128、羅盤1130、動作共處理器或感測器1132(其可包括加速計、陀螺儀、及羅盤)、揚聲器1134、相機1136、使用者輸入裝置1138(諸如鍵盤、滑鼠、觸控筆、及觸控墊)、及大量儲存裝置1140(諸如硬碟機、光碟(CD)、數位多媒體光碟(DVD)等等)。
該通訊晶片1108致能無線通訊以供轉移資料進出該運算裝置1100。術語「無線」及其派生詞可被用來描述可經由使用已調變電磁輻射通過非固態媒體傳送資料的電路、裝置、系統、方法、技術、通訊頻道等。該術語未暗示相關裝置不含有任何線，儘管在一些實施例中它們可能不含有。該通訊晶片1108可實施許多無線標準或協定的任一者，包括但不限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生物、以及隨著3G、4G、5G、及往後所設計的任何其他無線協定。該運算裝置1100可包括複數個通訊晶片1108。例如，第一通訊晶片1108可專用於短程無線通訊，諸如Wi-Fi及藍芽，且第二通訊晶片1108可專用於 長程無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
該運算裝置1100的該處理器1104包括一或更多裝置，諸如所揭示的非平坦裝置，其依據本發明的實施例加以形成。術語「處理器」可意指處理來自暫存器及/或記憶體的電子資料以轉換該電子資料成為可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的部分。
該通訊晶片1108也可包括一或更多裝置，諸如本揭示中所揭露的非平坦裝置。
在另外的實施例中，該運算裝置1100內所容納的另一組件可含有一或更多裝置，諸如本揭示中所揭露的非平坦裝置。
在各種實施例中，該運算裝置1100可為膝上型電腦、小筆電、筆記型電腦、超極緻筆電、智慧型手機、平板、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位視訊錄影機。在另外的實施方式中，該運算裝置1100可為處理資料的任何其他電子裝置。
本發明包括發明摘要中所述者的所示實施方式的以上說明非意圖為窮舉性或限制本發明至所揭示的精確形式。儘管本發明的特定實施方式及用於本發明的實例為了例示性目的被描述於此處，各種等效修改在本發明的 範圍內是可能的，如熟習相關技藝之人士將承認。
這些修改可按照以上的詳細說明對本發明加以做出。下列申請專利範圍中所使用的術語不應被詮釋成限制本發明至說明書及申請專利範圍中所揭示的特定實施方式。反之，本發明的範圍是完全由下列的申請專利範圍所決定，其依據所建立之申請專利範圍解釋的準則加以詮釋。
在本發明的實施例中，半導體裝置包括第一鰭及第二鰭。該第一鰭包括第一主動通道區，在該第一鰭的頂部分上；第一次通道區，在該第一主動通道區下；及第一主動通道高度，從該第一主動通道區的頂表面至該第一次通道區的頂表面。該第二鰭包括第二主動通道區，在該第二鰭的頂部分上；第二次通道區，在該第二鰭的該第二主動通道區下；及第二主動通道高度，從該第二主動通道區的頂表面至該第二次通道區的頂表面。在實施例中，該第一及第二鰭具有相同高度。在實施例中，該第一主動通道高度與該第二主動通道高度實質不同
在實施例中，該半導體裝置包括在該主動通道區與該次通道區之間的蝕刻停止層。在實施例中，該蝕刻停止層包括磊晶材料。在實施例中，蝕刻停止層包括離子雜質。在實施例中，該離子雜質包含選自由下列所組成之群組的材料：磷(P)、砷(As)、銻(Sb)、及硼(B)。
在實施例中，該次通道區包括氣隙。
在實施例中，該次通道區包括氧化物材料。
本發明的實施例包括一種製造半導體裝置的方法。該方法包括提供具有前表面及背表面的半導體基板；形成複數個鰭於該基板的該前表面上；沈積隔離層於該複數個鰭之間，使得該鰭的至少頂部分是超過該隔離層的頂表面；形成閘極結構於通道區中在該鰭的該頂部分之上及在該鰭間的該隔離層之上；從該基板的該背表面暴露該鰭；及從該基板的該背表面將該鰭蝕刻至不同深度以形成具不同高度的主動通道區。
在實施例中，該半導體基板包括半導體材料及蝕刻停止材料的複數個交替層。
在實施例中，該蝕刻停止材料被磊晶生長於該半導體材料上。
在實施例中，在形成該閘極結構以前，該方法包括藉由從該裝置的該前表面植入雜質離子至該隔離層中，形成第一蝕刻停止層於該鰭內。
在實施例中，在形成該閘極結構以前，該方法進一步包含藉由從該裝置的該前表面植入雜質離子至該隔離層中，形成第一蝕刻停止層於該鰭內。
在實施例中，該方法進一步包含凹陷該隔離層以暴露低於該鰭的該頂部分的區；及藉由從該裝置的該前表面植入雜質離子至該隔離層中，形成第二蝕刻停止層於該鰭內。
在實施例中，在植入雜質離子以前，該方法 包括形成硬遮罩於該鰭的頂表面上。
在實施例中，該方法包括藉由控制各個鰭的蝕刻持續時間來形成具不同高度的主動通道區。
本發明的實施例包括一種製造半導體裝置的方法。該方法包括提供具有前表面及背表面的半導體基板；形成至少一個鰭於該基板的該前表面上；沈積隔離層於該基板的該前表面上而圍繞該鰭，使得該鰭的至少頂部分是超過該隔離層的頂表面；形成閘極結構於通道區中在該鰭的該頂部分之上及在該隔離層之上；從該基板的該背表面暴露該鰭；及從該基板的該背表面蝕刻該鰭的至少一部分以形成主動通道區於該鰭的該頂部分上。
在實施例中，該鰭包括被夾在該鰭的半導體材料間的蝕刻停止層。
在實施例中，該蝕刻停止材料被磊晶生長於該半導體材料之上。
在實施例中，該蝕刻停止層包括離子雜質。
在實施例中，在從該基板的該背表面蝕刻該鰭的至少一部分以前，該方法包含從該背表面植入離子雜質以形成蝕刻停止層於該鰭內。
100‧‧‧FinFET裝置
110‧‧‧鰭
110a‧‧‧次通道區
110b‧‧‧主動通道區
110c‧‧‧蝕刻停止層
111‧‧‧鰭
111a‧‧‧次通道區
111b‧‧‧主動通道區
140‧‧‧閘極結構
161‧‧‧蝕刻停止層
162‧‧‧蝕刻停止層
301‧‧‧介電層

Claims (20)

  1. 一種半導體裝置，包含：第一鰭，包含：第一主動通道區，在該第一鰭的頂部分上；第一次通道區，在該第一主動通道區下；及第一主動通道高度，從該第一主動通道區的頂表面至該第一次通道區的頂表面；及第二鰭，包含：第二主動通道區，在該第二鰭的頂部分上；第二次通道區，在該第二鰭的該第二主動通道區下；及第二主動通道高度，從該第二主動通道區的頂表面至該第二次通道區的頂表面，其中該第一及第二鰭具有相同高度且該第一主動通道高度與該第二主動通道高度實質不同。
  2. 如申請專利範圍第1項的半導體裝置，進一步包含在該主動通道區與該次通道區之間的蝕刻停止層。
  3. 如申請專利範圍第2項的半導體裝置，其中該蝕刻停止層包括磊晶材料。
  4. 如申請專利範圍第2項的半導體裝置，其中該蝕刻停止層包括離子雜質。
  5. 如申請專利範圍第4項的半導體裝置，其中該離子雜質包含選自由下列所組成之群組的材料：磷(P)、砷(As)、銻(Sb)及硼(B)。
  6. 如申請專利範圍第1項的半導體裝置，其中該第一主動通道區包括蝕刻停止層。
  7. 如申請專利範圍第1項的半導體裝置，其中該次通道區包含氣隙。
  8. 如申請專利範圍第1項的半導體裝置，其中該次通道區包含氧化物材料。
  9. 一種製造半導體裝置的方法，包含：提供具有前表面及背表面的半導體基板；形成複數個鰭於該基板的該前表面上；沈積隔離層於該複數個鰭之間，使得該鰭的至少頂部分是超過該隔離層的頂表面；形成閘極結構於通道區中在該鰭的該頂部分之上及在該鰭間的該隔離層之上；從該基板的該背表面暴露該鰭；及從該基板的該背表面將該鰭蝕刻至不同深度以形成具不同高度的主動通道區。
  10. 如申請專利範圍第9項的方法，其中該半導體基板包括半導體材料及蝕刻停止材料的複數個交替層。
  11. 如申請專利範圍第10項的方法，其中該蝕刻停止材料被磊晶生長於該半導體材料上。
  12. 如申請專利範圍第9項的方法，其中在形成該閘極結構以前，該方法包含藉由從該裝置的該前表面植入雜質離子至該隔離層中，形成第一蝕刻停止層於該鰭內。
  13. 如申請專利範圍第12項的方法，進一步包含： 凹陷該隔離層以暴露低於該鰭的該頂部分的區；藉由從該裝置的該前表面植入雜質離子至該隔離層中，形成第二蝕刻停止層於該鰭內。
  14. 如申請專利範圍第13項的方法，其中在植入雜質離子以前，該方法包含形成硬遮罩於該鰭的頂表面上。
  15. 如申請專利範圍第9項的方法，其中形成具不同高度的主動通道區是藉由控制各個鰭的蝕刻持續時間。
  16. 一種製造半導體裝置的方法，包含：提供具有前表面及背表面的半導體基板；形成至少一個鰭於該基板的該前表面上；沈積隔離層於該基板的該前表面上而圍繞該鰭，使得該鰭的至少頂部分是超過該隔離層的頂表面；形成閘極結構於通道區中在該鰭的該頂部分之上及在該隔離層之上；從該基板的該背表面暴露該鰭；及從該基板的該背表面蝕刻該鰭的至少一部分以形成主動通道區於該鰭的該頂部分上。
  17. 如申請專利範圍第16項的方法，其中該鰭包括被夾在該鰭的半導體材料間的蝕刻停止層。
  18. 如申請專利範圍第17項的方法，其中該蝕刻停止材料被磊晶生長於該半導體材料之上。
  19. 如申請專利範圍第17項的方法，其中該蝕刻停止層包括離子雜質。
  20. 如申請專利範圍第16項的方法，其中在從該基板 的該背表面蝕刻該鰭的至少一部分以前，該方法包含從該背表面植入離子雜質以形成蝕刻停止層於該鰭內。
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