TW201723848A - 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置 Download PDF

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Abstract

一種記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置。此方法包括：配置多個第一類超實體單元，其中每一第一類超實體單元包括可同時被程式化的至少兩個好實體抹除單元。此方法也包括：配置至少一第二類超實體單元，其中此至少一第二類超實體單元包括不可同時被程式化的至少兩個好實體抹除單元。

Description

記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種記憶體管理方法，且特別是有關於一種可複寫式非揮發性記憶體模組的記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
一般來說，可複寫式非揮發性記憶體模組是由一個記憶體控制電路單元所控制。記憶體控制電路單元可接收來自主機系統的資料，並把這些資料寫入至可複寫式非揮發性記憶體模組中。在一些設置中，可複寫式非揮發性記憶體模組具有多個平面（plane），並且每個平面包括多個實體抹除單元。記憶體控制電路單元會將屬於不同平面的多個實體抹除單元配置為同一個超實體抹除單元，並且記憶體控制電路單元會交錯地或是同時地程式化同一個超實體抹除單元內的實體抹除單元。藉此，當主機系統所下達的是連續資料時，把資料寫入至可複寫式非揮發性記憶體模組的速度會增加。
然而，可複寫式非揮發性記憶體模組的各平面中的可能會包括好實體抹除單元及壞實體抹除單元，而記憶體控制電路僅會使用各平面中的好實體抹除單元來配置為超實體抹除單元。倘若，各平面中包括不同數量的壞實體抹除單元，相對地，各平面中就會包括不對等數量的好實體抹除單元。在此種情況下，包括較多好實體抹除單元的平面中將存在剩餘的好實體抹除單元無法被配置為超實體抹除單元，進而影響實際可使用的儲存空間的大小。因此，如何充分地利用好實體抹除單元來配置更多的超實體抹除單元以提升實體抹除單元的使用率，為此領域技術人員所關心的議題。
本發明提供一種記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置，可將屬於同一平面中的多個實體抹除單元配置為同一個超實體單元，藉以配置更多的超實體單元。
本發明一範例實施例提出一種記憶體管理方法，用於記憶體儲存裝置。此記憶體儲存裝置具有可複寫式非揮發性記憶體模組，並且此可複寫式非發性記憶體模組具有多個好實體抹除單元。本記憶體管理方法包括分配所述好實體抹除單元之中的其中一部份以配置多個第一類超實體單元，其中每一個第一類超實體單元至少包括第一好實體抹除單元及第二好實體抹除單元，並且第一好實體抹除單元及第二好實體抹除單元會同時被程式化。本記憶體管理方法也包括分配所述好實體抹除單元之中的剩餘部分以配置至少一個第二類超實體單元。所述至少一個第二類超實體單元至少包括第三好實體抹除單元及第四好實體抹除單元，並且第三好實體抹除單元及第四好實體抹除單元不會同時被程式化。
在本發明的一範例實施例中，上述的記憶體管理方法更包括從主機系統接收指示寫入第一資料的第一寫入指令，其中第一資料包括第一部份及第二部份。再者，將第一資料的第一部份寫入至第三好實體抹除單元中。並且在將第一資料的第一部份寫入至第三好實體抹除單元之後，倘若第三好實體抹除單元存在未寫入資料的至少一實體程式化單元，將第一資料的第二部份寫入至第三好實體抹除單元。此外，在將第一資料的第一部份寫入至第三好實體抹除單元之後，倘若第三好實體抹除單元的所有實體程式化單元皆已寫入資料，將第一資料的第二部份寫入至第四好實體抹除單元。
在本發明的一範例實施例中，上述的記憶體管理方法更包括配置多個邏輯位址，其中第一資料的第一部分屬於所述邏輯位址中的至少一第一邏輯位址，並且第一資料的第二部分屬於所述邏輯位址中的至少一第二邏輯位址，並且第二邏輯位址是接續在第一邏輯位址之後。
在本發明的一範例實施例中，上述的多個邏輯位址組成多個邏輯程式化單元，此些邏輯程式化單元組成多個邏輯抹除單元，並且所述至少一個第二類超實體單元是映射至此些邏輯抹除單元的至少其中之一。
在本發明的一範例實施例中，上述的從主機系統接收指示寫入第一資料的第一寫入指令的步驟更包括將第一資料儲存至緩衝記憶體的緩衝區並回應第一寫入指令。
在本發明的一範例實施例中，上述的記憶體管理方法更包括從主機系統接收指示寫入第一資料的第一寫入指令，其中第一資料包括第一部份及第二部份。再者，上述的記憶體管理方法還包括將第一資料的第一部分寫入至第三好實體抹除單元中，並且將第一資料的第二部分寫入至第四好實體抹除單元中。
在本發明的一範例實施例中，上述的記憶體管理方法更包括從主機系統接收指示寫入第二資料的第二寫入指令，其中第二資料包括第一部分及第二部份。再者，上述的記憶體管理方法還包括將第二資料的第一部分寫入至第一類超實體單元的其中一者的第一好實體抹除單元中，並且將第二資料的第二部分寫入至第一類超實體單元的此其中一者的第二好實體抹除單元中。
本發明一範例實施例提出一種記憶體控制電路單元，用於控制可複寫式非揮發性記憶體模組。可複寫式非發性記憶體模組具有多個好實體抹除單元。本記憶體控制電路單元包括主機介面、記憶體介面及記憶體管理電路。主機介面耦接至主機系統。記憶體介面耦接至可複寫式非揮發性記憶體模組。記憶體管理電路耦接至該主機介面與該記憶體介面。記憶體管理電路用以分配所述好實體抹除單元之中的其中一部份以配置多個第一類超實體單元，其中每一個第一類超實體單元至少包括第一好實體抹除單元及第二好實體抹除單元，並且第一好實體抹除單元及第二好實體抹除單元會同時被程式化。再者，記憶體管理電路更用以分配所述好實體抹除單元之中的剩餘部分以配置至少一個第二類超實體單元，所述至少一個第二類超實體單元至少包括第三好實體抹除單元及第四好實體抹除單元，並且第三好實體抹除單元及第四好實體抹除單元不會同時被程式化。
在本發明的一範例實施例中，上述的記憶體管理電路更用以從主機系統接收指示寫入第一資料的第一寫入指令，其中第一資料包括第一部份及第二部份。再者，記憶體管理電路更用以下達第一指令序列將第一資料的第一部份寫入至第三好實體抹除單元中。在將第一資料的第一部份寫入至第三好實體抹除單元之後，倘若第三好實體抹除單元存在未寫入資料的至少一實體程式化單元，記憶體管理電路更用以下達第二指令序列將第一資料的第二部份寫入至第三好實體抹除單元。此外，在將第一資料的第一部份寫入至第三好實體抹除單元之後，倘若第三好實體抹除單元的所有實體程式化單元皆已寫入資料，記憶體管理電路更用以下達第三指令序列將第一資料的第二部份寫入至第四好實體抹除單元。
在本發明的一範例實施例中，上述的記憶體管理電路更用以配置多個邏輯位址，其中第一資料的第一部分屬於所述邏輯位址中的至少一第一邏輯位址，第一資料的第二部分屬於所述邏輯位址中的至少一第二邏輯位址，並且第二邏輯位址是接續在第一邏輯位址之後。
在本發明的一範例實施例中，上述的邏輯位址組成多個邏輯程式化單元，此些邏輯程式化單元組成多個邏輯抹除單元，並且所述至少一個第二類超實體單元是映射至所述邏輯抹除單元的至少其中之一。
在本發明的一範例實施例中，上述的記憶體管理電路更用以將第一資料儲存至緩衝記憶體的緩衝區並回應第一寫入指令。
在本發明的一範例實施例中，上述的記憶體管理電路更用以從主機系統接收指示寫入第一資料的第一寫入指令，其中第一資料包括第一部份及第二部份。再者，記憶體管理電路更用以下達第一指令序列將第一資料的第一部分寫入至第三好實體抹除單元中，並且下達第二指令序列將第一資料的第二部分寫入至第四好實體抹除單元中。
在本發明的一範例實施例中，上述的記憶體管理電路更用以從主機系統接收指示寫入第二資料的第二寫入指令，其中第二資料包括第一部分及第二部份。再者，記憶體管理電路更用以下達第一指令序列將第二資料的第一部分寫入至第一類超實體單元的其中一者的第一好實體抹除單元中，並且下達第二指令序列將第二資料的第二部分寫入至第一類超實體單元的此其中一者的第二好實體抹除單元中。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及上述的記憶體控制電路單元。連接介面單元耦接至主機系統，記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。
基於上述，本發明範例實施例提出的記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置，可將屬於同一平面中的多個好實體抹除單元配置為同一個超實體單元，藉以增加所配置的超實體單元的數量，並且更有效地使用可複寫式非揮發性記憶體模組中的好實體抹除單元。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置（亦稱，記憶體儲存系統）包括可複寫式非揮發性記憶體模組與控制器（亦稱，控制電路單元）。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖，且圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體（random access memory, RAM）112、唯讀記憶體（read only memory, ROM）113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟（Solid State Drive, SSD）203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊（Near Field Communication Storage, NFC）記憶體儲存裝置、無線傳真（WiFi）記憶體儲存裝置、藍牙（Bluetooth）記憶體儲存裝置或低功耗藍牙記憶體儲存裝置（例如，iBeacon）等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統（Global Positioning System, GPS）模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡（embedded MMC, eMMC）341及/或嵌入式多晶片封裝儲存裝置（embedded Multi Chip Package, eMCP）342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件（Serial Advanced Technology Attachment, SATA）標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件（Parallel Advanced Technology Attachment, PATA）標準、電氣和電子工程師協會（Institute of Electrical and Electronic Engineers, IEEE）1394標準、高速周邊零件連接介面（Peripheral Component Interconnect Express, PCI Express）標準、通用序列匯流排（Universal Serial Bus, USB）標準、超高速一代（Ultra High Speed-I, UHS-I）介面標準、超高速二代（Ultra High Speed-II, UHS-II）介面標準、安全數位（Secure Digital, SD）介面標準、記憶棒（Memory Stick, MS）介面標準、多晶片封裝（Multi-Chip Package）介面標準、多媒體儲存卡（Multi Media Card, MMC）介面標準、嵌入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體（Universal Flash Storage, UFS）介面標準、嵌入式多晶片封裝（embedded Multi Chip Package, eMCP）介面標準、小型快閃（Compact Flash, CF）介面標準、整合式驅動電子介面（Integrated Device Electronics, IDE）標準或其他適合的標準。在本範例實施例中，連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒（die）或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料（例如，控制資訊與錯誤更正碼）。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組（byte）。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，每一個實體抹除單元410(0)~410(N)是屬於多個操作單元的其中之一。屬於不同操作單元的實體抹除單元可以同時或是交錯地被程式化。例如，操作單元可以是通道、晶片、晶粒或是平面。具體來說，在一範例實施例中記憶體儲存裝置10具有多個通道，記憶體控制電路單元404是透過不同的通道來存取不同部份的實體抹除單元410(0)~410(N)。不同通道上的實體抹除單元可以獨立的運作。例如，記憶體控制電路單元404對一個通道上的實體抹除單元執行寫入操作時，記憶體控制電路單元404可以同時地對另一個通道上的實體抹除單元執行讀取操作或其他操作。在記憶體儲存裝置10中，同一個通道中的實體抹除單元可以屬於不同的晶片。在一範例實施例中，屬於不同晶片的實體抹除單元亦屬於不同的交錯（interleave）。記憶體控制電路單元404在程式化某一個晶片中的實體抹除單元以後，不需要等此晶片回覆準備好（ready）訊號，便可以繼續程式化下一個晶片中的實體抹除單元。在可複寫式非揮發性記憶體模組406中，同一個交錯中的實體抹除單元還可以屬於不同的平面（plane）。同一個交錯中屬於不同平面的實體抹除單元可以根據同一個寫入指令而同時被程式化。
在一範例實施例中，記憶體儲存裝置10中配置了一個通道與一個晶片，而此晶片包括兩個平面，但本發明並不在此限。在另一範例實施例中，記憶體儲存裝置10也可以包括n個通道、m個交錯、以及k個平面。n、m與k為正整數，並且其中一個正整數會大於1（即，記憶體儲存裝置10包括多個操作單元）。然而，本發明並不限制正整數n、m與k的數值。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞（Multi Level Cell，MLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組）。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞（Single Level Cell，SLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組）、複數階記憶胞（Trinary Level Cell，TLC）NAND型快閃記憶體模組（即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組）、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506、緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元（未繪示）與唯讀記憶體（未繪示），並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域（例如，記憶體模組中專用於存放系統資料的系統區）中。此外，記憶體管理電路502具有微處理器單元（未繪示）、唯讀記憶體（未繪示）及隨機存取記憶體（未繪示）。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。其中，記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的實體抹除單元；記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令以將資料寫入至可複寫式非揮發性記憶體模組406中；記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令以從可複寫式非揮發性記憶體模組406中讀取資料；記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令以將資料從可複寫式非揮發性記憶體模組406中抹除；而資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼（Error Checking and Correcting Code, ECC Code），並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會根據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖6，記憶體控制電路單元404（或記憶體管理電路502）會將實體抹除單元410(0)~410(N)邏輯地分組為資料區602、閒置區604、系統區606與取代區608。
邏輯上屬於資料區602與閒置區604的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區602的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區604的實體抹除單元是用以替換資料區602的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區604中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區602的實體抹除單元。
邏輯上屬於系統區606的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區608中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區608中仍存有正常之實體抹除單元並且資料區602的實體抹除單元損壞時，記憶體管理電路502會從取代區608中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區602、閒置區604、系統區606與取代區608之實體抹除單元的數量會根據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區602、閒置區604、系統區606與取代區608的分組關係會動態地變動。例如，當閒置區604中的實體抹除單元損壞而被取代區608的實體抹除單元取代時，則原本取代區608的實體抹除單元會被關聯至閒置區604。
請參照圖7，如上所述，資料區602與閒置區604的實體抹除單元是以輪替方式來儲存主機系統11所寫入之資料。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會配置邏輯位址710(0)~710(D)給主機系統11，以映射至資料區602中的實體抹除單元414(0)~410(F-1)，以利於在以上述輪替方式來儲存資料之實體抹除單元中進行資料存取。特別是，主機系統11會透過邏輯位址710(0)~710(D)來存取資料區602中的資料。在本範例實施例中，一個邏輯位址是映射至一個實體扇，多個邏輯位址會組成一個邏輯程式化單元，並且多個邏輯程式化單元會組成一個邏輯抹除單元。
此外，記憶體控制電路單元404（或記憶體管理電路502）會建立邏輯-實體映射表，以記錄邏輯位址與實體抹除單元之間的映射關係。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）是以邏輯程式化單元來管理可複寫式非揮發性記憶體模組406，因此記憶體控制電路單元404（或記憶體管理電路502）會建立一個邏輯-實體映射表以記錄邏輯程式化單元與實體程式化單元之間的映射關係。在另一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）是以邏輯抹除單元來管理可複寫式非揮發性記憶體模組406，因此記憶體控制電路單元404（或記憶體管理電路502）會建立一個邏輯-實體映射表以記錄邏輯抹除單元與實體抹除單元之間的映射關係。
在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會配置多個超實體單元，並且每一個超實體單元會包括至少兩個實體抹除單元。記憶體控制電路單元404（或記憶體管理電路502）會使用超實體單元來儲存資料。例如，當主機系統下達寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）會提取一個超實體單元來程式化資料。記憶體控制電路單元404（或記憶體管理電路502）可配置兩種不同類型的超實體單元，包括第一類超實體單元及第二類超實體單元。一個第一類超實體單元中的至少兩個實體抹除單元是屬於不同的操作單元，例如屬於不同的平面或晶粒，使其可以同時或交錯地被程式化。而一個第二類超實體單元中的至少兩個實體抹除單元不會同時被程式化，並且一個第二類超實體單元所包括的多個實體抹除單元中，至少有兩個實體抹除單元是屬於相同平面或晶粒。以一個超實體單元包括四個實體抹除單元為例，一個第一類超實體單元的四個實體抹除單元皆屬於不同平面或晶粒。然而，一個第二類超實體單元的四個實體抹除單元可以全部屬於同一個平面或晶粒，或者，其中兩個實體抹除單元（或三個實體抹除單元）屬於相同平面或晶粒，其他的實體抹除單元屬於不同平面或晶粒。
圖8A是根據一範例實施例所繪示之配置超實體單元的範例示意圖。在本範例實施例中，是假設每一個超實體單元中包括兩個實體抹除單元。
請參照圖8，以下以平面為例說明，假設可複寫式非揮發性記憶體模組406包括兩個平面P1、P2，並且平面P1、P2各包括8個實體抹除單元。平面P1包括2個壞實體抹除單元（即以斜線繪示之實體抹除單元PBA(6)、PBA(12)），而平面P2包括4個壞實體抹除單元（即以斜線繪示之實體抹除單元PBA(3)、PBA(5)、PBA(11)、PBA(13)）。也就是說，平面P1的好實體抹除單元的數量為6，而平面P2的好實體抹除單元的數量為4。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會先配置第一類超實體單元。換言之，記憶體控制電路單元404（或記憶體管理電路502）會從平面P1及P2中各提取一個好實體抹除單元以配置一個第一類超實體單元。舉例而言，記憶體控制電路單元404（或記憶體管理電路502）將屬於平面P1的好實體抹除單元PBA(0)與屬於平面P2的好實體抹除單元PBA(1)配置為第一類超實體單元SPBA(0)。依此類推，記憶體控制電路單元404（或記憶體管理電路502）可配置第一類超實體單元SPBA(0)~SPBA(3)，每一個第一類超實體單元所包括的兩個好實體抹除單元分別屬於平面P1及P2。
在本範例實施例中，由於一個第一類超實體單元是以兩個分別屬於不同平面的實體抹除單元所配置而成，因此，記憶體控制電路單元404（或記憶體管理電路502）所能配置的第一超實體抹除單元的數量，最多只會相等於具有較少好實體抹除單元的平面的好實體抹除單元的數量。如上所述，平面P1的好實體抹除單元的數量為6，而平面P2所包括的好實體抹除單元的數量為4。也就是說，平面P2所包括的好實體抹除單元的數量小於平面P1所包括的好實體抹除單元的數量。因此，記憶體控制電路單元404（或記憶體管理電路502）所能配置的第一類超實體單元的數量最多僅可等於平面P2所包括的好實體抹除單元的數量，也就是最多僅能配置4個第一類超實體單元。如此一來，當配置了最多數量的第一類超實體單元之後，具有較多好實體抹除單元的平面會存在無法被配置為第一類超實體單元的好實體抹除單元。
基此，記憶體控制電路單元404（或記憶體管理電路502）會配置第二類超實體單元，並且每一個第二類超實體單元包括屬於相同平面的兩個實體抹除單元。如圖8A所示，由於平面P1相較於平面P2具有較多的好實體抹除單元，因此，在配置了最多數量的第一類超實體單元的之後，平面P1會存在無法被配置為第一類超實體單元的好實體抹除單元PBA(10)以及PBA(14)。記憶體控制電路單元404（或記憶體管理電路502）會將好實體抹除單元PBA(10)以及PBA(14)配置為一個第二類超實體單元SPBA(4)。如此一來，使得平面P1以及P2中的所有好實體抹除單元皆被配置為超實體單元。
在本範例實施例中，一個邏輯抹除單元是映射至一個超實體單元，也就是說一個邏輯抹除單元是映射至多個實體抹除單元。如上所述之正整數n、m與k的乘積代表一個超實體單元中所包括的實體抹除單元的數量，即代表一個邏輯抹除單元所映射的實體抹除單元的數量。在以下圖8B及8C的範例實施例中，正整數n為1、正整數m為1、以及正整數k為2。換言之，一個邏輯抹除單元是映射至兩個不同的實體抹除單元。
當主機系統11下達寫入指令時，倘若記憶體控制電路單元404（或記憶體管理電路502）是將對應的寫入資料程式化至一個第一類超實體單元時，記憶體控制電路單元404（或記憶體管理電路502）會將寫入資料分成多個部份，並將這些部份分別地程式化至此第一類超實體單元的不同的實體抹除單元中。因此，以第一類超實體單元而言，一個邏輯抹除單元所映射的多個不同的實體抹除單元彼此是分別屬於不同平面，並且一個邏輯程式化單元是映射分別屬於不同的實體抹除單元的多個實體程式化單元，藉此可以增加寫入速度。
圖8B是根據一範例實施例所繪示之寫入資料至第一類超實體單元的範例示意圖。
請參照圖8B，邏輯抹除單元LBA(0)是映射至第一類超實體單元SPBA(0)，並且邏輯抹除單元LBA(0)包括了邏輯程式化單元LBA(0-0)~LBA(0-E)。若一個實體程式化單元的容量為4KB(kilobyte)，則一個邏輯程式化單元的容量是8KB。主機系統11下達了一個寫入指令，其指示將資料810寫入至邏輯程式化單元LBA(0-0)。在此假設資料810的大小為8KB，記憶體控制電路單元404（或記憶體管理電路502）會將資料810分為兩個部份（即第一部份與第二部份），並且每一個部份的大小都是4KB。其中第二部份所屬的邏輯位址是接續在第一部分所屬的邏輯位址之後。在接收到寫入指令之後，記憶體控制電路單元404（或記憶體管理電路502）會下達至少一指令序列將資料810的第一部分寫入至實體抹除單元PBA(0)，並且同時將資料810的第二部分寫入至實體抹除單元PBA(1)。
在本範例實施例中，若主機系統11還下達了其他的寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）會將這些寫入指令所指示的資料寫入至實體抹除單元PBA(0)、PBA(1)，直到實體抹除單元PBA(0)、PBA(1)中沒有閒置的實體程式化單元。接下來，若記憶體控制電路單元404（或記憶體管理電路502）再接收到一個指示寫入資料820的寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）會將資料820寫入至第一類超實體單元SPBA(1)中。舉例來說，邏輯抹除單元LBA(1)是映射至第一類超實體單元SPBA(1)，邏輯抹除單元LBA(1)包括了邏輯程式化單元LBA(1-0)~LBA(1-E)。資料820是要寫入至邏輯程式化單元LBA(1-E)，並且資料820的大小為8KB。相同於將資料810分為兩個部份，記憶體管理電路202也會將資料820分為兩個部分，並且每一個部份的大小都為4KB。記憶體控制電路單元404（或記憶體管理電路502）會將資料820的第一部分寫入至實體抹除單元PBA(2)，並同時將資料820的第二部分寫入至實體抹除單元PBA(7)。
另一方面，當主機系統11下達寫入指令時，倘若記憶體控制電路單元404（或記憶體管理電路502）是將對應的寫入資料程式化至一個第二類超實體單元時，在一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可將寫入資料先程式化至第二類超實體單元的其中一個實體抹除單元。倘若，此其中一個實體抹除單元的已被寫滿（即沒有閒置的實體程式化單元），記憶體控制電路單元404（或記憶體管理電路502）才將對應的寫入資料程式化至此第二類超實體單元的另一個實體抹除單元。也就是說，記憶體控制電路單元404（或記憶體管理電路502）會先將寫入資料程式化至第二類超實體單元中的一個實體抹除單元中，並且當此實體抹除單元被寫滿時，才將寫入資料程式化至同一個第二類超實體單元中的另一個實體抹除單元中。此外，在本範例實施例中，以第二類超實體單元而言，一個邏輯抹除單元所映射的兩個不同的實體抹除單元是屬於相同平面。
圖8C是根據一範例實施例所繪示之寫入資料至第二類超實體單元的範例示意圖。
請參照圖8C，邏輯抹除單元LBA(S)是映射至第二類超實體單元SPBA(4)，並且邏輯抹除單元LBA(S)包括了邏輯程式化單元LBA(S-0)~LBA(S-E)。假設一個邏輯程式化單元是映射至同一個實體抹除單元中的多個實體程式化單元。如上所述，一個實體程式化單元的容量為4KB，並且一個邏輯程式化單元的容量是8KB。主機系統11下達了一個寫入指令，其指示將資料830寫入至邏輯程式化單元LBA(S-0)。記憶體控制電路單元404（或記憶體管理電路502）會將資料830程式化至第二類超實體單元SPBA(4)的實體抹除單元PBA(10)中。例如，在此假設資料830的大小為8KB。在一範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會下達至少一指令序列將資料830的第一部份程式化至實體抹除單元PBA(10)的第一個實體程式化單元中，並且將資料830的第二部分程式化至實體抹除單元PBA(10)的第二個實體程式化單元中。其中資料830的第二部分所屬的邏輯位址是接續在資料830的第一部分所屬的邏輯位址之後。具體而言，記憶體控制電路單元404（或記憶體管理電路502）會根據實體抹除單元PBA(10)的實體程式化單元的順序，將所接收到的寫入資料程式化至實體抹除單元PBA(10)的實體程式化單元中。也就是說，在完成實體抹除單元PBA(10)的一個實體程式化單元的程式化之後，會執行實體抹除單元PBA(10)的下一個實體程式化單元的程式化。
如上所述，記憶體控制電路單元404（或記憶體管理電路502）是以一個實體程式化單元接續一個實體程式化單元的方式將資料先程式化至第二類超實體單元的一個實體抹除單元中。在本範例實施例中，若主機系統11還下達了其他的寫入指令，記憶體控制電路單元404（或記憶體管理電路502）會將這些寫入指令所指示的資料先寫入至實體抹除單元PBA(10)，直到實體抹除單元PBA(10)中沒有閒置的實體程式化單元。接下來，若記憶體控制電路單元404（或記憶體管理電路502）再接收到一個寫入資料840的寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）會將資料840寫入至第二類超實體單元SPBA(4)的實體抹除單元PBA(14)中。舉例來說，資料840是要寫入至邏輯程式化單元LBA(S-C)，並且資料840的大小為8KB。由於，實體抹除單元PBA(10)中已沒有閒置的實體程式化單元，因此，記憶體控制電路單元404（或記憶體管理電路502）會將資料840依序程式化至第二類超實體單元SPBA(4)的實體抹除單元PBA(14)中的第一個實體程式化單元及第二個實體程式化單元中。
值得一提的是，在圖8C的範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可使用快取程式化（Cache program）的寫入運作方式來將寫入資料程式化至第二類超實體單元。例如，記憶體控制電路單元404（或記憶體管理電路502）可先將寫入資料暫存在緩衝記憶體508的一緩衝區中並回應確認訊息給主機系統11，以通知主機系統11已完成此寫入指令並可下達下一個指令。爾後再從緩衝記憶體508的緩衝區中將寫入資料程式化至第二類超實體單元。例如，當暫存在緩衝區中的資料的資料量達到一門檻值時，可執行將緩衝區中的資料程式化至第二類超實體單元的操作。因此，記憶體控制電路單元404（或記憶體管理電路502）可藉由快取程式化的寫入運作方式，先完成第二類超實體單元中的一個實體抹除單元的程式化後，才執行第二類超實體單元中的另一個實體抹除單元的程式化。
然而，在另一範例實施例中，第二類超實體單元的多個實體抹除單元也可以交錯地被程式化。例如，以圖8C的例子來說明，假設一個邏輯程式化單元是映射至不同實體抹除單元中的多個實體程式化單元。當接收到指示將資料830寫入至邏輯程式化單元LBA(S-0)的寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）可以下達至少一指令序列將資料830的第一部分程式化至超實體單元SPBA(4)的實體抹除單元PBA(10)的第一個實體程式化單元中。並且，在完成實體抹除單元PBA(10)的第一個實體程式化單元的程式化之後，將資料830的第二部分程式化至超實體單元SPBA(4)的實體抹除單元PBA(14)的第一個實體程式化單元中。以此類推，記憶體控制電路單元404（或記憶體管理電路502）會將後續所接收到的寫入資料交錯地程式化至超實體單元SPBA(4)的實體抹除單元PBA(10)與實體抹除單元PBA(14)中。例如，當接收到指示將資料840寫入至邏輯程式化單元LBA(S-C)的寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）同樣地會下達至少一指令序列將資料840的第一部份程式化至超實體單元SPBA(4)的實體抹除單元PBA(10)的一個實體程式化單元中。並且，在完成實體抹除單元PBA(10)的所述實體程式化單元的程式化之後，將資料840的第二部分程式化至超實體單元SPBA(4)的實體抹除單元PBA(14)的另一個實體程式化單元中。也就是說，記憶體控制電路單元404（或記憶體管理電路502）會以一個實體抹除單元的一個實體程式化單元接續另一個實體抹除單元的一個實體程式化單元的交錯方式來將資料程式化至第二類超實體單元中。
圖9A是根據另一範例實施例所繪示之配置超實體單元的範例示意圖。不同於圖8A，在本範例實施例中，是假設每一個超實體單元中包括四個實體抹除單元。
請參照圖9A，假設可複寫式非揮發性記憶體模組406包括四個平面P1、P2、P3、P4，並且平面P1、P2、P3、P4各包括8個實體抹除單元。如前所述，記憶體控制電路單元404（或記憶體管理電路502）會使用各平面中的好實體抹除單元來配置超實體單元。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）會從平面P1、P2、P3、P4中各提取一個好實體抹除單元以配置一個第一類超實體單元。舉例而言，記憶體控制電路單元404（或記憶體管理電路502）將屬於平面P1的好實體抹除單元PBA(0)、屬於平面P2的好實體抹除單元PBA(1)、屬於平面P3的好實體抹除單元PBA(2)與屬於平面P4的好實體抹除單元PBA(3)配置為第一類超實體單元SPBA(5)，依此類推。在本範例實施例中，由於平面P4僅包括3個好實體抹除單元，因此記憶體控制電路單元404（或記憶體管理電路502）最多只可配置三個第一類超實體單元SPBA(5)、SPBA(6)、SPBA(7)，並且每一個第一類超實體單元所包括的四個好實體抹除單元分別屬於平面P1、P2、P3、P4。
在配置了最多數量的第一類超實體單元之後，平面P1、P2、P3還存在無法被配置為第一類超實體單元的好實體抹除單元。平面P1與平面P2分別還存在1個剩餘的好實體抹除單元（即實體抹除單元PBA(12)、PBA(13)），並且平面P3還存在2個剩餘的好實體抹除單元（即實體抹除單元PBA(14)、PBA(15)）。基此，記憶體控制電路單元404（或記憶體管理電路502）會將剩餘的4個好實體抹除單元配置為一個第二類超實體單元。如圖9A所示，記憶體控制電路單元404（或記憶體管理電路502）會將屬於平面P1的好實體抹除單元PBA(12)、屬於平面P2的好實體抹除單元PBA(13)與屬於平面P3的好實體抹除單元PBA(14)、PBA(15)配置為第二類超實體單元SPBA(8)。
在本範例實施例中，第二類超實體單元SPBA(8)中所包括的四個好實體抹除單元會分別屬於平面P1、P2、P3。換句話說，第二類超實體單元SPBA(8)中包括至少兩個好實體抹除單元是屬於相同的平面。
如上所述之正整數n、m與k的乘積代表一個超實體單元中所包括的實體抹除單元的數量，即代表一個邏輯抹除單元所映射的實體抹除單元的數量。在以下圖9B及9C的範例實施例中，正整數n為1、正整數m為2、以及正整數k為2。換言之，一個邏輯抹除單元是映射至四個不同的實體抹除單元。並且，為簡化說明，在圖9B及9C的範例實施例中，假設一個實體程式化單元的容量是4KB，並且一個邏輯程式化單元的容量是16KB。
圖9B是根據圖9A的範例實施例所繪示之寫入資料至第一類超實體單元的範例示意圖。
由於第一類超實體單元中的好實體抹除單元是都屬於不同平面，因此，記憶體控制電路單元404（或記憶體管理電路502）會以相同於圖8B的範例實施例的方式將寫入資料程式化至第一類超實體單元中。
請參照圖9B，邏輯抹除單元LBA(0)是映射至第一類超實體單元SPBA(5)。主機系統11下達寫入指令，指示將資料910寫入至邏輯程式化單元LBA(0-0)。在此假設資料910的大小為16KB。記憶體控制電路單元404（或記憶體管理電路502）會將資料910分為四個部份，並且每一個部份的大小都是4KB。在接收到寫入指令之後，記憶體控制電路單元404（或記憶體管理電路502）會同時地將資料910的四個部分分別寫入至第一類超實體單元SPBA(5)的實體抹除單元PBA(0)、PBA(1)、PBA(2)、PBA(3)中。當記憶體控制電路單元404（或記憶體管理電路502）再接收到一個指示寫入資料920的寫入指令時，倘若第一類超實體單元SPBA(5)的實體抹除單元PBA(0)、PBA(1)、PBA(2)、PBA(3)中已沒有閒置的實體程式化單元，記憶體控制電路單元404（或記憶體管理電路502）會將資料920寫入至第一類超實體單元SPBA(6)中。將資料寫入至第一類超實體單元的方式已於前述圖8B的範例實施例中說明，在此不再多加贅述。
圖9C是根據圖9A的範例實施例所繪示之寫入資料至第二類超實體單元的範例示意圖。
在本範例實施例中，一個第二類超實體單元會包括屬於相同平面的實體抹除單元與屬於不同平面的實體抹除單元。換句話說，以本範例實施例的第二類超實體單元而言，一個邏輯抹除單元所映射的四個不同的實體抹除單元中包括兩個實體抹除單元是屬於相同平面。
請參照圖9C，邏輯抹除單元LBA(S)是映射至第二類超實體單元SPBA(8)。第二類超實體單元SPBA(8)中的實體抹除單元PBA(12)屬於平面P1，實體抹除單元PBA(13)屬於平面P2，實體抹除單元PBA(14)、PBA(15)屬於平面P3。主機系統11下達寫入指令，指示將資料930寫入至邏輯程式化單元LBA(S-0)。在此假設資料930的大小為16KB，記憶體控制電路單元404（或記憶體管理電路502）會將資料930分為四個部份（即第一部份~第四部份），並且每一個部份的大小都是4KB。記憶體控制電路單元404（或記憶體管理電路502）會下達至少一指令序列將資料930的第一部分及第二部分分別程式化至第二類超實體單元SPBA(8)的實體抹除單元PBA(12)、PBA(13)，並且將資料930的第三部分及第四部分皆程式化至第二類超實體單元SPBA(8)的實體抹除單元PBA(14)。例如，記憶體控制電路單元404（或記憶體管理電路502）會將資料930的第一部分程式化至實體抹除單元PBA(12)的第一個實體程式化單元，將資料930的第二部分程式化至實體抹除單元PBA(13)的第一個實體程式化單元，並且將資料930的第三部分及第四部份程式化至實體抹除單元PBA(14)的第一個實體程式化單元及第二個實體程式化單元。若主機系統11還下達了其他的寫入指令，記憶體控制電路單元404（或記憶體管理電路502）會將這些寫入指令所指示的資料依上述方式分別寫入至第二類超實體單元SPBA(8)的實體抹除單元PBA(12)、PBA(13)、PBA(14)，直到實體抹除單元PBA(14)中沒有閒置的實體程式化單元。接下來，若記憶體控制電路單元404（或記憶體管理電路502）再接收到一個寫入資料940的寫入指令時，記憶體控制電路單元404（或記憶體管理電路502）會將資料940分別寫入至第二類超實體單元SPBA(8)的實體抹除單元PBA(12)、PBA(13)、PBA(15)中。
也就是說，由於第二類超實體單元SPBA(8)的實體抹除單元PBA(12)、PBA(13)與PBA(14)（或PBA(15)）是分別屬於不同平面，因此可同時地被程式化資料。而第二類超實體單元SPBA(8)的實體抹除單元PBA(14)、PBA(15)屬於相同平面，因此在執行寫入操作時，會先將資料程式化至實體抹除單元PBA(14)，當實體抹除單元PBA(14)中已沒有閒置的實體程式化單元時，才將資料程式化至實體抹除單元PBA(15)中。並且，第二類超實體單元SPBA(8)的實體抹除單元PBA(14)、PBA(15)會以一個實體程式化單元接續一個實體程式化單元的方式被程式化資料。然而，本發明不以此為限，第二類超實體單元SPBA(8)的實體抹除單元PBA(14)、PBA(15)也可以交錯地被程式化。
圖10是根據一範例實施例的記憶體管理方法所繪示之配置超實體單元的流程圖。
請參照圖10，在步驟S1001中，記憶體控制電路單元404（或記憶體管理電路502）配置多個第一類超實體單元，其中每一個第一類超實體單元包括至少兩個好實體抹除單元，並且此至少兩個好實體抹除單元分別是屬於不同平面。在本範例實施例中，記憶體控制電路單元404（或記憶體管理電路502）可判斷各平面中是否存在可被配置為第一類超實體單元的好實體抹除單元。並且，在各平面中仍存在可被配置為第一類超實體單元的好實體抹除單元時，可重複執行步驟S1001。
在步驟S1003中，記憶體控制電路單元404（或記憶體管理電路502）會判斷在同一平面中是否存在多個好實體抹除單元，其中此些好實體抹除單元未對應至已配置的任一個第一類超實體單元。在本範例實施例中，可在各平面中已無可用以配置第一類超實體單元的好實體抹除單元時執行步驟S1003。
倘若同一平面中存在未對應至已配置的任一個第一類超實體單元的多個好實體抹除單元，在步驟S1005中，記憶體控制電路單元404（或記憶體管理電路502）配置至少一個第二類超實體單元，其中此第二類超實體單元包括同一平面中的至少兩個好實體抹除單元，並且此至少兩個好實體抹除單元未對應至已配置的任一個第一類超實體單元。在本實施例中，此至少兩個好實體抹除單元是無法被配置為第一類超實體單元的好實體抹除單元。此外，倘若同一平面中不存在未對應至已配置的任一個第一類超實體單元的多個好實體抹除單元（例如，同一平面中不存在未對應至已配置的任一個第一類超實體單元的至少兩個好實體抹除單元），則結束配置超實體單元的流程。
圖11是根據一範例實施例之記憶體管理方法所繪示之寫入資料至第二類超實體單元的流程圖。
在步驟S1101中，接收到來自主機系統指示寫入資料的寫入指令。
在步驟S1103中，記憶體控制電路單元404（或記憶體管理電路502）提取一個第二類超實體單元，以寫入此資料。
在步驟S1105中，記憶體控制電路單元404（或記憶體管理電路502）將此資料的第一部分寫入至所提取的第二類超實體單元的一個好實體抹除單元中。
在步驟S1107中，記憶體控制電路單元404（或記憶體管理電路502）會判斷所提取的第二類超實體單元的此好實體抹除單元中是否存在未寫入資料的至少一個實體程式化單元（即閒置的實體程式化單元）。
倘若所提取的第二類超實體單元的此好實體抹除單元中存在未寫入資料的至少一個實體程式化單元，在步驟S1109中，記憶體控制電路單元404（或記憶體管理電路502）將此資料的第二部分寫入至所提取的第二類超實體單元的此好實體抹除單元中。
倘若所提取的第二類超實體單元的此好實體抹除單元中已無未寫入資料的實體程式化單元，在步驟S1111中，記憶體控制電路單元404（或記憶體管理電路502）將此資料的第二部分寫入至所提取的第二類超實體單元的另一個好實體抹除單元中。
在另一範例實施例中，在步驟S1105之前，記憶體控制電路單元404（或記憶體管理電路502）可將此資料暫存至緩衝記憶體的緩衝區中。並且，上述步驟已詳細說明如上，在此不再贅述。
綜上所述，本發明除了可使用屬於不同平面或晶粒的好實體抹除單元來配置超實體單元，還可使用屬於同一個平面或晶粒的好實體抹除單元來配置超實體單元。換言之，同一平面或晶粒中無法被配置為第一類超實體單元的好實體抹除單元可被用來配置第二類超實體單元。如此一來，不僅可增加所配置的超實體單元的數量，也可更有效地使用可複寫式非揮發性記憶體模組中的好實體抹除單元。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體儲存裝置
11‧‧‧主機系統
12‧‧‧輸入/輸出（I/O）裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體（RAM）
113‧‧‧唯讀記憶體（ROM）
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
30‧‧‧記憶體儲存裝置
31‧‧‧主機系統
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡
342‧‧‧嵌入式多晶片封裝儲存裝置
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
602‧‧‧資料區
604‧‧‧閒置區
606‧‧‧系統區
608‧‧‧取代區
710(0)~710(D)‧‧‧邏輯位址
P1、P2、P3、P4‧‧‧平面
PBA(0)~PBA(15)‧‧‧實體抹除單元
SPBA(0)~SPBA(3)、SPBA(5)~SPBA(7)‧‧‧第一類超實體單元
SPBA(4)、SPBA(8)‧‧‧第二類超實體單元
LBA(0)、LBA(1)、LBA(S)‧‧‧邏輯抹除單元
LBA(0-0)~LBA(0-E)、LBA(1-0)~LBA(1-E)、LBA(S-0)~LBA(S-E)‧‧‧邏輯程式化單元
810、820、830、840、910、920、930、940‧‧‧資料
S1001‧‧‧配置多個第一類超實體單元，其中每一個第一類超實體單元包括至少兩個好實體抹除單元，並且此至少兩個好實體抹除單元分別是屬於不同平面的步驟
S1003‧‧‧判斷在同一平面中是否存在多個好實體抹除單元，其中此些好實體抹除單元未對應至已配置的任一個第一類超實體單元的步驟
S1005‧‧‧配置至少一個第二類超實體單元，其中此第二類超實體單元包括同一平面中的至少兩個好實體抹除單元，並且此至少兩個好實體抹除單元未對應至已配置的任一個第一類超實體單元的步驟
S1101‧‧‧接收到來自主機系統指示寫入資料的寫入指令的步驟
S1103‧‧‧提取一個第二類超實體單元，以寫入此資料的步驟
S1105‧‧‧將此資料的第一部分寫入至所提取的第二類超實體單元的一個好實體抹除單元中的步驟
S1107‧‧‧判斷所提取的第二類超實體單元的此好實體抹除單元中是否存在未寫入資料的至少一個實體程式化單元的步驟
S1109‧‧‧將此資料的第二部分寫入至所提取的第二類超實體單元的此好實體抹除單元中的步驟
S1111‧‧‧將此資料的第二部分寫入至所提取的第二類超實體單元的另一個好實體抹除單元中的步驟
圖1是根據一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖2是根據另一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出（I/O）裝置的示意圖。 圖3是根據另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據一範例實施例所繪示的主機系統與記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6與圖7是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8A是根據一範例實施例所繪示之配置超實體單元的範例示意圖。 圖8B是根據圖8A的範例實施例所繪示之寫入資料至第一類超實體單元的範例示意圖。 圖8C是根據圖8A的範例實施例所繪示之寫入資料至第二類超實體單元的範例示意圖。 圖9A是根據另一範例實施例所繪示之配置超實體單元的範例示意圖。 圖9B是根據圖9A的範例實施例所繪示之寫入資料至第一類超實體單元的範例示意圖。 圖9C是根據圖9A的範例實施例所繪示之寫入資料至第二類超實體單元的範例示意圖。 圖10是根據一範例實施例的記憶體管理方法所繪示之配置超實體單元的流程圖。 圖11是根據一範例實施例的記憶體管理方法所繪示之寫入資料至第二類超實體單元的流程圖。
S1001‧‧‧配置多個第一類超實體單元，其中每一個第一類超實體單元包括至少兩個好實體抹除單元，並且此至少兩個好實體抹除單元分別是屬於不同平面的步驟
S1003‧‧‧判斷在同一平面中是否存在多個好實體抹除單元，其中此些好實體抹除單元未對應至已配置的任一個第一類超實體單元的步驟
S1005‧‧‧配置至少一個第二類超實體單元，其中此第二類超實體單元包括同一平面中的至少兩個好實體抹除單元，並且此至少兩個好實體抹除單元未對應至已配置的任一個第一類超實體單元的步驟

Claims (21)

  1. 一種記憶體管理方法，用於一記憶體儲存裝置，其中該記憶體儲存裝置具有一可複寫式非揮發性記憶體模組，該可複寫式非發性記憶體模組具有多個好實體抹除單元，該記憶體管理方法包括： 分配該些好實體抹除單元之中的其中一部份以配置多個第一類超實體單元，其中該些第一類超實體單元中的每一個第一類超實體單元至少包括一第一好實體抹除單元及一第二好實體抹除單元，該第一好實體抹除單元及該第二好實體抹除單元會同時被程式化；以及 分配該些好實體抹除單元之中的剩餘部分以配置至少一第二類超實體單元，其中該至少一第二類超實體單元至少包括一第三好實體抹除單元及一第四好實體抹除單元，該第三好實體抹除單元及該第四好實體抹除單元不會同時被程式化。
  2. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 從一主機系統接收指示寫入一第一資料的一第一寫入指令，其中該第一資料包括一第一部份及一第二部份； 將該第一資料的該第一部份寫入至該第三好實體抹除單元中； 在將該第一資料的該第一部份寫入至該第三好實體抹除單元之後，倘若該第三好實體抹除單元存在未寫入資料的至少一實體程式化單元，將該第一資料的該第二部份寫入至該第三好實體抹除單元；以及 在將該第一資料的該第一部份寫入至該第三好實體抹除單元之後，倘若該第三好實體抹除單元的所有實體程式化單元皆已寫入資料，將該第一資料的該第二部份寫入至該第四好實體抹除單元。
  3. 如申請專利範圍第2項所述的記憶體管理方法，更包括： 配置多個邏輯位址，其中該第一資料的該第一部分屬於該些邏輯位址中的至少一第一邏輯位址，該第一資料的該第二部分屬於該些邏輯位址中的至少一第二邏輯位址，並且該至少一第二邏輯位址是接續在該至少一第一邏輯位址之後。
  4. 如申請專利範圍第3項所述的記憶體管理方法，其中該些邏輯位址組成多個邏輯程式化單元，該些邏輯程式化單元組成多個邏輯抹除單元，並且該至少一第二類超實體單元是映射至該些邏輯抹除單元的至少其中之一。
  5. 如申請專利範圍第2項所述的記憶體管理方法，其中從該主機系統接收指示寫入該第一資料的該第一寫入指令的步驟更包括： 將該第一資料儲存至一緩衝記憶體的一緩衝區並回應該第一寫入指令。
  6. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 從一主機系統接收指示寫入一第一資料的一第一寫入指令，其中該第一資料包括一第一部份及一第二部份； 將該第一資料的該第一部分寫入至該第三好實體抹除單元中；以及 將該第一資料的該第二部分寫入至該第四好實體抹除單元中。
  7. 如申請專利範圍第1項所述的記憶體管理方法，更包括： 從一主機系統接收指示寫入一第二資料的一第二寫入指令，其中該第二資料包括一第一部分及一第二部份； 將該第二資料的該第一部分寫入至該些第一類超實體單元的其中一者的該第一好實體抹除單元中；以及 將該第二資料的該第二部分寫入至該些第一類超實體單元的該其中一者的該第二好實體抹除單元中。
  8. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，該可複寫式非發性記憶體模組具有多個好實體抹除單元，該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及 一記憶體管理電路，耦接至該主機介面與該記憶體介面， 其中，該記憶體管理電路用以分配該些好實體抹除單元之中的其中一部份以配置多個第一類超實體單元，其中該些第一類超實體單元中的每一個第一類超實體單元至少包括一第一好實體抹除單元及一第二好實體抹除單元，該第一好實體抹除單元及該第二好實體抹除單元會同時被程式化， 其中，該記憶體管理電路更用以分配該些好實體抹除單元之中的剩餘部分以配置至少一第二類超實體單元，其中該至少一第二類超實體單元至少包括一第三好實體抹除單元及一第四好實體抹除單元，該第三好實體抹除單元及該第四好實體抹除單元不會同時被程式化。
  9. 如申請專利範圍第8項所述的記憶體控制電路單元， 其中，該記憶體管理電路更用以從該主機系統接收指示寫入一第一資料的一第一寫入指令，其中該第一資料包括一第一部份及一第二部份， 其中，該記憶體管理電路更用以下達一第一指令序列將該第一資料的該第一部份寫入至該第三好實體抹除單元中， 其中，在將該第一資料的該第一部份寫入至該第三好實體抹除單元之後，倘若該第三好實體抹除單元存在未寫入資料的至少一實體程式化單元，該記憶體管理電路更用以下達一第二指令序列將該第一資料的該第二部份寫入至該第三好實體抹除單元， 其中，在將該第一資料的該第一部份寫入至該第三好實體抹除單元之後，倘若該第三好實體抹除單元的所有實體程式化單元皆已寫入資料，該記憶體管理電路更用以下達一第三指令序列將該第一資料的該第二部份寫入至該第四好實體抹除單元。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以配置多個邏輯位址，其中該第一資料的該第一部分屬於該些邏輯位址中的至少一第一邏輯位址，該第一資料的該第二部分屬於該些邏輯位址中的至少一第二邏輯位址，並且該至少一第二邏輯位址是接續在該至少一第一邏輯位址之後。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該些邏輯位址組成多個邏輯程式化單元，該些邏輯程式化單元組成多個邏輯抹除單元，並且該至少一第二類超實體單元是映射至該些邏輯抹除單元的至少其中之一。
  12. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以將該第一資料儲存至一緩衝記憶體的一緩衝區並回應該第一寫入指令。
  13. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該主機系統接收指示寫入一第一資料的一第一寫入指令，其中該第一資料包括一第一部份及一第二部份， 其中該記憶體管理電路更用以下達一第一指令序列將該第一資料的該第一部分寫入至該第三好實體抹除單元中， 其中該記憶體管理電路更用以下達一第二指令序列將該第一資料的該第二部分寫入至該第四好實體抹除單元中。
  14. 如申請專利範圍第8項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該主機系統接收指示寫入一第二資料的一第二寫入指令，其中該第二資料包括一第一部分及一第二部份， 其中，該記憶體管理電路更用以下達一第一指令序列將該第二資料的該第一部分寫入至該些第一類超實體單元的其中一者的該第一好實體抹除單元中， 其中，該記憶體管理電路更用以下達一第二指令序列將該第二資料的該第二部分寫入至該些第一類超實體單元的該其中一者的該第二好實體抹除單元中。
  15. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，包括多個好實體抹除單元；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中，該記憶體控制電路單元用以分配該些好實體抹除單元之中的其中一部份以配置多個第一類超實體單元，其中該些第一類超實體單元中的每一個第一類超實體單元至少包括一第一好實體抹除單元及一第二好實體抹除單元，該第一好實體抹除單元及該第二好實體抹除單元會同時被程式化， 其中，該記憶體控制電路單元更用以分配該些好實體抹除單元之中的剩餘部分以配置至少一第二類超實體單元，其中該至少一第二類超實體單元至少包括一第三好實體抹除單元及一第四好實體抹除單元，該第三好實體抹除單元及該第四好實體抹除單元不會同時被程式化。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中，該記憶體控制電路單元更用以從該主機系統接收指示寫入一第一資料的一第一寫入指令，其中該第一資料包括一第一部份及一第二部份， 其中，該記憶體控制電路單元更用以下達一第一指令序列將該第一資料的該第一部份寫入至該第三好實體抹除單元中， 其中，在將該第一資料的該第一部份寫入至該第三好實體抹除單元之後，倘若該第三好實體抹除單元存在未寫入資料的至少一實體程式化單元，該記憶體控制電路單元更用以下達一第二指令序列將該第一資料的該第二部份寫入至該第三好實體抹除單元， 其中，在將該第一資料的該第一部份寫入至該第三好實體抹除單元之後，倘若該第三好實體抹除單元的所有實體程式化單元皆已寫入資料，該記憶體控制電路單元更用以下達一第三指令序列將該第一資料的該第二部份寫入至該第四好實體抹除單元。
  17. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以配置多個邏輯位址，其中該第一資料的該第一部分屬於該些邏輯位址中的至少一第一邏輯位址，該第一資料的該第二部分屬於該些邏輯位址中的至少一第二邏輯位址，並且該至少一第二邏輯位址是接續在該至少一第一邏輯位址之後。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該些邏輯位址組成多個邏輯程式化單元，該些邏輯程式化單元組成多個邏輯抹除單元，並且該至少一第二類超實體單元是映射至該些邏輯抹除單元的至少其中之一。
  19. 如申請專利範圍第16項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以將該第一資料儲存至一緩衝記憶體的一緩衝區並回應該第一寫入指令。
  20. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該主機系統接收指示寫入一第一資料的一第一寫入指令，其中該第一資料包括一第一部份及一第二部份， 其中該記憶體控制電路單元更用以下達一第一指令序列將該第一資料的該第一部分寫入至該第三好實體抹除單元中， 其中該記憶體控制電路單元更用以下達一第二指令序列將該第一資料的該第二部分寫入至該第四好實體抹除單元中。
  21. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該主機系統接收指示寫入一第二資料的一第二寫入指令，其中該第二資料包括一第一部分及一第二部份， 其中，該記憶體控制電路單元更用以下達一第一指令序列將該第二資料的該第一部分寫入至該些第一類超實體單元的其中一者的該第一好實體抹除單元中， 其中，該記憶體控制電路單元更用以下達一第二指令序列將該第二資料的該第二部分寫入至該些第一類超實體單元的該其中一者的該第二好實體抹除單元中。
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