TW201722221A - 用於電子裝置的集成連接器 - Google Patents

Abstract

在一範例中，電子裝置包含底座及印刷電路板；印刷電路板耦接至底座，並包含：主體，由複數層壓層形成；以及至少一容置部，形成於該主體中，並包含至少一資料連接器，置於該容置部中，以提供通訊連接。亦可描述其他範例。

Description

用於電子裝置的集成連接器

本發明係關於電子裝置，特別係關於電子裝置的集成連接器。

文中所描述之技術主題大體上關於電子裝置之領域，且更特定地關於用於電子裝置之集成連接器。

行動電子裝置之需求增加驅動薄型形狀因子電子裝置之相應需求。在若干狀況下，在減少電子裝置之厚度方面，電連接器可能是限制因素。因此，可發現電子裝置之集成連接器的效用。

100‧‧‧電子裝置

106‧‧‧核心

108‧‧‧快取記憶體

120‧‧‧系統硬體

122、172、702、702-1至702-N、1002、1004‧‧‧處理器

124‧‧‧圖形處理器

126‧‧‧網路介面

128‧‧‧匯流排結構

130‧‧‧RF收發器

132‧‧‧信號處理模組

134‧‧‧致動器

136、176、940‧‧‧輸入/輸出介面

138‧‧‧無線電力接收裝置

140、612、714、960、1010、1012‧‧‧記憶體

142‧‧‧作業系統

144‧‧‧系統呼叫介面模組

146‧‧‧通訊介面

150‧‧‧檔案系統

152‧‧‧程序控制子系統

154‧‧‧硬體介面模組

170‧‧‧控制器

174‧‧‧感測器

200‧‧‧印刷電路板

210‧‧‧側表面

220、260‧‧‧主體

240‧‧‧容置部

242‧‧‧連接墊

244、262‧‧‧鎖合槽

250、258‧‧‧柔性電纜

252‧‧‧連接接腳

254‧‧‧導電墊片

256‧‧‧接地面

262‧‧‧鎖定銷

410、415、420、425、450、455、460、465‧‧‧作業

510‧‧‧第一疊層

512、514、516、532、534、536、538‧‧‧電路跡線

520、540‧‧‧層

530‧‧‧第二疊層

550‧‧‧第三疊層

560‧‧‧雷射停止部

562‧‧‧釋放膜

600、700、1000‧‧‧運算系統

602‧‧‧中央處理單元

603‧‧‧電腦網路

604‧‧‧互連網路

606、1020‧‧‧晶片組

608、1006、1008‧‧‧記憶體控制集線器

610‧‧‧記憶體控制器

614‧‧‧圖形介面

616‧‧‧顯示裝置

618‧‧‧集線器介面

620‧‧‧輸入/輸出控制集線器

622、1040、1044‧‧‧匯流排

624‧‧‧橋接器

626、1047‧‧‧音頻裝置

628‧‧‧磁碟機

630‧‧‧網路介面裝置

704、712‧‧‧互連網路

706、706-1至706-M、920‧‧‧處理器核心

708‧‧‧共用快取記憶體

710‧‧‧路由器

716‧‧‧L1快取記憶體

720‧‧‧控制單元

802‧‧‧提取單元

804‧‧‧解碼單元

806‧‧‧排程單元

808‧‧‧執行單元

810‧‧‧止用單元

814‧‧‧匯流排單元

816‧‧‧暫存器

902‧‧‧系統晶片

930‧‧‧圖形處理器核心

942‧‧‧記憶體控制器

970、1043‧‧‧輸入/輸出裝置

1003‧‧‧電腦網路

1014、1022、1024‧‧‧點對點介面

1016、1018、1026、1028、1030、1032、1037、1041‧‧‧點對點介面電路

1034‧‧‧高性能圖形電路

1036‧‧‧高性能圖形介面

1042‧‧‧匯流排橋接器

1045‧‧‧鍵盤/滑鼠

1046‧‧‧通訊裝置

1048‧‧‧資料儲存裝置

1049‧‧‧碼

L‧‧‧長度

L1、L2、L3、L4、L5、L6、L7、L8、L9、L10‧‧‧路由層

W‧‧‧寬度

詳細描述係參照附圖加以描述。

圖1為依據若干範例之電子裝置的示意描繪，其可調適以實施用於電子裝置之集成連接器。

圖2A為依據若干範例，示意描繪用於電子裝置之集成連接器之俯視圖。

圖2B為依據若干範例，示意描繪用於電子裝置之集成連接器之透視圖。

圖2C為依據若干範例，示意描繪具有用於電子裝置之集成連接器之連接接腳之柔性電纜之側視圖。

圖2D為依據若干範例，示意描繪具有用於電子裝置之集成連接器之連接接腳之柔性電纜之透視圖。

圖3A-3D為依據若干範例，示意描繪用於電子裝置之集成連接器之透視圖。

圖4A-4B為流程圖，描繪依據若干範例之用於電子裝置之集成連接器的製造方法中之作業。

圖5A-5C為依據若干範例，示意描繪用於電子裝置之集成連接器之範例之側視圖。

圖6-10為依據若干範例，示意描繪電子裝置，其可調適以實施集成連接器。

【發明內容及實施方式】

文中所描述為實施電子裝置中之集成連接器的示例系統及方法。在下列描述中，提出許多特定細節以提供各式範例之徹底理解。然而，熟悉本技藝之人士將理解的是可無特定細節而實現各式範例。在其他狀況下，未詳細描繪或描述熟知方法、程序、組件、及電路，以便不混淆特定範例。

如以上所描述，在若干狀況下，在減少電子裝置之厚度方面，電連接器可能是限制因素。為處理此問 題，在若干範例中，可提供印刷電路板，其具形成在印刷電路板之主體中之集成電連接器，並包含至少一資料連接器，以提供通訊連接。以下參照圖1-10，描述電子裝置及相關系統之額外特徵及作業特性。

圖1為依據若干範例之電子裝置的示意描繪，其可調適以實施用於電子裝置之集成連接器。在各式範例中，電子裝置100可包括或耦接至一或更多個附屬輸入/輸出裝置，包括顯示器、一或更多個揚聲器、鍵盤、一或更多個其他I/O裝置、滑鼠、相機等。其他示例I/O裝置可包括觸控螢幕、聲控輸入裝置、軌跡球、地理定位裝置、加速計/陀螺儀、生物特徵輸入裝置、及允許電子裝置100接收來自使用者之輸入的任何其他裝置。

電子裝置100包括系統硬體120及記憶體140，其可實施為隨機存取記憶體及/或唯讀記憶體。檔案儲存可通訊地耦接至電子裝置100。檔案儲存可於電子裝置100內部，諸如eMMC、SSD、一或更多個硬碟、或其他類型的儲存裝置。另一方面，檔案儲存亦可於電子裝置100外部，舉例而言，諸如一或更多個外部硬碟、網路附接儲存裝置、或個別儲存網路。

系統硬體120可包括一或更多個處理器122、圖形處理器124、網路介面126、及匯流排結構128。在一實施例中，處理器122可體現為InteI®Atom^TM處理器、基於Intel® Atom^TM之系統晶片(SOC)、或來自美國加州聖克拉拉Intel公司之Intel®核心2 Duo®或i3/i5/i7系列 處理器。如文中所使用，「處理器」用詞表示任何類型的運算元件，諸如但不侷限於微處理器、微控制器、複雜指令集運算(CISC)微處理器、精簡指令集(RISC)微處理器、極長指令字(VLIW)微處理器、或任何其他類型的處理器或處理電路。

圖形處理器124可做為副處理器，其管理圖形及/或視訊作業。圖形處理器124可集成於電子裝置100之主機板上，或可經由主機板上之擴充槽耦接，或可置於與處理單元相同的晶粒或相同的封裝件上。

在一實施例中，網路介面126可為有線介面，諸如乙太網路介面(詳例如電氣及電子工程師學會/IEEE 802.3-2002)，或無線介面，諸如IEEE 802.11a、b或g相容介面(詳例如系統LAN/MAN-Part II間之IT-電訊及資訊交換之IEEE標準：無線LAN媒體存取控制(MAC)及實體層(PHY)規格修訂4：2.4GHz頻帶中進一步更高資料率延伸，802.11G-2003)。無線介面之另一範例將為通用封包無線電服務(GPRS)介面(詳例如2002年12月，3.0.1版，全球行動通訊系統/GSM協會，GPRS手機需求指引)。

匯流排結構128連接系統硬體120之各式組件。在一實施例中，匯流排結構128可為一或更多個若干類型匯流排結構，包括記憶體匯流排、週邊匯流排或外部匯流排、及/或使用任何種類之可用匯流排架構的本機匯流排，包括但不侷限於11位元匯流排、產業標準架構 (ISA)、微通道架構(MCA)、延伸ISA(EISA)、智慧電子驅動器(IDE)、VESA本機匯流排(VLB)、週邊組件互連(PCI)、通用序列匯流排(USB)、先進圖形埠(AGP)、個人電腦記憶體卡國際協會匯流排(PCMCIA)、及小電腦系統介面(SCSI)、高速同步序列介面(HSI)、序列低功耗晶片間媒體匯流排(SLIMbus®)等。

電子裝置100可包括RF收發器130以收發RF信號，及信號處理模組132以處理由RF收發器130接收之信號。RF收發器可經由協定實施本機無線連接，諸如藍牙或802.11X。IEEE 802.11a、b或g相容介面(詳例如系統LAN/MAN-Part II間之IT-電訊及資訊交換之IEEE標準：無線LAN媒體存取控制(MAC)及實體層(PHY)規格修訂4：2.4GHz頻帶中進一步更高資料率延伸，802.11G-2003)。無線介面之另一範例可為WCDMA、LTE、通用封包無線電服務(GPRS)介面(詳例如2002年12月，3.0.1版，全球行動通訊系統/GSM協會，GPRS手機需求指引)。

電子裝置100可進一步包括一或更多個致動器134及一或更多個輸入/輸出介面136，舉例而言，諸如鍵板及/或顯示器。在若干範例中，電子裝置100可不具有鍵板，並使用觸控面板用於輸入。

電子裝置100可進一步包括至少一無線電力接收裝置138，以經由與充電裝置中的驅動線圈耦接之電 磁而接收電力。無線電力接收裝置138可包含一或更多個線圈，以經由與驅動線圈耦接之電感而接收電力，或耦接充電板而經由與充電裝置中的驅動電容器耦接之電容而接收電力。

記憶體140可包括作業系統142，用於管理電子裝置100之作業。在一實施例中，作業系統142包括硬體介面模組154，其提供至系統硬體120之介面。此外，作業系統142可包括檔案系統150，其管理電子裝置100之作業中使用之檔案，及程序控制子系統152，其管理於電子裝置100上執行之程序。

作業系統142可包括(或管理)一或更多個通訊介面146，其可結合系統硬體120操作，以收發來自遠程源之資料封包及/或資料流。作業系統142可進一步包括系統呼叫介面模組144，其提供作業系統142及駐於記憶體140中之一或更多個應用模組間之介面。作業系統142可體現為UNIX作業系統或其任何衍生物(例如Linux、Android等)，或為Windows®品牌作業系統或其他作業系統。

在若干範例中，電子裝置可包括控制器170，其可包含與主要執行環境分離之一或更多個控制器。在控制器可於與主處理器實體分離之控制器中實施的這個意義上，該分離可為實體。另一方面，在可於主導主處理器之相同晶片或晶片組上主導控制器的這個意義上，可信賴之執行環境為可邏輯。

藉由範例，在若干範例中，控制器170可實施為置於電子裝置100之主機板上之獨立積體電路，例如為相同SOC晶粒上之專用處理器區塊。在其他範例中，可信賴之執行引擎可於與使用硬體強化機制之處理器的其餘部分隔離之處理器122的一部分上實施。在圖1中所描繪之實施例中，控制器170包含處理器172、感測器174、及I/O介面176。

將參照圖2A-2D及3A-3D描述用於經調適以實施靜電放電之電子裝置之集成電連接器之一範例。參照圖2A-2D及3A-3D，在一範例中，印刷電路板200可耦接至電子裝置100之底座，並可包含由複數層壓層形成之主體220，以及至少一容置部240，其形成於主體220之側表面210中，並包含置於容置部240中之至少一資料連接器242，以提供通訊連接。

雖然電連接器之特定組態並非關鍵，但在若干範例中，容置部240包含電力容置部、通用序列匯流排(USB)容置部、影音(AV)容置部、或乙太網路容置部之至少一者。在其他範例中，容置部可包含差別互連，諸如PCIE、SATA或甚至單端互連，或利用柔性電纜以連接主機與附加卡、I/O板、裝置或模組之任何其他互連。容置部240可包含介於1及100個之間的連接墊242，在若干範例中，其可形成為印刷電路板200上之跡線。

在若干範例中，容置部240可包含鎖合槽244，以接收安裝於柔性電纜250上之鎖定銷262，且該 連接器可裝入容置部240中。雖然鎖合槽244之特定組態並非關鍵，但在若干範例中，鎖合槽具有長度L，其測量介於約1.5毫米及7毫米之間，及寬度W，其測量介於約0.2毫米及1.0毫米之間。在一範例中，鎖合槽244測量約3毫米長度乘以0.6毫米寬度。

參照圖2C-2D，在若干範例中，經調適而插入容置部240之柔性電纜250可包含由相對剛性材料形成之主體260，例如剛性金屬或聚合物，以提供一定程度之結構剛性。柔性電纜250可進一步包含柔性電纜258，其可包含複數導電引線，其經由導電墊片254而依序電耦接至複數連接接腳252。接地面256係置於柔性電纜258之一側上。

在若干範例中，柔性電纜250包含鎖定銷262，其由柔性電纜250之表面延伸，並配置及訂定尺寸而於柔性電纜250插入容置部240時，與鎖合槽244配對。鎖定銷262可由半剛性材料形成，例如聚合物或金屬，並可以第一方向偏置，使得鎖定銷於靜止狀態時處於第一位置，如圖2C中所描繪。如圖3A及3C中所描繪，可配置鎖定銷262，使得連接器插入容置部將導致鎖定銷262從第一位置移至第二位置，更接近接地面256，其中鎖定銷262正受應力影響。如圖3B及3D中所描繪，當柔性電纜250完全插入容置部240時，配置鎖定銷使得鎖定銷262在鎖合槽244之上，以使得鎖定銷262從第二位置移回至第一位置，藉以將連接器置於容置部240中適當 位置。

圖4A-4B為流程圖，描繪依據若干範例之用於電子裝置之集成連接器之製造方法中之作業。在第一範例中，印刷電路板200係由多個層壓層形成，且容置部240係於印刷電路板200裝配之前，藉由移除該等層壓層之至少一者之一部分，而予形成。參照圖4A，在作業410，識別用於在印刷電路板200上的連接墊242之路由層。

如圖5A中所描繪，在一範例中，可由三個別疊層形成印刷電路板200(作業415)，每一疊層包含複數層，其一或更多者可訂定尺寸而於印刷電路板200組裝時形成容置部240。在若干範例中，各疊層之層數係由容置部所需之總厚度決定，其相應於包括連接接腳252及鎖合槽262之柔性電纜厚度。第一疊層510包含三層路由層，標示為L1、L2、及L3，每一者可包括個別電路跡線512、514、516。第二疊層530包含四層路由層，標示為L4、L5、L6及L7，每一者可包括個別電路跡線532、534、536、及538。第三疊層550包含三層路由層，標示為L8、L9、及L10。識別為L8之路由層包括定義為電路跡線之連接墊242。剩餘路由層每一者可包括個別電路跡線514、516。介電材料之一或更多個額外層520、540可併入印刷電路板200中。各式路由層L1至L10上之電路跡線包括連接墊242，可使用習知電路形成技術予以形成，例如藉由蝕刻銅核心疊層或於層壓層上沉積傳導跡 線°

在作業420，容置部係形成於疊層堆疊之一或更多個中間層中。在若干範例中，可藉由移除第二疊層530之一部分及一或更多個額外層520、540，而形成容置部。在其他範例中，可以小於第一疊層510及第三疊層550之尺寸，製造第二疊層530及一或更多個額外層520、540。容置部之尺寸係由柔性電纜250之厚度決定。在作業425，裝配該等層以形成包括容置部240之印刷電路板200。

在另一範例中，可使用諸如雷射切割程序之材料移除程序，而於印刷電路板200中形成容置部240。參照圖4B，在作業450，識別用於在印刷電路板200上的連接墊242之路由層。在作業455，形成疊層堆疊，其形成印刷電路板。

如圖5B中所描繪，在一範例中，可於包括印刷電路板200之路由層L2-L9之堆疊中，形成印刷電路板200(作業415)。如以上所描述，可使用習知電路形成技術，例如藉由蝕刻銅核心疊層或於層壓層上沉積傳導跡線，而形成各式路由層L1至L10上之電路跡線，包括連接墊242。雷射停止部560係形成於路由層中，其包括接觸墊242，即路由層L7，且釋放膜562被施加於接觸墊242及雷射停止部560之上。在若干範例中，可由與形成電路跡線相同之導電材料(例如，銅)形成雷射停止部560，且可由高溫帶形成釋放膜562。

在作業460，藉由移除疊層堆疊之一或更多層而形成容置部。在若干範例中，可依據容置部之尺寸，使用雷射移除程序移除釋放膜562以上之材料，而形成容置部。接著可從疊層堆疊移除釋放膜562。

在作業560，藉由於路由層L2之頂部添加層壓層，及於層壓層之頂部添加路由層L1，而完成疊層堆疊，導致圖5C中所描繪之結構。

因而，文中所描述之技術主題提供製造用於印刷電路板組裝之集成連接器的結構及方法。該等結構及方法可在例如具薄型形狀因子之電子裝置的設計及製造中發現效用。

如以上所描述，在若干範例中，電子裝置可體現為電腦系統。圖6描繪依據範例之運算系統600之方塊圖。運算系統600可包括一或更多個中央處理單元602或經由互連網路(或匯流排)604通訊之處理器。處理器602可包括通用處理器、網路處理器(其處理透過電腦網路603傳遞之資料)、或其他類型之處理器(包括精簡指令集電腦(RISC)處理器或複雜指令集電腦(CISC))。再者，處理器602可具有單一或多個核心設計。具多個核心設計之處理器602可將不同類型之處理器核心整合於同一積體電路(IC)晶粒上。而且，具多個核心設計之處理器602可實施為對稱或非對稱多處理器。在範例中，處理器602之一或更多者可與圖1之處理器122相同或類似。

晶片組606亦可與互連網路604通訊。晶片 組606可包括記憶體控制集線器(MCH)608。MCH 608可包括記憶體控制器610，其與記憶體612通訊(其可與圖1之記憶體140相同或類似)。記憶體612可儲存資料，包括指令序列，其可由處理器602或運算系統600之中所包括之任何其他裝置執行。在一範例中，記憶體612可包括一或更多個揮發性儲存器(或記憶體)裝置，諸如隨機存取記憶體(RAM)、動態RAM(DRAM)、同步DRAM(SDRAM)、靜態RAM(SRAM)、或其他類型之儲存裝置。亦可利用非揮發性記憶體，諸如硬碟。額外裝置可經由互連網路604通訊，諸如多個處理器及/或多個系統記憶體。

MCH 608亦可包括圖形介面614，其與顯示裝置616通訊。在一範例中，圖形介面614可經由加速圖形埠(AGP)而與顯示裝置616通訊。在範例中，顯示器616(諸如平板顯示器)可經由例如信號轉換器而與圖形介面614通訊，該信號轉換器將儲存於儲存裝置中之圖像的數位表示(諸如視訊記憶體或系統記憶體)轉譯為顯示器信號，該信號由顯示器616解譯及顯示。由顯示裝置產生之顯示器信號可於解譯及後續顯示於顯示器616上之前，通過各式控制裝置。

集線器介面618可允許MCH 608及輸入/輸出控制集線器(ICH)620通訊。ICH 620可提供介面至I/O裝置，其與運算系統600通訊。ICH 620可經由週邊橋接器(或控制器)624而與匯流排622通訊，該橋接器(或控 制器)諸如週邊組件互連(PCI)橋接器、通用序列匯流排(USB)控制器、或其他類型之週邊橋接器或控制器。橋接器624可提供處理器602及週邊裝置間之資料路徑。可利用其他布局類型。而且，多個匯流排例如經由多個橋接器或控制器而與ICH 620通訊。再者，在各式範例中，與ICH 620通訊之其他週邊可包括整合式電子驅動介面(IDE)或小電腦系統介面(SCSI)硬碟、USB埠、鍵盤、滑鼠、並列埠、序列埠、軟碟機、數位輸出支援(例如數位視訊介面(DVI))、或其他裝置。

匯流排622可與音頻裝置626、一或更多個磁碟機628、及網路介面裝置630(其與電腦網路603通訊)通訊。其他裝置可經由匯流排622通訊。而且，在若干範例中，各式組件(諸如網路介面裝置630)可與MCH 608通訊。此外，處理器602及文中所討論之一或更多個其他組件可組合而形成單一晶片(例如提供系統晶片(SOC))。此外，在其他範例中，圖形加速計616可包括於MCH 608內。

此外，運算系統600可包括揮發性及/或非揮發性記憶體(或儲存裝置)。例如，非揮發性記憶體可包括下列一或更多項：唯讀記憶體(ROM)、可程控ROM(PROM)、可抹除PROM(EPROM)、電氣EPROM(EEPROM)、磁碟機(例如628)、軟碟、光碟ROM(CD-ROM)、數位影音光碟(DVD)、快閃記憶體、磁性光碟、或其他類型之非揮發性機器可讀取媒體，其可儲 存電子資料(例如包括指令)。

圖7描繪依據範例之運算系統700之方塊圖。系統700可包括一或更多個處理器702-1至702-N(文中統稱為「處理器702」)。處理器702可經由互連網路或匯流排704通訊。每一處理器可包括各式組件，為求清晰，僅參照處理器702-1討論該等組件其中若干者。因此，每一剩餘處理器702-2至702-N可包括參照處理器702-1討論之相同或類似組件。

在範例中，處理器702-1可包括一或更多個處理器核心706-1至706-M(文中統稱為「核心706」)、共用快取記憶體708、路由器710、及/或處理器控制邏輯或單元720。處理器核心706可於單一積體電路(IC)晶片上實施。再者，晶片可包括一或更多個共用及/或專用快取記憶體(諸如快取記憶體708)、匯流排或互連(諸如匯流排或互連網路712)、記憶體控制器、或其他組件。

在一範例中，路由器710可用以於處理器702-1及/或系統700之各式組件之間通訊。再者，處理器702-1可包括一個以上之路由器710。此外，多個路由器710可通訊以致能處理器702-1內部或外部各式組件間之資料路由。

共用快取記憶體708可儲存資料(例如包括指令)，其可為處理器702-1之一或更多個組件利用，諸如核心706。例如，共用快取記憶體708可本機快速存取 儲存於記憶體714中之資料，供處理器702之組件更快存取。在範例中，快取記憶體708可包括中級快取記憶體(諸如2級(L2)、3級(L3)、4級(L4)、或其他級快取記憶體)、最後級快取記憶體(LLC)、及/或其組合。再者，處理器702-1之各式組件可經由匯流排(例如匯流排712)、及/或記憶體控制器或集線器，而直接與共用快取記憶體708通訊。如圖7中所示，在若干範例中，一或更多個核心706可包括1級(L1)快取記憶體716-1(文中統稱為「L1快取記憶體716」)。

圖8描繪依據範例之處理器核心706部分及運算系統之其他組件的方塊圖。在一範例中，圖8中所示箭頭描繪經由核心706之指令的流程方向。一或更多個處理器核心(諸如處理器核心706)可於諸如參照圖7討論之單一積體電路晶片(或晶粒)上實施。再者，晶片可包括一或更多個共用及/或專用快取記憶體(例如圖7之快取記憶體708)、互連(例如圖7之互連704及/或712)、控制單元、記憶體控制器、或其他組件。

如圖8中所描繪，處理器核心706可包括提取單元802以提取指令(包括具條件分支之指令)供核心706執行。指令可從任何儲存裝置提取，諸如記憶體714。核心706亦可包括解碼單元804，以解碼提取之指令。例如，解碼單元804可將提取之指令解碼為複數微作業(uop)。

此外，核心706可包括排程單元806。排程單 元806可實施與儲存解碼之指令相關之各式作業(例如從解碼單元804接收)，直至指令備妥調度為止，例如直至解碼之指令的所有源值變成可用為止。在一範例中，排程單元806可排程及/或發布(或調度)解碼之指令至執行單元808供執行。執行單元808可於調度之指令被解碼(例如藉由解碼單元804)及被調度(例如藉由排程單元806)之後執行。在範例中，執行單元808可包括一個以上執行單元。執行單元808亦可實施各式算術作業，諸如加、減、乘、及/或除，及可包括一或更多個算術邏輯單元(ALU)。在範例中，協處理器(未顯示)可結合執行單元808實施各式算術作業。

此外，執行單元808可亂序執行指令。因此，在一範例中，處理器核心706可為亂序處理器核心。核心706亦可包括止用單元810。止用單元810可於執行之指令提交後，予以止用。在範例中，執行之指令止用可導致處理器狀態從指令之執行提交，指令使用之實體暫存器解除配置等。

核心706亦可包括匯流排單元814，致能處理器核心706之組件及其他組件(諸如參照圖8討論之組件)之間經由一或更多個匯流排(例如匯流排704及/或712)之通訊。核心706亦可包括一或更多個暫存器816，儲存由核心706之各式組件存取之資料(諸如關於電力消耗狀態設定之值)。

此外，即使圖7描繪控制單元720經由互連 712而耦接至核心706，在各式範例中，控制單元720可配置於其他地方，諸如在核心706內部，經由匯流排704而耦接至核心等。

在若干範例中，一或更多個文中所討論之組件可體現為系統晶片(SOC)裝置。圖9描繪依據範例之SOC封裝件之方塊圖。如圖9中所描繪，SOC 902包括一或更多個處理器核心920、一或更多個圖形處理器核心930、輸入/輸出(I/O)介面940、及記憶體控制器942。SOC封裝件902之各式組件可耦接至互連或匯流排，諸如文中參照其他圖所討論者。而且，SOC封裝件902可包括更多或更少組件，諸如文中參照其他圖所討論者。此外，SOC封裝件902之每一組件可包括一或更多個其他組件，例如參照文中其他圖所討論者。在一範例中，SOC封裝件902(及其組件)係提供於一或更多個積體電路(IC)晶粒上，例如其係封裝於單一半導體裝置中。

如圖9中所描繪，SOC封裝件902經由記憶體控制器942，而耦接至記憶體960(其可類似於或與文中參照其他圖所討論之記憶體相同)。在範例中，記憶體960(或其一部分)可整合於SOC封裝件902上。

I/O介面940可例如經由互連及/或諸如文中參照其他圖所討論之匯流排，而耦接至一或更多個I/O裝置970。I/O裝置970可包括鍵盤、滑鼠、觸控墊、顯示器、圖像/視訊捕捉裝置(諸如相機或攝像機/錄影機)、觸控表面、揚聲器等之一或更多者。

圖10描繪依據範例，配置於點對點(PtP)組態中之運算系統1000。尤其，圖10顯示系統，其中處理器、記憶體、及輸入/輸出裝置藉由若干點對點介面而互連。參照圖2討論之作業，可由系統1000之一或更多個組件實施。

如圖10中所描繪，系統1000可包括若干處理器，為求清晰，僅顯示二處理器1002及1004。處理器1002及1004可各包括本機記憶體控制器集線器(MCH)1006及1008，以致能與記憶體1010及1012通訊。

在範例中，處理器1002及1004可為參照圖7所討論之處理器702之一者。經由分別使用點對點(PtP)介面電路1016及1018之PtP介面1014，處理器1002及1004可交換資料。而且，經由使用點對點介面電路1026、1028、1030、及1032之個別PtP介面1022及1024，處理器1002及1004可各與晶片組1020交換資料。經由高性能圖形介面1036，例如使用PtP介面電路1037，晶片組1020可進一步與高性能圖形電路1034交換資料。

如圖10中所示，一或更多個核心106及/或快取記憶體108可位於於處理器1004內。然而，其他範例可存在於圖10之系統1000內之其他電路、邏輯單元、或裝置中。此外，其他範例可分布於圖10中所描繪之若干電路、邏輯單元、或裝置。

晶片組1020可使用PtP介面電路1041而與 匯流排1040通訊。匯流排1040可具有與其通訊之一或更多個裝置，諸如匯流排橋接器1042及I/O裝置1043。經由匯流排1044，匯流排橋接器1042可與其他裝置通訊，諸如鍵盤/滑鼠1045、通訊裝置1046(諸如數據機、網路介面裝置、或可與電腦網路1003通訊之其他通訊裝置)、音頻I/O裝置、及/或資料儲存裝置1048。資料儲存裝置1048(其可為硬碟機或基於NAND快閃記憶體之固態硬碟)可儲存碼1049，其可由處理器1004執行。

以下關於進一步範例。

範例1為一種電子裝置，包含底座；以及印刷電路板，耦接至底座，並包含主體，由複數層壓層形成；以及至少一容置部，形成於主體中，並包含至少一資料連接器，置於容置部中，以提供通訊連接。

在範例2中，範例1之技術主題可選地包括一配置，其中容置部係形成於印刷電路板之側表面中。

在範例3中，範例1-2任一項之技術主題可選地包括一配置，其中容置部包含電力容置部、通用序列匯流排(USB)容置部、影音(AV)容置部、或乙太網路容置部之至少一項。

在範例4中，範例1-3任一項之技術主題可選地包括一配置，其中至少一資料連接器係形成做為印刷電路板上之跡線。

在範例5中，範例1-4任一項之技術主題可選地包括一配置，其中容置部包含鎖合槽，以接收安裝於 連接器上之鎖定銷，且該連接器可裝入容置部中。

在範例6中，範例1-5任一項之技術主題可選地包括一配置，其中鎖定銷係以第一方向偏置，使得鎖定銷處於第一位置。

在範例7中，範例1-6任一項之技術主題可選地包括一配置，其中配置鎖定銷使得連接器插入容置部將導致鎖定銷從第一位置移至第二位置，其中鎖定銷正受應力影響。

在範例8中，範例1-7任一項之技術主題可選地包括一配置，其中配置鎖定銷使得連接器插入容置部將導致鎖定銷置於鎖合槽上，使得鎖定銷從第二位置移回至第一位置。

在範例9中，範例1-8任一項之技術主題可選地包括一配置，其中印刷電路板係由多個層壓層形成；以及容置部係於印刷電路板裝配之前，藉由移除層壓層之至少一者之一部分，而予形成。

在範例10中，範例1-9任一項之技術主題可選地包括一配置，其中印刷電路板係由多個層壓層形成；以及容置部係於印刷電路板裝配之後，藉由移除層壓層之至少一者之一部分，而予形成。

範例11為一種印刷電路板，包含主體，由複數層壓層形成；以及至少一容置部，形成於主體中，並包含至少一資料連接器，置於容置部中，以提供通訊連接。

在範例12中，範例11之技術主題可選地包 括一配置，其中容置部係形成於印刷電路板之側表面中。

在範例13中，範例11-12任一項之技術主題可選地包括一配置，其中容置部包含電力容置部、通用序列匯流排(USB)容置部、影音(AV)容置部、或乙太網路容置部之至少一項。

在範例14中，範例11-13任一項之技術主題可選地包括一配置，其中至少一資料連接器係形成做為印刷電路板上之跡線。

在範例15中，範例11-14任一項之技術主題可選地包括一配置，其中容置部包含鎖合槽，以接收安裝於連接器上之鎖定銷，且該連接器可裝入容置部中。

在範例16中，範例11-15任一項之技術主題可選地包括一配置，其中鎖定銷係以第一方向偏置，使得鎖定銷處於第一位置。

在範例17中，範例11-16任一項之技術主題可選地包括一配置，其中配置鎖定銷使得連接器插入容置部將導致鎖定銷從第一位置移至第二位置，其中鎖定銷正受應力影響。

在範例18中，範例11-17任一項之技術主題可選地包括一配置，其中配置鎖定銷使得連接器插入容置部將導致鎖定銷置於鎖合槽上，使得鎖定銷從第二位置移回至第一位置。

在範例19中，範例11-18任一項之技術主題可選地包括一配置，其中印刷電路板係由多個層壓層形 成；以及容置部係於印刷電路板裝配之前，藉由移除層壓層之至少一者之一部分，而予形成。

在範例20中，範例11-19任一項之技術主題可選地包括一配置，其中印刷電路板係由多個層壓層形成；以及容置部係於印刷電路板裝配之後，藉由移除層壓層之至少一者之一部分，而予形成。

如文中所提及「邏輯指令」用詞關於可由一或更多個機器了解之表示，用於實施一或更多個邏輯作業。例如，邏輯指令可包含指令，可由處理器編譯器解譯用於對一或更多個資料目標執行一或更多個作業。然而，此僅為機器可讀取指令之範例，且範例不侷限於這方面。

如文中所提及「電腦可讀取媒體」用詞關於可保持可由一或更多個機器感知的表示之媒體。例如，電腦可讀取媒體可包含一或更多個儲存裝置，用於儲存電腦可讀取指令或資料。該等儲存裝置可包含儲存媒體，例如，諸如光學、磁性或半導體儲存媒體。然而，此僅為電腦可讀取媒體之範例，且範例不侷限於這方面。

如文中所提及「邏輯」用詞關於實施一或更多個邏輯作業之結構。例如，邏輯可包含電路，其依據一或更多個輸入信號而提供一或更多個輸出信號。該類電路可包含有限狀態機器，其接收數位輸入及提供數位輸出，或回應於一或更多個類比輸入信號而提供一或更多個類比輸出信號之電路。該電路可於專用積體電路(ASIC)或場可程控閘陣列(FPGA)中提供。而且，邏輯可包含儲 存於記憶體中的機器可讀取指令，與處理電路組合而執行該等機器可讀取指令。然而，此僅為可提供邏輯之結構的範例，且範例不侷限於這方面。

文中所描述之若干方法可體現為電腦可讀取媒體上之邏輯指令。當於處理器上執行時，邏輯指令致使處理器被程控為專用機器，其實施所描述之方法。當由邏輯指令組配處理器以執行文中所描述之方法時，構成用於實施所描述之方法的結構。另一方面，文中所描述之方法可被減少成例如場可程控閘陣列(FPGA)、專用積體電路(ASIC)等上之邏輯。

在描述及申請項中，可使用耦接及連接用詞，連同其衍生字。在特定範例中，連接可用以表示二或更多個元件相互直接實體或電氣接觸。耦接可表示二或更多個元件直接實體或電氣接觸。然而，耦接亦可表示二或更多個元件相互並非直接接觸，但仍可相互合作或互動。

說明書中提及「一範例」或「若干範例」表示結合範例描述之特定部件、結構、或特性係至少包括於實施中。說明書中各處出現之「在一範例中」用語並非均指相同範例。

儘管範例已以結構特徵及/或方法動作之專用語言描述，應理解的是所主張之技術主題可不侷限於所描述之特定特徵或動作。而是，特定特徵或動作係揭露為實施所主張之技術主題的樣本形式。

100‧‧‧電子裝置

120‧‧‧系統硬體

122、172‧‧‧處理器

124‧‧‧圖形處理器

126‧‧‧網路介面

128‧‧‧匯流排結構

130‧‧‧RF收發器

132‧‧‧信號處理模組

134‧‧‧致動器

136、176‧‧‧輸入/輸出介面

138‧‧‧無線電力接收裝置

140‧‧‧記憶體

142‧‧‧作業系統

144‧‧‧系統呼叫介面模組

146‧‧‧通訊介面

150‧‧‧檔案系統

152‧‧‧程序控制子系統

154‧‧‧硬體介面模組

170‧‧‧控制器

174‧‧‧感測器

Claims (20)

1. 一種電子裝置，包含：底座；以及印刷電路板，耦接至該底座，並包含：主體，由複數層壓層形成；以及至少一容置部，形成於該主體中，並包含至少一資料連接器，置於該容置部中，以提供通訊連接。
2. 如申請專利範圍第1項之電子裝置，其中，該容置部係形成於該印刷電路板之側表面中。
3. 如申請專利範圍第1項之電子裝置，其中，該容置部包含電力容置部、通用序列匯流排(USB)容置部、影音(AV)容置部、或乙太網路容置部之至少一項。
4. 如申請專利範圍第1項之電子裝置，其中，該至少一資料連接器係形成做為該印刷電路板上之跡線。
5. 如申請專利範圍第1項之電子裝置，其中，該容置部包含鎖合槽，以接收安裝於連接器上之鎖定銷，且該連接器可裝入該容置部中。
6. 如申請專利範圍第1項之電子裝置，其中，該鎖定銷係以第一方向偏置，使得該鎖定銷處於第一位置。
7. 如申請專利範圍第4項之電子裝置，其中，配置該鎖定銷使得該連接器插入該容置部將導致該鎖定銷從該第一位置移至第二位置，其中該鎖定銷正受應力影響。
8. 如申請專利範圍第7項之電子裝置，其中，配置該鎖定銷使得該連接器插入該容置部將導致該鎖定銷置於該 鎖合槽上，使得該鎖定銷從該第二位置移回至該第一位置。
9. 如申請專利範圍第1項之電子裝置，其中：該印刷電路板係由多個層壓層形成；以及該容置部係於該印刷電路板裝配之前，藉由移除該等層壓層之至少一者之一部分，而予形成。
10. 如申請專利範圍第1項之電子裝置，其中：該印刷電路板係由多個層壓層形成；以及該容置部係於該印刷電路板裝配之後，藉由移除該等層壓層之至少一者之一部分，而予形成。
11. 一種印刷電路板，包含：主體，由複數層壓層形成；以及至少一容置部，形成於該主體中，並包含至少一資料連接器，置於該容置部中，以提供通訊連接。
12. 如申請專利範圍第11項之印刷電路板，其中，該容置部係形成於該印刷電路板之側表面中。
13. 如申請專利範圍第11項之印刷電路板，其中，該容置部包含電力容置部、通用序列匯流排(USB)容置部、影音(AV)容置部、或乙太網路容置部之至少一項。
14. 如申請專利範圍第11項之印刷電路板，其中，該至少一資料連接器係形成做為該印刷電路板上之跡線。
15. 如申請專利範圍第11項之印刷電路板，其中，該容置部包含鎖合槽，以接收安裝於連接器上之鎖定銷，且 該連接器可裝入該容置部中。
16. 如申請專利範圍第11項之印刷電路板，其中，該鎖定銷係以第一方向偏置，使得該鎖定銷處於第一位置。
17. 如申請專利範圍第14項之印刷電路板，其中，配置該鎖定銷使得該連接器插入該容置部將導致該鎖定銷從該第一位置移至第二位置，其中該鎖定銷正受應力影響。
18. 如申請專利範圍第17項之印刷電路板，其中，配置該鎖定銷使得該連接器插入該容置部將導致該鎖定銷置於該鎖合槽上，使得該鎖定銷從該第二位置移回至該第一位置。
19. 如申請專利範圍第11項之印刷電路板，其中：該印刷電路板係由多個層壓層形成；以及該容置部係於該印刷電路板裝配之前，藉由移除該等層壓層之至少一者之一部分，而予形成。
20. 如申請專利範圍第11項之印刷電路板，其中：該印刷電路板係由多個層壓層形成；以及該容置部係於該印刷電路板裝配之後，藉由移除該等層壓層之至少一者之一部分，而予形成。