TW201713038A - 射頻干擾抑制電路 - Google Patents

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Abstract

一種射頻干擾抑制電路，包含：參考地端、主功率電路、驅動電路以及阻抗單元。主功率電路包含第一開關。第一開關包含控制端、第一端以及第二端。第一開關的第二端與參考地端之間具有最小阻抗。驅動電路電性耦接於第一開關之控制端及第二端。阻抗單元設置於第一開關的第二端與參考地端之間，以增加高頻差模迴路中的阻抗值，降低高頻差模返回路徑阻抗產生的高頻壓降。第一開關於控制端接收來自驅動電路的驅動信號，並據以在第一端及第二端間導通及關斷，俾使主功率電路藉由第一開關之導通及關斷將第一功率信號轉換為第二功率信號。

Description

射頻干擾抑制電路
本發明是有關於一種射頻干擾抑制技術，且特別是有關於一種射頻干擾抑制電路。
隨著現代科學技術的發展，電子設備的數量和種類不斷增加，不但使電能消耗量增大，不必要的電磁能量也隨之增大。這些能量會影響其他設備或系統的正常工作。在這種複雜的電磁環境中，如何減少彼此間的電磁干擾，使各種設備和系統正常工作，是一個待解決的問題。而新形功率場控器件的實用化與高頻化，使電力電子裝置進入高頻、高功率密度、高效率的時代。在這些電力電子裝置的換流過程中將產生較大的電流或電壓脈衝，並會引發嚴重的電磁干擾。這些干擾經近場和遠場耦合形成射頻干擾，嚴重影響電磁環境和電源系統。
射頻干擾（Radio Frequency Interference；RFI）的傳遞和發射主要由以下幾部分組成：差模干擾源、雜訊傳遞及耦合路徑及天線等。差模干擾源主要是指由電子設備內部的半導體器件在開通和關斷過程中引起的電流和電壓的突變，這些突變的電流和電壓信號就是原始的差模干擾源。結合傳遞路徑，主要有以下的電流驅動型機制。
請參照第17圖。第17圖為差模迴路等效發射模型的示意圖。首先，電流型激勵機制是指：干擾信號首先由差模干擾源V_dm産生，經過包括阻抗L_signal、L_return及R的差模迴路，在差模返回路徑的寄生阻抗L_return上產生共模干擾信號V_cm，此高頻電壓信號作爲激勵源，處於輸入輸出線路之間，通過輸入輸出線路和大地之間的寄生電容C_ant等迴路，在輸入輸出線路上形成共模電流I_cm。此時，線路已形成有效的偶極子發射天線，電子設備通過它對外産生射頻干擾發射。
（式2）
由（式1）及（式2）可知，電流型激勵機制的共模電流主要與電子設備內部差模電流返回路徑的阻抗成正比，與差模干擾源的頻率的平方和幅值成正比。
因此，如何設計一個新的射頻干擾抑制電路，以達到射頻干擾抑制的功效，乃為業界亟待解決的問題。
本發明之目的在於提供一種射頻干擾抑制電路，包含：參考地端、主功率電路、至少一驅動電路以及至少一阻抗單元。主功率電路包含至少一第一開關，第一開關包含控制端、第一端以及第二端，其中，第一開關的第二端與參考地端之間具有最小阻抗。驅動電路電性耦接於第一開關之控制端及第二端。阻抗單元設置於第一開關的第二端與參考地端之間，其中，射頻干擾抑制電路藉由阻抗單元來增加高頻差模迴路中的阻抗值，以降低高頻差模返回路徑寄生阻抗產生的高頻壓降。其中，第一開關於控制端接收來自驅動電路的驅動信號，並據以在第一端及第二端間導通及關斷，俾使主功率電路藉由第一開關之導通及關斷將第一功率信號轉換為第二功率信號。
應用本發明之優點在於藉由設置阻抗單元於第一開關的第二端與參考地端之間，可在不影響驅動速度並保持器件的低損耗特性下，在高頻差模迴路中增加阻抗環節，降低高頻差模返回路徑阻抗上產生的高頻壓降，而輕易地達到上述之目的。
請參照第1A圖。第1A圖為本發明之一實施例中，一種射頻干擾抑制電路1的電路圖。第1B圖為本發明之一實施例中，射頻干擾抑制電路1更詳細的電路圖。射頻干擾抑制電路1包含：主功率電路10、驅動電路12、參考地端GND以及阻抗單元14。
主功率電路10可為非隔離型變換電路或隔離型變換電路。第1B圖所示的主功率電路10為範例性繪示的升壓式變換電路，是一種非隔離型變換電路。然而，本發明的主功率電路10的實施態樣並不為此所限。主功率電路10包含至少一第一開關。在第1A圖中，係僅範例性繪示一個第一開關100。於其他實施例中，主功率電路10可包含多個第一開關。
第一開關100包含控制端G、第一端D以及第二端S。於一實施例中，第一開關100可以例如第1B圖中所繪示的金屬氧化物半導體場效電晶體（Semiconductor Field-Effect Transistor；MOSFET）實現，且其控制端G為閘極（gate），第一端D為汲極（drain），第二端S為源極（source）。於其他實施例中，第一開關100可由絕緣柵雙極晶體管（Insulated Gate Bipolar Transistor；IGBT）或雙載子接面電晶體（Bipolar Junction Transistor；BJT）實現。此時，第一開關100包含的控制端、第一端以及第二端將分別為絕緣柵雙極晶體管或雙載子接面電晶體的基極（base）、集極（collector）與射極（emitter）。下文以金屬氧化物半導體場效電晶體為例進行說明。
驅動電路12對應第一開關100，電性耦接於第一開關100的控制端G及第二端S。於一實施例中，驅動電路12可對應第一開關100的數目設置，以分別對第一開關100進行驅動。於其他實施例中，驅動電路12亦可視情形與多個第一開關電性耦接，以驅動多個第一開關。於一實施例中，驅動電路12用以產生驅動信號Drive。當驅動信號Drive為高態時，是使第一開關100在第一端D以及第二端S間導通，而當驅動信號Drive為低態時，是使第一開關100在第一端D以及第二端S間關斷。藉由第一開關100在第一端D以及第二端S間導通及關斷，主功率電路10將可運作以將例如第1B圖所示的第一功率信號V1轉換為第二功率信號V2。
阻抗單元14設置於主功率電路10的第一開關100的第二端S至參考地端GND間。與主功率電路10中的其他開關相比，第一開關100的第二端至參考地端間具有最小阻抗。在第1A圖及第1B圖中，是假設所繪示的第一開關100即為主功率電路10中的第一開關。其中，第一開關100的第二端S至參考地端GND間為具有最小阻抗的路徑，例如第1A圖及第1B圖所示的路徑16。
請參照第1C圖。第1C圖為本發明一實施例中，第1A圖的第一開關100、驅動電路12、參考地端GND與高頻差模迴路110的示意圖。其中，高頻差模迴路110為主功率電路10在高頻操作下所形成的等效迴路。
主功率電路10中各種開關器件的導通及關斷將引起電流和電壓的瞬間變化，並形成差模干擾源。經過高頻差模迴路110上的返回路徑寄生阻抗后，將產生高頻的壓降，係為共模干擾電壓，並同時形成共模干擾電流。此高頻差模迴路110將由於高頻壓降而產生射頻干擾（Radio Frequency Interference；RFI）的現象。
於一實施例中，在30兆赫~1000兆赫的輻射頻段，阻抗單元14具有不小於0.6歐姆之阻抗值。由於阻抗單元14是設置在第一開關100的第二端與參考地端間，並不位於驅動電路12和第一開關100形成的驅動迴路中，因此不影響驅動速度，並可保持器件的低損耗特性。然而，阻抗單元14的設置卻在高頻差模迴路110中增加了阻抗環節，進而降低高頻差模返回路徑寄生阻抗上產生的高頻壓降，進一步對射頻干擾的現象造成抑制。
請參照第2圖。第2圖為本發明一實施例中，射頻干擾的頻率響應示意圖。其中，橫軸為射頻干擾信號的頻率，單位為赫茲（Hertz）。縱軸為射頻干擾信號的強度，單位為分貝（dB）。
如第2圖所示，以虛線繪示的，是並未加入任何阻抗單元，僅在上述的路徑16存在電路中的寄生阻抗0.03奈亨（nH）的情形。以較細的實線所繪示的，是加入阻抗單元14後，具有0.3奈亨的阻抗值的情形。以較粗的實線所繪示的，是加入阻抗單元14後，具有3奈亨的阻抗值的情形。明顯地，在加入的阻抗單元14的阻抗值愈大時，射頻干擾信號的大小將降低。換句話說，愈大的阻抗單元14對射頻干擾現象的抑制效果愈佳。
請參照第3A-3E圖。第3A-3E圖分別為本發明不同的實施例中，阻抗單元14的詳細電路圖。
阻抗單元14可包含多個阻抗元件，例如電阻性元件R、電感性元件L和電容性元件C。並且阻抗元件可形成串聯、並聯或串並聯的網路。舉例來說，第3A圖中，阻抗單元14包含相並聯的電阻性元件R、電感性元件L和電容性元件C。第3B圖中，阻抗單元14包含相串聯的電阻性元件R、電感性元件L和電容性元件C。第3C圖中，阻抗單元14包含相串聯的電阻性元件R、電感性元件L和電容性元件C1，並在串聯後與電容性元件C2並聯。第3D圖中，阻抗單元14包含相串聯的電阻性元件R及電感性元件L，並在串聯後與電容性元件C並聯。第3E圖中，阻抗單元14包含相並聯的電阻性元件R及電容性元件C，並在並聯後與電感性元件L串聯。
上述的電阻性元件R、電感性元件L和電容性元件C的數目以及連接方式均為範例性的說明。於其他實施例中，阻抗單元14可包含不同的元件數目及結構，並亦可包含其他本領域的通常知識者所熟知的阻抗元件。
請參照第4A-4H圖。第4A-4H圖分別為本發明不同的實施例中，第一開關100、驅動電路12及以及阻抗單元14的封裝結構的示意圖。
於一實施例中，第一開關100、驅動電路12以及阻抗單元14是設置於單一封裝結構4中，如第4A圖所示。於另一實施例中，第一開關100及阻抗單元14是設置於封裝結構4中，而驅動電路12則設置於封裝結構4外，如第4B圖所示。
於一實施例中，阻抗單元14的數目可為多個，並彼此串聯。並且，第一開關100、驅動電路12以及阻抗單元14是設置於單一封裝結構4中，如第4C圖所示。於另一實施例中，第一開關100及多個串聯的阻抗單元14是設置於封裝結構4中，而驅動電路12則設置於封裝結構4外，如第4D圖所示。
於一實施例中，出於高耐流的考慮，第一開關可多個並聯設置於一封裝結構中，且開通關斷狀態一致。例如第4E圖所繪示的，兩個第一開關100並聯，並設置有兩個對應的驅動電路12。並且，兩個第一開關100可共用一個阻抗單元14。於本實施例中，兩個第一開關100及兩個驅動電路12設置於封裝結構4中，而阻抗單元14則設置於封裝結構4外。於另一實施例中，這兩個第一開關100可分別對應設置一個阻抗單元14，並共同連接至參考地端GND，如第4F圖所示。於本實施例中，兩個第一開關100、兩個驅動電路12及兩個阻抗單元14均設置於封裝結構4中。
於一實施例中，出於高耐壓的考慮，第一開關可多個串聯設置于一封裝結構中，且開通關斷狀態一致。兩個第一開關100電性耦接，並與對應的驅動電路12設置於封裝結構4中，如第4G圖所示。並且，阻抗單元14是設置於封裝結構4外。另一實施例中，兩個第一開關100間，可電性耦接有另一個額外的阻抗單元40，如第4H圖所示。並且，阻抗單元14是與兩個第一開關100、驅動電路12共同設置於封裝結構4中。
需注意的是，在一實施例中，參考地端GND可如第4A-4D圖所示，藉由封裝結構4上的參考地引腳42與其他的外部電路電性耦接。
請參照第5A-5D圖。第5A-5D圖分別為本發明不同的實施例中，第一開關100、驅動電路12、阻抗單元14以及電容支路的示意圖。
於一實施例中，第1圖的射頻干擾抑制電路1可更包含繪示在第5A圖中的電容支路50A及50B。其中電容支路50A及50B可包含至少一高頻電容。
在本實施例中，阻抗單元14包含如第3D圖所示的結構，亦即具有相串聯的電阻性元件R及電感性元件L，並在串聯後與電容性元件C並聯。電容支路50A的一端電性耦接在電阻性元件R及電感性元件L間的內部節點N，另一端則電性耦接於主功率電路1的電路節點中，例如第一開關100的第一端D。電容支路50B的一端電性耦接在阻抗單元14與參考地端GND間的節點，另一端則同樣電性耦接於第一開關100的第一端D。
於其他實施例中，上述電容支路50A及50B所電性耦接的主功率電路10的電路節點，亦可為其他的近地點電源母線。並且，於不同實施例中，第一開關100可設置在一個封裝結構中，電容支路50A及50B則可選擇性地設置於此封裝結構中或此封裝結構外。
於另一實施例中，當阻抗單元14的數目為多個時，亦可對應阻抗單元14設置多個電容支路，例如第5B圖所示的電容支路50A、50B及50C。其中，電容支路50A及50B的一端電性耦接於阻抗單元14間的節點N1、N2，另一端則電性耦接於第一開關100的第一端D。電容支路50C的一端電性耦接於阻抗單元14與參考地端GND間的節點N3，另一端則電性耦接於第一開關100的第一端D。
多個電容支路50A、50B及50C可與第一開關100及阻抗單元14可如第5C圖所示設置在封裝結構4中，而驅動電路12則可設置於封裝結構4中，或是如第5D圖設置於封裝結構4外。
請參照第6A-6C圖。第6A-6C圖分別為本發明一實施例中，一種射頻干擾抑制電路6的電路圖。射頻干擾抑制電路6中的多數元件與第1B圖所示的射頻干擾抑制電路1大同小異，包含：作為升壓式變換電路的形式的主功率電路10、驅動電路12以及參考地端GND，因此不再就相同的元件贅述。
在本實施例中，射頻干擾抑制電路6包含多個阻抗單元14以及多個相應的電容支路。以第6A圖為例，電容支路60A、60B及60C對應阻抗單元14設置。其中，電容支路60A及60B的一端電性耦接於阻抗單元14間的節點N1、N2，另一端則電性耦接至升壓式變換電路的輸出端O。電容支路60C的一端電性耦接於阻抗單元14與參考地端GND間的節點N3，另一端則電性耦接於升壓式變換電路的輸出端O。
在另一實施例中，以第6B圖為例，電容支路60A、60B及60C對應阻抗單元14設置。其中，電容支路60A及60B的一端電性耦接於阻抗單元14間的節點N1、N2，另一端則電性耦接至升壓式變換電路的輸入端IN。電容支路60C的一端電性耦接於阻抗單元14與參考地端GND間的節點N3，另一端則電性耦接於升壓式變換電路的輸出端IN。在另一實施例中，可結合第6A圖及第6B圖的連接方式來設置電容支路。以第6C圖為例，電容支路60A、60B及60C是以第6A圖的方式與輸出端O和阻抗單元14電性耦接，而電容支路60D、60E及60F則是以第6B圖的方式與輸入端IN和阻抗單元14電性耦接。
請參照第7A-7E圖。第7A-7E圖分別為本發明一實施例中，一種射頻干擾抑制電路7的電路圖。於本實施例中，射頻干擾抑制電路7包含的主功率電路10為半橋電路。
如第7A圖所示，主功率電路10包含由第二開關102及第一開關100相電性耦接形成的上半橋700與下半橋702。第二開關的種類也包含金屬氧化物半導體場效電晶體、絕緣柵雙極晶體管及雙載子接面電晶體。其中，下半橋702的第一開關100的第二端S與參考地端GND的阻抗較上半橋700的第二開關102對應的阻抗為小。因此阻抗單元14將設置以電性耦接下半橋702的第一開關100。
如第7B圖所示，主功率電路10包含由兩對第二開關102及第一開關100相電性耦接形成的上半橋700、704與下半橋702、706。兩個下半橋702、706對應的第一開關100的第二端S與參考地端GND的阻抗相等，且比上半橋700、704的第二開關102對應的阻抗為小。因此，阻抗單元14將設置以電性耦接下半橋702、706的第一開關100。
如第7C圖所示，主功率電路10包含由三對第二開關102及第一開關100相電性耦接形成的上半橋700、704、708與下半橋702、706、710。三個下半橋702、706、710對應的第一開關100的第二端S與參考地端GND的阻抗相等，且比上半橋700、704、708的第二開關102對應的阻抗為小。因此，阻抗單元14將設置以電性耦接下半橋702、706、710的第一開關100。
對於其他橋式拓撲，上述的定義也適用。而為配合電路中不同的工作狀態和換流回路，在部分實施例中，如第7D圖所示，也可同時在上下半橋700、702的第二開關102及第一開關100間加入額外的阻抗單元720，從而實現更好的濾波和衰減效果。而在另一實施例中，如第7E圖所示，也可根據第7D圖的拓樸形式，結合對應上下半橋的電容支路74A、74B與76A、76B，以實現多級濾波網路。第二開關與阻抗單元、電容支路的組合及封裝結構可參照第一開關的相關描述。第二開關與第一開端的差別僅在于，第二開關的第二端至參考地端間的阻抗不為最小阻抗。
請參照第8A-8B圖。第8A-8B圖分別為本發明一實施例中，一種射頻干擾抑制電路8的電路圖。於本實施例中，射頻干擾抑制電路8包含的主功率電路10為D型三電平橋式電路。
如第8A 圖所示，距離參考地端GND最近的第一開關100（以粗虛線框標示）相對其他的第二開關102而言具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時對應其他第二開關102設置額外的阻抗單元800，從而實現更好的濾波和衰減效果。而在另一實施例中，如第8B圖所示，也可根據第8A圖的拓樸形式，結合對應的電容支路80A、80B與80C、80D，以實現多級濾波網路。
請參照第9A-9B圖。第9A-9B圖分別為本發明一實施例中，一種射頻干擾抑制電路9的電路圖。於本實施例中，射頻干擾抑制電路9包含的主功率電路10為T型三電平橋式電路。
如第9A 圖所示，距離參考地端GND最近的第一開關100（以粗虛線框標示）相對其他的第二開關102而言具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時對應第二開關102設置額外的阻抗單元900，從而實現更好的濾波和衰減效果。而在另一實施例中，如第9B圖所示，也可根據第9A圖的拓樸形式，結合對應的電容支路90A、90B與90C、90D，以實現多級濾波網路。
請參照第10A-10B圖。第10A-10B圖分別為本發明一實施例中，一種射頻干擾抑制電路1000的電路圖。於本實施例中，射頻干擾抑制電路1000包含的主功率電路10為圖騰柱型功率因數校正（Totem Pole Power Factor Correction）電路。
第10A 圖所示的，為單一型圖騰柱型功率因數校正電路。其中，距離參考地端GND最近的第一開關100（以粗虛線框標示）相對其他的第二開關102而言具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時對應其他第二開關102設置額外的阻抗單元1002，並可結合對應的電容支路1004A、1004B、1004C、1004D，從而實現更好的濾波和衰減效果。
第10B 圖所示的，為交錯型（interleaving）圖騰柱型功率因數校正電路。其中，距離參考地端GND最近的兩個第一開關100（以粗虛線框標示）相對其他的第二開關102而言具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的兩個第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時對應其他第二開關102設置額外的阻抗單元1002，並可結合對應的電容支路1004A-1004D及1006A-1006D，從而實現更好的濾波和衰減效果。
請參照第11圖。第11圖為本發明一實施例中，一種射頻干擾抑制電路1100的電路圖。於本實施例中，射頻干擾抑制電路1100包含的主功率電路10為同步降壓式變換電路。
如第11 圖所示，距離參考地端GND最近的第一開關100（以粗虛線框標示）相對其他的第二開關102而言具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時對應其他第二開關102設置額外的阻抗單元1102，結合對應的電容支路1104A-1104D，從而實現更好的濾波和衰減效果。
請參照第12圖。第12圖為一種原副邊隔離型的主功率電路10的電路圖。
對於原副邊隔離型的電力電子變換器，例如返馳式變換電路，原邊繞組、開關器件和高頻電容組成的原邊差模迴路1200中，高頻電流在參考地的寄生阻抗上會產生在節點A、C間的高頻壓降Vac。同理，在副邊整流回路1202中，同樣因為寄生阻抗的存在而在副邊參考地上產生在節點B、D間的高頻壓降Vbd。原副邊參考地之間通常有用來降低共模電磁干擾的電容Cy0或其他阻抗連接。變壓器原副邊之間因開關電壓跳變而引起的的共模位移電流流經共模阻抗Cps和Cy0，在Cy0的支路上節點A、B間的產生高頻壓降Vab。
因此，原邊輸入線路1204與副邊輸出線路1206之間存在相當於Vac+Vab+Vbd的高頻壓降，並會激勵原邊輸入線路1204與副邊輸出線路1206形成天線發射，對外產生射頻干擾。
請參照第13圖。第13圖為本發明一實施例中，一種射頻干擾抑制電路1300的電路圖。於本實施例中，射頻干擾抑制電路1300包含的主功率電路10為如第12圖所示的返馳式變換電路。
如第13 圖所示，在原邊距離參考地端GND最近的第一開關100（以粗虛線框標示）的第二端至參考地GND間具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時結合對應阻抗單元14的電容支路1302A、1302B、1302C，形成多級濾波的效果。這些電容的一端接於阻抗單元14之一端的節點，另一端既可接原邊的恆定電壓節點，也可跨接到副邊的恆定電壓節點。此處恆定電壓節點是指電路中無高頻電壓波動，相對於穩定的參考大地始終處於一個恒定電壓的電路節點，例如原邊的正負母線或副邊輸出側的正負母線。於本實施例中，是跨接到副邊的恆定電壓節點P，最終降低原副邊間的高頻壓降，從而減小變換器的射頻干擾。
請參照第14圖。第14圖為本發明一實施例中，一種射頻干擾抑制電路1400的電路圖。於本實施例中，射頻干擾抑制電路1400包含的主功率電路10為半橋諧振變換電路（LLC Converter）。
對於半橋或全橋諧振變換電路，如第14 圖所示，在下半橋距離參考地端GND最近的第一開關100（以粗虛線框標示）相對其他的第二開關102而言具有最小的阻抗。因此，阻抗單元14將對應設置以電性耦接於此最近的第一開關100。而為了配合電路中不同的工作狀態和換流回路，也可同時結合對應阻抗單元14的電容支路1402A、1402B、1402C，形成多級濾波的效果。這些電容的一端接於阻抗單元14之一端的節點，另一端既可接原邊的恆定電壓節點，也可跨接到副邊的恆定電壓節點。此處恆定電壓節點是指電路中無高頻電壓波動，相對於穩定的參考大地始終處於一個恒定電壓的電路節點，例如原邊的正負母線或副邊輸出側的正負母線。於本實施例中，是跨接到副邊的恆定電壓節點P，最終降低原副邊間的高頻壓降，從而減小變換器的射頻干擾。
請參照第15A-15B圖。第15A-15B圖分別為本發明一實施例中，射頻干擾的頻率響應示意圖。其中，橫軸為射頻干擾信號的頻率，單位為兆赫茲。縱軸為射頻干擾信號的強度，單位為分貝。
以下將以升壓式變換電路做為範例的主功率電路，呈現上述的射頻干擾抑制機制的效能。基於現有電路板走線設計尺寸，走線寄生電感約為5奈亨左右，且各回路走線之間的互感不可忽略。通過頻域參數掃描，可以觀測到阻抗單元14的變化帶來了高頻壓降回應的變化。如第15A 圖和第15B圖所示，當串入阻抗單元14的阻抗值（以感性或阻性為例）逐步增加時，再結合高頻解耦電容，圍繞源頭形成多級濾波的效果，從而使得頻響曲線在射頻頻段獲得10分貝至30分貝的衰減。
第15A圖中，如虛線箭頭所示從上至下的曲線依次是串入電感為1奈亨、5奈亨、9奈亨、13奈亨及17奈亨時的頻響曲線，此時結合的電容是10奈法拉。若把串入電感為1奈亨時的曲線作為初始的比較物件，可見隨著串入電感的感量增加，頻響曲線逐步降低，在40兆赫至100兆赫的頻率區間獲得了5分貝至30分貝的更大衰減量。
第15B圖中，如虛線箭頭所示從上至下的曲線依次是串入電阻從0.1歐姆到100歐姆時（電阻值依次為0.1歐姆、0.3歐姆、1歐姆、3歐姆、10歐姆、30歐姆和100歐姆）的頻響曲線，此時結合的電容是10奈法拉。若把串入電阻為0.1歐姆時的曲線作為初始的比較物件，可見隨著串入電阻的阻值增加，頻響曲線逐步降低，在30兆赫至100兆赫的頻率區間獲得了5分貝至40分貝的更大衰減量。可以看出，相比於初始的狀態，阻抗單元14的串入會在一定頻段內產生衰減。因此也可以通過調節阻抗單元14和高頻電容的參數組合，改變該組合的頻響特性，使其在其他頻段有針對性地帶來頻響曲線的衰減。
請參照第16圖。第16圖分別為本發明一實施例中，射頻干擾的頻率響應示意圖。其中，橫軸為射頻干擾信號的頻率，單位為兆赫茲。縱軸為射頻干擾信號的強度，單位為分貝。
若採用更小尺寸的封裝工藝，縮短有源、無源器件之間的導體連接長度，走線寄生電感均小到1奈亨以下，各回路尺寸縮小，回路之間的耦合係數變為原來的1/10甚至更小。此時串入阻抗單元14，同時配合採用前面提到的外接高頻電容支路，輸入輸出線路等效天線間的高頻激勵將獲得更大的衰減。第16圖中如虛線箭頭所示從上至下的曲線依次是串入電感為3奈亨、6奈亨、9奈亨、12奈亨、15奈亨及18奈亨時的頻響曲線，此時結合的電容是1奈法拉。若把串入電感為3奈亨時的曲線作為初始的比較物件，可見頻響幅度在30兆赫至47兆赫的頻率區間區獲得了5分貝至15分貝的更大衰減。而在100兆赫至200兆赫的頻率區間區則獲得了5分貝至30分貝的更大衰減。相比於第15A圖及第15B圖中的例子，第16圖的結果表明，當電路採用先進的封裝工藝使得寄生參數更小時，可通過更小參數的阻抗單元14和電容的組合來獲得更好的高頻衰減效果。
雖然本案內容已以實施方式揭露如上，然其並非用以限定本案內容，任何熟習此技藝者，在不脫離本案內容之精神和範圍內，當可作各種之更動與潤飾，因此本案內容之保護範圍當視後附之申請專利範圍所界定者為準。
1‧‧‧射頻干擾抑制電路
100‧‧‧第一開關
12‧‧‧驅動電路
16‧‧‧路徑
40‧‧‧阻抗單元
50A-50C‧‧‧電容支路
60A-60F‧‧‧電容支路
700、704、708‧‧‧上半橋
720‧‧‧阻抗單元
8‧‧‧射頻干擾抑制電路
80A-80D‧‧‧電容支路
9‧‧‧射頻干擾抑制電路
900‧‧‧阻抗單元
1002‧‧‧阻抗單元
1006A-1006D‧‧‧電容支路
1102‧‧‧阻抗單元
1200‧‧‧原邊差模迴路
1204‧‧‧原邊輸入線路
1300‧‧‧射頻干擾抑制電路
1400‧‧‧射頻干擾抑制電路
10‧‧‧主功率電路
102‧‧‧第二開關
14‧‧‧阻抗單元
4‧‧‧封裝結構
42‧‧‧參考地引腳
6‧‧‧射頻干擾抑制電路
7‧‧‧射頻干擾抑制電路
702、706、710‧‧‧下半橋
74A-74B、76A-76B‧‧‧電容支路
800‧‧‧阻抗單元
90A-90D‧‧‧電容支路
1000‧‧‧射頻干擾抑制電路
1004A-1004D‧‧‧電容支路
1100‧‧‧射頻干擾抑制電路
1104A-1104D‧‧‧電容支路
1202‧‧‧副邊整流回路
1206‧‧‧副邊輸出線路
1302A-1302C‧‧‧電容支路
1402A-1402C‧‧‧電容支路
第1A圖為本發明之一實施例中，一種射頻干擾抑制電路的電路圖； 第1B圖為本發明之一實施例中，射頻干擾抑制電路更詳細的電路圖； 第1C圖為本發明一實施例中，第1A圖的第一開關、驅動電路、參考地端與高頻差模迴路的示意圖； 第2圖為本發明一實施例中，射頻干擾的頻率響應示意圖； 第3A-3E圖分別為本發明不同的實施例中，阻抗單元的詳細電路圖； 第4A-4H圖分別為本發明不同的實施例中，第一開關、驅動電路及以及阻抗單元的示意圖； 第5A-5D圖分別為本發明不同的實施例中，第一開關、驅動電路、阻抗單元以及電容支路的示意圖； 第6A-6C圖分別為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第7A-7E圖分別為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第8A-8B圖分別為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第9A-9B圖分別為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第10A-10B圖分別為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第11圖分別為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第12圖為一種原副邊隔離型的主功率電路的電路圖； 第13圖為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第14圖為本發明一實施例中，一種射頻干擾抑制電路的電路圖； 第15A-15B圖分別為本發明一實施例中，射頻干擾的頻率響應示意圖； 第16圖分別為本發明一實施例中，射頻干擾的頻率響應示意圖；以及 第17圖為差模迴路等效發射模型的示意圖。
1‧‧‧射頻干擾抑制電路
10‧‧‧主功率電路
100‧‧‧第一開關
12‧‧‧驅動電路
14‧‧‧阻抗單元
16‧‧‧路徑

Claims (23)

  1. 一種射頻干擾（Radio Frequency Interference；RFI）抑制電路，包含： 一參考地端； 一主功率電路，包含至少一第一開關，該第一開關包含一控制端、一第一端以及一第二端，其中，該第一開關的該第二端與該參考地端之間具有最小阻抗； 至少一驅動電路，電性耦接於該第一開關之該控制端及該第二端；以及 至少一阻抗單元，設置於該第一開關的該第二端與該參考地端之間，其中，該射頻干擾抑制電路藉由該阻抗單元來增加一高頻差模迴路中的阻抗值，以降低高頻差模返回路徑寄生阻抗產生的高頻壓降； 其中，該第一開關於該控制端接收來自該驅動電路的一驅動信號，並據以在該第一端及該第二端間導通及關斷，俾使該主功率電路藉由該第一開關之導通及關斷將一第一功率信號轉換為一第二功率信號。
  2. 如請求項1所述之射頻干擾抑制電路，該射頻干擾抑制電路包括複數個該阻抗單元，該主功率電路還包括一第二開關，其具有一控制端、一第一端和一第二端，複數個該阻抗單元其中之一還電性耦接至該第二開關的該第一端及/或該第二端。
  3. 如請求項1或2所述之射頻干擾抑制電路，其中該第一開關或該第二開關為一絕緣柵雙極晶體管（Insulated Gate Bipolar Transistor；IGBT）、一雙載子接面電晶體（Bipolar Junction Transistor；BJT）或一金屬氧化物半導體場效電晶體（Semiconductor Field-Effect Transistor；MOSFET），其中該控制端、該第一端及該第二端分別為該絕緣柵雙極晶體管或該雙載子接面電晶體之一基極（base）、一集極（collector）與一射極（emitter），或該金屬氧化物半導體場效電晶體之一閘極（gate）、一汲極（drain）與一源極（source）。
  4. 如請求項1所述之射頻干擾抑制電路，其中在30兆赫~1000兆赫之輻射頻段時，該阻抗單元具有不小於0.6歐姆之阻抗值。
  5. 如請求項1所述之射頻干擾抑制電路，其中該阻抗單元包含複數個阻抗元件，其中該等阻抗元件包含一阻性元件、一感性元件、一容性元件或其排列組合。
  6. 如請求項1或2所述之射頻干擾抑制電路，其中該第一開關或該第二開關設置於一封裝結構中，該阻抗單元設置於該封裝結構外。
  7. 如請求項1或2所述之射頻干擾抑制電路，其中該阻抗單元與該第一開關或該第二開關形成於一封裝結構中。
  8. 如請求項1或2所述之射頻干擾抑制電路，係包含多個並聯的該第一開關或多個並聯的該第二開關於一封裝結構中。
  9. 如請求項1或2所述之射頻干擾抑制電路，係包含多個串聯的該第一開關或多個串聯的該第二開關於一封裝結構中。
  10. 如請求項1或2所述之射頻干擾抑制電路，其中該第一開關或該第二開關設置於一封裝結構中，該驅動電路設置於該封裝結構外。
  11. 如請求項1或2所述之射頻干擾抑制電路，其中該驅動電路與該第一開關或該第二開關形成於一封裝結構中。
  12. 如請求項1或2所述之射頻干擾抑制電路，更包含至少一電容支路，各包含一電容支路第一端以及一電容支路第二端，該電容支路第一端電性耦接於該阻抗單元之一端或是該阻抗單元的內部節點，該電容支路第二端電性耦接於該主功率電路的一電路節點。
  13. 如請求項12所述之射頻干擾抑制電路，其中至少一該電容支路包含至少一高頻電容。
  14. 如請求項12所述之射頻干擾抑制電路，其中該第一開關或該第二開關設置於一封裝結構中，該電容支路設置於該封裝結構外。
  15. 如請求項12所述之射頻干擾抑制電路，其中該電容支路與該第一開關或該第二開關形成於一封裝結構中。
  16. 如請求項12所述之射頻干擾抑制電路，其中該主功率電路的該電路節點為一近地點電源母線或該阻抗單元對應的該第一開關的該第一端或該第二開關的該第一端。
  17. 如請求項1所述之射頻干擾抑制電路，其中該主功率電路為一非隔離型變換電路。
  18. 如請求項1所述之射頻干擾抑制電路，其中該非隔離型變換電路為一降壓式變換電路（Buck Converter）、一升壓式變換電路（Boost Converter）、一半橋電路、一全橋電路、一D型三電平橋式電路、一T型三電平橋式電路、圖騰柱型功率因數校正（Totem Pole Power Factor Correction）電路或一同步降壓式變換電路（Synchronous Buck Converter）。
  19. 如請求項1所述之射頻干擾抑制電路，其中該主功率電路為一隔離型變換電路。
  20. 如請求項19所述之射頻干擾抑制電路，其中該主功率電路為一返馳式變換電路（Flyback Converter）或一半橋諧振變換電路（LLC Converter）。
  21. 如請求項19所述之射頻干擾抑制電路，該第一開關係設置於該隔離型變換電路之一原邊繞組。
  22. 如請求項21所述之射頻干擾抑制電路，更包含至少一電容支路，各包含一電容支路第一端以及一電容支路第二端，該電容支路第一端電性耦接於該阻抗單元之一端或是該阻抗單元的內部節點，該電容支路第二端電性耦接於該隔離型變換電路之該原邊繞組或一副邊繞組的一恆定電壓節點。
  23. 如請求項22所述之射頻干擾抑制電路，其中該恆定電壓節點為該原邊繞組或該副邊繞組之一正負母線。
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