CN106558982B - 射频干扰抑制电路 - Google Patents

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Abstract

一种射频干扰抑制电路，包含：参考地端、主功率电路、驱动电路以及阻抗单元。主功率电路包含第一开关。第一开关包含控制端、第一端以及第二端。第一开关的第二端与参考地端之间具有最小阻抗。驱动电路电性耦接于第一开关的控制端及第二端。阻抗单元设置于第一开关的第二端与参考地端之间，以增加高频差模回路中的阻抗值，降低高频差模返回路径阻抗产生的高频压降。第一开关于控制端接收来自驱动电路的驱动信号，并据以在第一端及第二端间导通及关断，以使主功率电路通过第一开关的导通及关断将第一功率信号转换为第二功率信号。

Description

射频干扰抑制电路
技术领域
本发明是有关于一种射频干扰抑制技术，且特别是有关于一种射频干扰抑制电路。
背景技术
随着现代科学技术的发展，电子设备的数量和种类不断增加，不但使电能消耗量增大，不必要的电磁能量也随之增大。这些能量会影响其他设备或系统的正常工作。在这种复杂的电磁环境中，如何减少彼此间的电磁干扰，使各种设备和系统正常工作，是一个待解决的问题。而新形功率场控器件的实用化与高频化，使电力电子装置进入高频、高功率密度、高效率的时代。在这些电力电子装置的换流过程中将产生较大的电流或电压脉冲，并会引发严重的电磁干扰。这些干扰经近场和远场耦合形成射频干扰，严重影响电磁环境和电源系统。
射频干扰(Radio Frequency Interference；RFI)的传递和发射主要由以下几部分组成：差模干扰源、噪声传递及耦合路径及天线等。差模干扰源主要是指由电子设备内部的半导体器件在开通和关断过程中引起的电流和电压的突变，这些突变的电流和电压信号就是原始的差模干扰源。结合传递路径，主要有以下的电流驱动型机制。
请参照图17。图17为差模回路等效发射模型的示意图。首先，电流型激励机制是指：干扰信号首先由差模干扰源V_dm产生，经过包括阻抗L_signal、L_return及R的差模回路，在差模返回路径的寄生阻抗L_return上产生共模干扰信号V_cm，此高频电压信号作为激励源，处于输入输出线路之间，通过输入输出线路和大地之间的寄生电容C_ant等回路，在输入输出线路上形成共模电流I_cm。此时，线路已形成有效的偶极子发射天线，电子设备通过它对外产生射频干扰发射。
式(1)
I_cm～-ω2·Cant·L_return·V_dm/R 式(2)
由(式1)及(式2)可知，电流型激励机制的共模电流主要与电子设备内部差模电流返回路径的阻抗成正比，与差模干扰源的频率的平方和幅值成正比。
因此，如何设计一个新的射频干扰抑制电路，以达到射频干扰抑制的功效，乃为业界亟待解决的问题。
发明内容
本发明的目的在于提供一种射频干扰抑制电路，包含：参考地端、主功率电路、至少一驱动电路以及至少一阻抗单元。主功率电路包含至少一第一开关，第一开关包含控制端、第一端以及第二端，其中，第一开关的第二端与参考地端之间具有最小阻抗。驱动电路电性耦接于第一开关的控制端及第二端。阻抗单元设置于第一开关的第二端与参考地端之间，其中，射频干扰抑制电路通过阻抗单元来增加高频差模回路中的阻抗值，以降低高频差模返回路径寄生阻抗产生的高频压降。其中，第一开关于控制端接收来自驱动电路的驱动信号，并据以在第一端及第二端间导通及关断，以使主功率电路通过第一开关的导通及关断将第一功率信号转换为第二功率信号。应用本发明之优点在于，通过设置阻抗单元于第一开关的第二端与参考地端之间，可在不影响驱动速度并保持器件的低损耗特性下，在高频差模回路中增加了阻抗环节，降低了高频差模返回路径阻抗上产生的高频压降，而轻易地达到上述之目的。
附图说明
图1A为本发明的一实施例中，一种射频干扰抑制电路的电路图；
图1B为本发明的一实施例中，射频干扰抑制电路更详细的电路图；
图1C为本发明一实施例中，图1A的第一开关、驱动电路、参考地端与高频差模回路的示意图；
图2为本发明一实施例中，射频干扰的频率响应示意图；
图3A-3E分别为本发明不同的实施例中，阻抗单元的详细电路图；
图4A-4H分别为本发明不同的实施例中，第一开关、驱动电路及以及阻抗单元的示意图；
图5A-5D分别为本发明不同的实施例中，第一开关、驱动电路、阻抗单元以及电容支路的示意图；
图6A-6C分别为本发明一实施例中，一种射频干扰抑制电路的电路图；
图7A-7E分别为本发明一实施例中，一种射频干扰抑制电路的电路图；
图8A-8B分别为本发明一实施例中，一种射频干扰抑制电路的电路图；
图9A-9B分别为本发明一实施例中，一种射频干扰抑制电路的电路图；
图10A-10B分别为本发明一实施例中，一种射频干扰抑制电路的电路图；
图11分别为本发明一实施例中，一种射频干扰抑制电路的电路图；
图12为一种原副边隔离型的主功率电路的电路图；
图13为本发明一实施例中，一种射频干扰抑制电路的电路图；
图14为本发明一实施例中，一种射频干扰抑制电路的电路图；
图15A-15B分别为本发明一实施例中，射频干扰的频率响应示意图；
图16分别为本发明一实施例中，射频干扰的频率响应示意图；以及
图17为差模回路等效发射模型的示意图。
其中，附图标记说明如下：
1：射频干扰抑制电路 10：主功率电路
100：第一开关 102：第二开关
12：驱动电路 14：阻抗单元
16：路径 4：封装结构
40：阻抗单元 42：参考地引脚
50A-50C：电容支路 6：射频干扰抑制电路
60A-60F：电容支路 7：射频干扰抑制电路
700、704、708：上半桥 702、706、710：下半桥
720：阻抗单元 74A-74B、76A-76B：电容支路
8：射频干扰抑制电路 800：阻抗单元
80A-80D：电容支路 90A-90D：电容支路
9：射频干扰抑制电路 1000：射频干扰抑制电路
900：阻抗单元 1004A-1004D：电容支路
1002：阻抗单元 1100：射频干扰抑制电路
1006A-1006D：电容支路 1104A-1104D：电容支路
1102：阻抗单元 1202：副边整流回路
1200：原边差模回路 1206：副边输出线路
1204：原边输入线路 1302A-1302C：电容支路
1300：射频干扰抑制电路 1402A-1402C：电容支路
1400：射频干扰抑制电路
具体实施方式
请参照图1A。图1A为本发明的一实施例中，一种射频干扰抑制电路1的电路图。图1B为本发明的一实施例中，射频干扰抑制电路1更详细的电路图。射频干扰抑制电路1包含：主功率电路10、驱动电路12、参考地端GND以及阻抗单元14。
主功率电路10可为非隔离型变换电路或隔离型变换电路。图1B所示的主功率电路10为范例性绘示的升压式变换电路(Boost Converter)，是一种非隔离型变换电路。然而，本发明的主功率电路10的实施态样并不为此所限。主功率电路10包含至少一第一开关。在图1A中，仅范例性绘示一个第一开关100。于其他实施例中，主功率电路10可包含多个第一开关。
第一开关100包含控制端G、第一端D以及第二端S。于一实施例中，第一开关100可以例如图1B中所绘示的金属氧化物半导体场效应晶体管(Semiconductor Field-EffectTransistor；MOSFET)实现，且其控制端G为栅极(gate)，第一端D为漏极(drain)，第二端S为源极(source)。于其他实施例中，第一开关100可由绝缘栅双极型晶体管(Insulated GateBipolar Transistor；IGBT)或双载子接面晶体管(Bipolar Junction Transistor；BJT)实现。此时，第一开关100包含的控制端、第一端以及第二端将分别为绝缘栅双极晶体管或双载子接面晶体管的基极(base)、集电极(collector)与发射极(emitter)。下文以金属氧化物半导体场效应晶体管为例进行说明。
驱动电路12对应第一开关100，电性耦接于第一开关100的控制端G及第二端S。于一实施例中，驱动电路12可对应第一开关100的数目设置，以分别对第一开关100进行驱动。于其他实施例中，驱动电路12亦可视情形与多个第一开关电性耦接，以驱动多个第一开关。于一实施例中，驱动电路12用以产生驱动信号Drive。当驱动信号Drive为高态时，是使第一开关100在第一端D以及第二端S间导通，而当驱动信号Drive为低态时，是使第一开关100在第一端D以及第二端S间关断。通过第一开关100在第一端D以及第二端S间导通及关断，主功率电路10将可运作以将例如图1B所示的第一功率信号V1转换为第二功率信号V2。
阻抗单元14设置于主功率电路10的第一开关100的第二端S至参考地端GND间。与主功率电路10中的其他开关相比，第一开关100的第二端至参考地端间具有最小阻抗。在图1A及图1B中，是假设所绘示的第一开关100即为主功率电路10中的第一开关。其中，第一开关100的第二端S至参考地端GND间为具有最小阻抗的路径，例如图1A及图1B所示的路径16。
请参照图1C。图1C为本发明一实施例中，图1A的第一开关100、驱动电路12、参考地端GND与高频差模回路110的示意图。其中，高频差模回路110为主功率电路10在高频操作下所形成的等效回路。
主功率电路10中各种开关器件的导通及关断将引起电流和电压的瞬间变化，并形成差模干扰源。经过高频差模回路110上的返回路径寄生阻抗后，将产生高频的压降，为共模干扰电压，并同时形成共模干扰电流。此高频差模回路110将由于高频压降而产生射频干扰(Radio Frequency Interference；RFI)的现象。
于一实施例中，在30兆赫～1000兆赫的辐射频段，阻抗单元14具有不小于0.6欧姆的阻抗值。由于阻抗单元14是设置在第一开关100的第二端与参考地端间，并不位于驱动电路12和第一开关100形成的驱动回路中，因此不影响驱动速度，并可保持器件的低损耗特性。然而，阻抗单元14的设置却在高频差模回路110中增加了阻抗环节，进而降低高频差模返回路径寄生阻抗上产生的高频压降，进一步对射频干扰的现象造成抑制。
请参照图2。图2为本发明一实施例中，射频干扰的频率响应示意图。其中，横轴为射频干扰信号的频率，单位为赫兹(Hertz)。纵轴为射频干扰信号的强度，单位为分贝(dB)。
如图2所示，以虚线绘示的，是并未加入任何阻抗单元，仅在上述的路径16存在电路中的寄生阻抗0.03奈亨(nH)的情形。以较细的实线所绘示的，是加入阻抗单元14后，具有0.3奈亨的阻抗值的情形。以较粗的实线所绘示的，是加入阻抗单元14后，具有3奈亨的阻抗值的情形。明显地，在加入的阻抗单元14的阻抗值愈大时，射频干扰信号的大小将降低。换句话说，愈大的阻抗单元14对射频干扰现象的抑制效果愈佳。
请参照图3A-3E。图3A-3E分别为本发明不同的实施例中，阻抗单元14的详细电路图。
阻抗单元14可包含多个阻抗元件，例如电阻性元件R、电感性元件L和电容性元件C。并且阻抗元件可形成串联、并联或串并联的网路。举例来说，图3A中，阻抗单元14包含相并联的电阻性元件R、电感性元件L和电容性元件C。图3B中，阻抗单元14包含相串联的电阻性元件R、电感性元件L和电容性元件C。图3C中，阻抗单元14包含相串联的电阻性元件R、电感性元件L和电容性元件C1，并在串联后与电容性元件C2并联。图3D中，阻抗单元14包含相串联的电阻性元件R及电感性元件L，并在串联后与电容性元件C并联。图3E中，阻抗单元14包含相并联的电阻性元件R及电容性元件C，并在并联后与电感性元件L串联。
上述的电阻性元件R、电感性元件L和电容性元件C的数目以及连接方式均为范例性的说明。于其他实施例中，阻抗单元14可包含不同的元件数目及结构，并亦可包含其他本领域的技术人员所熟知的阻抗元件。
请参照图4A-4H。图4A-4H分别为本发明不同的实施例中，第一开关100、驱动电路12及以及阻抗单元14的封装结构的示意图。
于一实施例中，第一开关100、驱动电路12以及阻抗单元14是设置于单一封装结构4中，如图4A所示。于另一实施例中，第一开关100及阻抗单元14是设置于封装结构4中，而驱动电路12则设置于封装结构4外，如图4B所示。
于一实施例中，阻抗单元14的数目可为多个，并彼此串联。并且，第一开关100、驱动电路12以及阻抗单元14是设置于单一封装结构4中，如图4C所示。于另一实施例中，第一开关100及多个串联的阻抗单元14是设置于封装结构4中，而驱动电路12则设置于封装结构4外，如图4D所示。
于一实施例中，出于高耐流的考虑，第一开关可多个并联设置于一封装结构中，且开通关断状态一致。例如图4E所绘示的，两个第一开关100并联，并设置有两个对应的驱动电路12。并且，两个第一开关100可共用一个阻抗单元14。于本实施例中，两个第一开关100及两个驱动电路12设置于封装结构4中，而阻抗单元14则设置于封装结构4外。于另一实施例中，这两个第一开关100可分别对应设置一个阻抗单元14，并共同连接至参考地端GND，如图4F所示。于本实施例中，两个第一开关100、两个驱动电路12及两个阻抗单元14均设置于封装结构4中。
于一实施例中，出于高耐压的考虑，第一开关可多个串联设置于一封装结构中，且开通关断状态一致。两个第一开关100电性耦接，并与对应的驱动电路12设置于封装结构4中，如图4G所示。并且，阻抗单元14是设置于封装结构4外。另一实施例中，两个第一开关100间，可电性耦接有另一个额外的阻抗单元40，如图4H所示。并且，阻抗单元14是与两个第一开关100、驱动电路12共同设置于封装结构4中。
需注意的是，在一实施例中，参考地端GND可如图4A-4D所示，通过封装结构4上的参考地引脚42与其他的外部电路电性耦接。
请参照图5A-5D。图5A-5D分别为本发明不同的实施例中，第一开关100、驱动电路12、阻抗单元14以及电容支路的示意图。
于一实施例中，第1图的射频干扰抑制电路1可更包含绘示在图5A中的电容支路50A及50B。其中电容支路50A及50B可包含至少一高频电容。
在本实施例中，阻抗单元14包含如图3D所示的结构，亦即具有相串联的电阻性元件R及电感性元件L，并在串联后与电容性元件C并联。电容支路50A的一端电性耦接在电阻性元件R及电感性元件L间的内部节点N，另一端则电性耦接于主功率电路1的电路节点中，例如第一开关100的第一端D。电容支路50B的一端电性耦接在阻抗单元14与参考地端GND间的节点，另一端则同样电性耦接于第一开关100的第一端D。
于其他实施例中，上述电容支路50A及50B所电性耦接的主功率电路10的电路节点，亦可为其他的近地点电源母线。并且，于不同实施例中，第一开关100可设置在一个封装结构中，电容支路50A及50B则可选择性地设置于此封装结构中或此封装结构外。
于另一实施例中，当阻抗单元14的数目为多个时，亦可对应阻抗单元14设置多个电容支路，例如图5B所示的电容支路50A、50B及50C。其中，电容支路50A及50B的一端电性耦接于阻抗单元14间的节点N1、N2，另一端则电性耦接于第一开关100的第一端D。电容支路50C的一端电性耦接于阻抗单元14与参考地端GND间的节点N3，另一端则电性耦接于第一开关100的第一端D。
多个电容支路50A、50B及50C可与第一开关100及阻抗单元14可如图5C所示设置在封装结构4中，而驱动电路12则可设置于封装结构4中，或是如图5D设置于封装结构4外。
请参照图6A-6C。图6A-6C分别为本发明一实施例中，一种射频干扰抑制电路6的电路图。射频干扰抑制电路6中的多数元件与图1B所示的射频干扰抑制电路1大同小异，包含：作为升压式变换电路的形式的主功率电路10、驱动电路12以及参考地端GND，因此不再就相同的元件赘述。
在本实施例中，射频干扰抑制电路6包含多个阻抗单元14以及多个相应的电容支路。以图6A为例，电容支路60A、60B及60C对应阻抗单元14设置。其中，电容支路60A及60B的一端电性耦接于阻抗单元14间的节点N1、N2，另一端则电性耦接至升压式变换电路的输出端O。电容支路60C的一端电性耦接于阻抗单元14与参考地端GND间的节点N3，另一端则电性耦接于升压式变换电路的输出端O。
在另一实施例中，以图6B为例，电容支路60A、60B及60C对应阻抗单元14设置。其中，电容支路60A及60B的一端电性耦接于阻抗单元14间的节点N1、N2，另一端则电性耦接至升压式变换电路的输入端IN。电容支路60C的一端电性耦接于阻抗单元14与参考地端GND间的节点N3，另一端则电性耦接于升压式变换电路的输出端IN。在另一实施例中，可结合图6A及图6B的连接方式来设置电容支路。以图6C为例，电容支路60A、60B及60C是以图6A的方式与输出端O和阻抗单元14电性耦接，而电容支路60D、60E及60F则是以图6B的方式与输入端IN和阻抗单元14电性耦接。
请参照图7A-7E。图7A-7E分别为本发明一实施例中，一种射频干扰抑制电路7的电路图。于本实施例中，射频干扰抑制电路7包含的主功率电路10为半桥电路。
如图7A所示，主功率电路10包含由第二开关102及第一开关100相电性耦接形成的上半桥700与下半桥702。第二开关的种类也包含金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管及双载子接面晶体管。其中，下半桥702的第一开关100的第二端S与参考地端GND的阻抗较上半桥700的第二开关102对应的阻抗为小。因此阻抗单元14将设置以电性耦接下半桥702的第一开关100。
如图7B所示，主功率电路10包含由两对第二开关102及第一开关100相电性耦接形成的上半桥700、704与下半桥702、706。两个下半桥702、706对应的第一开关100的第二端S与参考地端GND的阻抗相等，且比上半桥700、704的第二开关102对应的阻抗为小。因此，阻抗单元14将设置以电性耦接下半桥702、706的第一开关100。
如图7C所示，主功率电路10包含由三对第二开关102及第一开关100相电性耦接形成的上半桥700、704、708与下半桥702、706、710。三个下半桥702、706、710对应的第一开关100的第二端S与参考地端GND的阻抗相等，且比上半桥700、704、708的第二开关102对应的阻抗为小。因此，阻抗单元14将设置以电性耦接下半桥702、706、710的第一开关100。
对于其他桥式拓扑，上述的定义也适用。而为配合电路中不同的工作状态和换流回路，在部分实施例中，如图7D所示，也可同时在上下半桥700、702的第二开关102及第一开关100间加入额外的阻抗单元720，从而实现更好的滤波和衰减效果。而在另一实施例中，如图7E所示，也可根据图7D的拓朴形式，结合对应上下半桥的电容支路74A、74B与76A、76B，以实现多级滤波网路。第二开关与阻抗单元、电容支路的组合及封装结构可参照第一开关的相关描述。第二开关与第一开端的差别仅在于，第二开关的第二端至参考地端间的阻抗不为最小阻抗。
请参照图8A-8B。图8A-8B分别为本发明一实施例中，一种射频干扰抑制电路8的电路图。于本实施例中，射频干扰抑制电路8包含的主功率电路10为D型三电平桥式电路。
如图8A所示，距离参考地端GND最近的第一开关100(以粗虚线框标示)相对其他的第二开关102而言具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时对应其他第二开关102设置额外的阻抗单元800，从而实现更好的滤波和衰减效果。而在另一实施例中，如图8B所示，也可根据图8A的拓朴形式，结合对应的电容支路80A、80B与80C、80D，以实现多级滤波网路。
请参照图9A-9B。图9A-9B分别为本发明一实施例中，一种射频干扰抑制电路9的电路图。于本实施例中，射频干扰抑制电路9包含的主功率电路10为T型三电平桥式电路。
如图9A所示，距离参考地端GND最近的第一开关100(以粗虚线框标示)相对其他的第二开关102而言具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时对应第二开关102设置额外的阻抗单元900，从而实现更好的滤波和衰减效果。而在另一实施例中，如图9B所示，也可根据图9A的拓朴形式，结合对应的电容支路90A、90B与90C、90D，以实现多级滤波网路。
请参照图10A-10B。图10A-10B分别为本发明一实施例中，一种射频干扰抑制电路1000的电路图。于本实施例中，射频干扰抑制电路1000包含的主功率电路10为图腾柱型功率因数校正(Totem Pole Power Factor Correction)电路。
图10A所示的，为单一型图腾柱型功率因数校正电路。其中，距离参考地端GND最近的第一开关100(以粗虚线框标示)相对其他的第二开关102而言具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时对应其他第二开关102设置额外的阻抗单元1002，并可结合对应的电容支路1004A、1004B、1004C、1004D，从而实现更好的滤波和衰减效果。
图10B所示的，为交错型(interleaving)图腾柱型功率因数校正电路。其中，距离参考地端GND最近的两个第一开关100(以粗虚线框标示)相对其他的第二开关102而言具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的两个第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时对应其他第二开关102设置额外的阻抗单元1002，并可结合对应的电容支路1004A-1004D及1006A-1006D，从而实现更好的滤波和衰减效果。
请参照图11。图11为本发明一实施例中，一种射频干扰抑制电路1100的电路图。于本实施例中，射频干扰抑制电路1100包含的主功率电路10为同步降压式变换电路(Synchronous Buck Converter)。
如图11所示，距离参考地端GND最近的第一开关100(以粗虚线框标示)相对其他的第二开关102而言具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时对应其他第二开关102设置额外的阻抗单元1102，结合对应的电容支路1104A-1104D，从而实现更好的滤波和衰减效果。
请参照图12。图12为一种原副边隔离型的主功率电路10的电路图。
对于原副边隔离型的电力电子变换器，例如返驰式变换电路(FlybackConverter)，原边绕组、开关器件和高频电容组成的原边差模回路1200中，高频电流在参考地的寄生阻抗上会产生在节点A、C间的高频压降Vac。同理，在副边整流回路1202中，同样因为寄生阻抗的存在而在副边参考地上产生在节点B、D间的高频压降Vbd。原副边参考地之间通常有用来降低共模电磁干扰的电容Cy0或其他阻抗连接。变压器原副边之间因开关电压跳变而引起的的共模位移电流流经共模阻抗Cps和Cy0，在Cy0的支路上节点A、B间的产生高频压降Vab。
因此，原边输入线路1204与副边输出线路1206之间存在相当于Vac+Vab+Vbd的高频压降，并会激励原边输入线路1204与副边输出线路1206形成天线发射，对外产生射频干扰。
请参照图13。图13为本发明一实施例中，一种射频干扰抑制电路1300的电路图。于本实施例中，射频干扰抑制电路1300包含的主功率电路10为如图12所示的返驰式变换电路。
如图13所示，在原边距离参考地端GND最近的第一开关100(以粗虚线框标示)的第二端至参考地GND间具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时结合对应阻抗单元14的电容支路1302A、1302B、1302C，形成多级滤波的效果。这些电容的一端接于阻抗单元14的一端的节点，另一端既可接原边的恒定电压节点，也可跨接到副边的恒定电压节点。此处恒定电压节点是指电路中无高频电压波动，相对于稳定的参考大地始终处于一个恒定电压的电路节点，例如原边的正负母线或副边输出侧的正负母线。于本实施例中，是跨接到副边的恒定电压节点P，最终降低原副边间的高频压降，从而减小变换器的射频干扰。
请参照图14。图14为本发明一实施例中，一种射频干扰抑制电路1400的电路图。于本实施例中，射频干扰抑制电路1400包含的主功率电路10为半桥谐振变换电路(LLCConverter)。
对于半桥或全桥谐振变换电路，如图14所示，在下半桥距离参考地端GND最近的第一开关100(以粗虚线框标示)相对其他的第二开关102而言具有最小的阻抗。因此，阻抗单元14将对应设置以电性耦接于此最近的第一开关100。而为了配合电路中不同的工作状态和换流回路，也可同时结合对应阻抗单元14的电容支路1402A、1402B、1402C，形成多级滤波的效果。这些电容的一端接于阻抗单元14的一端的节点，另一端既可接原边的恒定电压节点，也可跨接到副边的恒定电压节点。此处恒定电压节点是指电路中无高频电压波动，相对于稳定的参考大地始终处于一个恒定电压的电路节点，例如原边的正负母线或副边输出侧的正负母线。于本实施例中，是跨接到副边的恒定电压节点P，最终降低原副边间的高频压降，从而减小变换器的射频干扰。
请参照图15A-15B。图15A-15B分别为本发明一实施例中，射频干扰的频率响应示意图。其中，横轴为射频干扰信号的频率，单位为兆赫兹。纵轴为射频干扰信号的强度，单位为分贝。
以下将以升压式变换电路做为范例的主功率电路，呈现上述的射频干扰抑制机制的效能。基于现有电路板走线设计尺寸，走线寄生电感约为5奈亨左右，且各回路走线之间的互感不可忽略。通过频域参数扫描，可以观测到阻抗单元14的变化带来了高频压降回应的变化。如第15A图和图15B所示，当串入阻抗单元14的阻抗值(以感性或阻性为例)逐步增加时，再结合高频解耦电容，围绕源头形成多级滤波的效果，从而使得频响曲线在射频频段获得10分贝至30分贝的衰减。
图15A中，如虚线箭头所示从上至下的曲线依次是串入电感为1奈亨、5奈亨、9奈亨、13奈亨及17奈亨时的频响曲线，此时结合的电容是10奈法拉。若把串入电感为1奈亨时的曲线作为初始的比较物件，可见随着串入电感的感量增加，频响曲线逐步降低，在40兆赫至100兆赫的频率区间获得了5分贝至30分贝的更大衰减量。
图15B中，如虚线箭头所示从上至下的曲线依次是串入电阻从0.1欧姆到100欧姆时(电阻值依次为0.1欧姆、0.3欧姆、1欧姆、3欧姆、10欧姆、30欧姆和100欧姆)的频响曲线，此时结合的电容是10奈法拉。若把串入电阻为0.1欧姆时的曲线作为初始的比较物件，可见随着串入电阻的阻值增加，频响曲线逐步降低，在30兆赫至100兆赫的频率区间获得了5分贝至40分贝的更大衰减量。可以看出，相比于初始的状态，阻抗单元14的串入会在一定频段内产生衰减。因此也可以通过调节阻抗单元14和高频电容的参数组合，改变该组合的频响特性，使其在其他频段有针对性地带来频响曲线的衰减。
请参照图16。图16分别为本发明一实施例中，射频干扰的频率响应示意图。其中，横轴为射频干扰信号的频率，单位为兆赫兹。纵轴为射频干扰信号的强度，单位为分贝。
若采用更小尺寸的封装工艺，缩短有源、无源器件之间的导体连接长度，走线寄生电感均小到1奈亨以下，各回路尺寸缩小，回路之间的耦合系数变为原来的1/10甚至更小。此时串入阻抗单元14，同时配合采用前面提到的外接高频电容支路，输入输出线路等效天线间的高频激励将获得更大的衰减。图16中如虚线箭头所示从上至下的曲线依次是串入电感为3奈亨、6奈亨、9奈亨、12奈亨、15奈亨及18奈亨时的频响曲线，此时结合的电容是1奈法拉。若把串入电感为3奈亨时的曲线作为初始的比较物件，可见频响幅度在30兆赫至47兆赫的频率区间区获得了5分贝至15分贝的更大衰减。而在100兆赫至200兆赫的频率区间区则获得了5分贝至30分贝的更大衰减。相比于图15A及图15B中的例子，图16的结果表明，当电路采用先进的封装工艺使得寄生参数更小时，可通过更小参数的阻抗单元14和电容的组合来获得更好的高频衰减效果。
虽然本申请内容已以实施方式公开如上，然其并非用以限定本申请内容，任何本领域技术人员，在不脱离本申请内容的精神和范围内，当可作各种的更动与润饰，因此本申请内容的保护范围当视所附的权利要求书所界定者为准。

Claims (23)

1.一种射频干扰抑制电路，其特征在于，包含：
一参考地端；
一主功率电路，包含至少一第一开关，该第一开关包含一控制端、一第一端以及一第二端，其中，该第一开关的该第二端与该参考地端之间具有最小阻抗；
至少一驱动电路，电性耦接于该第一开关的该控制端及该第二端；以及
至少一阻抗单元，设置于该第一开关的该第二端与该参考地端之间，其中，该射频干扰抑制电路通过该阻抗单元来增加一高频差模回路中的阻抗值，以降低高频差模返回路径寄生阻抗产生的高频压降；
其中，该第一开关于该控制端接收来自该驱动电路的一驱动信号，并据以在该第一端及该第二端间导通及关断，以使该主功率电路通过该第一开关的导通及关断将一第一功率信号转换为一第二功率信号。
2.如权利要求1所述的射频干扰抑制电路，该射频干扰抑制电路包括多个该阻抗单元，该主功率电路还包括一第二开关，其具有一控制端、一第一端和一第二端，多个该阻抗单元其中之一还电性耦接至该第二开关的该第一端及/或该第二端。
3.如权利要求2所述的射频干扰抑制电路，其中该第一开关或该第二开关为一绝缘栅双极型晶体管、一双载子接面晶体管或一金属氧化物半导体场效应晶体管，其中该控制端、该第一端及该第二端分别为该绝缘栅双极型晶体管或该双载子晶体管的一基极、一集电极与一发射极，或该金属氧化物半导体场效应管的一栅极、一漏极与一源极。
4.如权利要求1所述的射频干扰抑制电路，其中在30兆赫～1000兆赫的辐射频段时，该阻抗单元具有不小于0.6欧姆的阻抗值。
5.如权利要求1所述的射频干扰抑制电路，其中该阻抗单元包含多个阻抗元件，其中所述多个阻抗元件包含一阻性元件、一感性元件、一容性元件或其排列组合。
6.如权利要求2所述的射频干扰抑制电路，其中该第一开关或该第二开关设置于一封装结构中，该阻抗单元设置于该封装结构外。
7.如权利要求2所述的射频干扰抑制电路，其中该阻抗单元与该第一开关或该第二开关形成于一封装结构中。
8.如权利要求2所述的射频干扰抑制电路，包含多个并联的该第一开关或多个并联的该第二开关于一封装结构中。
9.如权利要求2所述的射频干扰抑制电路，包含多个串联的该第一开关或多个串联的该第二开关于一封装结构中。
10.如权利要求2所述的射频干扰抑制电路，其中该第一开关或该第二开关设置于一封装结构中，该驱动电路设置于该封装结构外。
11.如权利要求2所述的射频干扰抑制电路，其中该驱动电路与该第一开关或该第二开关形成于一封装结构中。
12.如权利要求2所述的射频干扰抑制电路，还包含至少一电容支路，各包含一电容支路第一端以及一电容支路第二端，该电容支路第一端电性耦接于该阻抗单元的一端或是该阻抗单元的内部节点，该电容支路第二端电性耦接于该主功率电路的一电路节点。
13.如权利要求12所述的射频干扰抑制电路，其中至少一该电容支路包含至少一高频电容。
14.如权利要求12所述的射频干扰抑制电路，其中该第一开关或该第二开关设置于一封装结构中，该电容支路设置于该封装结构外。
15.如权利要求12所述的射频干扰抑制电路，其中该电容支路与该第一开关或该第二开关形成于一封装结构中。
16.如权利要求12所述的射频干扰抑制电路，其中该主功率电路的该电路节点为一近地点电源母线或该阻抗单元对应的该第一开关的该第一端或该第二开关的该第一端。
17.如权利要求1所述的射频干扰抑制电路，其中该主功率电路为一非隔离型变换电路。
18.如权利要求17所述的射频干扰抑制电路，其中该非隔离型变换电路为一降压式变换电路、一升压式变换电路、一半桥电路、一全桥电路、一D型三电平桥式电路、一T型三电平桥式电路、图腾柱型功率因数校正电路或一同步降压式变换电路。
19.如权利要求1所述的射频干扰抑制电路，其中该主功率电路为一隔离型变换电路。
20.如权利要求19所述的射频干扰抑制电路，其中该主功率电路为一返驰式变换电路或一半桥谐振变换电路。
21.如权利要求19所述的射频干扰抑制电路，该第一开关设置于该隔离型变换电路的一原边绕组。
22.如权利要求21所述的射频干扰抑制电路，还包含至少一电容支路，各包含一电容支路第一端以及一电容支路第二端，该电容支路第一端电性耦接于该阻抗单元的一端或是该阻抗单元的内部节点，该电容支路第二端电性耦接于该隔离型变换电路的该原边绕组或一副边绕组的一恒定电压节点。
23.如权利要求22所述的射频干扰抑制电路，其中该恒定电压节点为该原边绕组或该副边绕组的一正负母线。
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