TW201709263A - 用以等向性蝕刻緊密空間中的矽之無殘留物的系統及方法 - Google Patents

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Abstract

用於蝕刻基板的系統及方法包含在處理腔室中設置包含第一結構及虛設結構的基板。該第一結構係由選自由二氧化矽及氮化矽所構成之群組的材料所製成。該虛設結構係由矽所製成。將載氣供應至該處理腔室。將三氟化氮及分子氫氣體供應至該處理腔室。在該處理腔室中產生電漿。蝕刻該虛設結構。

Description

用以等向性蝕刻緊密空間中的矽之無殘留物的系統及方法
本揭露內容係關於基板處理系統，而更具體而言係關於用於在基板處理系統中等向性蝕刻矽的系統及方法。
說明書所提供的背景敘述係為了概略地呈現本揭露內容的背景。在本「先前技術」段落中所描述的範圍內之目前所列名的發明人之成果、以及在申請時可能未以其他方式認定為先前技術的描述之態樣，並未明示或默示地被承認為是相對於本揭露內容的先前技術。
基板處理系統可用以沉積及蝕刻基板(例如半導體晶圓)上的膜。在處理期間，可在若干處理步驟期間使用虛設結構，接著隨後在之後的處理步驟期間移除該虛設結構。可使用純矽來製造該虛設結構。僅以舉例而言，可使用矽虛設結構作為用於高介電常數金屬閘極技術的虛設閘極、用於間隔物形成的心軸、及用於後段製程(BEoL, back end of line)空氣間隙的襯墊。
需於不損害需留在基板上之其他結構的情況下移除虛設矽結構。因此，用以移除矽虛設結構的蝕刻製程應對二氧化矽(SiO2 )及/或氮化矽(Si3 N4 )具有極大的選擇性。在習知情況下，因濕式蝕刻較好的選擇性表現而選擇濕式蝕刻。然而，濕式蝕刻可能會留下殘留物。隨著特徵部持續縮放，小空間中的矽殘留物移除變得更具挑戰性。
當需要極大的對SiO2 及/或Si3 N4 之選擇性時，可使用富含分子氧(O2 )的溴化氫(HBr)/O2 電漿或添加四氯化矽(SiCl4 )的電漿來移除虛設矽。由於基板上過量的副產物(SiOBrx 或SiOClx )沉積所致，為求蝕刻後的晶圓清潔，在電漿處理後通常需要稀釋的氫氟(HF)酸浸洗。然而，稀釋的氫氟酸濕式清潔製程往往會導致對SiO2 層的額外損害。
一種用於蝕刻基板的方法包含在處理腔室中設置包含第一結構及虛設結構的基板。該第一結構係由選自由二氧化矽及氮化矽所構成之群組的材料所製成。該虛設結構係由矽所製成。該方法包含將載氣供應至該處理腔室；將三氟化氮及分子氫氣體供應至該處理腔室；在該處理腔室中引燃電漿；且蝕刻該虛設結構。
在其他特徵中，該處理腔室為感應耦合電漿處理腔室。該虛設結構被該材料所遮蓋。該虛設結構未被該材料所遮蓋。利用極大的對該材料之選擇性來蝕刻該虛設結構。在存在有蝕刻副產物的情況下蝕刻該虛設結構。
在其他特徵中，該方法包含使用溶劑來移除該蝕刻副產物。該溶劑包含水。該溶劑包含硫酸與過氧化氫之混合物。等向性地蝕刻該虛設結構。
一種用於蝕刻基板的基板處理系統包含處理腔室。基板支撐體係設置於該處理腔室中以支撐包含第一結構及虛設結構的基板。該第一結構係由選自由二氧化矽及氮化矽所構成之群組的材料所製成。該虛設結構係由矽所製成。氣體輸送系統係配置以選擇性地將製程氣體及載氣供應至該處理腔室。電漿產生器係配置以選擇性地在該處理腔室中供應電漿。控制器係配置以選擇性地控制該氣體輸送系統及該電漿產生器。該控制器係更配置以將載氣供應至該處理腔室；將三氟化氮及分子氫氣體供應至該處理腔室；在該處理腔室中引燃電漿；且蝕刻該虛設結構。
在其他特徵中，該處理系統為感應耦合電漿處理腔室。該虛設結構被該材料所遮蓋。該虛設結構未被該材料所遮蓋。該控制器係配置以利用極大的對該材料之選擇性來蝕刻該虛設結構。在存在有蝕刻副產物的情況下蝕刻該虛設結構。等向性地蝕刻該虛設結構。
本揭露內容的可應用性之進一步範圍將從實施方式、請求項、及圖式而變得清楚明瞭。實施方式及具體範例僅意為說明之目的且並非意為限制本揭露內容之範疇。
本揭露內容係關於等向性電漿蝕刻製程，其具有極大的矽對氧化物及矽對Si3 N4 之選擇性，且提供可控制之殘留物及蝕刻產物。在若干範例中，使用等向性電漿蝕刻製程來移除處理期間在基板上使用的矽虛設結構。在若干範例中，基板更包含SiO2 或Si3 N4 結構。等向性電漿蝕刻製程包含用於矽蝕刻的三氟化氮(NF3 )/分子氫(H2 )電漿蝕刻製程。在若干範例中，使用感應耦合電漿(ICP, inductively coupled plasma)處理腔室。
僅作為舉例，執行硬遮罩層下方或未被遮蓋區域中之純矽的等向性蝕刻。在此範例中，等向性蝕刻製程對SiO2 具有極大的選擇性，且當以光學儀器來量測時無SiO2 損失。
當使用NF3 /H2 電漿時，若干殘留物可能餘留在被遮蓋的及未被遮蓋的區域中。在若干範例中，可以水或硫酸與過氧化氫(H2 SO4 /H2 O2 (piranha))來移除該殘留物。此等殘留物移除溶劑不會對SiO2 或Si3 N4 引起額外的損害。
儘管前述範例係描述於感應耦合電漿(ICP)處理腔室的條件下，但該蝕刻製程可在其他類型的電漿處理腔室中執行，例如電漿輔助化學氣相沉積(PECVD, plasma-enhanced chemical vapor deposition)處理腔室、遠端電漿化學氣相沉積(RPCVD, remote plasma CVD)處理腔室等。在感應耦合電漿(ICP)製程中，藉由由電磁感應(或時變磁場)而產生的電流來供應能量。一般而言，在電漿處理腔室外部之鄰近介電窗處設置一或更多感應線圈，並在該電漿處理腔室內部供應氣體。將射頻(RF)功率供應至該感應線圈，並在該ICP處理腔室中引燃電漿。
儘管以下將描述ICP處理腔室的特定範例，但亦可使用其他ICP製程。可使用與高真空壓力相容的任何ICP。除了ICP之外，遠端電漿製程亦可用於NF3 /H2 之等向性蝕刻。
現參照圖1，顯示依據本揭露內容之基板處理系統10的範例。基板處理系統10包含RF源12，該RF源連接至變壓器耦合電容調諧(TCCT, transformer coupled capacitive tuning)電路14，其連接至變壓器耦合電漿(TCP)線圈16。
TCCT電路14通常包含一或更多固定或可變電容器15。TCCT電路14的範例係顯示且描述於Long等人之共同讓與的美國公開案第2013/0135058號中，其整體併入本說明書中以供參照。TCP線圈16可包含一對線圈，或一內線圈對與一外線圈對。
可在TCP線圈16與介電窗24間設置氣體充氣部20。介電窗24係沿處理腔室28的一側設置。處理腔室28更包含支撐基板34的基座32。基座32可包含靜電卡盤、機械式卡盤、或其他類型的卡盤。電漿40係在處理腔室28的內部產生。電漿40蝕刻基板34。可使用RF源50及偏壓匹配電路52在操作期間對基座32施加偏壓。
可使用氣體輸送系統56來將氣體混合物供應至處理腔室28之鄰近介電窗24處。氣體輸送系統56可包含製程氣體源57、計量系統58(例如閥及質量流量控制器)、及岐管59。
可使用氣體輸送系統60以經由閥61而將氣體62輸送至氣體充氣部20。該氣體可包含用以冷卻TCP線圈16及介電窗24的冷卻氣體。可使用加熱器64來將基座32加熱至預定溫度。排放系統65包含閥66及泵浦67，以藉由吹淨或排空而自處理腔室28移除反應物。
可使用控制器54來控制蝕刻製程。控制器54監測例如溫度、壓力等製程參數，且控制氣體混合物的輸送、電漿的引燃、維持、及熄滅、反應物的移除、冷卻氣體的供應等。
現參照圖2，基板100包含硬遮罩層120。僅以舉例而言，硬遮罩層120可包含一或更多二氧化矽(SiO2 )或氮化矽(Si3 N4 )結構，然而可使用其他結構及/或材料。可將例如部分124、128、及132的一或更多結構設置於硬遮罩層120下方。在若干範例中，部分124、128、及132可由二氧化矽(SiO2 )或氮化矽(Si3 N4 )所製成。亦可將矽虛設結構136及140設置於部分124、128、及132之間的被遮蓋區域中。在若干範例中，該虛設結構係由純矽所製成。
亦可將矽虛設結構142及144設置於未被遮蓋的區域中。僅以舉例而言，未被遮蓋區域中的矽虛設結構可包含用於高介電常數金屬閘極電晶體的虛設矽閘極、以及用於側壁圖像轉移的心軸。在若干製程中，需自基板100移除矽虛設結構136、140、142、及144而不損害基板100之其他結構。再者，應在不留下殘留物的情況下完成移除。在殘留物餘留的情況下，其應可使用不會損害剩餘結構之溶劑或其他技術來移除。
現參照圖3，顯示在ICP處理腔室中執行蝕刻之後的基板100。使用高選擇性的蝕刻製程來移除矽虛設結構136、140、142、及144，且不留下蝕刻副產物，且分別在152、156、158 、及160處僅觀察到少量殘留物或無殘留物。
現參照圖4，顯示用於移除矽虛設結構的方法200。在210，在處理腔室中設置包含一或更多矽虛設結構的基板。可將該矽虛設結構設置於被遮蓋及/或未被遮蓋的區域。在214，將載氣供應至該處理腔室。在若干範例中，使用氦(He)或氬(Ar)作為載氣，然而可使用其他合適的載氣。
在218，將包含NF3 及H2 的電漿氣體供應至處理腔室並引燃電漿。在222，該電漿等向性地蝕刻該矽虛設結構。在224，若有必要，可使用溶劑來移除副產物而不對SiO2 或Si3 N4 造成損害。
在一範例製程中，ICP處理腔室中的真空氣體壓力係設定為400 milliTorr (mT)，然而可使用其他壓力。感應耦合功率或源功率係設定為550 W，然而可使用其他功率位準。使用氬及氦作為載氣且兩者皆以500 sccm來供應，然而可使用其他載氣及/或流率。H2 及NF3 係分別以70及30 sccm來供應，然而可使用其他流率。基座偏壓電壓設定點係設定為0 V，然而可使用其他偏壓電壓。基座之溫度自內區至外區係分別設定為70°C、70°C、70°C、及70°C，然而可使用其他溫度設定。TCCT電路可設定為0.5，然而可使用其他TCCT電路設定。TCCT設定與內線圈及外線圈間的功率分布相關聯。TCCT設定越高，越多功率朝向中央線圈發送；TCCT設定越低，越多功率朝向外線圈發送。
在若干範例中，真空壓力＞ 400 mT，NF3 /(NF3 +H2 ) 之比例＜ 0.3，且溫度＞ 60°C。
前文的敘述實質上僅為說明性，且無限制本揭露內容、其應用、或用途之意圖。可以各種形式來實施本揭露內容之主要教示。因此，儘管本揭露內容包含特定的範例，由於根據圖式、說明書、及下列請求項的研究，其他修改將變得清楚明瞭，故本揭露內容的真實範疇不應受到如此限制。如本說明書中所使用，用語「A、B、及C其中至少一者」應解釋為意指使用非排除性邏輯上的OR之邏輯上的(A or B or C)，且不應解釋為意指「A中之至少一者、B中之至少一者、及C中之至少一者」。應瞭解，可在不改變本揭露內容之原則的情況下，以不同的順序(或同時)執行方法中的一或更多步驟。
在若干實施例中，控制器係為系統的部分，其可為上述範例的部分。此類系統可包含半導體處理設備，含一或複數處理工具、一或複數腔室、用於處理的一或複數工作台、及/或特定處理元件(晶圓基座、氣流系統等)。該等系統可與電子裝置整合，以於半導體晶圓或基板之處理前、處理期間、及處理後控制其操作。可將該等電子裝置稱為「控制器」，其可控制一或複數系統的各種元件或子部件。依據處理之需求及/或系統之類型，可將控制器程式化以控制本說明書中所揭露之製程的任一者，包含處理氣體之輸送、溫度設定(如：加熱及/或冷卻)、壓力設定、真空設定、功率設定、射頻(RF, radio frequency)產生器設定、RF匹配電路設定、頻率設定、流率設定、流體輸送設定、位置及操作設定、進出工具及連接至特定系統或與特定系統介面接合的其他傳送工具及/或負載鎖室之晶圓傳送。
廣泛而言，可將控制器定義為具有接收指令、發送指令、控制操作、允許清潔操作、允許終點量測等之各種積體電路、邏輯、記憶體、及/或軟體的電子設備。該積體電路可包含儲存程式指令的韌體形式之晶片、數位信號處理器(DSPs, digital signal processors)、定義為特殊應用積體電路(ASICs, application specific integrated circuits)之晶片、及/或執行程式指令(如：軟體)之一或更多的微處理器或微控制器。程式指令可為以各種個別設定(或程式檔案)之形式傳送到控制器的指令，其定義用以在半導體晶圓上、或針對半導體晶圓、或對系統執行特定製程的操作參數。在若干實施中，該操作參數可為由製程工程師所定義之配方的部分，該配方係用以在一或更多的層、材料、金屬、氧化物、矽、二氧化矽、表面、電路、及/或晶圓之晶粒的製造期間，完成一或更多的處理步驟。
在若干實施中，控制器可為電腦的部分或耦接至電腦，該電腦係與系統整合、耦接至系統、或透過網路連接至系統、或上述之組合。舉例而言，控制器係可位於「雲端」、或為晶圓廠主機電腦系統的全部或部分，其可允許晶圓處理之遠端存取。該電腦能達成對該系統之遠端存取，以監視製造操作之目前製程、查看過去製造操作之歷史、查看來自多個製造操作之趨勢或性能指標，來改變目前處理之參數，以設定處理步驟來接續目前的處理、或開始新的製程。在若干範例中，遠端電腦(如：伺服器)可透過網路將製程配方提供給系統，該網路可包含區域網路或網際網路。該遠端電腦可包含可達成參數及/或設定之輸入或編程的使用者介面，該等參數或設定接著自該遠端電腦傳送至該系統。在若干範例中，控制器接收資料形式之指令，在一或更多的操作期間，其針對該待執行的處理步驟之每一者而指定參數。應瞭解，該等參數可特定於待執行之製程的類型、及工具(控制器係配置成與該工具介面接合或控制該工具)的類型。因此，如上所述，控制器可分散，例如藉由包含一或更多的分離的控制器，其透過網路連接在一起並朝共同的目標而作業，例如本說明書中所敘述之製程及控制。用於此類目的之分開的控制器之範例可為腔室上之一或更多的積體電路，其與位於遠端(例如為平台等級、或為遠端電腦的部分)之一或更多的積體電路連通，其結合以控制該腔室上的製程。
範例系統可包含(但不限於)電漿蝕刻腔室或模組、沉積腔室或模組、旋轉沖洗腔室或模組、金屬電鍍腔室或模組、潔淨腔室或模組、斜邊蝕刻腔室或模組、物理氣相沉積(PVD, physical vapor deposition)腔室或模組、化學氣相沉積(CVD, chemical vapor deposition)腔室或模組、原子層沉積(ALD, atomic layer deposition)腔室或模組、原子層蝕刻(ALE, atomic layer etch)腔室或模組、離子植入腔室或模組、徑跡腔室或模組、及可與半導體晶圓之製造及/或生產有關或用於其中的任何其他半導體處理系統。
如上所述，依據待由工具執行之製程步驟(或複數製程步驟)，控制器可與下列一或多者通訊：其他工具電路或模組、其他工具元件、群集工具、其他工具介面、鄰接工具、附近工具、位於整個工廠的工具、主要電腦、另一控制器、或將晶圓之容器帶往或帶離半導體製造廠中的工具位置及/或載入埠的用於材料傳送之工具。
10‧‧‧基板處理系統
12‧‧‧射頻源
14‧‧‧變壓器耦合電容調諧電路
15‧‧‧電容器
16‧‧‧變壓器耦合電漿線圈
20‧‧‧充氣部
24‧‧‧介電窗
28‧‧‧處理腔室
32‧‧‧基座
34‧‧‧基板
40‧‧‧電漿
50‧‧‧射頻源
52‧‧‧偏壓匹配電路
54‧‧‧控制器
56‧‧‧氣體輸送系統
57‧‧‧製程氣體源
58‧‧‧計量系統
59‧‧‧岐管
60‧‧‧氣體輸送系統
61‧‧‧閥
62‧‧‧氣體
64‧‧‧加熱器
65‧‧‧排放系統
66‧‧‧閥
67‧‧‧泵浦
100‧‧‧基板
120‧‧‧硬遮罩層
124‧‧‧部分
128‧‧‧部分
132‧‧‧部分
136‧‧‧矽虛設結構
140‧‧‧矽虛設結構
142‧‧‧矽虛設結構
144‧‧‧矽虛設結構
152‧‧‧移除矽虛設結構136之後的位置
156‧‧‧移除矽虛設結構140之後的位置
158‧‧‧移除矽虛設結構142之後的位置
160‧‧‧移除矽虛設結構144之後的位置
200‧‧‧方法
210‧‧‧步驟
214‧‧‧步驟
218‧‧‧步驟
222‧‧‧步驟
224‧‧‧步驟
從實施方式及隨附圖式將更充分理解本揭露內容，其中：
圖1為使用感應耦合電漿(ICP)之基板處理系統的範例之功能性方塊圖；
圖2為包含矽虛設結構之基板的視圖；
圖3為移除矽虛設結構之後的圖2之基板的視圖；及
圖4為繪示用於移除矽虛設結構之方法的流程圖。
在該等圖式中，可重複使用參考符號以識別相似及/或相同的元件。
10‧‧‧基板處理系統
12‧‧‧射頻源
14‧‧‧變壓器耦合電容調諧電路
15‧‧‧電容器
16‧‧‧變壓器耦合電漿線圈
20‧‧‧充氣部
24‧‧‧介電窗
28‧‧‧處理腔室
32‧‧‧基座
34‧‧‧基板
40‧‧‧電漿
50‧‧‧射頻源
52‧‧‧偏壓匹配電路
54‧‧‧控制器
56‧‧‧氣體輸送系統
57‧‧‧製程氣體源
58‧‧‧計量系統
59‧‧‧岐管
60‧‧‧氣體輸送系統
61‧‧‧閥
62‧‧‧氣體
64‧‧‧加熱器
65‧‧‧排放系統
66‧‧‧閥
67‧‧‧泵浦

Claims (19)

  1. 一種用於蝕刻基板的方法，包含下列操作： 在處理腔室中設置包含第一結構及虛設結構的基板， 其中該第一結構係由選自由二氧化矽及氮化矽所構成之群組的材料所製成，及 其中該虛設結構係由矽所製成； 將載氣供應至該處理腔室； 將三氟化氮(NF3 )及分子氫(H2 )氣體供應至該處理腔室； 在該處理腔室中引燃電漿；且 蝕刻該虛設結構。
  2. 如申請專利範圍第1項之用於蝕刻基板的方法，其中該處理腔室為感應耦合電漿處理腔室。
  3. 如申請專利範圍第1項之用於蝕刻基板的方法，其中該虛設結構被該材料所遮蓋。
  4. 如申請專利範圍第1項之用於蝕刻基板的方法，其中該虛設結構未被該材料所遮蓋。
  5. 如申請專利範圍第1項之用於蝕刻基板的方法，其中利用極大的對該材料之選擇性來蝕刻該虛設結構。
  6. 如申請專利範圍第6項之用於蝕刻基板的方法，其中在存在有蝕刻副產物的情況下蝕刻該虛設結構。
  7. 如申請專利範圍第6項之用於蝕刻基板的方法，更包含使用溶劑來移除該蝕刻副產物。
  8. 如申請專利範圍第7項之用於蝕刻基板的方法，其中該溶劑包含水。
  9. 如申請專利範圍第7項之用於蝕刻基板的方法，其中該溶劑包含硫酸與過氧化氫之混合物。
  10. 如申請專利範圍第1項之用於蝕刻基板的方法，其中等向性地蝕刻該虛設結構。
  11. 如申請專利範圍第1項之用於蝕刻基板的方法，其中NF3 / (NF3 + H2 )的比例係小於或等於0.3。
  12. 一種用於蝕刻基板的基板處理系統，包含： 處理腔室； 基板支撐體，其設置於該處理腔室中以支撐包含第一結構及虛設結構的基板， 其中該第一結構係由選自由二氧化矽及氮化矽所構成之群組的材料所製成，及 其中該虛設結構係由矽所製成； 氣體輸送系統，其配置以選擇性地將製程氣體及載氣供應至該處理腔室； 電漿產生器，其配置以選擇性地在該處理腔室中供應電漿；及 控制器，其配置以選擇性地控制該氣體輸送系統及該電漿產生器，其中該控制器係更配置以： 將載氣供應至該處理腔室； 將三氟化氮及分子氫氣體供應至該處理腔室； 在該處理腔室中引燃電漿；且 蝕刻該虛設結構。
  13. 如申請專利範圍第12項之用於蝕刻基板的基板處理系統，其中該處理系統為感應耦合電漿處理腔室。
  14. 如申請專利範圍第12項之用於蝕刻基板的基板處理系統，其中該虛設結構被該材料所遮蓋。
  15. 如申請專利範圍第12項之用於蝕刻基板的基板處理系統，其中該虛設結構未被該材料所遮蓋。
  16. 如申請專利範圍第12項之用於蝕刻基板的基板處理系統，其中該控制器係配置以利用極大的對該材料之選擇性來蝕刻該虛設結構。
  17. 如申請專利範圍第12項之用於蝕刻基板的基板處理系統，其中在存在有蝕刻副產物的情況下蝕刻該虛設結構。
  18. 如申請專利範圍第16項之用於蝕刻基板的基板處理系統，其中等向性地蝕刻該虛設結構。
  19. 如申請專利範圍第16項之用於蝕刻基板的基板處理系統，其中NF3 / (NF3 + H2 )的比例係小於或等於0.3。
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* Cited by examiner, † Cited by third party
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CN109887872A (zh) * 2019-03-29 2019-06-14 华南理工大学 用于制备凹槽栅增强型器件的精准刻蚀装置及其刻蚀方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5851926A (en) * 1996-10-01 1998-12-22 Applied Materials, Inc Method for etching transistor gates using a hardmask
US6184158B1 (en) 1996-12-23 2001-02-06 Lam Research Corporation Inductively coupled plasma CVD
JP4060450B2 (ja) * 1998-07-10 2008-03-12 アプライド マテリアルズ インコーポレイテッド ドライエッチング方法
KR100446619B1 (ko) * 2001-12-14 2004-09-04 삼성전자주식회사 유도 결합 플라즈마 장치
KR100734669B1 (ko) * 2003-08-08 2007-07-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법 및 그 장치
US7977249B1 (en) * 2007-03-07 2011-07-12 Novellus Systems, Inc. Methods for removing silicon nitride and other materials during fabrication of contacts
US9059678B2 (en) 2011-04-28 2015-06-16 Lam Research Corporation TCCT match circuit for plasma etch chambers
US8679982B2 (en) * 2011-08-26 2014-03-25 Applied Materials, Inc. Selective suppression of dry-etch rate of materials containing both silicon and oxygen
US8808563B2 (en) * 2011-10-07 2014-08-19 Applied Materials, Inc. Selective etch of silicon by way of metastable hydrogen termination
CN103809240B (zh) * 2012-11-13 2016-06-08 上海华虹宏力半导体制造有限公司 一种在硅基工艺上制作光纤对准基座阵列的方法

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