TW201633713A - 具有動態輸出阻抗之邏輯訊號驅動裝置 - Google Patents

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Abstract

本發明包含一種具有動態輸出阻抗之邏輯訊號驅動裝置，該驅動裝置之一實施例包含：一有限狀態機，用來接收一邏輯訊號以及輸出一狀態變量；一驅動器電路，用來接收該邏輯訊號，以及於一第一電路節點驅動一來源電壓，其中該第一電路節點具有一輸出阻抗，該輸出阻抗被該狀態變量控制；一負載電路，用來於一第二電路節點接收一負載電壓；以及一傳輸線，用來耦接該第一電路節點與該第二電路節點。

Description

具有動態輸出阻抗之邏輯訊號驅動裝置
本發明一般而言是關於邏輯訊號的傳輸。
。
本技術領域具有通常知識者能夠瞭解本揭露內容中微電子領域的用語與基本概念，所述用語與基本概念像是電壓、電流、訊號、負載、邏輯訊號、跳變點（trip point）、反相器、緩衝器、電路節點、傳輸線、特性阻抗、輸入阻抗、輸出阻抗、金氧半導體（metal oxide semiconductor, MOS）、P通道金氧半導體（PMOS）、N通道金氧半導體（NMOS）、電晶體、寄生電容、及閘（AND gate）、或閘（OR gate）。諸如此類的用語與基本概念對本領域具有通常知識者而言是顯而易知的，因此相關細節在此將不予贅述。
於本揭露中，一邏輯訊號是指一種具有二種狀態的訊號，所述二種狀態分別是「高」與「低」，也可說是「1」與「0」。為了說明簡潔，當一邏輯訊號處於所述「高」（「低」）狀態，我們可簡稱此邏輯訊號為「高」（「低」），或者簡稱此邏輯訊號為「1」（「0」）。同樣地，為了說明簡潔，我們偶爾會省略引號，並簡稱該邏輯訊號為高（低），或簡稱此邏輯訊號為1（0），同時可以瞭解上述說明方式是用於上下文脈絡中以說明該邏輯訊號之一準位狀態。一邏輯訊號可藉由一電壓來實施；當該電壓高於（低於）一接收邏輯裝置之一關聯的跳變點，該邏輯訊號即為高（低）準位，其中該接收邏輯裝置接收並處理該邏輯訊號。為了說明簡潔，所述關聯的跳變點可簡單地說是該邏輯訊號的跳變點。於本揭露中，一第一邏輯訊號的跳變點可以不必等同於一第二邏輯訊號的跳變點。
若前述邏輯訊號為高（或說為1），其意味著「確立（asserted）」。若該邏輯訊號為低（或說為0），其意味著「停止確立（de-asserted）」。
圖1顯示一邏輯訊號傳輸系統100之一示意圖。所述系統100包含：一驅動電路110，其包含一反相器111用來接收一邏輯訊號D以及用來輸出一來源電壓VS 至一第一電路節點121；一負載130，其包含一資料偵測器131用來從一第二電路節點122接收一負載電壓VL ；以及一特性阻抗為Z0 之傳輸線120，用來提供該第一電路節點121與該第二電路節點122之間的耦接。所述邏輯訊號D是由驅動電路110傳輸，經由傳輸線120到達負載130，藉此該負載電壓VL 可代表該邏輯訊號D的一反相訊號。為確保訊號傳輸的品質良好，驅動電路110的輸出阻抗（於圖1中標示為ZS ）被適當設定以大略地等同於該特性阻抗Z0 。於實務上，在傳輸路徑上總是會有一些寄生電容（未顯示於圖1，但對本領域具有通常知識者而言顯而易知），該些寄生電容會引起符元間干擾（inter-symbol interference, ISI）以及惡化該負載電壓VL 的訊號完整度，並且反而會增加該資料偵測器131所執行之資料偵測的錯誤率。
後續揭露的方法與裝置是藉由減輕不想要的寄生電容所引起的訊號完整度的惡化，以改善邏輯訊號偵測。
本發明之一目的在於改善邏輯訊號傳輸，是藉由動態地調整一驅動器之一輸出阻抗來達成。
本發明之一目的在於改善一邏輯訊號傳輸系統的效能，是藉由有條件地與暫時地減少一驅動器之一輸出阻抗來達成。
本發明之一目的在於改善一邏輯訊號傳輸系統的效能，是藉由在一邏輯轉變（logical transition）時暫時地減少一驅動器之一輸出阻抗來達成，藉此克服由不想要的寄生電容所引起的邏輯訊號傳輸的減慢。
本發明之一目的在於改善一邏輯訊號傳輸系統的效能，是藉由在一邏輯轉變時暫時地減少一驅動器之一輸出阻抗達一預定期間來達成，藉此克服由不想要的寄生電容所引起的邏輯訊號傳輸的減慢，其中上述預定期間可按照一可編程的（programmable）量而被編程。
於一實施例中，本發明之一具有動態輸出阻抗之邏輯訊號驅動裝置包含：一有限狀態機（finite state machine, FSM），用來接收一邏輯訊號以及輸出一狀態變量；一驅動器電路，用來接收該邏輯訊號，以及於一第一電路節點驅動一來源電壓，其中該第一電路節點具有一輸出阻抗，該輸出阻抗被該狀態變量控制；一負載電路，用來於一第二電路節點接收一負載電壓；以及一傳輸線，用來耦接該第一電路節點與該第二電路節點。於一實施例中，該有限狀態機之運作是依據一環狀循環式拓樸（circular round-robin topology），其連續地且循環地（sequentially and cyclically）經歷一第一狀態、一第二狀態、一第三狀態以及一第四狀態，其中該第一、第二、第三與第四狀態所對應的該狀態變量分別為一第一數值、一第二數值、一第三數值以及一第四數值。於一實施例中，該第一狀態是一穩定狀態，一旦進入該第一狀態，該有限狀態機會一直處於該第一狀態直到該邏輯訊號被確立（asserted）；該第二狀態是一不穩定狀態，一旦進入該第二狀態，該有限狀態機會於一第一預定期間後離開該第二狀態；該第三狀態是一穩定狀態，一旦進入該第三狀態，該有限狀態機會一直處於該第三狀態直到該邏輯訊號被停止確立（de-asserted）；以及該第四狀態是一不穩定狀態，一旦進入該第四狀態，該有限狀態機會於一第二預定期間後離開該第四狀態。於一實施例中，當該狀態變量分別為該第一數值、該第二數值、該第三數值以及該第四數值時，該輸出阻抗分別為一第一高阻抗、一第一低阻抗、一第二高阻抗以及一第二低阻抗，其中該第二低阻抗低於該第一高阻抗，並且該第一低阻抗低於該第二高阻抗。於一實施例中，該第一預定期間與該第二預定期間是可編程的（programmable），且被編程以大略地與該邏輯訊號之一單位距離（unit interval）成比例。於一實施例中，該第一高阻抗與該第二低阻抗之間的一比例是可編程的，且被編程以大略地與該邏輯訊號之一資料率成比例；以及該第二高阻抗與該第一低阻抗之間的一比例是可編程的，且被編程以大略地與該邏輯訊號之該資料率成比例。於一實施例中，前述驅動器電路包含一第一PMOS電晶體、一第二PMOS電晶體、一第一NMOS電晶體以及一第二NMOS電晶體，其中當該狀態變量為該第一數值時，該第一PMOS電晶體被導通（turned on）；當該狀態變量為該第二數值時，該第一NMOS電晶體與該第二NMOS電晶體被導通；當該狀態變量為該第三數值時，該第一NMOS電晶體被導通；以及當該狀態變量為該第四數值時，該第一PMOS電晶體與該第二PMOS電晶體被導通。
前述具有動態輸出阻抗之邏輯訊號驅動裝置於另一實施例中包含：一有限狀態機，用來接收一邏輯訊號以及輸出一狀態變量；以及一驅動器電路，用來接收該邏輯訊號，以及於一第一電路節點驅動一來源電壓，其中該第一電路節點具有一輸出阻抗，該輸出阻抗被該狀態變量控制。
本發明是關於邏輯訊號的傳輸。儘管本說明書提及數個本發明之實施範例，其涉及本發明實施時的較佳模式，然而本發明可藉由許多方式來實現，亦即本發明並不受限於後述之特定實施範例或特定方式，其中該特定實施範例或方式載有被實施的技術特徵。此外，已知的細節不會被顯示或說明，藉此避免妨礙本發明之特徵的呈現。
依據本發明之一實施例，圖2A顯示一邏輯訊號驅動裝置200的示意圖。邏輯訊號驅動裝置200包含：一有限狀態機（finite state machine, FSM）240，用來接收一邏輯訊號D以及輸出一狀態變量（state variable）S；一具有可調整輸出阻抗之驅動器（之後簡稱為驅動器）210，包含一可調反相器（tunable inverter）211，該可調反相器211被該狀態變量S控制，用來接收該邏輯訊號D，並於一第一電路節點221驅動一來源電壓VS ；一負載230，包含一資料偵測器231，用來於一第二電路節點222偵測一負載電壓VL ；以及一特性阻抗為Z0 之傳輸線220，用來提供該第一電路節點221與該第二電路節點222之間的耦接。所述邏輯訊號D是由該驅動器210所傳輸，並經由該傳輸線220被傳輸至該負載230，藉此該負載電壓VL 可確實代表該邏輯訊號D的一反相訊號。為確保於該第二電路節點222處的低反射特性，該負載230之輸入阻抗ZL 被適當設定以大略地等同於該傳輸線220之特性阻抗Z0 。於另一方面，該驅動器210之一輸出阻抗（標示為ZS ）依據該狀態變量S被動態地調整，而非被固定以匹配該傳輸線220之特性阻抗Z0 。藉由動態地調整該輸出阻抗ZS ，該來源電壓VS 之訊號完整度的惡化情形可被減輕，其中該訊號完整度的惡化是基於不想要的寄生電容的存在，所述寄生電容由該第一電路節點221處的等效寄生電容CP 來表示。
考慮到資料偵測（藉由資料偵測器231），偵測方面的錯誤最常隨著資料轉變（data transition）而發生，錯誤的發生是表示該資料偵測器無法解析（resolve）該轉變。特別是該寄生電容CP 的存在會拖慢（slow down）該來源電壓VS 的轉變，從而使該資料偵測器更難以解析該轉變。因此，暫時地減少該輸出阻抗ZS 能幫助減輕該寄生電容CP 所引起的轉變變慢（slowdown），從而減少資料偵測方面的錯誤率。
依據一實施例，圖2B顯示圖2A之有限狀態機240之一狀態圖。如圖2B所示，有限狀態機240包含四個狀態如下：一第一高阻抗狀態241、一低阻抗狀態242、一第二高阻抗狀態243以及一第二低阻抗狀態244，該四個狀態分別連結前述狀態變量之值為0、1、2與3。如圖所示，該四個狀態241、242、243與244按照一環狀循環式拓樸（circular round-robin topology）而被適當設定，且有限狀態機240以一事件驅動方式（event driven manner）周而復始地依序從該第一高阻抗狀態241（S=0）前進至該第一低阻抗狀態242（S=1）、接著前進至該第二高阻抗狀態243（S=2）、接著前進至該第二低阻抗狀態244（S=3）、然後回到該第一高阻抗狀態241（S=0）。該第一高阻抗狀態241與該第二高阻抗狀態243皆為穩定狀態，一旦進入該穩定狀態，有限狀態機240會一直處於該穩定狀態直到一相關的觸發事件發生。相對地，該第一低阻抗狀時242與該第二低阻抗狀態244皆為不穩定狀態，一旦進入該不穩定狀態，有限狀態機240需於一第一預定期間T1 後離開該第一低阻抗狀態242以進入該第二高阻抗狀態243，並需於一第二預定期間T2 後離開該第二低阻抗狀態244以進入該第一高阻抗狀態241。用來讓有限狀態機240離開該第一高阻抗狀態241以進入該第一低阻抗狀態242的觸發事件是該邏輯訊號的確立（assertion）（D==1）；而用來讓有限狀態機240離開該第二高阻抗狀態243以進入該第二低阻抗狀態244的觸發事件是該邏輯訊號的停止確立（de-assertion）（D==0）。
圖2C顯示有限狀態機240之一時序圖的範例。該邏輯訊號D一開始為0，且該有限狀態機240一開始處於第一高阻抗狀態（S=0）。由於時間點245時該邏輯訊號D確立，有限狀態機240進入該第一低阻抗狀態（S=1），其是一不穩定狀態，因此有限狀態機240會在此狀態停留達前述的第一預定期間T1 ，接著於時間點246時該有限狀態機240進入該第二高阻抗狀態（S=2）。由於時間點247時該邏輯訊號D停止確立，有限狀態機240進入該第二低阻抗狀態（S=3），其是一不穩定狀態，因此有限狀態機240會在此狀態停留達前述的第一預定期間T2 ，接著於時間點248時該有限狀態機240回到該第一高阻抗狀態（S=0）。當S=0、S=1、S=2以及S=3，該驅動器210（如圖2A所示）之輸出阻抗分別為一第一高阻抗ZH1 、一第一低阻抗ZL1 、一第二高阻抗ZH2 以及一第二低阻抗ZL2 ；換言之，當S=0、S=1、S=2以及S=3，輸出阻抗ZS 分別為ZS =ZH1 、ZS =ZL1 、ZS =ZH2 以及ZS =ZL2 。基於該邏輯訊號D之一轉變，一觸發事件從而發生，並使得該有限狀態機240移至一不穩定狀態，此時驅動器210會有一低輸出阻抗達一預定短期間，藉此幫助減少該來源電壓VS 之轉變的阻礙，其中該轉變是發生於該電路節點221（如圖2A所示），且該阻礙是由於該等效寄生電容CP 的存在。
本領域人士可按照他們的選擇來依據圖2B之狀態圖以及圖2C之時序圖來實施圖2A之有限狀態機240。一非限制性的實施例如後所述。
於一實施例中，如圖3A所示的一時序電路300被採用。所述時序電路300包含：一第一可編程延遲反相器310，用來接收該邏輯訊號D以及依第一時序控制訊號TC1來輸出一第一延遲訊號D1；以及一第二可編程延遲反相器320，用來接收該邏輯訊號D以及依第二時序控制訊號TC2來輸出一第二延遲訊號D2。圖3A之時序電路300之時序圖的一範例如圖3B所示，其包含一低至高訊號緣361與一高至低訊號緣363。所述第一可編程延遲反相器310之電路延遲造成該邏輯訊號D與該第一延遲訊號D1之間的一時序延遲T1 ，其中T1 是由前述第一時序控制訊號TC1來控制。所述第二可編程延遲反相器320之電路延遲造成該邏輯訊號D與該第二延遲訊號D2之間的一時序延遲T2 ，其中T2 是由前述第二時序控制訊號TC2來控制。隨著採用圖3A之時序電路300，前述有限狀態機240可藉由採用如表1所示之真值表而被實現。 表1
表1之「X」表示「無需考慮（don’t care）」，其意義為本領域具有通常知識者所熟知。
於一實施例中，圖3C所繪示之一可編程延遲反相器350之示意圖適合用來實施圖3A之可編程延遲反相器310與320。藉由一非限制性的例子，此處所示的一可編程延遲具有三種可編程延遲數值。可編程延遲反相器350包含串接（cascaded）之反相器351~355，用來接收該邏輯訊號D與輸出三個中間訊號DX0、DX1與DX2，並包含一多工器356，用來接收該三個中間訊號DX0、DX1與DX2以及依據一控制訊號TCX來輸出一多工訊號DX，該控制訊號TCX具有三種可能的數值0、1與2，藉此分別選擇DX0、DX1與DX2。當該可編程延遲反相器350被用來實施圖3A之第一可編程延遲反相器310時，該控制訊號TCX為前述第一時序控制訊號TC1，從而該多工訊號DX為該第一延遲訊號D1。當該可編程延遲反相器350被用來實施圖3A之第二可編程延遲反相器320時，該控制訊號TCX為前述第二時序控制訊號TC2，從而該多工訊號DX為該第二延遲訊號D2。於上述任一情形中，不同的控制訊號TCX的值會導致選擇不同路徑，從而導致一不同的電路延遲，其中該不同路徑是指從該邏輯訊號D至該多工訊號DX的路徑。
圖4顯示一驅動器400的示意圖，該驅動器400適合用來實施圖2A之驅動器210。在這個地方，該狀態變量S之實施是藉由該邏輯訊號D、該第一延遲訊號D1以及該第二延遲訊號D2之組合，如先前圖3A與表1之說明與表示。該驅動器400包含：一或閘（OR gate）411，用來接收該邏輯訊號D以及該第二延遲訊號D2，並用來輸出一第一中間邏輯訊號X；一及閘（AND gate）412，用來接收該邏輯訊號D與該第一延遲訊號D1，並用來輸出一第二中間邏輯訊號Y；一第一PMOS電晶體401，用來接收該邏輯訊號D（可以是直接地或選用地（optionally）透過一第一預驅動器（pre-driver）431，並用來驅動一輸出節點499（可以是直接地或選用地透過一第一電阻421）；一第一NMOS電晶體402，用來接收該邏輯訊號D（可以是直接地或選用地透過一第二預驅動器432）以及驅動該輸出節點499（可以是直接地或選用地透過一第二電阻422）；一第二PMOS電晶體403，用來接收該第一中間邏輯訊號X（可以是直接地或選用地透過一第三預驅動器433）以及驅動該輸出節點499（可以是直接地或選用地透過一第三電阻423）；以及一第二NMOS電晶體404，用來接收該第二中間邏輯訊號Y（可以是直接地或選用地透過一第四預驅動器434）以及驅動該輸出節點499（可以是直接地或選用地透過一第四電阻424）。於一非限制性的例子中，上述四個選用的（optional）預驅動器431、432、433與434的每一個包含二串接反相器（舉例而言，預驅動器431包含二個串接之反相器431A與431B）。於圖4中，「VDD」表示一電源供應節點，而「VSS」表示一接地節點，此二標示均普遍地且廣泛地運用於先前技術中。依據內部連接與連線關係，圖4對本領域具有通常知識者而言是不言之自明的，因此細節不予贅述。於一實施例中，電路節點499是直接耦接至圖2A之電路節點221；於一替代實施例中，電路節點499是經由一串聯耦接電阻（未顯示於圖，但對本領域具有通常知識者而言是顯而易知的）而耦接至圖2A之電路節點221。值得注意的是，有四個電晶體（亦即PMOS電晶體401與403以及NMOS電晶體402與404）個別地及有條件地被導通，以驅動輸出節點499。基於表1所給出的關於狀態變量S的真值表，本領域具有通常知識者能夠容易瞭解到：當S=0時，只有PMOS電晶體401被導通；當S=1時，NMOS電晶體402與404皆導通；當S=2時，只有NMOS電晶體402導通；以及當S=3時，PMOS電晶體401與403皆導通。於導通時，一金氧半導體（MOS）電晶體會表現得像是一電阻具有一導通電阻值（on-resistance）。令PMOS電晶體401、NMOS電晶體402、PMOS電晶體403與NMOS電晶體404之導通電阻值分別為RP1 、RN1 、RP2 與RN2 ，令電阻421、422、423與424之電阻值分別為RS1 、RS2 、RS3 與RS4 （若一選用的電阻（亦即電阻421、422、423與424的任一個）未被使用，其等效於一具有零電阻值之電阻），當S=0，驅動器400之輸出阻抗為(RP1 +RS1 )，其為先前所定義之ZH1 ；當S=1，驅動器400之輸出阻抗為(RN1 +RS2 )(RN2 +RS4 )/( RN1 +RS2 + RN2 +RS4 )，其為先前所定義之ZL1 ；當S=2，驅動器400之輸出阻抗為(RN1 +RS2 )，其為先前所定義之ZH2 ；當S=3，驅動器400之輸出阻抗為(RP1 +RS1 )(RP2 +RS3 )/( RP1 +RS1 + RP2 +RS3 )，其為先前所定義之ZL2 。本領域具有通常知識者亦可瞭解：相較於S=3時，驅動器400於S=0時具有一較高的阻抗；以及相較於S=1時，驅動器400於S=2時具有一較高的阻抗。也因此S=0被視為一第一高阻抗狀態（此時ZS =ZH1 ），S=1被視為一第一低阻抗狀態（此時ZS =ZL1 ），S=2被視為一第二高阻抗狀態（此時ZS =ZH2 ），S=3會被視為一第二低阻抗狀態（此時ZS =ZL2 ）。ZH1 與ZL2 之間的一比例依附於PMOS電晶體401之導通電阻值加上電阻421之電阻值，以及依附於PMOS電晶體403之導通電阻值加上電阻423之電阻值。ZH2 與ZL1 之間的一比例依附於NMOS電晶體402之導通電阻值加上電阻422之電阻值，以及依附於NMOS電晶體404之導通電阻值加上電阻424之電阻值。一MOS電晶體之導通電阻值是該MOS電晶體導通時的等效電阻值，且與該MOS電晶體之寬度成比例、與該MOS電晶體之一過驅動電壓（over-drive voltage）成比例、與該MOS電晶體之長度成反比。於一實施例中，電阻423被採用，且藉由一可變電阻而被實施，因此，ZL2 是可調的，且可藉由調整該可變電阻423而被調整。於一實施例中，電阻424被採用，且藉由一可變電阻而被實施，從而ZL1 是可調的，且可藉由調整該可變電阻424而被調整。舉例來說，一MOS電晶體可被用來實現一可調整電阻，該MOS電晶體的閘極是由一電壓所控制，該電壓決定了該MOS電晶體之導通電阻值。由於使用一MOS電晶體來實現一可變電阻的原理為本領域具有通常知識者所熟知，因此細節在此不予贅述。
現在重新參閱圖2A。有限狀態機240動態地減少驅動器210之輸出阻抗，藉此促進理應發生的轉變，因此，該來源電壓VS 的訊號完整度以及該負載電壓VL 的訊號完整度會被改善，且較不會被寄生電容所引起的轉變減慢所影響。儘管該輸出阻抗的動態減少會對該第一電路節點221處的阻抗匹配造成影響，該影響是暫時性的，且僅限於一時間區段內，該時間區段可以是前述第一預定期間T1 或第二預定期間T2 ，因此，藉由審慎地決定所述期間以及該輸出阻抗的減少量，該影響是可被控制的。
值得注意的是前述第一低阻抗狀態（S=1）以及第二低阻抗狀態（S=3）本質上均為不穩定的且暫時性的以響應（in response to）該邏輯訊號D的轉變，這是因為由前述寄生電容所引起的來源電壓VS 的訊號完整度的惡化主要發生在當該邏輯訊號D歷經一轉變時，此時一較低的驅動器輸出阻抗可幫助克服該寄生電容所造成的阻礙。當該邏輯訊號D之轉變發生時，所述輸出阻抗會暫時地被降低。藉由令該第一預定期間T1 與該第二預定期間T2 可編程（例如使用圖3A所示之第一時序控制訊號TC1與第二時序控制訊號TC2），以及令阻抗的減少量可調整（舉例而言，如前所述，藉由調整圖4之電阻423與424），一理想的效能表現可以被達到。
於一實施例中，該第一預定期間T1 與該第二預定期間T2 均被設定以大略地與該邏輯訊號D之一單位距離（unit interval）成比例。
於一實施例中，該第一高阻抗ZH1 與該第二低阻抗ZL2 之間的比例被設定以大略地與該邏輯訊號D之一資料率成比例。
於一實施例中，該第二高阻抗ZH2 與該第一低阻抗ZL1 之間的比例被設定以大略地與該邏輯訊號D之一資料率成比例。
於一實施例中，圖2A之邏輯訊號驅動裝置200是一DDR（雙倍資料率同步動態隨機存取記憶體）PHY（實體層電路）的一部分，其包含一平行匯流排（parallel bus）用以同步傳輸複數筆邏輯訊號。舉一非限制性的例子而言，所述複數筆邏輯訊號中的一第一邏輯訊號的傳輸是由圖2A之邏輯訊號驅動裝置200的第一例子所實施，其中當該平行匯流排之資料率為2000Mb/s（1000Mb/s）時，該等效寄生電容CP 的電容值為1pF、該傳輸線220的特性阻抗Z0 為50歐姆（Ohm）、該負載阻抗ZL 為50歐姆、該第一預定期間T1 與該第二預定期間T2 均為250ps（500ps）、以及該四個阻抗ZH1 、ZL1 、ZH2 與ZL2 分別為50、40、50與40（50、45、50與45）歐姆；此時，所述複數筆邏輯訊號中的一第二邏輯訊號的傳輸是由圖2A之邏輯訊號驅動裝置200的第二例子所實施，其中當該平行匯流排之資料率為2000Mb/s（1000Mb/s）時，該等效寄生電容CP 的電容值為2pF、該傳輸線220的特性阻抗Z0 為50歐姆、該負載阻抗ZL 為50歐姆、該第一預定期間T1 與該第二預定期間T2 均為250ps（500ps）、以及該四個阻抗ZH1 、ZL1 、ZH2 與ZL2 分別為50、30、50與30（50、40、50與40）歐姆。於一替代實施例中，所述複數筆邏輯訊號中的該第二邏輯訊號的傳輸是由圖2A之邏輯訊號驅動裝置200的第二例子所實施，其中當該平行匯流排之資料率為2000Mb/s（1000Mb/s）時，該等效寄生電容CP 的電容值為2pF、該傳輸線220的特性阻抗Z0 為50歐姆、該負載阻抗ZL 為50歐姆、該第一預定期間T1 與該第二預定期間T2 均為400ps（800ps）、以及該四個阻抗ZH1 、ZL1 、ZH2 與ZL2 分別為50、40、50與40（50、45、50與45）歐姆。換言之，於該平行匯流排中的每該邏輯訊號的參數（例如T1 、T2 、ZH1 、ZL1 、ZH2 與ZL2 ）可以被個別地設定。
於一實施例中，圖2A之邏輯訊號驅動裝置200的負載230與傳輸線220可不包含於驅動裝置200內而獨立，亦即驅動裝置200於本實施例中不需包含負載230與傳輸線220。
雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100‧‧‧邏輯訊號傳輸系統
110‧‧‧驅動電路
111‧‧‧反相器
120‧‧‧傳輸線
121‧‧‧第一電路節點
122‧‧‧第二電路節點
130‧‧‧負載
131‧‧‧資料偵測器
D‧‧‧邏輯訊號
VS‧‧‧來源電壓
VL‧‧‧負載電壓
Z0‧‧‧特性阻抗
ZL‧‧‧輸入阻抗
ZS‧‧‧輸出阻抗
200‧‧‧邏輯訊號驅動裝置
210‧‧‧驅動器
211‧‧‧可調反相器
220‧‧‧傳輸線
221‧‧‧第一電路節點
222‧‧‧第二電路節點
230‧‧‧負載
231‧‧‧資料偵測器
240、FSM‧‧‧有限狀態機
250、CP‧‧‧寄生電容
S‧‧‧狀態變量
241‧‧‧第一高阻抗狀態
242‧‧‧第一低阻抗狀態
243‧‧‧第二高阻抗狀態
244‧‧‧第二低阻抗狀態
T1‧‧‧第一預定期間
T2‧‧‧第二預定期間
245~248‧‧‧時間點
300‧‧‧時序電路
310‧‧‧可編程延遲反相器
320‧‧‧可編程延遲反相器
TC1‧‧‧第一時序控制訊號
TC2‧‧‧第二時序控制訊號
D1‧‧‧第一延遲訊號
D2‧‧‧第二延遲訊號
361‧‧‧低至高訊號緣
363‧‧‧高至低訊號緣
350‧‧‧可編程延遲反相器
351~355‧‧‧反相器
356‧‧‧多工器
TCX‧‧‧控制訊號
DX‧‧‧多工訊號
DX0~DX2‧‧‧中間訊號
400‧‧‧驅動器
401‧‧‧第一PMOS電晶體
402‧‧‧第一NMOS電晶體
403‧‧‧第二PMOS電晶體
404‧‧‧第二NMOS電晶體
411‧‧‧或閘
412‧‧‧及閘
421‧‧‧第一電阻
422‧‧‧第二電阻
423‧‧‧第三電阻
424‧‧‧第四電阻
431‧‧‧第一預驅動器
431A~431B‧‧‧反相器
432‧‧‧第二預驅動器
433‧‧‧第三預驅動器
434‧‧‧第四預驅動器
499‧‧‧輸出節點
X‧‧‧第一中間邏輯訊號
Y‧‧‧第二中間邏輯訊號
VDD‧‧‧電源供應節點
VSS‧‧‧接地節點
〔圖1〕顯示一習知的邏輯訊號傳輸系統的示意圖。 〔圖2A〕依據本發明之一實施例顯示一邏輯訊號驅動裝置的示意圖。 〔圖2B〕顯示圖2A之有限狀態機之一狀態圖。 〔圖2C〕顯示圖2A之有限狀態機之一時序圖的範例。 〔圖3A〕顯示適用於圖2A之有限狀態機的一時序電路之示意圖。 〔圖3B〕顯示圖3A之時序電路之一時序圖的範例。 〔圖3C〕顯示適用於圖3A之時序電路之一可編程延遲反相器的示意圖。 〔圖4〕顯示適用於圖2A之邏輯訊號驅動裝置之一驅動器電路的示意圖。
200‧‧‧邏輯訊號驅動裝置
210‧‧‧驅動器
211‧‧‧可調反相器
220‧‧‧傳輸線
221‧‧‧第一電路節點
222‧‧‧第二電路節點
230‧‧‧負載
231‧‧‧資料偵測器
240、FSM‧‧‧有限狀態機
250、CP‧‧‧寄生電容
S‧‧‧狀態變量
D‧‧‧邏輯訊號
VS‧‧‧來源電壓
VL‧‧‧負載電壓
Z0‧‧‧特性阻抗
ZL‧‧‧輸入阻抗
ZS‧‧‧輸出阻抗

Claims (10)

  1. 一種具有動態輸出阻抗之邏輯訊號驅動裝置，包含： 一有限狀態機（finite state machine, FSM），用來接收一邏輯訊號以及輸出一狀態變量（state variable）； 一驅動器電路，用來接收該邏輯訊號，以及於一第一電路節點驅動一來源電壓，其中該第一電路節點具有一輸出阻抗，該輸出阻抗被該狀態變量控制； 一負載電路，用來於一第二電路節點接收一負載電壓；以及 一傳輸線，用來耦接該第一電路節點與該第二電路節點。
  2. 如申請專利範圍第1項所述之邏輯訊號驅動裝置，其中該有限狀態機之運作是依據一環狀循環式拓樸（circular round-robin topology），其連續地且循環地（sequentially and cyclically）經歷一第一狀態、一第二狀態、一第三狀態以及一第四狀態，其中該第一、第二、第三與第四狀態所對應的該狀態變量分別為一第一數值、一第二數值、一第三數值以及一第四數值。
  3. 如申請專利範圍2項所述之邏輯訊號驅動裝置，其中該第一狀態是一穩定狀態，一旦進入該第一狀態，該有限狀態機會一直處於該第一狀態直到該邏輯訊號被確立（asserted）；該第二狀態是一不穩定狀態，一旦進入該第二狀態，該有限狀態機會於一第一預定期間後離開該第二狀態；該第三狀態是一穩定狀態，一旦進入該第三狀態，該有限狀態機會一直處於該第三狀態直到該邏輯訊號被停止確立（de-asserted）；以及該第四狀態是一不穩定狀態，一旦進入該第四狀態，該有限狀態機會於一第二預定期間後離開該第四狀態。
  4. 如申請專利範圍第3項所述之邏輯訊號驅動裝置，其中當該狀態變量分別為該第一數值、該第二數值、該第三數值以及該第四數值時，該輸出阻抗分別為一第一高阻抗、一第一低阻抗、一第二高阻抗以及一第二低阻抗，該第二低阻抗低於該第一高阻抗，並且該第一低阻抗低於該第二高阻抗。
  5. 如申請專利範圍第4項所述之邏輯訊號驅動裝置，其中該第一預定期間與該第二預定期間是可編程的（programmable），且被編程以大略地與該邏輯訊號之一單位距離（unit interval）成比例。
  6. 如申請專利範圍第5項所述之邏輯訊號驅動裝置，其中該第一高阻抗與該第二低阻抗之間的一比例是可編程的，且被編程以大略地與該邏輯訊號之一資料率成比例；以及該第二高阻抗與該第一低阻抗之間的一比例是可編程的，且被編程以大略地與該邏輯訊號之該資料率成比例。
  7. 如申請專利範圍第6項所述之邏輯訊號驅動裝置，其中該驅動器電路包含一第一PMOS電晶體、一第二PMOS電晶體、一第一NMOS電晶體以及一第二NMOS電晶體；當該狀態變量為該第一數值時，該第一PMOS電晶體被導通（turned on）；當該狀態變量為該第二數值時，該第一NMOS電晶體與該第二NMOS電晶體被導通；當該狀態變量為該第三數值時，該第一NMOS電晶體被導通；以及當該狀態變量為該第四數值時，該第一PMOS電晶體與該第二PMOS電晶體被導通。
  8. 一種具有動態輸出阻抗之邏輯訊號驅動裝置，包含： 一有限狀態機（finite state machine, FSM），用來接收一邏輯訊號以及輸出一狀態變量（state variable）；以及 一驅動器電路，用來接收該邏輯訊號，以及於一第一電路節點驅動一來源電壓，其中該第一電路節點具有一輸出阻抗，該輸出阻抗被該狀態變量控制。
  9. 如申請專利範圍第8項所述之邏輯訊號驅動裝置，其中該有限狀態機之運作是依據一環狀循環式拓樸（circular round-robin topology），其連續地且循環地（sequentially and cyclically）經歷一第一狀態、一第二狀態、一第三狀態以及一第四狀態，其中該第一、第二、第三與第四狀態所對應的該狀態變量分別為一第一數值、一第二數值、一第三數值以及一第四數值。
  10. 如申請專利範圍9項所述之邏輯訊號驅動裝置，其中該第一狀態是一穩定狀態，一旦進入該第一狀態，該有限狀態機會一直處於該第一狀態直到該邏輯訊號被確立（asserted）；該第二狀態是一不穩定狀態，一旦進入該第二狀態，該有限狀態機會於一第一預定期間後離開該第二狀態；該第三狀態是一穩定狀態，一旦進入該第三狀態，該有限狀態機會一直處於該第三狀態直到該邏輯訊號被停止確立（de-asserted）；以及該第四狀態是一不穩定狀態，一旦進入該第四狀態，該有限狀態機會於一第二預定期間後離開該第四狀態。
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