TW201626231A - 用於基於記憶體資料判定比較資訊之設備、系統與方法 - Google Patents
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Abstract
用於判定一記憶體裝置之比較資訊的技術與機構。於一實施例中,該記憶體裝置從一記憶體控制器接收信號,該信號包括或以其他方式指出對應該記憶體裝置之一記憶體位置的一位址。在此判定出該等信號指出一比較操作,該記憶體裝置擷取儲存在該記憶體位置之資料,並執行該資料與包括在該等接收信號中或由其以其他方式指出之一參考資料值的一比較。該記憶體裝置將代表該比較之一結果的資訊發送至該記憶體控制器。另一實施例中,一記憶體控制器提供信號來由此記憶體裝置控制一比較操作。
Description
本發明係有關記憶體裝置,而更特別是但不專有地,係有關一記憶體裝置之記憶體胞元儲存的比較資料。
一內容可定址記憶體(“CAM”)典型可將資料儲存於多個記憶體位置。該CAM可包括數值匹配邏輯,其可將輸入資料與該儲存資料對照並產生識別該輸入值與一儲存值匹配之該等記憶體位置的一指示器信號。一數值匹配通常稱為一“擊中”。CAM技術之該類特性在過去二十年期間已日漸可取得。
然而,動態隨機存取記憶體(DRAM)相續產生時,靜態隨機存取記憶體(SRAM)、等等在標度與價格上持續降低,針對支援該類可負擔、高容量隨機存取記憶體(RAM)類型之有效搜尋的機構,諸如一CAM的機構之需求會伴隨增加。裝置網路連接之更廣與更多變的整合亦針對該類機構之需求來驅動。
在資料比較中支援使用一“無關”狀態之第三
種CAM技術,在基本的二進制CAM上已是一種改善方案。然而,CAM裝置之相當大的記憶體胞元大小,以及伴隨的小儲存容量與昂貴價格,對於在許多使用情況中使用CAM已持續成為一種阻礙。CAM之替代方案的需求,例如,可藉由使用替代的軟體方法來加以論證以實行CAM之記憶體搜尋功能性的某些版本。
依據本發明之一實施例,係特地提出一種記憶體裝置,包含有:一記憶體陣列,其包括對應一第一位址之一第一記憶體位置;一輸入/輸出(I/O)介面用以將該記憶體裝置耦合至一記憶體控制器;接取邏輯,其包括組配來經由該I/O介面來從該等記憶體控制器接收第一信號之電路的,該等第一信號指出該第一位址;以及耦合至該接取邏輯之比較邏輯;其中該等第一信號指出一比較操作:該接取邏輯用來擷取儲存在該第一位置之第一資料;以及該比較邏輯用來執行該第一資料與該等第一信號之一參考資料值的一比較,以及從該記憶體裝置發送代表該比較之一結果的資訊。
100、700‧‧‧系統
100a、100b‧‧‧視圖
105‧‧‧互連體
110、300、732、862‧‧‧記憶體裝置
115、125、740‧‧‧輸入/輸出介面
120‧‧‧主機
130‧‧‧控制邏輯
135a、135b‧‧‧信號
140、310‧‧‧記憶體陣列
150‧‧‧位置
160‧‧‧比較邏輯
162‧‧‧儲存庫
164‧‧‧參考值
170‧‧‧接取邏輯
180a、180b‧‧‧回應
200、400‧‧‧方法
210、215、220、225、230、240、245、250、410、420、430、440‧‧‧方塊
315‧‧‧橫列
320、512‧‧‧位址介面
322、514‧‧‧命令介面
324、516‧‧‧資料介面
330‧‧‧橫列解碼器
332‧‧‧直行解碼器
334‧‧‧感測放大器
340、530‧‧‧命令邏輯
345‧‧‧控制介面
350‧‧‧輸入緩衝器
352‧‧‧序列並列轉換器
354‧‧‧寫入緩衝器
360‧‧‧預放大器
362‧‧‧並列序列轉換器
364‧‧‧輸出緩衝器
370‧‧‧模式邏輯
372、540‧‧‧參考資料儲存庫
374‧‧‧比較器
376‧‧‧匹配/未中輸出
518‧‧‧控制信號介面
520‧‧‧位址判定邏輯
550‧‧‧評估邏輯
600‧‧‧計時圖
710‧‧‧匯流排/匯流排系統
720、810‧‧‧處理器
730、860‧‧‧記憶體子系統
734、500、864‧‧‧記憶體控制器
736‧‧‧作業系統
738‧‧‧指令
750‧‧‧網路介面
760‧‧‧大量儲存裝置
762‧‧‧資料
770‧‧‧周邊介面
800‧‧‧裝置
820‧‧‧聲頻子系統
830‧‧‧顯示器子系統
832‧‧‧顯示器介面
840‧‧‧I/O控制器
850‧‧‧電力管理
870‧‧‧連接
872‧‧‧蜂巢式連接
874‧‧‧無線連接
880‧‧‧周邊連接
882‧‧‧至
884‧‧‧來自
CS‧‧‧晶片選擇信號
WE‧‧‧寫入賦能信號
RAS‧‧‧橫列位址選通信號
CAS‧‧‧直行位址選通信號
CLK‧‧‧時鐘信號
CMD‧‧‧命令信號
X[0:7]‧‧‧八位元儲存資料值
Y[0:7]‧‧‧八位元參考資料值
Z[0:7]‧‧‧八位元值
ADD[0:Y]‧‧‧位址信號
DQ[0:Z]‧‧‧資料信號
CMP‧‧‧比較控制信號
Col‧‧‧直行位址信號
ACT‧‧‧致動命令
t0、t3、t4‧‧‧時間
tRCD‧‧‧計時約束
RL‧‧‧讀取潛伏週期
M0、M1...M7‧‧‧匹配位元
D0-D7‧‧‧資料位元
該等附圖之圖形中,本發明之各種不同實施例可藉由範例、而非藉由限制來繪示,其中:圖1A為一根據一實施例,繪示用於執行一讀取操作之一系統的元件之高階功能方塊圖。
圖1B為一根據一實施例,繪示用於執行一資料
比較操作之一系統的元件之功能方塊圖。
圖2為一根據一實施例,繪示用來支援一資料比較操作之一記憶體裝置的元件之高階功能方塊圖。
圖3為一根據一實施例,繪示用於操作一記憶體裝置之一方法的元件之流程圖。
圖4為一根據一實施例,繪示用來交換比較結果資訊之一記憶體控制器的元件之高階功能方塊圖。
圖5為一根據一實施例,繪示用於控制一記憶體裝置之一方法的元件之流程圖。
圖6為一根據一實施例,繪示判定比較結果資訊之信號交換的元件之計時圖。
圖7為一根據一實施例,繪示用於接取記憶體資源之一計算系統的元件之方塊圖。
圖8為一根據一實施例,繪示用於接取記憶體資源之一行動裝置的元件之方塊圖。
本文揭示之實施例多方面提供一記憶體裝置技術及/或機構來執行一參考值與儲存於該記憶體裝置之資料的一比較。至少某些該等技術及/或機構為存在一機會來開發一RAM(與任何CAM分開)之比較優點的一實現之一結果-例如,以大小及/或成本而言-來提供作為一CAM之一有限替代品的功能。
某些實施例於本文係有關在一DRAM裝置中支
援一參考資料值(登錄資料)與儲存於該DRAM裝置之一數值間的一比較之實行的技術及/或機構來說明。例如,說明該類比較之資訊之後可從該DRAM裝置傳達至一記憶體控制器。然而,該類說明可延伸來額外或替代地應用於在包括,但不侷限於,靜態RAM(SRAM)、自旋力矩轉移磁性RAM(STT-MRAM)、電阻式RAM(ReRAM)及/或類似者之任何其他各種不同的其他類型RAM上執行之該類比較。
該類DRAM裝置可包含一記憶體胞元陣列以及包括組配來從耦合至該DRAM裝置之一主機(例如,一記憶體控制器)接收一參考資料值的電路之接取邏輯。該DRAM裝置可比較該參考資料值與儲存於該記憶體陣列中之一數值,並基於該比較之一結果來產生一或更多信號,其指出,例如,包含該參考值與該儲存值間的一匹配之一擊中、或替代地、包含該參考值與該儲存值間的一不匹配之一失誤。於一實施例中,該接取邏輯用於基於從該主機接收之信號來判定該記憶體裝置之一比較模式是(否)組配來處理相關該類信號接收之位址資訊與資料。
某些實施例多樣地提供(例如,一封裝裝置之)一記憶體晶片來執行內容式資料比較功能-例如,除了其他習知記憶體電路的功能之外。圖1A與1B多樣地繪示根據一實施例之一系統100的特徵。系統100可包括記憶體裝置110與一主機120,其中主機120之一輸入/輸出(I/O)介面125經由一互連體105耦合至記憶體裝置110之一I/O介面115。主機120可包含一記憶體控制器來提供包括於主機120或與其
耦合之一主機處理器接取記憶體裝置110。該類主機處理器可包括組配來執行包括系統100之一電腦平台的一通用作業系統及/或其他軟體之電路。於一實施例中,記憶體裝置110為非主機120之任何IC的一積體電路(IC)晶片。例如,記憶體裝置110可為非主機120之任何封裝裝置的一封裝裝置。另一實施例中,系統100為一晶載系統(SoC)裝置。
互連體105可包含信號線來多樣地交換主機120與記憶體裝置110間的信號。例如,互連體105可包括一資料匯流排、一位址匯流排、一命令匯流排及/或支援主機120接取或以其他方式控制記憶體裝置110之某些或所有該類匯流排的各種不同組合之任何一個。互連體105可進一步包括至記憶體裝置110、用於控制信號(例如,非命令、位址及/或資料信號)之一或更多控制信號線。業界熟於此技者之一讀者可體認該類控制信號線可傳達,例如,一晶片選擇信號、一寫入賦能信號、一輸出賦能信號、一時鐘信號、一直行位址選通信號、一橫列位址選通信號的其中之一或更多信號、或者各種不同其他習知控制信號的任何一個。如本文所述,互連體105之一或更多控制信號可傳達指定記憶體裝置110用於執行有關主機120提供之位址資訊及/或資料的一資料比較操作(或僅為“比較操作”)之一信號。
記憶體裝置110可包括各種不同類型的記憶體技術,例如,具有記憶體胞元的橫列,其中資料經由一字線或等效元件來接取的任何一種。於一實施例中,記憶體裝置110包括DRAM技術。記憶體裝置110可為系統100之一較
大記憶體裝置(未顯示)中的一IC封裝。例如,記憶體裝置110可為諸如一雙行記憶體模組(DIMM)之一記憶體模組的一DRAM裝置。
記憶體裝置110可包括記憶體陣列140,其代表一或更多邏輯及/或實體的記憶體群組。一該類記憶體群組的一範例為記憶體資源,例如,可包括以橫列與直行安排之儲存元件的一記憶庫。記憶體裝置110可包括接取邏輯170來,至少部分地促進接取記憶體陣列140-例如,該類接取可從主機120提供服務一或更多命令。接取邏輯170可包括、或結合提供根據習知技術之資源接取的記憶體裝置110之邏輯來操作,-例如,比較邏輯160之功能可以本文所述之額外功能來補足該類習知技術。藉由舉例解說而非限制,接取邏輯170可包括或耦合至用來將一接取指令解碼至記憶體陣列140中之適當位置的命令邏輯與位址邏輯(未顯示)。
主機120可於互連體105之一匯流排上將命令或指令送至記憶體裝置110。該類命令可由記憶體裝置110-例如,包括將命令資訊解碼以執行該記憶體中之各種不同接取功能及/或以直行邏輯及/或橫列邏輯將位址資訊解碼的記憶體裝置110來解譯。例如,該類邏輯可以一直行位址選通信號(CAS)與一橫列位址選通信號RAS的一組合來接取記憶體陣列140中之一特定位置。記憶體之橫列可根據已知的記憶體架構或其衍生元件來執行。簡言之,記憶體陣列140之一橫列可包括一或更多記憶體胞元之可定址直行,
如由記憶體110之直行邏輯產生的CAS來識別。該每一橫列可經由記憶體110之橫列邏輯產生的RAS來多樣地定址。
一給定的信號組合可送至記憶體陣列140-經由耦合至I/O介面115之一資料匯流排來寫入交換的資料-及/或讀取待交換的資料。於一實施例中,主機120包括控制邏輯130-例如,包括各種不同硬體邏輯的任一個及/或執行軟體邏輯-來經由一I/O介面125將命令送至互連體105。控制邏輯130可包括或耦合至執行操作來產生、發送或以其他方式判定根據一或更多習知技術來送出之命令的一記憶體控制器之邏輯。藉由舉例解說而非限制,控制邏輯130可補足其他習知命令/位址信號功能,其例如,符合一雙資料速率(DDR)規格說明書,諸如2008年四月發行之DDR3 SDRAM JEDEC標準JESD79-3C等等的某些或所有需求。
圖1A代表系統100針對記憶體陣列140之一讀取接取所執行的交換之一視圖100a。如視圖100a所示,該類交換可包括控制邏輯130經由互連體105信號135a送出來指出至接取邏輯170之一讀取操作。該類信號135a可包括一讀取命令(例如,經由互連體105之一命令匯流排送出)來指出至接取邏輯170資料係從記憶體陣列140擷取並送至主機120。信號135a可進一步包含指定或以其他方式指出該類資料從其擷取之一特定記憶體位置(如該繪示位置150代表)的一位址之位址資訊(例如,經由互連體105之一位址匯流排送出)。用以響應信號135a,接取邏輯170可-例如,以從習知讀取接取技術來配適之操作-來擷取儲存於位置150
之資料,並經由互連體105於一回應180a中送出該擷取信號。
一讀取接取回應之產生-諸如回應180a-於一或更多方面,可與以其他方式參與諸如圖1B之視圖100b中代表的一比較操作之比較邏輯160無關。如視圖100b所示,控制邏輯130可經由互連體105信號135b送出來指出一比較操作至接取邏輯170。該類信號135b可包括作為與一讀取命令區別之一專屬比較命令,來指定某些資料係從記憶體陣列140擷取並與某些參考值比較,其中記憶體裝置110用來將代表該比較之一結果的資訊送至主機120。
某些實施例中,信號135b包括單獨或組合信號135b之一命令,向記憶體裝置110指出某些比較操作待執行之控制信號。藉由舉例解說而非限制,I/O介面125與I/O介面115的每一個可包括專屬來交換指定一比較操作待執行之一控制信號的一個別接點(例如,一插針、襯墊、球等等)。
信號135b可進一步包含位址資訊,其指定或以其他方式指出資料從其擷取來與從主機120接收之一參考值作比較的一目標記憶體位置(例如,位置150)之一位址。一比較操作與一讀取操作可以記憶體陣列140之不同個別的可定址位置為目標。於一實施例中,信號135b可進一步包含待與儲存於記憶體陣列110之該目標位置中的資料作比較之參考值。例如,一參考值164可經由互連體105之一資料匯流排從主機120交換至記憶體裝置110。參考值164可儲存至包括在或以其他方式供比較邏輯160接取之一儲存庫
162。
用以響應信號135b,接取邏輯170可擷取儲存在位置150(或記憶體陣列140之某些其他目標位置)的資料。該結取資料可提供至比較邏輯160來與參考值164作比較。例如,用以響應信號135b,接取邏輯170可組配(例如,重組配)來將該擷取資料提供至比較邏輯170,而非、或額外地將該擷取資料提供至I/O介面115。比較邏輯160可輸出代表該資料比較之一結果的資訊,其中至主機120之一回應180b,包括或是以其他方式來基於該類資料比較。於一實施例中,回應180b包括一或更多位元來指出該儲存資料之一或更多位元的每一個與參考值164之一對應位元是(否)匹配。
圖2繪示根據一實施例,操作一記憶體裝置之一方法200的元件。方法200可由包括例如,記憶體裝置110之某些或所有特徵的一記憶體來實行。為繪示各種不同實施例之某些特徵,方法200於本文係有關圖3中繪示之一記憶體裝置300的操作來說明。然而,該類說明可根據不同實施例,延伸來額外或替代地應用在提供本文所述之比較功能的各種不同記憶體裝置之任一種當中。
記憶體裝置300可包括一記憶體陣列310,其包含每一位置對應一個別位址之多個記憶體位置。於一實施例中,方法200包含,210中,於該記憶體裝置接收包括或以其他方式指出對應一第一記憶體位置之一第一位址的信號。現將有關根據方法200,來操作該類信號以實行一讀取操作與一比較操作之每一個,來說明記憶體裝置300之某些特
徵。
210中,該等信號可經由記憶體裝置300之I/O介面電路來接收-例如,該類I/O介面電路包括一位址介面320、一命令介面322及/或一資料介面324來經由一或更多匯流排以多樣地耦合至一記憶體控制器(未顯示)。210中接收之信號可包括由該等信號作為目標之一記憶體陣列310的一特別可定址位置之一位址(以該繪示箭頭315代表)。210中接收之信號可進一步包含該記憶體控制器用來控制記憶體裝置300之一命令集的一命令-例如,一讀取命令或一比較命令。針對某些接取類型,210中接收之信號可進一步包含與接取該第一位址相關聯之資料。例如,該類資料可包括寫入該第一記憶體位置之資料、或者,待與儲存在該第一記憶體位置之資料作比較的一參考資料值。記憶體裝置310可組配來例如,基於該類信號之一相對計時及/或基於包括在或以其他方式對應該等接收信號之控制信號(例如,並非命令、位址及/或資料信號),來將該類位址、命令及/或資料信號彼此相關聯。
該類控制信號可例如,經由記憶體裝置300之一控制介面345來接收。控制介面345可包含接點來多樣化從耦合至記憶體裝置300之一主機(未顯示)來接收控制信號。該類控制信號可包括,例如,一晶片選擇信號CS、一寫入賦能信號WE、一橫列位址選通信號RAS、一直行位址選通信號CAS、一時鐘信號CLK及/或類似者的其中之一或更多信號。業界熟於此技者之一讀者可體認該類控制信號可根
據或從習知記憶體控制技術來配適,其細節於本文中不說明且不侷限在某些實施例中。
雖然某些實施例並不侷限於此方面,但其他習知控制信號可被修改或延伸來進一步向記憶體裝置300指出一位址與一比較接取(例如,與一讀取接取作對照)記憶體陣列310相關聯。例如,某些實施例中,控制介面345接收指定由記憶體裝置300接收之一相關位址與資料係為了記憶體裝置300執行一比較操作之比較控制信號。該類比較控制信號可根據不同實施例,由各種不同技術的任何一種來傳達。例如,僅傳達一比較操作是(否)待執行之一專屬比較控制信號CMP可經由一控制介面345的接點來接收。或者,比較控制信號可經由在各種不同時間亦傳達不同類型的控制資訊之控制介面345的一或更多接點來接收。藉由舉例解說而非限制,一比較操作可由接收一特別信號值(例如,邏輯高或邏輯低準位)或一序列信號值之控制介面345的一RAS接點、一CAS接點、一WE接點及/或另一接點來指出,由於該類信號之計時、序列及/或組合,該等信號值可由記憶體裝置300來辨識以指出一比較命令操作待實行。
於一實施例中,諸如信號CMP之比較控制信號可提供至記憶體裝置300之命令邏輯340。該類比較控制信號可指出一比較操作作為一修飾符來成為經由命令介面322接收之一命令-例如,一讀取命令,或者,發出一比較操作的信號作為針對缺少經由命令介面322接收之任何命令時的一例外。然而,其他實施例可藉由非任何明確的控制
信號機構之方法來向記憶體裝置300指出一比較操作。例如,記憶體裝置300之命令邏輯340可經由命令介面322接收明確指出一比較操作待實行之一專屬比較命令。該類實施例中,無諸如信號CMP之額外控制信號出現來指出一比較操作待實行。
記憶體裝置300之接取邏輯可進一步包含包括電路來傳達資料以寫入記憶體陣列310之一輸入路徑。該類接取邏輯可進一步包括包含電路來傳達已從記憶體陣列310擷取之資料的一輸出路徑,例如,針對一主機來讀取該擷取資料。藉由舉例解說而非限制,記憶體裝置300之輸入路徑電路可包括暫時儲存經由資料介面324接收之資料的一輸入緩衝器350、一序列並列轉換器S2P 352以及耦合來將資料輸出至感測放大器334之一寫入緩衝器354。替代或額外地,記憶體裝置300之輸出路徑電路可包括耦合來從感測放大器334接收資料之一預放大器PreAmp 360、一並列序列轉換器PS2 362以及送至資料介面324前暫時儲存資料之一輸出緩衝器364。然而,該類輸入路徑電路與輸出路徑電路僅為一實施態樣之舉例解說、而非限制在某些實施例中。該類電路之操作可從習知記憶體接取機構來配適,其於本文中不詳述以避免混淆某些實施例之特徵。
記憶體裝置300可進一步包含電路,如該繪示模式邏輯370所代表,來多樣地組配(例如,重組配)記憶體裝置300之輸入路徑電路及/或輸出路徑電路以適於一比較操作之實行-例如,如從一讀取操作來對照。模式邏輯370可
耦合來促進及/或修改沿著從資料介面324至記憶體陣列310之輸入路徑的至少一部分之資料通信-例如,其中模式邏輯370之電路耦合於輸入緩衝器350與S2P 352之間。其中出現一寫入接取記憶體陣列310,模式邏輯370可(例如,用以響應命令邏輯340)從來自輸入緩衝器350與S2P 352之一或更多資料通信路徑解耦合、將其組配或以其他方式來允許。對照之下,為促進記憶體陣列310上之一比較操作,模式邏輯370可不組配待從資料介面324交換至參考資料儲存庫372之參考資料的一路徑-亦即,以針對寫入記憶體陣列310引導之該類參考資料來替代。
替代或額外地,模式邏輯370可耦合來促進及/或修改沿著從記憶體陣列310至資料介面324之輸出路徑的至少一部分之資料通信-例如,其中模式邏輯370之電路耦合於P2S 362與輸出緩衝器364之間。其中出現一讀取接取記憶體陣列310,模式邏輯370可(例如,用以響應命令邏輯340)從針對從P2S 362交換至輸出緩衝器364之擷取資料的一或更多通信路徑解耦合、將其組配或以其他方式來允許。對照之下,為促進記憶體陣列310上之一比較操作,模式邏輯370可針對額外或替代地傳達至比較器374、與儲存在參考資料儲存庫372之參考資料作比較的該類擷取資料來組配一路徑。該等各種不同路徑之可組態度係於圖3中作為模式邏輯370的交換器元件功能性代表。然而,各種不同的習知交換器或其他該類組態電路的任一種可根據不同實施例來配適以提供該類功能。
於一實施例中,模式邏輯370回應從命令邏輯340接收之信號,其中該類信號可指出一讀取操作與一比較操作之一特定操作。然而,另一實施例中,模式邏輯370可回應各種不同額外或替代信號,諸如信號CMP或其他該類比較控制信號。模式邏輯370可包含交換邏輯及/或其他組態電路來設定一模式,藉此沿著來自記憶體陣列310之該輸入路徑傳達的資料可傳達至一比較器374-例如,額外或替代地傳達至資料介面324。替代或額外地,該類模式可針對沿著遠離資料介面324之該輸出路徑傳達的資料傳達至一參考資料儲存庫372-例如,替代寫入記憶體陣列310。
方法200可包含判定一比較操作是否用以響應210中接收之資料而實行-例如,包括從包括一比較接取與一讀取接取(其與一比較接取作區別)之多個接取類型的其中之一來選擇。為了繪示一比較接取記憶體之特徵,方法200顯示為選擇性實行一比較接取與一讀取接取的任一個。然而,應了解某些實施例僅實行一比較接取。藉由舉例解說而非限制,方法200可包括,215中,判定210中接收之信號是否指出某些比較操作待實行。方法200可進一步包含判定,240中,判定210中接收之信號是否指出某些讀取操作待實行。215中的判定及/或240中的判定可由記憶體裝置300之接取邏輯(諸如命令邏輯340)基於包括在210中接收之信號中的一命令及/或比較控制信號來實行。215中的判定及240中的判定之特定序列僅為舉例解說、而非限制在某些實施例中。
215中判定一比較操作基於該等接收信號來實行,方法400可啟始該類比較操作之實行。例如,方法200可包括,220中,擷取儲存在該第一記憶體位置中之資料。220中的擷取可包括亦針對一讀取接取-例如,根據習知技術來實行之一或更多操作。藉由舉例解說而非限制,從一目標橫列315擷取資料可包括接收該等接收信號之個別位址資訊的一橫列解碼器330與一直行解碼器332。解碼器330、332可多樣地對該類位址資訊解碼以產生信號來致動包含橫列315之記憶體胞元。基於該類解碼位址資訊,記憶體裝置300之感測放大器334可產生代表多樣地儲存在橫列315之某些或所有記憶體胞元中的位元值之信號。
用以響應一比較操作之檢測(如215中),模式邏輯370可發信號來組配該比較操作之一模式(或維持該類模式)。該類組態可包括建立一路徑來將經由資料介面324接收、包括在210中接收之信號中的一登錄資料值儲存至參考資料儲存庫372。該類組態可進一步包含建立一路徑來將從該目標橫列315擷取的資料送至比較器374。
方法200可進一步包含,225中,-例如,基於模式邏輯370之組態-來實行220中擷取之資料與包括在該等接收信號中之一參考資料值的一比較。在210中接收之信號並非針對一比較操作(例如,其反而係針對一讀取操作)的一情境中,該等信號可不包括任何該類參考資料值。基於225中實行之比較,方法400可,在230中,將代表該比較之一結果的資訊從該記憶體裝置送出。
於一實施例中,該類比較結果資訊僅包括一單一位元值,其中該主機組配來辨識為指出該參考資料值與該儲存值是(否)彼此相同。另一實施例中,該結果包括比較資訊之多個位元。例如,225中實行之比較可包括比較一八位元儲存資料值X[0:7]與一八位元參考資料值Y[0:7]。該類實施例中,該比較之一結果可為一八位元值Z[0:7],其每一位元指出X[0:7]與Y[0:7]之對應位元是否彼此相同。藉由舉例解說而非限制,Z[0]可等於(X[0]⊕Y[0])、Z[1]等於(X[1]⊕Y[1])、等等。根據不同實施例,各種不同額外或替代的比較類型之任一個可於225中實行,及/或於230中送出比較結果資訊。某些或所有比較結果資訊可經由,例如,一專屬匹配/未中輸出376於230中送出。或者,某些或所有比較結果資訊可經由其他方法,諸如資料介面324來傳達。
某些實施例中,方法200進一步包含操作來執行並非一比較接取之一接取。例如,其判定240中一讀取操作係基於該等接收信號來實行,方法200可啟始該類讀取操作之實行。除此之外,方法200可結束、或者,實行操作(未顯示)來執行非一比較接取或一讀取接取之某些記憶體接取。
一讀取接取之實行可包括,245中,擷取儲存在該第一記憶體位置之資料。220中之擷取可包括諸如220中以其他方式實行之一或更多資料擷取操作。用以響應檢測一讀取操作之檢測(如240中),模式邏輯370可發信號來組配該讀取操作之一模式(或維持該類模式)。該類組態可包括建
立通信上耦合感測放大器334來將該擷取資料提供至資料介面324之一路徑。方法200可進一步包含,250中,從該記憶體裝置送出從該第一記憶體位置讀取之資料。至少就該讀取操作可不依賴該記憶體裝置300上實行的任何比較來實行而言,該類讀取操作可與一比較操作作區別。雖然某些實施例並不侷限於此方面,但一比較操作可進一步包含將該儲存資料值傳達至一主機。該類實施例中,該比較操作可視為與另一讀取操作類型(其放棄判定該記憶體裝置之該類比較資訊)作區別之一讀取操作類型(亦判定該記憶體裝置之比較資訊)。
圖4繪示根據一實施例,用以控制一記憶體裝置之一方法400的元件。方法400可實行來控制提供記憶體裝置110之某些或所有功能的一記憶體裝置-例如,方法400由控制邏輯130來實行。於一實施例中,根據方法400來控制之一記憶體裝置本身可實行方法200。為了繪示各種不同實施例之某些功能,方法200於本文係有關圖5中繪示之一記憶體控制器500來說明。然而,該類說明可延伸來額外或替代地應用在控制一記憶體裝置來判定如本文所述之比較資訊的各種不同主機裝置之任一種當中。
於一實施例中,方法400包含,410中,將指出一比較操作之第一信號、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址送至一記憶體裝置。該繪示記憶體控制器500之實施例中,I/O電路包括送出或以其他方式指出該第一位址之一位址介面512、以
及送出或以其他方式指出該參考資料值之一資料介面516。位址判定邏輯520與一參考資料儲存庫540可-例如,用以響應來自耦合至或與記憶體控制器500整合之一中央處理單元或其他主機邏輯(未顯示)的一記憶體接取請求,而提供該第一位址與參考資料值。某些實施例中,該比較操作可由經由該命令介面514交換之命令信號及/或由經由該控制信號介面518交換之一或更多比較控制信號來指出。記憶體控制器500之命令邏輯530可基於來自該主機邏輯之一記憶體接取請求來產生該類命令信號。某些實施例並不侷限於有關記憶體控制器500判定用於實行一比較操作之一特定位址及/或參考值的一特定技術。
410中送出之第一信號可,例如,相對於215中判定以指出一比較操作之信號。基於該第一信號,該記憶體裝置實行該參考資料值與儲存於該第一位置之資料的一比較。方法400進一步包含,420中,用以響應該第一信號,而從該記憶體裝置接收代表該記憶體裝置實行之比較的一結果之資訊。於一實施例中,評估邏輯550可處理該類資訊以判定,例如,額外的比較操作是否需實行。該類處理可包括評估邏輯550判定一隨後的比較操作是否以一不同記憶體位置為目標及/或一隨後的比較操作是否係基於一不同的參考資料值。該類處理之特定細節可依照特定實施態樣的需求、且不侷限在某些實施例中。
雖然某些實施例並不侷限於此方面,但方法400可進一步包含額外操作來執行該記憶體裝置之一讀取接取
(或其他接取)。藉由舉例解說而非限制,方法400可進一步包含,430中,將第二信號送至該記憶體裝置,該第二信號指出該第一位址(或者,另一記憶體位置之一位址)以及並非該比較操作之一讀取操作。或者,430中送出之第二信號可針對該讀取接取該記憶體之並非該第一位址的一位址來定目標。用以響應該第二信號,該記憶體裝置可擷取儲存在該第一位置之第二資料。雖然某些實施例並不侷限於此方面,但該第二資料可為由410中送出之第一信號定目標的第一資料。於一實施例中,方法400進一步包含,440中,用以響應該第二信號而從該記憶體裝置接收該第二資料。
圖6顯示一根據一實施例,繪示一記憶體控制器與一記憶體裝置間之信號交換的計時圖600。計時圖600中代表的信號可在,例如,控制邏輯130(例如,一記憶體控制器)與記憶體裝置110之間交換。
計時圖600中,一時鐘信號CLK可調整該記憶體裝置之一計時。計時圖600之命令信號CMD代表諸如與命令介面322及/或命令介面514交換之一或更多命令信號,而一(Y+1)位元位址匯流排ADD[0:Y]之位址信號代表諸如經由位址介面320及/或位址介面512交換之一或更多位址信號。CMD之命令可使用一或更多的專屬命令信號接點,而某些實施例中,使用一或更多額外的控制信號接點(例如,包括RAS、CAS、WE及/或類似者)的一組合來傳達。計時圖600之一(Z+1)位元資料匯流排DQ[0:Z]的資料信號代表諸如經由資料介面324及/或資料介面516交換之資料信號。
於一時間t0,命令信號CMD傳達一致動命令(ACT)準備該記憶體裝置之DRAM胞元接取。該ACT命令可與由該信號ADD傳達之橫列位址資訊(Row)一致。一比較命令CMP可由命令信號CMD隨後傳達-例如,其中CMP計時來允許一計時約束tRCD逾時。於一實施例中,tRCD為一記憶體控制器宣告一橫列位址與一直行位址之隨後宣告間所需的一最小時間。計時圖600之範例中,該tRCD約束需要隨後的直行位址資訊(Col)在時間t3與時間t4間之CLK的一上升邊緣即宣告。
命令信號CMD可包括,例如,與該直行位址信號(Col)同時傳達之一比較命令CMP。一參考資料值(登錄)亦可送出作為DQ[0:Z]資料信號的一部分-例如,亦與CMP同時出現。一讀取潛伏週期(RL)後,比較結果資訊可由該記憶體裝置發送。該週期RL由該記憶體裝置組配一資料比較模式、從由橫列與直行定目標之一記憶體位置擷取資料、以及比較該類資料與該參考資料值登錄的時間來判定。雖然某些實施例並不侷限於此方面,但該比較結果資訊可由與用於交換DQ[0:Z]之資料信號的信號線區別之一專屬輸出匹配來傳達。藉由舉例解說而非限制,包括位元M0、M1、...、M7之一序列匹配位元的每一個可指定一個別位元對-包括一儲存資料位元以及一參考資料對應位元-是(否)彼此相同。另一實施例中,DQ[0:Z]可用來傳達其他該類比較結果資訊、錯誤修正資訊及/或類似者。計時圖600所示之繪示實施例中,DQ[0:Z]用來將已從該記憶體陣列擷
取之該等資料位元-例如,包括位元D0至D7-讀出至該主機。
圖7為一記憶體比較接取可得以執行之一計算系統的一實施例之一方塊圖。系統700代表根據本文所述之任何實施例的一計算裝置,且可為一膝上型電腦、一桌上型電腦、一伺服器、一遊戲或娛樂控制系統、一掃描器、影印機、印表機、或其它電子裝置。系統700可包括處理器720,其提供系統700指令的處理、操作管理、與執行。處理器720可包括任何類型的微處理器、中央處理單元(CPU)、處理核心、或提供系統700之處理的其它處理硬體。處理器720控制系統700之整體操作、並可或包括,一或更多可規劃通用或專用微處理器、數位信號處理器(DSP)、可規劃控制器、特定應用積體電路(ASIC)、可規劃邏輯裝置(PLD)、等等、或該類裝置之一組合。
記憶體子系統730代表系統700之主記憶體,並提供處理器720執行之編碼、或用來執行一常式之資料值暫時儲存器。記憶體子系統730可包括一或更多記憶體裝置,諸如唯讀記憶體(ROM)、快取記憶體、一或更多各種不同的隨機存取記憶體(RAM)、或其他記憶體裝置、或者該類裝置的一組合。記憶體子系統730儲存與主宰、等等,作業系統(OS)736以提供用以執行系統700中之指令的一軟體平台。此外,其他指令738可從記憶體子系統730儲存與執行來提供系統700之邏輯與功能。OS 736與指令738可由處理器720執行。
記憶體子系統730可包括儲存資料、指令、程式、或其他項目之記憶體裝置732。於一實施例中,記憶體子系統包括記憶體控制器734,其為根據本文所述之任何實施例、且接收記憶體732計算之比較結果資訊的一記憶體控制器。
處理器720與記憶體子系統730耦合至匯流排/匯流排系統710。匯流排710為代表由適當橋接器、配接器、及/或控制器連接之任何一個或更多分開的實體匯流排、通信線路/介面、及/或點對點連接之一抽象表示法。因此,匯流排710可包括,例如,一系統匯流排、一周邊組件互連(PCI)匯流排、一超傳送協定或工業標準架構(ISA)匯流排、一小電腦系統介面(SCSI)匯流排、一通用串列匯流排(USB)、或一美國電機電子工程師協會(IEEE)標準1394匯流排(共同參照為“火線”)的其中之一或更多匯流排。匯流排710之匯流排亦可對應於網路介面750中之介面。
系統700亦可包括一或更多輸入/輸出(I/O)介面740、網路介面750、一或更多內部大量儲存裝置760、以及耦合至匯流排710之周邊介面770。I/O介面740可包括一使用者所透過與系統700互動之一或更多介面構件(例如,視訊、聲響、及/或文數字介接)。網路介面750提供系統700於一或更多網路上與遠端裝置(例如,伺服器、其他計算裝置)通訊的功能。網路介面750可包括一乙太網路配接器、無線互連構件、USB(通用串列匯流排)、或其他有線或無線的標準式或專屬介面。
儲存器760可為或包括以一非依電性方法,諸如一或更多磁性、固態、或光學式碟片、或者一組合來儲存大量資料之任何習知媒體。儲存器760可將編碼或指令與資料762保持在一永久狀態(亦即,儘管系統700之電力中斷該數值仍可被保持)。雖然記憶體730為該執行或操作記憶體來將指令提供至處理器720,但儲存器760一般可視為一“記憶體”。其中儲存器760為非依電性,記憶體730可包括依電性記憶體(亦即,若系統700之電力中斷,該資料之數值或狀態為不確定)。
周邊介面770可包括未於上文特別陳述之任何硬體介面。周邊裝置一般參照為相依連接至系統700之裝置。一相依連接為系統700提供操作執行、與一使用者互動之軟體及/或硬體平台的連接。
圖8為一比較接取一記憶體可得以執行之一行動裝置的一實施例之一方塊圖。裝置800代表一行動計算裝置,諸如一計算平板、一行動電話或智慧型手機、一無線賦能e化讀取器、或其他行動裝置。應了解裝置800中,一般顯示之某些該等構件,而不顯示該類裝置之所有構件。
裝置800可包括處理器810,其執行裝置800之主要處理操作。處理器810可包括一或更多實體裝置,諸如微處理器、應用處理器、微控制器、可規劃邏輯裝置、或其他處理裝置。處理器810執行之處理操作包括可執行應用程式及/或裝置功能之一操作平台或作業系統的執行。該等處理操作包括有關與人類使用者或與其他裝置互動之I/O(輸
入/輸出)的操作、有關電力管理的操作、及/或有關將裝置800連接至其他裝置的操作。該等處理操作亦可包括有關聲響I/O及/或顯示I/O的操作。
於一實施例中,裝置800包括聲頻子系統820,其代表與將聲頻功能提供至該計算裝置相關聯之硬體(例如,聲頻硬體與聲頻電路)與軟體(例如,驅動程式、編解碼)構件。聲頻功能可包括揚聲器及/或耳機輸出、以及麥克風輸入。該類功能之裝置可整合於裝置800中、或連接至裝置800。於一實施例中,一使用者可藉由提供處理器810接收並處理之聲頻命令來與裝置800互動。
顯示器子系統830代表提供使用者一視覺及/或觸覺的顯示來與該計算裝置互動之硬體(例如,顯示裝置)與軟體(例如,驅動程式)構件。顯示器子系統830包括顯示器介面832,其可包括用來將一顯示器提供至一使用者之特別的螢幕或硬體裝置。於一實施例中,顯示器介面832包括與處理器810分開來執行有關該顯示器之至少某些處理的邏輯。於一實施例中,顯示器子系統830包括提供輸出與輸入兩者至一使用者之一觸控螢幕顯示器。
I/O控制器840代表有關與一使用者互動之硬體裝置與軟體構件。I/O控制器840可操作來管理聲頻子系統820及/或顯示器子系統830之一部分的硬體。此外,I/O控制器840繪示一使用者可透過它與該系統互動、且連接至裝置800之額外裝置的一連接點。例如,可附接於裝置800之裝置可包括麥克風裝置、揚聲器或身歷聲系統、視訊系統或
其他顯示系統、鍵盤或小鍵盤裝置、或者與特殊應用程式使用之其他I/O裝置,諸如讀卡機或其他裝置。
如上所述,I/O控制器840可與聲頻子系統820及/或顯示器子系統830互動。例如,透過一麥克風或其他聲頻裝置之輸入可提供裝置800之一或更多應用程式或功能輸入或命令。此外,替代或除了顯示器輸出外,亦可提供聲頻輸出。另一範例中,若顯示器子系統包括一觸控螢幕,則該顯示器裝置亦作為一輸入裝置,其可至少部分由I/O控制器840管理。裝置800上亦可有額外按鈕或開關來提供由I/O控制器840管理之I/O功能。
於一實施例中,I/O控制器840管理諸如加速器、攝影機、光感測器或其他的環境感測器、迴轉儀、全球定位系統(GPS)的裝置、或可包括於裝置800中之其他硬體。該輸入可為直接使用者互動的一部分、以及將環境上輸入提供至該系統來影響其操作(諸如過濾雜訊、針對亮度檢測來調整顯示器、針對攝影機應用閃光、或其他特徵)。
於一實施例中,裝置800包括電力管理850,其管理電池電力使用率、電池的充電、以及有關省電操作之特徵。記憶體子系統860包括用於將資訊儲存於裝置800中之記憶體裝置862。記憶體子系統860可包括非依電性(若該記憶體裝置之電力中斷則狀態不改變)及/或依電性(若該記憶體裝置之電力中斷則狀態不確定)記憶體裝置。記憶體860可儲存應用程式資料、使用者資料、音樂、相片、文件、或其他資料、以及有關系統800之應用程式與功能執行的系
統資料(長期或暫時)。
於一實施例中,記憶體子系統860包括記憶體控制器864(其亦可視為系統800之控制的一部分,且可潛在地視為處理器810之一部分)。記憶體控制器864可傳達信號使記憶體862來局部地比較儲存在記憶體862中之一資料值以及提供至記憶體862之一參考值。
連接870可包括硬體裝置(例如,無線及/或有線連接器與通訊硬體)與軟體構件(例如,驅動程式、協定堆疊)來使裝置800能夠與外部裝置通訊。該裝置可為分開裝置,諸如其他計算裝置、無線存取點或基地站、以及諸如耳機、印表機、或其他裝置之周邊裝置。
連接870可包括多個不同類型的連接。概括來說,裝置800以蜂巢式連接872與無線連接874來繪示。蜂巢式連接872一般參照為由無線載波提供,諸如經由GSM(全球行動通信系統)或變化型態或衍生元件、CDMA(碼分多重存取)或變化型態或衍生元件、TDM(時分多工)或變化型態或衍生元件、LTE(長期演進技術-亦參照為“4G”)、或其他蜂巢式服務標準來提供。無線連接874參照為非蜂巢式的無線連接,且可包括個人區域網路(諸如藍芽)、區域網路(諸如WiFi)、及/或廣域網路(諸如WiMax)、或其他無線通訊。無線通訊參照為透過使用透過一非固態媒體之調變電磁輻射的資料轉移。有線通訊透過一固態通訊媒體來出現。
周邊連接880包括硬體介面與連接器、以及軟體構件(例如,驅動程式、協定堆疊)來完成周邊連接。應了解
裝置800可為至其它計算裝置之一周邊裝置(“至”882)、以及具有與其連接之周邊裝置(“來自”884)。裝置800共同具有一“對接”連接器來連接至其他計算裝置,以便諸如管理(例如,下載及/或上載、改變、同步)裝置800的內容。此外,一對接連接器可允許裝置800連接至允許裝置800來控制內容輸出,例如,至影音或其他系統之某些周邊裝置。
除了一專屬對接連接器或其他專屬連接硬體外,裝置800可經由共同或標準式連接器來完成周邊連接880。共同類型可包括一通用串列匯流排(USB)連接器(其可包括若干不同的硬體介面之任一個)、包括迷你顯示埠(MDP)之顯示埠、高畫質多媒體介面(HDMI)、火線、或其他類型。
於一實施態樣中,一記憶體裝置包含包括對應一第一位址之一第一記憶體位置的一記憶體陣列、將該記憶體裝置耦合至一記憶體控制器之一輸入/輸出(I/O)介面、包括組配來經由該I/O介面來從該等記憶體控制器接收第一信號之電路的接取邏輯,該等第一信號指出該第一位址、以及耦合至該接取邏輯之比較邏輯。其中該等第一信號指出一比較操作,該接取邏輯用來擷取儲存在該第一位置之第一資料,以及該比較邏輯用來執行該第一資料與該等第一信號之一參考資料值的一比較,以及從該記憶體裝置送出代表該比較之一結果的資訊。
於一實施例中,其中該等第一信號指出非該比較操作之一讀取操作,該接取邏輯用來擷取該第一資料以及從該記憶體裝置送出該第一資料。另一實施例中,該等第
一信號包括一比較命令。另一實施例中,該等第一信號包括指定該比較操作將待執行之一控制信號。另一實施例中,代表該比較結果之該資訊為指定該第一資料與該參考資料值是否彼此相同之一單一位元。另一實施例中,代表該比較結果之該資訊包括多個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一個指出該對應位元對是否彼此匹配。另一實施例中,該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
另一實施態樣中,一記憶體控制器包含將該記憶體控制器耦合至一記憶體裝置之一輸入/輸出(I/O)介面,以及包括組配來經由該I/O介面來將第一信號送至該記憶體裝置之電路的控制邏輯,該等第一信號指出一比較操作、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,其中用以響應該等第一信號,該記憶體裝置執行該參考資料值與儲存於該第一位置之第一資料的一比較。該I/O介面進一步用以響應該等第一信號,而從該記憶體裝置接收代表該比較之一結果的資訊。
於一實施例中,該控制邏輯經由該I/O介面進一步將第二信號送至該記憶體裝置,該等第二信號指出該第一位址與非該比較操作之一讀取操作,其中,用以響應該等第二信號,該記憶體裝置擷取儲存於該第一位置之第二資料,而該I/O介面用以響應該等第二信號而進一步從該記憶體裝置接收該第二資料。另一實施例中,該等第一信號
包括一比較命令。另一實施例中,該等第一信號包括指定該比較操作將待執行之一控制信號。另一實施例中,代表該比較結果之該資訊為指定該第一資料與該參考資料值是否彼此相同之一單一位元。另一實施例中,代表該比較結果之該資訊包括多個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一個指出該對應位元對是否彼此匹配。另一實施例中,該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
另一實施態樣中,於一記憶體裝置之一方法包含,從耦合至該記憶體裝置之一記憶體控制器接收第一信號,該等第一信號指出對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,而其中該等第一信號指出一比較操作,擷取儲存於該第一位置之第一資料、執行該第一資料與該等第一信號之一參考資料值的一比較、以及從該記憶體裝置送出代表該比較之一結果的資訊。
於一實施例中,該方法更包含,該等第一信號指出非該比較操作之一讀取操作、擷取儲存於該第一位置之第一資料、以及將該第一資料從該記憶體裝置送出。另一實施例中,該等第一信號包括一比較命令。另一實施例中,該等第一信號包括指定該比較操作將待執行之一控制信號。另一實施例中,代表該比較結果之該資訊為指定該第一資料與該參考資料值是否彼此相同之一單一位元。另一實施例中,代表該比較結果之該資訊包括多個位元,每一位元
對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一個指出該對應位元對是否彼此匹配。另一實施例中,該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
另一實施態樣中,於一記憶體控制器之一方法包含,將第一信號送至耦合至該記憶體控制器之一記憶體裝置,該等第一信號指出一比較操作、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,其中,用以響應該等第一信號,該記憶體裝置執行該參考資料值與儲存於該第一位置之第一資料的一比較。該方法更包含用以響應該等第一信號,而從該記憶體裝置接收代表該比較之一結果的資訊。於一實施例中,該方法更包含將第二信號送至該記憶體裝置,該等第二信號指出該第一位址與非該比較操作之一讀取操作,其中,用以響應該等第二信號,該記憶體裝置擷取儲存於該第一位置之第二資料、以及用以響應該等第二信號而從該記憶體裝置接收該第二資料。另一實施例中,該等第一信號包括一比較命令。另一實施例中,該等第一信號包括指定該比較操作將待執行之一控制信號。另一實施例中,代表該比較結果之該資訊為指定該第一資料與該參考資料值是否彼此相同之一單一位元。另一實施例中,代表該比較結果之該資訊包括多個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一個指出該對應位元對是否彼此匹配。另一實施例中,
該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
另一實施態樣中,一包含儲存有指令的電腦可讀儲存媒體,該等指令由一或更多處理單元執行時,會使一記憶體控制器執行一方法,包含將第一信號送至耦合至該記憶體控制器之一記憶體裝置,該等第一信號指出一比較操作、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,其中,用以響應該等第一信號,該記憶體裝置執行該參考資料值與儲存於該第一位置之第一資料的一比較。該方法更包含用以響應該等第一信號,而從該記憶體裝置接收代表該比較之一結果的資訊。
於一實施例中,該方法更包含將第二信號送至該記憶體裝置,該等第二信號指出該第一位址與非該比較操作之一讀取操作,其中,用以響應該等第二信號,該記憶體裝置擷取儲存於該第一位置之第二資料,以及用以響應該等第二信號而從該記憶體裝置接收該第二資料。另一實施例中,其中該等第一信號指出非該比較操作之一讀取操作,該接取邏輯用於擷取該第一資料以及從該記憶體裝置送出該第一資料。另一實施例中,該等第一信號包括一比較命令。另一實施例中,該等第一信號包括指定該比較操作將待執行之一控制信號。另一實施例中,代表該比較結果之該資訊為指定該第一資料與該參考資料值是否彼此相同之一單一位元。另一實施例中,代表該比較結果之該資
訊包括多個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一個指出該對應位元對是否彼此匹配。另一實施例中,該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
另一實施態樣中,一系統包含一記憶體控制器、一互連體、以及經由該互連體耦合至該記憶體控制器之一記憶體裝置。該記憶體裝置包含包括對應一第一位址之一第一記憶體位置的一記憶體陣列、將該記憶體裝置耦合至一記憶體控制器之一輸入/輸出(I/O)介面、用來經由該I/O介面來從該記憶體控制器接收第一信號之接取邏輯,該等第一信號指出該第一位址、以及耦合至該接取邏輯之比較邏輯。其中該等第一信號指出一比較操作,該接取邏輯用來擷取儲存在該第一位置之第一資料,以及該比較邏輯用來執行該第一資料與該等第一信號之一參考資料值的一比較,以及從該記憶體裝置送出代表該比較之一結果的資訊。
於一實施例中,該等第一信號指出非該比較操作之一讀取操作,該接取邏輯用來擷取該第一資料以及從該記憶體裝置送出該第一資料。另一實施例中,該等第一信號包括一比較命令。另一實施例中,該等第一信號包括指定該比較操作將待執行之一控制信號。另一實施例中,代表該比較結果之該資訊為指定該第一資料與該參考資料值是否彼此相同之一單一位元。另一實施例中,代表該比較
結果之該資訊包括多個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一個指出該對應位元對是否彼此匹配。另一實施例中,該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
本文說明用於操作一記憶體裝置之技術與架構。上述說明中,為了解說,其提出若干特定細節以提供對某些實施例的一完整了解。然而,很明顯地對業界熟於此技者而言,某些實施例在無該等特定細節時仍可加以實作。其他實例中,結構與裝置以方塊圖顯示以避免混淆該說明。
該說明書中參照為“一實施例”或“某一實施例”表示連接該實施例說明之一特定特徵、架構、或特性係包括在本發明之至少一實施例中。本說明書之不同地方出現該片語“於一實施例中”並不需皆參照為相同實施例。
本文之詳細說明的某些部分是根據一電腦記憶體中之資料位元的操作之演算法與符號表示來呈現。該等演算說明與表示為電腦業界熟於此技者用來將其作品之要義有效地傳達至其他業界熟於此技者的方法。一演算法在此,一般視為導向一期待的結果之一自我一致的步驟序列。該等步驟需要實體數量之實體調處。通常,雖然非必要,但該等數量可採用能夠被儲存、轉移、組合、比較、以及另外調處之電氣或磁性信號的型式。主要是由於共同使用
的因素,故參照為如位元、數值、元件、符號、字元、項目、數字、等等的信號,其證實有時是便利的。
然而,應記住所有該等與類似項目皆與適當的實體數量相關聯,並僅為應用在該等數量之便利標記。從本文之說明很明顯地除非於其他地方特別說明,否則應體認該整個說明中,使用諸如“處理”或“計算”或“估算”或“判定”或“顯示”等等的術語,係參照為一電腦系統、或類似電子計算裝置之動作與程序,其調處以及將該電腦系統之暫存器與記憶體中以實體(電子)數量代表的資料,轉移為該電腦系統記憶體或暫存器或者其他該類資訊儲存、發送或顯示裝置中以實體數量代表的其他資料。
某些實施例亦參照為用於實行本文之操作的裝置。該裝置可針對該等需求目的來特別建構,或者其可包含由儲存在該電腦中之一電腦程式來選擇性致動或重組配的一通用電腦。該類電腦程式可儲存在一電腦可讀儲存媒體中,諸如,但不侷限於任何類型的碟片,包括軟碟、光碟、CD-ROM、與磁性光碟、唯讀記憶體(ROM)、諸如動態RAM(DRAM)之隨機存取記憶體(RAM)、EPROM、EEPROM、磁性或光學卡、或者適合儲存電子指令、並耦合至一電腦系統匯流排之任何類型的媒體。
本文呈現之演算法與顯示器並非固有與任何特定電腦或其他裝置相關。各種不同的通用系統可與根據本文之教示的程式一起使用,或者其可證實便利於建構更專門的裝置以實行該所需之方法步驟。各種不同該等系統之
所需結構可從本文之說明顯露。此外,某些實施例並不對應任何特定的程式語言來說明。應體認各種不同的程式語言可用來執行本文所述之該類實施例的教示。
除了本文所述的之外,該等揭示實施例與實施態樣在不違背其範疇的情況下可作各種不同的修改。因此,本文之圖例與範例應以一舉例解說、而非一限制觀點來視之。本發明之範疇應僅由參照下列請求項來計量。
100‧‧‧系統
100b‧‧‧視圖
105‧‧‧互連體
110‧‧‧記憶體裝置
115、125‧‧‧輸入/輸出介面
120‧‧‧主機
130‧‧‧控制邏輯
135b‧‧‧信號
140‧‧‧記憶體陣列
150‧‧‧位置
160‧‧‧比較邏輯
162‧‧‧儲存庫
164‧‧‧參考值
170‧‧‧接取邏輯
180b‧‧‧回應
Claims (25)
- 一種記憶體裝置,包含有:一記憶體陣列,其包括對應一第一位址之一第一記憶體位置;一輸入/輸出(I/O)介面用以將該記憶體裝置耦合至一記憶體控制器;接取邏輯,其包括組配來經由該I/O介面來從該等記憶體控制器接收第一信號的電路,該等第一信號指出該第一位址;以及耦合至該接取邏輯之比較邏輯;其中該等第一信號指出一比較操作:該接取邏輯用來擷取儲存在該第一位置之第一資料;以及該比較邏輯用來執行該第一資料與該等第一信號之一參考資料值的一比較,以及從該記憶體裝置發送代表該比較之一結果的資訊。
- 如請求項1之記憶體裝置,其中該等第一信號指出非該比較操作之一讀取操作,該接取邏輯用來擷取該第一資料以及從該記憶體裝置發送該第一資料。
- 如請求項1之記憶體裝置,其中該等第一信號包括一比較命令。
- 如請求項1之記憶體裝置,其中該等第一信號包括一控制信號,其指定該比較操作係待執行。
- 如請求項1之記憶體裝置,其中代表該比較結果之該資訊為一單一位元,其指定該第一資料與該參考資料值是否彼此相同。
- 如請求項1之記憶體裝置,其中代表該比較結果之該資訊包括複數個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等複數個位元的每一者指出該對應位元對是否彼此匹配。
- 如請求項1之記憶體裝置,其中該參考資料值經由該記憶體裝置之一資料匯流排介面來傳達。
- 一種記憶體控制器,包含有:一輸入/輸出(I/O)介面,用以將該記憶體控制器耦合至一記憶體裝置;以及控制邏輯包括組配來經由該I/O介面來將第一信號發送至該記憶體裝置的電路,該等第一信號指出一比較操作、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,其中響應於該等第一信號,該記憶體裝置執行該參考資料值與儲存於該第一位置之第一資料的一比較;其中該I/O介面進一步響應於該等第一信號,從該記憶體裝置接收代表該比較之一結果的資訊。
- 如請求項8之記憶體控制器,該控制邏輯經由該I/O介面進一步將第二信號發送至該記憶體裝置,該等第二信號指出該第一位址與非該比較操作之一讀取操作,其中, 響應於該等第二信號,該記憶體裝置擷取儲存於該第一位置之第二資料,且該I/O介面響應該等第二信號來進一步從該記憶體裝置接收該第二資料。
- 如請求項8之記憶體控制器,其中該等第一信號包括一比較命令。
- 如請求項8之記憶體控制器,其中該等第一信號包括一控制信號,其指定該比較操作將待執行。
- 一種於一記憶體裝置處之方法,該方法包含下列步驟:從耦合至一記憶體裝置之一記憶體控制器接收第一信號,該等第一信號指出對應於該記憶體裝置之一記憶體陣列的一第一位置之一第一位址;且其中該等第一信號指出一比較操作:擷取儲存於該第一位置之第一資料;執行該第一資料與該等第一信號之一參考資料值的一比較;以及從該記憶體裝置發送代表該比較之一結果的資訊。
- 如請求項12之方法,更包含下列步驟:該等第一信號指出非該比較操作之一讀取操作:擷取儲存於該第一位置之第一資料;以及發送來自該記憶體裝置的該第一資料。
- 如請求項12之方法,其中該等第一信號包括一比較命令。
- 如請求項12之方法,其中該等第一信號包括一控制信號, 其指定該比較操作將待執行。
- 一種於一記憶體控制器之方法,該方法包含下列步驟:將第一信號發送至耦合至該記憶體控制器的一記憶體裝置,該等第一信號指出一比較操作、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,其中,響應於該等第一信號,該記憶體裝置執行該參考資料值與儲存於該第一位置之第一資料的一比較;以及響應於該等第一信號,從該記憶體裝置接收代表該比較之一結果的資訊。
- 如請求項16之方法,更包含下列步驟:將第二信號發送至該記憶體裝置,該等第二信號指出該第一位址與非該比較操作之一讀取操作,其中,響應於該等第二信號,該記憶體裝置擷取儲存於該第一位置之第二資料;以及響應於該等第二信號而從該記憶體裝置接收該第二資料。
- 如請求項16之方法,其中該等第一信號包括一比較命令。
- 如請求項16之方法,其中該等第一信號包括一控制信號,其指定該比較操作將待執行。
- 一種電腦可讀儲存媒體具有指令儲存於其上,該等指令由一或更多處理單元執行時,使一記憶體控制器執行包含下列步驟之一方法: 將第一信號發送至耦合至該記憶體控制器之一記憶體裝置,該等第一信號指出一比較操作、一參考資料值以及對應該記憶體裝置之一記憶體陣列的一第一位置之一第一位址,其中,響應於該等第一信號,該記憶體裝置執行該參考資料值與儲存於該第一位置之第一資料的一比較;以及響應於該等第一信號,從該記憶體裝置接收代表該比較之一結果的資訊。
- 如請求項20之電腦可讀儲存媒體,該方法更包含下列步驟:將第二信號發送至該記憶體裝置,該等第二信號指出該第一位址與非該比較操作之一讀取操作,其中,響應於該等第二信號,該記憶體裝置擷取儲存於該第一位置之第二資料;以及響應於該等第二信號而從該記憶體裝置接收該第二資料。
- 如請求項20之電腦可讀儲存媒體,其中,在此該等第一信號指出非該比較操作之一讀取操作,該接取邏輯用於擷取該第一資料以及從該記憶體裝置發送該第一資料。
- 如請求項20之電腦可讀儲存媒體,其中該等第一信號包括一比較命令。
- 如請求項20之電腦可讀儲存媒體,其中該等第一信號包括一控制信號,其指定該比較操作將待執行。
- 如請求項20之電腦可讀儲存媒體,其中代表該比較結果之該資訊包括多個位元,每一位元對應包括該第一資料之一位元以及該參考資料值之一位元的一個別位元對,該等多個位元的每一者指出該對應位元對是否彼此匹配。
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Cited By (1)
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Families Citing this family (57)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10115446B1 (en) | 2015-04-21 | 2018-10-30 | Spin Transfer Technologies, Inc. | Spin transfer torque MRAM device with error buffer |
US20170010972A1 (en) * | 2015-07-09 | 2017-01-12 | Centipede Semi Ltd. | Processor with efficient processing of recurring load instructions |
US10185561B2 (en) | 2015-07-09 | 2019-01-22 | Centipede Semi Ltd. | Processor with efficient memory access |
US10163479B2 (en) | 2015-08-14 | 2018-12-25 | Spin Transfer Technologies, Inc. | Method and apparatus for bipolar memory write-verify |
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US10546625B2 (en) | 2016-09-27 | 2020-01-28 | Spin Memory, Inc. | Method of optimizing write voltage based on error buffer occupancy |
US10628316B2 (en) | 2016-09-27 | 2020-04-21 | Spin Memory, Inc. | Memory device with a plurality of memory banks where each memory bank is associated with a corresponding memory instruction pipeline and a dynamic redundancy register |
US10192601B2 (en) | 2016-09-27 | 2019-01-29 | Spin Transfer Technologies, Inc. | Memory instruction pipeline with an additional write stage in a memory device that uses dynamic redundancy registers |
US10366774B2 (en) | 2016-09-27 | 2019-07-30 | Spin Memory, Inc. | Device with dynamic redundancy registers |
US10360964B2 (en) | 2016-09-27 | 2019-07-23 | Spin Memory, Inc. | Method of writing contents in memory during a power up sequence using a dynamic redundancy register in a memory device |
US10437723B2 (en) | 2016-09-27 | 2019-10-08 | Spin Memory, Inc. | Method of flushing the contents of a dynamic redundancy register to a secure storage area during a power down in a memory device |
US10818331B2 (en) | 2016-09-27 | 2020-10-27 | Spin Memory, Inc. | Multi-chip module for MRAM devices with levels of dynamic redundancy registers |
US10437491B2 (en) | 2016-09-27 | 2019-10-08 | Spin Memory, Inc. | Method of processing incomplete memory operations in a memory device during a power up sequence and a power down sequence using a dynamic redundancy register |
US10446210B2 (en) | 2016-09-27 | 2019-10-15 | Spin Memory, Inc. | Memory instruction pipeline with a pre-read stage for a write operation for reducing power consumption in a memory device that uses dynamic redundancy registers |
US10460781B2 (en) | 2016-09-27 | 2019-10-29 | Spin Memory, Inc. | Memory device with a dual Y-multiplexer structure for performing two simultaneous operations on the same row of a memory bank |
US10192602B2 (en) | 2016-09-27 | 2019-01-29 | Spin Transfer Technologies, Inc. | Smart cache design to prevent overflow for a memory device with a dynamic redundancy register |
US10529439B2 (en) | 2017-10-24 | 2020-01-07 | Spin Memory, Inc. | On-the-fly bit failure detection and bit redundancy remapping techniques to correct for fixed bit defects |
US10656994B2 (en) | 2017-10-24 | 2020-05-19 | Spin Memory, Inc. | Over-voltage write operation of tunnel magnet-resistance (“TMR”) memory device and correcting failure bits therefrom by using on-the-fly bit failure detection and bit redundancy remapping techniques |
US10489245B2 (en) | 2017-10-24 | 2019-11-26 | Spin Memory, Inc. | Forcing stuck bits, waterfall bits, shunt bits and low TMR bits to short during testing and using on-the-fly bit failure detection and bit redundancy remapping techniques to correct them |
US10481976B2 (en) | 2017-10-24 | 2019-11-19 | Spin Memory, Inc. | Forcing bits as bad to widen the window between the distributions of acceptable high and low resistive bits thereby lowering the margin and increasing the speed of the sense amplifiers |
US10836400B2 (en) * | 2017-12-19 | 2020-11-17 | Micron Technology, Inc. | Implementing safety measures in applications |
US10811594B2 (en) | 2017-12-28 | 2020-10-20 | Spin Memory, Inc. | Process for hard mask development for MRAM pillar formation using photolithography |
US10395711B2 (en) | 2017-12-28 | 2019-08-27 | Spin Memory, Inc. | Perpendicular source and bit lines for an MRAM array |
US10360962B1 (en) | 2017-12-28 | 2019-07-23 | Spin Memory, Inc. | Memory array with individually trimmable sense amplifiers |
US10424726B2 (en) | 2017-12-28 | 2019-09-24 | Spin Memory, Inc. | Process for improving photoresist pillar adhesion during MRAM fabrication |
US10891997B2 (en) | 2017-12-28 | 2021-01-12 | Spin Memory, Inc. | Memory array with horizontal source line and a virtual source line |
US10395712B2 (en) | 2017-12-28 | 2019-08-27 | Spin Memory, Inc. | Memory array with horizontal source line and sacrificial bitline per virtual source |
US10840439B2 (en) | 2017-12-29 | 2020-11-17 | Spin Memory, Inc. | Magnetic tunnel junction (MTJ) fabrication methods and systems |
US10367139B2 (en) | 2017-12-29 | 2019-07-30 | Spin Memory, Inc. | Methods of manufacturing magnetic tunnel junction devices |
US10840436B2 (en) | 2017-12-29 | 2020-11-17 | Spin Memory, Inc. | Perpendicular magnetic anisotropy interface tunnel junction devices and methods of manufacture |
US10784439B2 (en) | 2017-12-29 | 2020-09-22 | Spin Memory, Inc. | Precessional spin current magnetic tunnel junction devices and methods of manufacture |
US10886330B2 (en) | 2017-12-29 | 2021-01-05 | Spin Memory, Inc. | Memory device having overlapping magnetic tunnel junctions in compliance with a reference pitch |
US10546624B2 (en) | 2017-12-29 | 2020-01-28 | Spin Memory, Inc. | Multi-port random access memory |
US10424723B2 (en) | 2017-12-29 | 2019-09-24 | Spin Memory, Inc. | Magnetic tunnel junction devices including an optimization layer |
US10438995B2 (en) | 2018-01-08 | 2019-10-08 | Spin Memory, Inc. | Devices including magnetic tunnel junctions integrated with selectors |
US10438996B2 (en) | 2018-01-08 | 2019-10-08 | Spin Memory, Inc. | Methods of fabricating magnetic tunnel junctions integrated with selectors |
US10446744B2 (en) | 2018-03-08 | 2019-10-15 | Spin Memory, Inc. | Magnetic tunnel junction wafer adaptor used in magnetic annealing furnace and method of using the same |
US11107978B2 (en) | 2018-03-23 | 2021-08-31 | Spin Memory, Inc. | Methods of manufacturing three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer |
US10784437B2 (en) | 2018-03-23 | 2020-09-22 | Spin Memory, Inc. | Three-dimensional arrays with MTJ devices including a free magnetic trench layer and a planar reference magnetic layer |
US10529915B2 (en) | 2018-03-23 | 2020-01-07 | Spin Memory, Inc. | Bit line structures for three-dimensional arrays with magnetic tunnel junction devices including an annular free magnetic layer and a planar reference magnetic layer |
US11107974B2 (en) | 2018-03-23 | 2021-08-31 | Spin Memory, Inc. | Magnetic tunnel junction devices including a free magnetic trench layer and a planar reference magnetic layer |
US10411185B1 (en) | 2018-05-30 | 2019-09-10 | Spin Memory, Inc. | Process for creating a high density magnetic tunnel junction array test platform |
US10692569B2 (en) | 2018-07-06 | 2020-06-23 | Spin Memory, Inc. | Read-out techniques for multi-bit cells |
US10600478B2 (en) | 2018-07-06 | 2020-03-24 | Spin Memory, Inc. | Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations |
US10593396B2 (en) | 2018-07-06 | 2020-03-17 | Spin Memory, Inc. | Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations |
US10559338B2 (en) | 2018-07-06 | 2020-02-11 | Spin Memory, Inc. | Multi-bit cell read-out techniques |
US10650875B2 (en) | 2018-08-21 | 2020-05-12 | Spin Memory, Inc. | System for a wide temperature range nonvolatile memory |
US10699761B2 (en) | 2018-09-18 | 2020-06-30 | Spin Memory, Inc. | Word line decoder memory architecture |
US10971680B2 (en) | 2018-10-01 | 2021-04-06 | Spin Memory, Inc. | Multi terminal device stack formation methods |
US11621293B2 (en) | 2018-10-01 | 2023-04-04 | Integrated Silicon Solution, (Cayman) Inc. | Multi terminal device stack systems and methods |
US10825534B2 (en) | 2018-10-26 | 2020-11-03 | Intel Corporation | Per row activation count values embedded in storage cell array storage cells |
US11107979B2 (en) | 2018-12-28 | 2021-08-31 | Spin Memory, Inc. | Patterned silicide structures and methods of manufacture |
CN109859785B (zh) * | 2019-01-11 | 2020-11-06 | 中电海康集团有限公司 | 一种时钟自适应访问mram的装置 |
FR3116146B1 (fr) * | 2020-11-12 | 2023-12-01 | St Microelectronics Rousset | Procédé de gestion d’une opération de modification du contenu mémorisé d’un dispositif de mémoire, et dispositif de mémoire correspondant |
CN114594991A (zh) * | 2020-12-03 | 2022-06-07 | 意法半导体股份有限公司 | 硬件加速器设备、对应的系统和操作方法 |
US11372559B1 (en) | 2021-02-19 | 2022-06-28 | Western Digital Technologies, Inc. | Data storage device and method for enabling a compare command with built-in data transformations |
US11726715B2 (en) * | 2021-10-11 | 2023-08-15 | Western Digital Technologies, Inc. | Efficient data path in compare command execution |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6240003B1 (en) | 2000-05-01 | 2001-05-29 | Micron Technology, Inc. | DRAM content addressable memory using part of the content as an address |
JP3669350B2 (ja) * | 2002-08-02 | 2005-07-06 | ソニー株式会社 | 記録再生装置及び検索回路 |
US7188263B1 (en) | 2003-05-07 | 2007-03-06 | Nvidia Corporation | Method and apparatus for controlling power state of a multi-lane serial bus link having a plurality of state transition detectors wherein powering down all the state transition detectors except one |
US7167946B2 (en) | 2003-09-30 | 2007-01-23 | Intel Corporation | Method and apparatus for implicit DRAM precharge |
US7095674B2 (en) * | 2003-09-30 | 2006-08-22 | Intel Corporation | Modular register array |
KR20070068377A (ko) * | 2005-02-18 | 2007-06-29 | 듀아키시즈 가부시키가이샤 | 데이타 처리장치 |
US8732025B2 (en) * | 2005-05-09 | 2014-05-20 | Google Inc. | System and method for enabling image recognition and searching of remote content on display |
US20070165457A1 (en) * | 2005-09-30 | 2007-07-19 | Jin-Ki Kim | Nonvolatile memory system |
US7856436B2 (en) * | 2005-12-23 | 2010-12-21 | International Business Machines Corporation | Dynamic holds of record dispositions during record management |
KR100914265B1 (ko) * | 2007-05-10 | 2009-08-27 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및그것의 읽기 방법 |
US7929356B2 (en) * | 2008-09-05 | 2011-04-19 | Atmel Corporation | Method and system to access memory |
WO2011080768A1 (en) | 2009-12-29 | 2011-07-07 | Ferdinando Bedeschi | Memory devices comprising partitions with particular ecc attributes |
JP2011175615A (ja) | 2010-01-27 | 2011-09-08 | Toshiba Corp | ホスト装置およびメモリデバイス |
KR20110124992A (ko) | 2010-05-12 | 2011-11-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 시스템 |
US8688962B2 (en) * | 2011-04-01 | 2014-04-01 | Intel Corporation | Gather cache architecture |
US9134919B2 (en) * | 2012-03-29 | 2015-09-15 | Samsung Electronics Co., Ltd. | Memory device including priority information and method of operating the same |
US9202551B2 (en) | 2012-06-28 | 2015-12-01 | Intel Corporation | Flexible command addressing for memory |
KR20140043560A (ko) | 2012-09-24 | 2014-04-10 | 삼성전자주식회사 | 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법 |
KR101720890B1 (ko) * | 2012-11-30 | 2017-03-28 | 인텔 코포레이션 | 메모리에 대한 기준 전압들을 결정하는 장치, 방법 및 시스템 |
EP3651154A1 (en) | 2012-11-30 | 2020-05-13 | INTEL Corporation | Apparatus, method and system for providing termination for multiple chips of an integrated circuit package |
KR102025341B1 (ko) * | 2012-12-04 | 2019-09-25 | 삼성전자 주식회사 | 메모리 컨트롤러, 이를 포함하는 메모리 시스템 및 메모리 컨트롤러의 동작 방법 |
US9009531B2 (en) | 2012-12-05 | 2015-04-14 | Intel Corporation | Memory subsystem data bus stress testing |
US9026888B2 (en) * | 2012-12-21 | 2015-05-05 | Intel Corporation | Method, system and apparatus for providing access to error correction information |
US9317464B2 (en) * | 2014-06-26 | 2016-04-19 | Intel Corporation | Method, apparatus and system for configuring coupling with input-output contacts of an integrated circuit |
-
2014
- 2014-09-22 US US14/493,130 patent/US9600183B2/en active Active
-
2015
- 2015-08-07 TW TW104125806A patent/TWI607308B/zh not_active IP Right Cessation
- 2015-08-18 KR KR1020227031140A patent/KR20220134024A/ko not_active Application Discontinuation
- 2015-08-18 KR KR1020217025172A patent/KR102443078B1/ko active IP Right Grant
- 2015-08-18 CN CN201580044539.XA patent/CN106575517B/zh active Active
- 2015-08-18 KR KR1020177004309A patent/KR102289787B1/ko active IP Right Grant
- 2015-08-18 WO PCT/US2015/045638 patent/WO2016048483A1/en active Application Filing
- 2015-08-18 DE DE112015003397.1T patent/DE112015003397B4/de active Active
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11169742B2 (en) | 2019-06-19 | 2021-11-09 | Kioxia Corporation | Memory system, memory controller, and semiconductor memory device |
TWI768277B (zh) * | 2019-06-19 | 2022-06-21 | 日商鎧俠股份有限公司 | 記憶體系統、記憶體控制器及非揮發性半導體記憶體 |
US11789656B2 (en) | 2019-06-19 | 2023-10-17 | Kioxia Corporation | Memory system, memory controller, and semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
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