TW201605042A - 半導體裝置的製造方法 - Google Patents

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Abstract

本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一導電體；在第一導電體上形成第一絕緣體；在第一絕緣體上形成具有氧化鋁的第二絕緣體；以與第二絕緣體的頂面接觸的方式形成第三絕緣體；在第一絕緣體、第二絕緣體及第三絕緣體中設置到達第一導電體的開口部；在第三絕緣體上且在開口部內形成第二導電體；藉由去除第三絕緣體上的第二導電體的一部分來在開口部內形成其頂面與基板的底面平行的第三導電體；以及在第三絕緣體上形成具有氧化物半導體的第一電晶體。

Description

半導體裝置的製造方法
本發明係關於一種物體、方法或者製造方法。此外，本發明係關於一種製程(process)、機器(machine)、產品(manufacture)或者組合物(composition of matter)。本發明尤其係關於例如一種半導體、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置或者處理器。或者，本發明係關於一種半導體、半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置或者處理器的製造方法。或者，本發明係關於一種半導體裝置、顯示裝置、發光裝置、照明設備、蓄電裝置、鏡像裝置、記憶體裝置或者處理器的驅動方法。
在本說明書等中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。顯示裝置、發光裝置、照明設備、電光裝置、半導體電路及電子裝置有時包含半導體裝置。
使用半導體材料構成電晶體的技術受到關注。該電晶體被廣泛地應用於如積體電路(IC)及影像顯示裝置(也簡稱為顯示裝置)等電子裝置。作為可以應用於電晶體的半導體材料，矽類半導體材料被周知。另外，作為其他材料，氧化物半導體受到注目。
近年來，隨著電子裝置的高功能化、小型化或輕量化，對高密度地集成有被微型化的電晶體等半導體元件的積體電路的要求提高。
在此，已知使用氧化物半導體的電晶體的洩漏電流在關態下極小。例如，已公開了應用包括氧化物半導體的電晶體的洩漏電流小的特性的低功耗的CPU等(參照專利文獻1)。
[專利文獻1]日本專利申請公開第2012-257187號公報
本發明的目的之一是提供一種具有優良的電特性的佈線的形成方法。另外，本發明的目的之一是提供一種具有穩定的電特性的佈線的形成方法。此外，本發明的目的之一是提供一種在具有氧化鋁的絕緣體中嵌入導電體的方法。
本發明的目的之一是提供一種具有優良的電特性的半導體裝置的製造方法。此外，本發明的目的之一是提供一種具有穩定的電特性的半導體裝置的製造方法。此外，本發明的目的之一是提供一種可靠性高的半導體裝置的製造方法。另外，本發明的目的之一是提供一種良率高的半導體裝置的製造方法。
本發明的目的之一是提供一種包括具有穩定的電特性的電晶體的半導體裝置的製造方法。此外，本發明的目的之一是提供一種包括關態電流(off-state current)低的電晶體的半導體裝置的製造方法。此外，本發明的目的之一是提供一種耐用的半導體裝置的製造方法。另外，本發明的目的之一是提供一種新穎的半導體裝置的製造方法。
注意，這些目的的記載不妨礙其他目的的存在。本發明的一個實施方式並不需要實現所有上述目的。另外，可以從發明說明、圖式、申請專利範圍等的記載得知並衍生上述以外的目的。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一導電體；在第一導電體上形成第一絕緣體；在第一絕緣體上形成具有氧化鋁的第二絕緣體；以與第二絕緣體的頂面接觸的方式形成第三絕緣體；在第一絕緣體、第二絕緣體及第三絕緣體中設置到達第一導電體的開口部；在第三絕緣體上且在開口部內形成第二導電體；藉由去除第二導電體的一部分，在開口部內形成其頂面與基板的底面平行的第三導電體；在第三絕緣體上形成具有氧化物半導體的第一電晶體。
在上述結構中，較佳的是第三絕緣體具有結晶結構。此外，較佳的是藉由化學機械拋光法去除第二導電體的一部分。
這裡，以使第三導電體的頂面平行於基板的底面的方式去除第二導電體，例如意味著在使第二導電體平坦化的同時進行去除。此外，例如也可以使第三導電體的表面大致平行於基板的底面的方式去除第二導電體。另外，第三導電體較佳的是以填滿第一開口部的方式形成。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成具有氧化物半導體的第一電晶體；在第一電晶體上形成第一絕緣體；在第一絕緣體上形成具有氧化鋁的第二絕緣體；以與第二絕緣體的頂面接觸的方式形成第三絕緣體；在第一絕緣體、第二絕緣體及第三絕緣體中設置開口部；在第三絕緣體上且在開口部內形成第二導電體；藉由去除第三絕緣體上的第二導電體的一部分，在開口部內形成其頂面與基板的底面平行的第三導電體；在第三絕緣體上形成第四導電體。此外，較佳的是藉由化學機械拋光法去除第二 導電體。
本發明的一個實施方式是一種半導體裝置的製造方法，包括如下步驟：在基板上形成第二電晶體；在第二電晶體上形成第一絕緣體；在第一絕緣體上形成具有氧化鋁的第二絕緣體；以與第二絕緣體的頂面接觸的方式形成第三絕緣體；在第一絕緣體、第二絕緣體及第三絕緣體中設置開口部；在第三絕緣體上且在開口部內形成第二導電體；藉由去除第三絕緣體上的第二導電體的一部分，在開口部內形成其頂面與基板的底面平行的第三導電體；以及在第三絕緣體上形成具有氧化物半導體的第一電晶體。此外，在上述結構中，第二電晶體較佳為具有矽。此外，較佳的是藉由化學機械拋光法去除第二導電體。
較佳的是，在上述結構中，第三絕緣體具有氧化鋁，且第三絕緣體的密度比第二絕緣體的密度高。此外，較佳的是，在上述結構中，第三絕緣體具有氧化鋁，且第三絕緣體具有結晶性。
在上述結構中，第二絕緣體較佳為具有非晶結構。
在上述結構中，第二絕緣體的密度較佳為2.5g/cm3以上且小於3.2g/cm3。
在上述結構中，第三絕緣體較佳為具有氧化矽。
本發明的一個實施方式可以提供一種具有優良的電特性的佈線的形成方法。另外，本發明的一個實施方式可以提供一種具有穩定的電特性的佈線的形成方法。此外，本發明的一個實施方式可以提供一種在具有氧化鋁的絕緣體中嵌入導電體的方法。
本發明的一個實施方式可以提供一種具有優良的電特性的半導體 裝置的製造方法。此外，本發明的一個實施方式可以提供一種具有穩定的電特性的半導體裝置的製造方法。此外，本發明的一個實施方式可以提供一種可靠性高的半導體裝置的製造方法。另外，本發明的一個實施方式可以提供一種良率高的半導體裝置的製造方法。
本發明的一個實施方式可以提供一種包括具有穩定的電特性的電晶體的半導體裝置的製造方法。此外，本發明的一個實施方式可以提供一種包括關態電流低的電晶體的半導體裝置的製造方法。此外，本發明的一個實施方式可以提供一種耐用的半導體裝置的製造方法。另外，本發明的一個實施方式可以提供一種新穎的半導體裝置的製造方法。
注意，這些效果的記載不妨礙其他效果的存在。本發明的一個實施方式並不需要實現所有上述效果。另外，可以從發明說明、圖式、申請專利範圍等的記載得知並衍生上述以外的效果。
400‧‧‧半導體基板
401‧‧‧基板
402‧‧‧絕緣體
404‧‧‧導電體
406‧‧‧半導體
406a‧‧‧半導體
406b‧‧‧半導體
406c‧‧‧半導體
408‧‧‧絕緣體
412‧‧‧絕緣體
413‧‧‧導電體
413b‧‧‧導電體
416‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
417‧‧‧導電體
418‧‧‧絕緣體
419‧‧‧絕緣體
423a‧‧‧低電阻區
423b‧‧‧低電阻區
424‧‧‧導電體
426‧‧‧遮罩
426a‧‧‧導電體
426b‧‧‧導電體
436a‧‧‧半導體
436b‧‧‧半導體
452‧‧‧絕緣體區域
454‧‧‧導電體
460‧‧‧絕緣體
462‧‧‧絕緣體
464‧‧‧絕緣體
465‧‧‧絕緣體
467a‧‧‧絕緣體
467c‧‧‧絕緣體
469‧‧‧導電體
470‧‧‧絕緣體
471a‧‧‧絕緣體
471b‧‧‧絕緣體
472‧‧‧導電體
473‧‧‧導電體
474‧‧‧區域
476‧‧‧區域
478‧‧‧導電體
479‧‧‧導電體
480‧‧‧導電體
481a‧‧‧絕緣體
481b‧‧‧絕緣體
482a‧‧‧絕緣體
482b‧‧‧絕緣體
485‧‧‧導電體
486‧‧‧導電體
487‧‧‧導電體
488‧‧‧佈線層
489‧‧‧佈線層
490‧‧‧電晶體
491‧‧‧電晶體
492‧‧‧電晶體
493‧‧‧電容元件
501‧‧‧層
502‧‧‧層
503‧‧‧碳膜
604‧‧‧導電體
606a‧‧‧半導體
606b‧‧‧半導體
606c‧‧‧半導體
612‧‧‧絕緣體
613‧‧‧導電體
616a‧‧‧導電體
616b‧‧‧導電體
618‧‧‧絕緣體
620‧‧‧絕緣體
800‧‧‧RF標籤
801‧‧‧通信器
802‧‧‧天線
803‧‧‧無線信號
804‧‧‧天線
805‧‧‧整流電路
806‧‧‧恆壓電路
807‧‧‧解調變電路
808‧‧‧調變電路
809‧‧‧邏輯電路
810‧‧‧記憶體電路
811‧‧‧ROM
901‧‧‧外殼
902‧‧‧外殼
903‧‧‧顯示部
904‧‧‧顯示部
905‧‧‧麥克風
906‧‧‧揚聲器
907‧‧‧操作鍵
908‧‧‧觸控筆
911‧‧‧外殼
912‧‧‧外殼
913‧‧‧顯示部
914‧‧‧顯示部
915‧‧‧連接部
916‧‧‧操作鍵
921‧‧‧外殼
922‧‧‧顯示部
923‧‧‧鍵盤
924‧‧‧指向裝置
931‧‧‧外殼
932‧‧‧冷藏室門
933‧‧‧冷凍室門
941‧‧‧外殼
942‧‧‧外殼
943‧‧‧顯示部
944‧‧‧操作鍵
945‧‧‧透鏡
946‧‧‧連接部
951‧‧‧車體
952‧‧‧車輪
953‧‧‧儀表板
954‧‧‧燈
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧時序控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排介面
1199‧‧‧ROM
1200‧‧‧記憶元件
1201‧‧‧電路
1202‧‧‧電路
1203‧‧‧開關
1204‧‧‧開關
1206‧‧‧邏輯元件
1207‧‧‧電容元件
1208‧‧‧電容元件
1209‧‧‧電晶體
1210‧‧‧電晶體
1213‧‧‧電晶體
1214‧‧‧電晶體
1220‧‧‧電路
1300A‧‧‧移動設備
1300B‧‧‧移動設備
1300C‧‧‧移動設備
1310‧‧‧外殼
1311‧‧‧區域
1312‧‧‧區域
2100‧‧‧電晶體
2200‧‧‧電晶體
3001‧‧‧佈線
3002‧‧‧佈線
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3004‧‧‧佈線
3005‧‧‧佈線
3200‧‧‧電晶體
3300‧‧‧電晶體
3400‧‧‧電容元件
4000‧‧‧RF標籤
5000‧‧‧基板
5001‧‧‧像素部
5002‧‧‧掃描線驅動電路
5003‧‧‧掃描線驅動電路
5004‧‧‧信號線驅動電路
5010‧‧‧電容佈線
5012‧‧‧閘極佈線
5013‧‧‧閘極佈線
5014‧‧‧汲極電極
5016‧‧‧電晶體
5017‧‧‧電晶體
5018‧‧‧液晶元件
5019‧‧‧液晶元件
5020‧‧‧像素
5021‧‧‧切換電晶體
5022‧‧‧驅動電晶體
5023‧‧‧電容元件
5024‧‧‧發光元件
5025‧‧‧信號線
5026‧‧‧掃描線
5027‧‧‧電源線
5028‧‧‧共用電極
8000‧‧‧顯示模組
8001‧‧‧上蓋
8002‧‧‧下蓋
8003‧‧‧FPC
8004‧‧‧觸控面板
8005‧‧‧FPC
8006‧‧‧單元
8007‧‧‧背光單元
8008‧‧‧光源
8009‧‧‧框架
8010‧‧‧印刷電路板
8011‧‧‧電池
在圖式中：圖1是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖2是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖3是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖4A至圖4E是說明根據本發明的一個實施方式的佈線的形成方法的圖；圖5A至圖5C是示出根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖6A至圖6C是示出根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖7A至圖7C是示出根據本發明的一個實施方式的半導體裝置的 製造方法的剖面圖；圖8A及圖8B是示出根據本發明的一個實施方式的半導體裝置的製造方法的剖面圖；圖9A及圖9B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖10A及圖10B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖11A及圖11B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖12A及圖12B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖13A至圖13C是示出根據本發明的一個實施方式的電晶體的剖面圖；圖14A及圖14B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖15A及圖15B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖16A及圖16B是示出根據本發明的一個實施方式的電晶體的剖面圖；圖17A及圖17B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖18A及圖18B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖19A及圖19B是示出根據本發明的一個實施方式的電晶體的製造方法的剖面圖；圖20A及圖20B是示出根據本發明的一個實施方式的電晶體的製造方法的剖面圖；圖21A、圖21B、圖21C1及圖21C2是示出根據本發明的一個實施方式的電晶體的製造方法的剖面圖； 圖22A及圖22B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖23A及圖23B是示出根據本發明的一個實施方式的電晶體的俯視圖及剖面圖；圖24A及圖24B是示出根據本發明的一個實施方式的電晶體的剖面圖；圖25A至圖25C是示出半導體的疊層的剖面圖及帶結構的圖；圖26是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖27是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖28是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖29是示出根據本發明的一個實施方式的半導體裝置的剖面圖；圖30A及圖30B是示出根據本發明的一個實施方式的半導體裝置的電路圖；圖31A及圖31B是示出根據本發明的一個實施方式的記憶體裝置的電路圖；圖32是示出根據本發明的一個實施方式的RF標籤的塊圖；圖33A至圖33F是示出根據本發明的一個實施方式的RF標籤的使用實例的圖；圖34是示出根據本發明的一個實施方式的CPU的塊圖；圖35是根據本發明的一個實施方式的記憶元件的電路圖；圖36A至圖36C是根據本發明的一個實施方式的顯示裝置的俯視圖及電路圖；圖37是說明根據本發明的一個實施方式的顯示模組的圖；圖38A至圖38F是示出根據本發明的一個實施方式的電子裝置的圖；圖39A1、圖39A2、圖39A3、圖39B1、圖39B2、圖39C1及圖39C2是示出根據本發明的一個實施方式的電子裝置的圖；圖40A及圖40B是示出根據本發明的一個實施方式的剖面TEM影像的圖。
下面，將參照圖式詳細地說明本發明的實施方式。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容可以被變換為各種形式。此外，本發明不應該被解釋為僅限定在以下所示的實施方式所記載的內容中。注意，當利用圖式說明發明結構時，表示相同物件的元件符號在不同的圖式中共同使用。另外，有時使用相同的陰影圖案表示相同的部分，而不特別附加標記。
注意，在圖式中，有時為了清楚瞭解而誇大尺寸、膜(層)的厚度或區域。
在本說明書中，“平行”是指兩條直線形成的角度為-10°以上且10°以下的狀態。因此，也包括該角度為-5°以上且5°以下的狀態。另外，“大致平行”是指兩條直線形成的角度為-30°以上且30°以下的狀態。此外，“垂直”是指兩條直線的角度為80°以上且100°以下的狀態。因此，也包括該角度為85°以上且95°以下的狀態。另外，“大致垂直”是指兩條直線形成的角度為60°以上且120°以下的狀態。
另外，電壓大多指某個電位與參考電位(例如，接地電位(GND)或源極電位)之間的電位差。由此，可以將電壓改稱為電位。
另外，為方便起見，附加了第一、第二等序數詞，而其並不表示製程順序或疊層順序。因此，例如可以將“第一”適當地替換為“第二”或“第三”等來進行說明。此外，本說明書等中所記載的序數詞與用於指定本發明的一個實施方式的序數詞有時不一致。
注意，例如當導電性充分低時，有時即使表示為“半導體”也具有“絕緣體”的特性。此外，“半導體”和“絕緣體”的境界不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“絕緣體”。同樣地，有時可以將本說明書所記載的“絕緣體”換稱為“半導體”。
另外，例如當導電性充分高時，有時即使表示為“半導體”也具有“導電體”的特性。此外，“半導體”和“導電體”的境界不太清楚，因此有時不能精確地區別。由此，有時可以將本說明書所記載的“半導體”換稱為“導電體”。同樣地，有時可以將本說明書所記載的“導電體”換稱為“半導體”。
注意，半導體的雜質例如是構成半導體的主要成分之外的物質。例如，濃度低於0.1atomic%的元素是雜質。有時由於包含雜質而例如DOS(Density of State：態密度)形成在半導體中、載子移動率降低或結晶性降低等。在半導體是氧化物半導體時，作為改變半導體的特性的雜質，例如有第一族元素、第二族元素、第十四族元素、第十五族元素或主要成分之外的過渡金屬等，特別是，例如有氫(也包含在水中)、鋰、鈉、矽、硼、磷、碳、氮等。在氧化物半導體中，有時例如氫等雜質的混入導致氧缺陷的產生。此外，在半導體是矽時，作為改變半導體的特性的雜質，例如有氧、除了氫之外的第一族元素、第二族元素、第十三族元素、第十五族元素等。
注意，在以下的實施方式中，在沒有特別的說明時，作為絕緣體，例如可以使用包含硼、碳、氮、氧、氟、鎂、鋁、矽、磷、氯、氬、鎵、鍺、釔、鋯、鑭、釹、鉿和鉭中的一種以上的絕緣體的單層或疊層。或者，作為絕緣體也可以使用樹脂。例如，可以使用包含聚醯亞胺、聚醯胺、丙烯酸、矽酮等樹脂。藉由使用樹脂，有時可以不需要對絕緣體的頂面進行平坦化處理。因為可以以短時間形成厚度厚的樹 脂，所以可以提高生成率。作為絕緣體，較佳為使用包含氧化鋁、氮氧化矽、氮化矽、氧化鎵、氧化釔、氧化鋯、氧化鑭、氧化釹、氧化鉿或氧化鉭的單層或疊層。
在以下的實施方式中，在沒有特別的說明時，作為導電體，例如可以使用包含硼、氮、氧、氟、矽、磷、鋁、鈦、鉻、錳、鈷、鎳、銅、鋅、鎵、釔、鋯、鉬、釕、銀、銦、錫、鉭和鎢中的一種以上的導電體的單層或疊層。例如，作為導電體也可以使用合金膜或化合物膜，並且也可以使用包含鋁的導電體、包含銅及鈦的導電體、包含銅及錳的導電體、包含銦、錫及氧的導電體、包含鈦及氮的導電體等。
另外，在本說明書中，在記載為“A具有濃度B的區域”時，例如包括：A的某區域整體在深度方向上的濃度為B的情況；A的某區域在深度方向上的濃度的平均值為B的情況；A的某區域在深度方向上的濃度的中值為B的情況；A的某區域在深度方向上的濃度的最大值為B的情況；A的某區域在深度方向上的濃度的最小值為B的情況；A的某區域在深度方向上的濃度的收斂值為B的情況；以及A中的在測量上能夠得到可能是個準確的值的區域的濃度為B的情況；等。
此外，在本說明書中，在記載為“A具有大小B、長度B、厚度B、寬度B或距離B的區域”時，例如包括：A的某區域整體的大小、長度、厚度、寬度或距離為B的情況；A的某區域的大小、長度、厚度、寬度或距離的平均值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的中值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最大值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的最小值為B的情況；A的某區域的大小、長度、厚度、寬度或距離的收斂值為B的情況；以及A中的在測量上能夠得到可能是個準確的值的區域的大小、長度、厚度、寬度或距離為B的情況；等。
另外，根據情況或狀態，可以互相調換“膜”和“層”。例如，有時可以將“導電層”變換為“導電膜”。此外，有時可以將“絕緣膜”變換為“絕緣層”。
實施方式1
在本實施方式中，說明連接多個佈線層的導電體的形成方法。
圖4E示出連接多個佈線層的導電體的剖面圖。圖4E所示的結構包括基板401上的佈線層489、設置在佈線層489及基板上的絕緣體465、絕緣體465上的絕緣體471a、絕緣體471a上的絕緣體471b、以嵌入在絕緣體465、絕緣體471a及471b中的方式形成的導電體472、導電體472及絕緣體471b上的佈線層488。導電體472具有電連接佈線層489與佈線層488的功能。
雖然在圖4E中省略，但也可以在基板401與佈線層489之間具有與佈線層489連接的元件或電路。作為元件的例子，可舉出電阻元件、電容元件、電晶體、感測器等。作為電路的例子，可舉出具有多個上述元件的電路等。
雖然在圖4E中省略，但也可以在佈線層488上具有與佈線層488連接的元件或電路。作為元件的例子，可舉出電阻元件、電容元件、電晶體、感測器等。作為電路的例子，可舉出具有多個上述元件的電路等。
絕緣體471b較佳的是在後面所述的導電體469的去除製程中用作停止膜(stopper film)。
這裡，在圖4E所示的結構中，較佳的是在佈線層488與佈線層489 之間包括具有阻擋氫、氧等的功能的絕緣體。作為阻擋氫、氧等的功能的絕緣體的一個例子，可舉出氧化鋁。例如，將氧化鋁用於絕緣體471a或絕緣體471b。
這裡，當將氧化鋁用於絕緣體471b時，有時也可以不設置絕緣體471a。
藉由將氧化鋁用於絕緣體471a且在絕緣體471a上設置用作停止膜的絕緣體471b，可以提高阻擋氫及氧的功能，且實現容易加工的結構，所以是較佳的。以下進行詳細的說明。
這裡，絕緣體471a較佳為具有氧化鋁。氧化鋁具有阻擋氫、氧等的功能。此外，有時具有包含在基板401等中的雜質的功能。
氫、氧及包含在基板401等中的雜質等例如有時給上述各種元件的特性帶來影響。
藉由作為絕緣體471a使用具有氧化鋁的絕緣體，例如可以抑制包含在基板等中的雜質到達形成在絕緣體471a的上方的佈線層488或者連接於佈線層488的元件或電路。此外，例如當佈線層489、連接於佈線層489的元件或電路具有氧或氫時，可以抑制這些氧或氫到達佈線層488、連接於佈線層488的元件或電路。因此，例如有時可以抑制該元件或該電路的特性的降低，由此可以獲得優良的特性。
此外，例如當佈線層488、連接於佈線層488的元件或電路具有氧或氫時，可以抑制這些氧或氫到達佈線層489、連接於佈線層489的元件或電路。因此，例如有時可以抑制該元件或該電路的特性的降低，由此可以獲得優良的特性。
這裡，作為基板401，可以使用SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、包含不鏽鋼箔的基板、鎢基板、包含鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀材料的紙或基材薄膜等。作為基板401，例如可以使用由矽或鍺等構成的單一材料半導體基板、或者由碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體。此外，作為基板401可以使用非晶半導體或結晶半導體。作為結晶半導體有單晶半導體、多晶半導體、微晶半導體等。
絕緣體471a例如可以使用氧化鋁、氧氮化鋁、氧化鎵、氧氮化鎵、氧化釔、氧氮化釔、氧化鉿、氧氮化鉿、氧化鉭、氧化鋯、鋯鈦酸鉛(PZT)、鈦酸鍶(SrTiO3)或(Ba，Sr)TiO3(BST)等以單層或疊層形成。此外，也可以對這些絕緣膜進行氮化處理形成氧氮化膜。尤其是，氧化鋁具有對氫、水及氧的優良的阻擋性，所以是較佳的。
這裡，說明作為絕緣體471a使用氧化鋁的情況。沒有明確的晶界的氧化鋁與具有結晶性的氧化鋁相比有時阻擋氫等的功能更強。這是因為在具有結晶性的氧化鋁中有可能氫等經過晶界容易擴散。作為沒有明確的晶界的氧化鋁，例如可舉出具有非晶結構的氧化鋁等。因此，作為絕緣體471a較佳為使用氧化鋁，氧化鋁例如較佳為具有非晶結構。此外，氧化鋁例如較佳的是沒有明確的晶界。這裡，當作為絕緣體471a使用氧化鋁時，絕緣體471a的密度例如較佳為2.5g/cm3以上且小於3.2g/cm3。假如密度太低，例如阻擋雜質的能力有時則不充分。或者，假如密度太低，則例如有時不容易控制加工時的加工速度或加工形狀。
作為絕緣體471a例如也可以使用利用穿透式電子顯微鏡觀察不到明確的晶界的氧化鋁。
作為絕緣體471b，例如可以使用具有絕緣性且在形成導電體472的製程中不容易被蝕刻的任何材料。
作為絕緣體471b例如較佳為使用氧化鋁。此外，作為絕緣體471b也可以使用氧化矽。
當作為絕緣體471b使用氧化鋁時，絕緣體471b較佳為具有結晶性。此外，當將氧化鋁用於絕緣體471a及絕緣體471b時，絕緣體471b的密度較佳的是比絕緣體471a高。例如，絕緣體471b的密度較佳為3.2g/cm3以上，更佳為3.4g/cm3以上。作為具有結晶性的氧化鋁，例如也可以使用多晶氧化鋁。
絕緣體471b也可以具有阻擋氫及氧的功能。這裡，絕緣體471a的阻擋氫及氧的功能較佳的是比絕緣體471b更強。
接著，說明圖4E所示的連接多個佈線層的導電體的製造方法。
首先，在基板401上形成成為佈線層489的導電體之後，使用遮罩等進行蝕刻來形成佈線層489。然後在基板401上及在佈線層489上形成絕緣體465。然後，在絕緣體465上形成絕緣體471a。然後，在絕緣體471a上形成絕緣體471b(參照圖4A)。
例如利用濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成絕緣體471a及絕緣體471b。
作為絕緣體471a例如較佳為使用氧化鋁。此外，絕緣體471a較佳的是沒有明確的晶界。絕緣體471a較佳為具有非晶結構。這裡，作為一個例子，利用ALD法形成具有非晶結構的氧化鋁。當利用ALD法形成氧化鋁膜時，例如使用如下氣體形成膜，藉由使含有溶劑和鋁前 體化合物的液體(例如，三甲基鋁(TMA)等)蒸發所獲得的源氣體，且作為氧化劑使用臭氧或氧等氣體。藉由利用ALD法，可以以在樣本面內其厚度的均勻性高的方式形成薄膜，該薄膜的厚度較佳為20nm以下，更佳為10nm以下，進一步較佳為5nm以下，更進一步較佳為2nm以下。
或者，絕緣體471a例如較佳的是在利用穿透式電子顯微鏡觀察時觀察不到明確的結晶性。
這裡，有時具有非晶結構的氧化鋁的密度比具有多晶等結晶性的氧化鋁的密度低，此時該具有非晶結構的氧化鋁在後面所述的導電體469的去除製程中容易被去除。亦即，在導電體469的去除製程中有時絕緣體471a變薄或者絕緣體471a消失。因此，較佳的是在絕緣體471a上設置用作導電體469的加工製程中的停止膜的絕緣體471b。這裡，作為絕緣體471b，例如利用濺射法形成具有結晶結構的氧化鋁。這裡，在濺射法中，例如作為靶材使用氧化鋁，作為沉積氣體使用氧，有時容易使氧化鋁進一步晶化。
這裡，說明停止膜。例如，考慮到在停止膜的第一材料上設置將進行加工的第二材料的情況。當對第二材料進行加工製程時，在與第二材料相比第一材料的加工速度慢或者不被加工的情況下，將第一材料稱為第二材料的加工製程中的停止膜。停止膜例如具有在對設置在停止膜的上方的材料進行加工時，保護在停止膜的下方的材料的功能。絕緣體471b為導電體469的加工製程中的停止膜，在此是拋光製程中的停止膜。絕緣體471b的拋光速度例如較佳為導電體469的拋光速度的五分之一以下，更佳為十分之一以下，進一步較佳為二十分之一以下，更進一步較佳為三十分之一以下。
作為絕緣體471b也可以使用具有氧化矽的材料。氧化矽有時在導 電體472的去除中用作優良的停止膜，所以是較佳的。
接著，在絕緣體465、絕緣體471a及絕緣體471b中設置開口部(參照圖4B)。這裡，該開口部較佳的是以使佈線層489等露出的方式設置。例如，利用光微影法等形成遮罩，例如利用乾蝕刻等去除不需要的部分，然後去除遮罩形成開口部即可。作為遮罩也可以使用由無機膜或金屬膜構成的硬遮罩。
例如使用三氯化硼等氣體去除氧化鋁即可。
這裡，例如在利用乾蝕刻去除用於絕緣體471a的氧化鋁時，有時與其他絕緣體例如氧化矽及氧氮化矽等相比蝕刻速度較慢。若蝕刻速度慢，則有可能在蝕刻製程中遮罩縮小而開口部的面積增大。因此，有時半導體裝置的集成度變低。
因此，在作為絕緣體471a使用氧化鋁時，其厚度較佳的是較薄。例如，絕緣體471a的厚度較佳為絕緣體465的厚度的三分之一以下，更佳為五分之一以下，更佳為十分之一以下，進一步較佳為五十分之一以下，更進一步較佳為百分之一以下。
此外，在作為絕緣體471b使用氧化鋁時，其厚度較佳的是較薄。例如，絕緣體471b的厚度較佳為絕緣體465的厚度的三分之一以下，更佳為五分之一以下，更佳為十分之一以下，進一步較佳為五十分之一以下，更進一步較佳為百分之一以下。
接著，在該開口部內及在絕緣體471b上形成導電體469(參照圖4C)。作為導電體469，較佳為使用選自鉭、鎢、鈦、鉬、鉻、鈮等金屬或以這些金屬為主要成分的合金材料或化合物材料。另外，還可以使用添加有磷等雜質的多晶矽。此外，還可以使用金屬氮化物膜和上 述金屬膜的疊層結構。作為金屬氮化物，可以使用氮化鎢、氮化鉬或氮化鈦。藉由設置金屬氮化物膜，可以提高金屬膜的緊密性，從而能夠防止剝離。
可以藉由濺射法、蒸鍍法、CVD法、MBE法等形成導電體469。另外，為了減少電漿所導致的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，藉由去除導電體469的一部分，形成其頂面與基板401的底面平行的導電體472等。或者，對導電體469的表面進行平坦化並以使其殘留在開口部內的方式進行去除來形成導電體472等(參照圖4D)。這裡，例如較佳的是以使絕緣體471b露出的方式去除導電體469。較佳為利用化學機械拋光(Chemical Mechanical Polishing：CMP)法等拋光法去除導電體469。在利用CMP法等拋光法時，有時導電體469的拋光速度在樣本的面內具有分佈。在此情況下，在拋光速度較快的部分中，有時絕緣體471b的露出時間變長。較佳的是與導電體469的拋光速度相比絕緣體471b的拋光速度更慢。藉由絕緣體471b的拋光速度慢，在導電體469的拋光製程中絕緣體471b可以用作拋光的停止膜。此外，可以提高絕緣體471b的表面的平坦性。
在此，CMP法是一種對被加工物的表面藉由化學、機械的複合作用進行平坦化的方法。明確而言，在拋光台上貼附砂布，且一邊在被加工物與砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料與被加工物表面之間的化學反應以及砂布與被加工物的機械拋光的作用對被加工物的表面進行拋光。
在CMP法中，作為砂布例如可以使用聚氨酯泡沫、不織布、絨面革等。此外，作為磨粒例如可以使用二氧化矽(氧化矽)、氧化鈰、氧化錳、氧化鋁等。此外，作為二氧化矽例如可以使用氣相法二氧化矽、 膠體二氧化矽。
用於CMP法的漿料從容易去除被加工物或使漿料穩定的觀點來看有時需要調整pH。例如，在使用酸性的漿料時，用作停止膜的絕緣體471b較佳的是對酸具有高耐性。此外，在使用鹼性的漿料時，絕緣體471b較佳的是對鹼具有高耐性。
此外，作為漿料中的氧化劑例如也可以使用過氧化氫等。
這裡，作為一個例子，說明導電體469具有鎢的情況。作為漿料中的磨粒例如較佳為使用氣相法二氧化矽、膠體二氧化矽。此外，例如較佳為使用酸性的漿料，例如作為氧化劑較佳為使用過氧化氫水。
接著，在絕緣體471b及導電體472等上形成將成為佈線層488的導電體。接著，在該導電體上利用光微影法等形成遮罩。
在此，對該導電體等被加工膜的加工方法進行說明。當對被加工膜進行微細加工時，可以使用各種微細加工技術。例如，也可以採用對藉由光微影法等形成的光阻遮罩進行縮小處理的方法。另外，也可以藉由光微影法等形成假圖案，在該假圖案處形成側壁之後去除假圖案，將殘留的側壁用作光阻遮罩對被加工膜進行蝕刻。此外，為了實現高縱橫比，作為被加工膜的蝕刻較佳為利用各向異性乾蝕刻。另外，也可以使用由無機膜或金屬膜構成的硬遮罩。
作為用來形成光阻遮罩的光，例如可以使用i線(波長365nm)、g線(波長436nm)、h線(波長405nm)或將這些光混合的光。此外，還可以使用紫外線、KrF雷射或ArF雷射等。此外，也可以利用液浸曝光技術進行曝光。作為用於曝光的光，也可以使用極紫外光(EUV：Extreme Ultra-Violet)或X射線。此外，代替用於曝光的光，也可以使用電 子束。當使用極紫外光、X射線或電子束時，可以進行極其精細的加工，所以是較佳的。注意，在藉由利用電子束等光束進行掃描等而進行曝光時，不需要光罩。
也可以在形成將成為光阻遮罩的光阻膜之前，形成具有提高被加工膜與光阻膜的密接性的功能的有機樹脂膜。可以利用旋塗法等以覆蓋其下方的步階而使其表面平坦化的方式形成該有機樹脂膜，而可以降低形成在該有機樹脂膜的上方的光阻遮罩的厚度的偏差。尤其是，在進行微細的加工時，作為該有機樹脂膜較佳為使用具有對用於曝光的光的反射防止膜的功能的材料。作為具有這種功能的有機樹脂膜，例如有BARC(Bottom Anti Reflection Coating：底部抗反射塗料)膜等。在去除光阻遮罩的同時或在去除光阻遮罩之後去除該有機樹脂膜即可。
這裡，絕緣體471b的表面及嵌入在絕緣體465、絕緣體471a及絕緣體471b中的導電體472等的表面較佳為具有平坦性。藉由絕緣體471b的表面或導電體472等的表面具有平坦性，作為將成為佈線層488的導電體，可以形成平坦性高的導電體。當在該導電體上形成該遮罩時，藉由該導電體的表面具有平坦性，例如可以使曝光的偏差等變小，容易可以形成更微細的圖案。例如，絕緣體471b的表面的平坦性利用原子力顯微鏡(AFM)測量的平均表面粗糙度(Ra)較佳為5nm以下，更佳為2nm以下，進一步較佳為1nm以下，更進一步較佳為0.5nm以下，還進一步較佳為0.3nm以下。
藉由去除將成為佈線層488的導電體的不需要的部分且去除遮罩，形成佈線層488，由此可以形成圖4E所示的剖面結構。
本實施方式的至少一部分可以與本說明書所記載的其他實施方式適當地組合而實施。
實施方式2
在本實施方式中，對本發明的一個實施方式的半導體裝置進行說明。
〈半導體裝置的結構〉
圖1是本發明的一個實施方式的半導體裝置的剖面圖。圖1以點劃線為界示出不同的剖面。
圖1所示的半導體裝置包括電晶體491、電晶體491上的絕緣體464、絕緣體464上的絕緣體471a、絕緣體471a上的絕緣體471b、絕緣體471b上的電晶體490。此外，絕緣體471a為具有阻擋氧及氫的功能的絕緣體。
電晶體491包括半導體基板400上的絕緣體462、絕緣體462上的導電體454、與導電體454的側面接觸的絕緣體470、位於半導體基板400中且不與導電體454及絕緣體470重疊的區域的區域476、與絕緣體470重疊的區域的區域474。
半導體裝置包括絕緣體471b上的絕緣體467a、絕緣體467a上的絕緣體467c。此外，在絕緣體467c上設置有電晶體490。導電體472、導電體478及導電體479較佳的是分別以填滿絕緣體464、絕緣體471a及絕緣體471b的開口部、絕緣體467a的開口部及絕緣體467c的開口部的方式設置。
作為半導體基板400，例如可以使用由矽或鍺等構成的單一材料半導體、或者由碳化矽、矽鍺、砷化鎵、氮化鎵、磷化銦、氧化鋅或氧化鎵等構成的化合物半導體等。此外，作為半導體基板400，使用非晶 半導體或結晶半導體即可，作為結晶半導體有單晶半導體、多晶半導體、微晶半導體等。
絕緣體462具有電晶體491的閘極絕緣體的功能。另外，導電體454具有電晶體491的閘極電極的功能。絕緣體470具有導電體454的側壁絕緣體(也稱為側壁)的功能。區域476具有電晶體491的源極區或汲極區的功能。此外，區域474具有電晶體491的LDD(Lightly Doped Drain：輕摻雜汲極)區域的功能。
區域474可以藉由以導電體454為遮罩添加雜質而形成。並且，然後形成絕緣體470，可以藉由以導電體454及絕緣體470為遮罩注入雜質而形成區域476。因此，在藉由添加相同種類的雜質而形成區域474和區域476的情況下，區域474的雜質濃度比區域476低。
因為電晶體491包括區域474，所以可以抑制短通道效應。因此，這是適合微型化的結構。
電晶體491與設置在半導體基板400中的其他電晶體由絕緣體460等分離。此外，在圖1中示出藉由被稱為STI(Shallow Trench Isolation：淺溝槽隔離)的方法形成絕緣體460的例子，但是不侷限於此。例如，也可以不使用絕緣體460而使用藉由LOCOS(Local Oxidation of Silicon：矽局部氧化)法形成的絕緣體使電晶體之間分離。
在圖1中示出以與電晶體491相鄰的方式配置具有與電晶體491相同的極性的電晶體492的例子。此外，在圖1中示出電晶體491與電晶體492藉由區域476電連接的例子。此外，電晶體491與電晶體492也可以具有彼此不同的極性。此時，電晶體491與電晶體492由絕緣體460分離，且在電晶體491及電晶體492中包含在區域474及區 域476中的雜質的種類不同，在半導體基板400的區域的一部分形成導電型不同的井區域即可，該半導體基板400的區域的一部分與用作電晶體491和電晶體492中的一者或兩者的閘極電極的導電體重疊。
藉由電晶體491與電晶體492具有彼此不同的極性，可以構成互補金屬氧化物半導體(CMOS：Complementary Metal Oxide Semiconductor)。藉由構成CMOS，可以降低半導體裝置的耗電量。另外，可以提高半導體裝置的工作速度。
圖1所示的絕緣體471a及絕緣體471b設置在電晶體491及電晶體492等與電晶體490等之間，此外，絕緣體471a及絕緣體471b層疊設置，絕緣體471b與絕緣體471a的頂面接觸。
這裡，絕緣體471a較佳為具有阻擋氫及氧等的功能。此外，絕緣體471a也可以具有阻擋雜質的功能。關於絕緣體471a，參照實施方式1的絕緣體471a的記載。
例如，在電晶體491及電晶體492是使用矽的電晶體的情況下，因為藉由從外部供應氫可以降低矽的懸空鍵，所以有時可以提高電晶體的電特性。例如，藉由在包含氫的氛圍下進行加熱處理來供應氫，即可。或者，例如，也可以藉由將包含氫的絕緣體配置在電晶體491及電晶體492附近而進行加熱處理，使該氫擴散來供應到電晶體491及電晶體492中。明確而言，在電晶體491上及在電晶體492上的絕緣體464較佳為包含氫的絕緣體。絕緣體464例如可以使用氧化矽、氧氮化矽、氮氧化矽、氮化矽等形成。此外，絕緣體464也可以具有單層結構或疊層結構。例如，也可以具有氧氮化矽或氧化矽、氮氧化矽或氮化矽的疊層結構等。
含氫的絕緣體有時例如在TDS分析中，在表面溫度為100℃以上且 700℃以下或者100℃以上且500℃以下的範圍內釋放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氫(換算為氫原子)。
有時從絕緣體464擴散的氫藉由設置在絕緣體464的開口部的導電體472、絕緣體464上的導電體486、導電體478、導電體487、導電體479等到達電晶體490附近，但絕緣體471a具有阻擋氫等的功能，所以到達電晶體490的氫少。氫有時在氧化物半導體中成為載子陷阱或載子發生源而導致電晶體490的電特性的劣化。因此，由絕緣體471a阻擋氫是對於提高半導體裝置的性能及可靠性很重要的。導電體472等以填滿開口部的方式設置的導電體具有電晶體、電容元件等各元件之間電連接的功能。
另一方面，例如，因為藉由對電晶體490從外部供應氧可以降低氧化物半導體的氧缺陷，所以有時可以提高電晶體的電特性。例如，藉由在包含氧的氛圍下進行加熱處理來供應氧，即可。或者，例如，也可以藉由將包含過量氧(氧)的絕緣體配置在電晶體490附近而進行加熱處理，使該氧擴散來供應到電晶體490中。在此，作為電晶體490的絕緣體402使用包含過量氧的絕緣體。
雖然擴散了的氧有時經過各層到達電晶體491及電晶體492，但是因為絕緣體471a具有阻擋氧的功能，所以到達電晶體491及電晶體492的氧少。當電晶體491及電晶體492為使用矽的電晶體時，氧混入矽中有時成為降低矽的結晶性的原因或阻礙載子的遷移的原因。因此，由絕緣體471a阻擋氧是對於提高半導體裝置的性能及可靠性很重要的。
導電體472等導電體嵌入在絕緣體464、絕緣體471a及絕緣體471b中。以下，說明形成導電體472等導電體的方法的一個例子。首先， 在絕緣體464、絕緣體471a及絕緣體471b中設置開口部。接著，藉由在該開口部及絕緣體471b上形成將成為導電體472等的導電體469之後，藉由去除導電體469的一部分，使絕緣體471b露出來形成其頂面與基板(在此，半導體基板400)的底面平行的導電體472等。這裡，如實施方式1所記載，絕緣體471b較佳的是在形成導電體472時具有停止膜的功能。
作為絕緣體471b，例如可以使用具有絕緣性且在形成導電體472的製程中不容易被蝕刻的任何材料。關於絕緣體471b，參照實施方式1的絕緣體471b的記載即可。
如圖2所示，半導體裝置也可以包括電晶體491、電晶體491上的絕緣體464、絕緣體464上的絕緣體471a、絕緣體471a上的絕緣體471b、絕緣體471b上的絕緣體481a、絕緣體481a上的絕緣體481b、絕緣體481b上的電晶體490。關於絕緣體481a，參照絕緣體471a的記載。此外，關於絕緣體481b，參照絕緣體471b的記載。絕緣體471a及絕緣體481a為阻擋氧及氫的絕緣體。
在圖2中，絕緣體481a及絕緣體481b設置在絕緣體467c上。此外，也可以在絕緣體471b與絕緣體467c之間具有絕緣體467a。
藉由半導體裝置具有絕緣體481a，例如可以阻擋從絕緣體467a或絕緣體467c釋放的氫。此外，藉由在絕緣體464與電晶體490之間設置兩層以上的阻擋氧及氫的絕緣體，可以進一步提高阻擋能力。
此外，在圖1等中，半導體裝置較佳的是在電晶體490上具有絕緣體408。絕緣體408具有阻擋氧及氫的功能。關於絕緣體408，可以參照絕緣體471a的記載。或者，例如，絕緣體408的阻擋氧及氫的能力強於半導體406a及/或半導體406c。
藉由半導體裝置包括絕緣體408，可以抑制氧擴散到電晶體490的外部。因此，相對於絕緣體402等所包含的過量氧(氧)的量，對電晶體490有效地供應氧。另外，因為絕緣體408阻擋從設置在絕緣體408的上方的層及半導體裝置的外部混入的包含氫的雜質，所以可以抑制因雜質的混入導致電晶體490的電特性的劣化。
此外，半導體裝置在絕緣體408上也可以具有絕緣體418。此外，半導體裝置也可以具有導電體424等，該導電體424等設置在絕緣體418中的開口部且藉由導電體416b等與電晶體490電連接。
另外，為了方便起見，在圖2中，將絕緣體481a及/或絕緣體408與電晶體490區別進行說明，但是絕緣體481a及/或絕緣體408也可以是電晶體490的一部分。
如圖3所示，半導體裝置也可以包括電晶體491、電晶體491上的絕緣體471a、絕緣體471a上的絕緣體471b、絕緣體471b上的絕緣體481a、絕緣體481a上的絕緣體481b、絕緣體481b上的電晶體490、電晶體490上的絕緣體482a、絕緣體482a上的絕緣體482b。關於絕緣體482a，參照絕緣體471a的記載。此外，關於絕緣體482b，參照絕緣體471b的記載。絕緣體471a、絕緣體481a及絕緣體482a為阻擋氧及氫的絕緣體。
如圖3所示，半導體裝置在電晶體490上具有絕緣體419。此外，絕緣體482a設置在絕緣體419上，絕緣體482b設置在絕緣體482a上。另外，雖然在圖3的例子中省略了，但也可以在電晶體490上設置絕緣體408、絕緣體418。
導電體480以填滿絕緣體419、絕緣體482a及絕緣體482b的開口 部的方式設置。
藉由半導體裝置包括絕緣體482a，可以抑制氧擴散到電晶體490的外部。此外，絕緣體482a可以抑制從設置在絕緣體482a上方的層或半導體裝置的外部混入包含氫的雜質。此外，有時電晶體490的上方的佈線與電晶體490形成寄生電容。當絕緣體482a使用高介電常數的材料形成時，有寄生電容增大的擔憂。在此例如藉由使用圖3的結構，在電晶體490與絕緣體482a之間設置絕緣體419，可以降低電晶體490的上方的佈線與電晶體490的寄生電容。
注意，電晶體491及電晶體492的結構不侷限於圖1至圖3所示的結構。例如，如圖27所示的電晶體491及電晶體492，也可以採用在半導體基板400中具有凸部(也稱為突起、鰭等)的結構。圖27所示的電晶體491及電晶體492的結構與圖1所示的電晶體491及電晶體492的結構相比可以增大相對於相同的佔有面積的實效通道寬度。
因此，可以提高電晶體491及電晶體492的通態電流(on-state current)。
或者，如圖28所示的電晶體491及電晶體492，也可以在半導體基板400中設置絕緣體區域452。藉由採用圖28所示的電晶體491及電晶體492的結構，更確實地可以使獨立驅動的電晶體之間分離，由此可以抑制洩漏電流。因此，可以降低電晶體491及電晶體492的關態電流。此外，可以提高電晶體491及電晶體492的通態電流。
圖26所示的半導體裝置包括基板401、設置在基板401上的佈線層489、佈線層489上的絕緣體471a、絕緣體471a上的絕緣體471b、絕緣體471b上的電晶體490。此外，在電晶體490上設置有絕緣體408。
佈線層489藉由以填滿絕緣體465、絕緣體471a及絕緣體471b 的開口部的方式設置的導電體472等與導電體413及導電體413b電連接。
這裡，基板401可以參照實施方式1的基板401的記載。
這裡，藉由作為絕緣體471a使用具有阻擋雜質的功能的絕緣體，例如可以抑制包含在基板401中的雜質混入電晶體490，因此可以防止特性的劣化。此外，絕緣體471a具有阻擋氫或氧的功能。因此，可以抑制包含在絕緣體465等的氫混入電晶體490。此外，可以抑制從電晶體490中的氧擴散到外部。
〈使用氧化物半導體的電晶體的結構〉
圖1所示的電晶體490包括導電體413、導電體413上的絕緣體402、絕緣體402上的半導體406a、半導體406a上的半導體406b、與半導體406a的側面及半導體406b的頂面及側面接觸的導電體416a及導電體416b、與半導體406a的側面、半導體406b的頂面及側面、導電體416a的頂面及側面以及導電體416b的頂面及側面接觸的半導體406c、半導體406c上的絕緣體412、絕緣體412上的導電體404。注意，在此導電體413為電晶體490的一部分，但不侷限於此。例如，可以將導電體413作為獨立於電晶體490的構成要素。
導電體413具有電晶體的閘極電極的功能。絕緣體402具有電晶體490的閘極絕緣體的功能。導電體416a及導電體416b具有電晶體490的源極電極及汲極電極的功能。絕緣體412具有電晶體490的閘極絕緣體的功能。導電體404具有電晶體490的閘極電極的功能。
導電體413及導電體404都具有電晶體的閘極電極的功能，被施加到兩者的電位也可以彼此不同。例如，也可以藉由對導電體413施加負或正的閘極電壓而調整電晶體490的臨界電壓。或者，使導電體 413與導電體404藉由導電體473等電連接，由此也可以施加相等的電位。此時，由於可以增大實效通道寬度，所以可以提高電晶體490的通態電流。此外，藉由使用導電體413還可以將電場施加到只使用導電體404時電場不容易到達的區域，所以可以減小電晶體490的次臨界擺幅值(S值)，可以降低電晶體490的關態電流。
另外，絕緣體402較佳的是包含過量氧的絕緣體。
例如，包含過量氧的絕緣體是具有藉由加熱處理釋放氧的功能的絕緣體。例如，包含過量氧的氧化矽是能夠藉由加熱處理等釋放氧的氧化矽。因此，絕緣體402是其中氧能夠移動的絕緣體。換言之，絕緣體402是具有氧透過性的絕緣體，即可。例如，絕緣體402是其氧透過性高於半導體406a的絕緣體，即可。
包含過量氧的絕緣體有時具有降低半導體406b中的氧缺陷的功能。氧缺陷在半導體406b中形成DOS而成為電洞陷阱等。另外，當氫進入氧缺陷部時，有時生成作為載子的電子。因此，藉由降低半導體406b中的氧缺陷，電晶體490可以具有穩定的電特性。
在此，藉由加熱處理釋放氧的絕緣體有時在熱脫附譜(TDS：Thermal Desorption Spectroscopy)分析中，在表面溫度為100℃以上且700℃以下或者100℃以上且500℃以下的範圍內釋放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氧(換算為氧原子)。
下面說明利用TDS分析來測量氧釋放量的方法。
對測量樣本進行TDS分析時的氣體的總釋放量與釋放氣體的離子強度的積分值成正比。並且，藉由對該測量樣本與標準樣本進行比較， 可以計算出氣體的總釋放量。
例如，根據作為標準樣本的含有指定密度的氫的矽基板的TDS分析結果以及測量樣本的TDS分析結果，可以藉由下面所示的公式求出測量樣本的氧分子的釋放量(NO2)。這裡，假設為藉由TDS分析而得到的質荷比32的氣體都來源於氧分子。雖然CH3OH的質荷比為32，但因為CH3OH存在的可能性較低，所以在這裡不考慮。此外，包含作為氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子也在自然界的存在比率極低，所以不考慮。
NO2=NH2/SH2×SO2×α
NH2是以密度換算從標準樣本脫離的氫分子的值。SH2是對標準樣本進行TDS分析而得到的離子強度的積分值。在此，將標準樣本的基準值設定為NH2/SH2。SO2是對測量樣本進行TDS分析而得到的離子強度的積分值。α是在TDS分析中影響到離子強度的係數。關於上面所示的公式的詳細內容，可以參照日本專利申請公開平6-275697公報。注意，上述氧的釋放量是使用由日本電子科學公司(ESCO Ltd.)製造的熱脫附裝置EMD-WA1000S/W，並以包含1×1016atoms/cm2的氫原子的矽基板為標準樣本而測量的。
此外，在TDS分析中，氧的一部分作為氧原子被檢測出。氧分子與氧原子的比例可以從氧分子的電離率算出。另外，因為上述α包括氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
注意，NO2是氧分子的釋放量。換算為氧原子時的釋放量是氧分子的釋放量的2倍。
或者，藉由加熱處理釋放氧的絕緣體有時包含過氧化自由基。明確而言，起因於過氧化自由基的自旋密度為5×1017spins/cm3以上。另外，包含過氧化自由基的絕緣體有時在ESR中在g值為2.01近旁具有非對稱的信號。
或者，包含過量氧的絕緣體也可以是氧過剩的氧化矽(SiOx(X>2))。在氧過剩的氧化矽(SiOx(X>2))中，每單位體積中含有的氧原子數多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由拉塞福背散射光譜學法(RBS：Rutherford Backscattering Spectrometry)測定的值。
如圖1所示，導電體416a及導電體416b的側面與半導體406b的側面接觸。此外，可以由導電體404的電場電圍繞半導體406b(將由導電體的電場電圍繞半導體的電晶體結構稱為surrounded channel(s-channel)結構)。因此，有時在整個半導體406b中(塊內)形成通道。在s-channel結構中，可以使大電流流過電晶體的源極與汲極間，由此可以提高通態電流。
由於可以得到高通態電流，因此s-channel結構可以說是適合於微型電晶體的結構。包括微型電晶體的半導體裝置可以具有高集成度及高密度。例如，電晶體的通道長度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下，並且，電晶體的通道寬度較佳為40nm以下，更佳為30nm以下，進一步較佳為20nm以下。
注意，例如，通道長度是指在電晶體的俯視圖中，半導體(或在電晶體處於開啟狀態時，在半導體中電流流動的部分)與閘極電極重疊的區域或形成有通道的區域中的源極(源極區或源極電極)與汲極(汲極區或汲極電極)之間的距離。另外，在一個電晶體中，通道長度在所有區域中不一定為相同。換言之，一個電晶體的通道長度有時 不侷限於一個值。因此，在本說明書中，通道長度是形成通道的區域中的任一個值、最大值、最小值或平均值。
例如，通道寬度是指半導體(或在電晶體處於開啟狀態時，在半導體中電流流動的部分)與閘極電極重疊的區域或形成有通道的區域中的源極與汲極相對的部分的長度。另外，在一個電晶體中，通道寬度在所有區域中不一定為相同。換言之，一個電晶體的通道寬度有時不侷限於一個值。因此，在本說明書中，通道寬度是形成有通道的區域中的任一個值、最大值、最小值或平均值。
另外，在有的電晶體結構中，有時形成有通道的區域中的實際上的通道寬度(下面稱為實效通道寬度)不同於電晶體的俯視圖所示的通道寬度(下面稱為外觀上的通道寬度)。例如，在具有立體結構的電晶體中，有時因為實效通道寬度大於電晶體的俯視圖所示的外觀上的通道寬度，所以不能忽略其影響。例如，在具有立體結構的微型電晶體中，有時形成在半導體側面中的通道區的比例大於形成在半導體頂面中的通道區的比例。在此情況下，形成有通道的實際上的實效通道寬度大於俯視圖所示的外觀上的通道寬度。
在具有立體結構的電晶體中，有時難以藉由實測來估計實效通道寬度。例如，為了根據設計值估計實效通道寬度，需要一個假設，亦即已知半導體的形狀。因此，當半導體的形狀不確定時，難以正確地測定實效通道寬度。
因此，在本說明書中，有時將在電晶體的俯視圖中半導體與閘極電極重疊的區域中的源極與汲極相對的部分的長度，亦即外觀上的通道寬度稱為“圍繞通道寬度(SCW：Surrounded Channel Width)”。此外，在本說明書中，在簡單地描述為“通道寬度”時，有時是指圍繞通道寬度或外觀上的通道寬度。或者，在本說明書中，在簡單地描 述為“通道寬度”時，有時是指實效通道寬度。注意，藉由對剖面TEM影像等進行分析等，可以決定通道長度、通道寬度、實效通道寬度、外觀上的通道寬度、圍繞通道寬度等的值。
另外，在藉由計算求得電晶體的場效移動率或每個通道寬度的電流值等時，有時使用圍繞通道寬度來計算。在此情況下，該值有時不同於使用實效通道寬度計算的值。
〈氧化物半導體的結構〉下面，說明可用於半導體406a、半導體406b及半導體406c等的氧化物半導體的結構。在本說明書中，六方晶系包括三方晶系和菱方晶系。
氧化物半導體被分為非單晶氧化物半導體和單晶氧化物半導體。或者，氧化物半導體例如被分為結晶氧化物半導體和非晶氧化物半導體。
作為非單晶氧化物半導體有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)、多晶氧化物半導體、微晶氧化物半導體以及非晶氧化物半導體等。另外，作為結晶氧化物半導體可以舉出單晶氧化物半導體、CAAC-OS、多晶氧化物半導體和微晶氧化物半導體等。
首先，對CAAC-OS進行說明。
CAAC-OS是包含多個c軸配向的結晶部的氧化物半導體之一。
藉由利用穿透式電子顯微鏡(TEM：Transmission Electron Microscope)觀察CAAC-OS的明視野影像及繞射圖案的複合分析影像 (也稱為高解析度TEM影像)，可以確認到多個結晶部。另一方面，在高解析度TEM影像中，觀察不到結晶部與結晶部之間的明確的邊界，亦即晶界(grain boundary)。因此，在CAAC-OS中，不容易發生起因於晶界的電子移動率的降低。
根據從大致平行於樣本面的方向觀察的CAAC-OS的剖面的高解析度TEM影像可知在結晶部中金屬原子排列為層狀。各金屬原子層具有反映著其上形成CAAC-OS膜的面(也稱為被形成面)或CAAC-OS膜的頂面的凹凸的形狀並以平行於CAAC-OS的被形成面或頂面的方式排列。
另一方面，根據從大致垂直於樣本面的方向觀察的CAAC-OS的平面的高解析度TEM影像可知在結晶部中金屬原子排列為三角形狀或六角形狀。但是，在不同的結晶部之間金屬原子的排列沒有規律性。
使用X射線繞射(XRD：X-Ray Diffraction)裝置對CAAC-OS進行結構分析。例如，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS時，在繞射角(2θ)為31°附近時常出現峰值。由於該峰值來源於InGaZnO4結晶的(009)面，由此可知CAAC-OS中的結晶具有c軸配向性，並且c軸朝向大致垂直於被形成面或頂面的方向。
注意，當利用out-of-plane法分析包括InGaZnO4結晶的CAAC-OS時，除了在2θ為31°附近的峰值之外，有時還在2θ為36°附近觀察到峰值。2θ為36°附近的峰值意味著CAAC-OS的一部分中含有不具有c軸配向性的結晶。較佳的是，在CAAC-OS中在2θ為31°附近時出現峰值而在2θ為36°附近時不出現峰值。
CAAC-OS是雜質濃度低的氧化物半導體。雜質是指氫、碳、矽和過渡金屬元素等氧化物半導體的主要成分以外的元素。尤其是，與氧的 鍵合力比構成氧化物半導體的金屬元素強的矽等元素會奪取氧化物半導體中的氧而打亂氧化物半導體的原子排列，導致結晶性下降。另外，由於鐵或鎳等的重金屬、氬、二氧化碳等的原子半徑(分子半徑)大，所以如果其被包含在氧化物半導體內，也會打亂氧化物半導體的原子排列，導致結晶性下降。此外，包含在氧化物半導體中的雜質有時會成為載子陷阱或載子發生源。
另外，CAAC-OS是缺陷態密度低的氧化物半導體。例如，氧化物半導體中的氧缺陷有時會成為載子陷阱或者藉由俘獲氫而成為載子發生源。
將雜質濃度低且缺陷態密度低(氧缺陷的個數少)的狀態稱為“高純度本質”或“實質上高純度本質”。高純度本質或實質上高純度本質的氧化物半導體具有較少的載子發生源，因此可以具有較低的載子密度。因此，使用該氧化物半導體的電晶體很少具有負臨界電壓的電特性(也稱為常開啟(normally-on)特性)。此外，高純度本質或實質上高純度本質的氧化物半導體具有較少的載子陷阱。因此，使用該氧化物半導體的電晶體的電特性變動小，而成為高可靠性電晶體。此外，被氧化物半導體的載子陷阱俘獲的電荷到被釋放需要長時間，有時像固定電荷那樣動作。因此，使用雜質濃度高且缺陷態密度高的氧化物半導體的電晶體的電特性有時不穩定。
此外，在使用CAAC-OS的電晶體中，起因於可見光或紫外光的照射的電特性的變動小。
接下來，說明微晶氧化物半導體。
在微晶氧化物半導體的高解析度TEM影像中有觀察到結晶部的區域及觀察不到明確的結晶部的區域。微晶氧化物半導體中含有的結晶 部的尺寸大多為1nm以上且100nm以下，或1nm以上且10nm以下。尤其是，將具有尺寸為1nm以上且10nm以下或1nm以上且3nm以下的微晶的奈米晶(nc：nanocrystal)的氧化物半導體稱為nc-OS(nanocrystalline Oxide Semiconductor：奈米晶氧化物半導體)。另外，例如在nc-OS的高解析度TEM影像中，有時觀察不到明確的晶界。
nc-OS在微小區域(例如1nm以上且10nm以下的區域，特別是1nm以上且3nm以下的區域)中其原子排列具有週期性。另外，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。因此，在膜整體上觀察不到配向性。所以，有時nc-OS在某些分析方法中與非晶氧化物半導體沒有差別。例如，在藉由利用使用其束徑比結晶部大的X射線的XRD裝置的out-of-plane法對nc-OS進行結構分析時，檢測不出表示結晶面的峰值。此外，在對nc-OS進行使用其束徑比結晶部大(例如，50nm以上)的電子射線的電子繞射(選區域電子繞射)時，觀察到類似光暈圖案的繞射圖案。另一方面，在對nc-OS進行使用其束徑近於結晶部或者比結晶部小的奈米束電子射線的電子繞射時，觀察到斑點。另外，在nc-OS的奈米束電子繞射圖案中，有時觀察到如圓圈那樣的(環狀的)亮度高的區域。而且，在nc-OS的奈米束電子繞射圖案中，有時還觀察到環狀的區域內的多個斑點。
nc-OS是其規律性比非晶氧化物半導體高的氧化物半導體。因此，nc-OS的缺陷態密度比非晶氧化物半導體低。但是，nc-OS在不同的結晶部之間觀察不到晶體配向的規律性。所以，nc-OS的缺陷態密度比CAAC-OS高。
接著，對非晶氧化物半導體進行說明。
非晶氧化物半導體是具有無序的原子排列並不具有結晶部的氧化 物半導體。其一個例子為具有如石英那樣的無定形態的氧化物半導體。
在非晶氧化物半導體的高解析度TEM影像中，觀察不到結晶部。
使用XRD裝置對非晶氧化物半導體進行結構分析。當利用out-of-plane法分析時，檢測不到表示結晶面的峰值。另外，在非晶氧化物半導體的電子繞射圖案中，觀察到光暈圖案。另外，在非晶氧化物半導體的奈米束電子繞射圖案中，觀察不到斑點，而觀察到光暈圖案。
此外，氧化物半導體有時具有呈現nc-OS與非晶氧化物半導體之間的物性的結構。將具有這種結構的氧化物半導體特別稱為amorphous-like氧化物半導體(a-like OS：amorphous-like Oxide Semiconductor)。
在a-like OS的高解析度TEM影像中，有時觀察到空洞(也稱為空隙)。此外，在a-like OS的高解析度TEM影像中，有明確地確認到結晶部的區域及確認不到結晶部的區域。有時TEM觀察中的微量的電子照射引起a-like OS的晶化，由此發生結晶部的生長。另一方面，若是優質的nc-OS，則幾乎沒有TEM觀察中的微量的電子照射所引起的晶化。
此外，a-like OS及nc-OS的結晶部的尺寸可以使用高解析度TEM影像測量。例如，InGaZnO4結晶具有層狀結構，在In-O層之間具有兩個Ga-Zn-O層。InGaZnO4結晶的單位晶格具有包括三個In-O層和六個Ga-Zn-O層的九個層在c軸方向上以層狀層疊的結構。因此，這些彼此相鄰的層之間的間隔與(009)面的晶格表面間隔(也稱為d值)大致相等，由結晶結構分析求出其值為0.29nm。因此，重點觀察高解析度 TEM影像中的晶格條紋，在晶格條紋的間隔為0.28nm以上且0.30nm以下的部分中，每一個晶格條紋對應於InGaZnO4結晶的a-b面。
另外，有時氧化物半導體的密度因結構而不同。例如，當已知某個氧化物半導體的組成時，藉由以具有與該組成相同的組成的單晶的密度與其進行比較，可以估計該氧化物半導體的結構。例如，相對於單晶的密度，a-like OS的密度為78.6%以上且小於92.3%。例如，相對於單晶的密度，nc-OS的密度和CAAC-OS的密度為92.3%以上且小於100%。注意，其密度相對於單晶的密度小於78%的氧化物半導體藉由成膜法等形成是很困難的。
使用具體例子對上述內容進行說明。例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，具有菱方晶系結構的單晶InGaZnO4的密度為6.357g/cm3。因此，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，a-like OS的密度為5.0g/cm3以上且小於5.9g/cm3。另外，例如，在原子個數比滿足In：Ga：Zn=1：1：1的氧化物半導體中，nc-OS的密度和CAAC-OS的密度為5.9g/cm3以上且小於6.3g/cm3。
注意，有時不存在相同組成的單晶。此時，藉由以任意比例組合組成不同的單晶，可以算出相當於所希望的組成的單晶的密度。根據組成不同的單晶的組合比例使用加權平均計算所希望的組成的單晶的密度即可。注意，較佳的是儘可能減少所組合的單晶的種類來計算密度。
注意，氧化物半導體例如可以是包括非晶氧化物半導體、a-like OS、微晶氧化物半導體和CAAC-OS中的兩種以上的疊層膜。
以上是可用於半導體406a、半導體406b及半導體406c等的氧化 物半導體的結構。
〈半導體的其他構成要素〉
接下來，說明可用於半導體406a、半導體406b及半導體406c等的半導體的其他構成要素。
半導體406b例如是包含銦的氧化物半導體。例如，在半導體406b包含銦時，其載子移動率(電子移動率)得到提高。此外，半導體406b較佳為包含元素M。元素M較佳的是鋁、鎵、釔或錫等。作為可用作元素M的其他元素，有硼、矽、鈦、鐵、鎳、鍺、釔、鋯、鉬、鑭、鈰、釹、鉿、鉭、鎢等。注意，作為元素M有時也可以組合多個上述元素。元素M例如是與氧的鍵能高的元素。元素M例如是與氧的鍵能高於銦的元素。或者，元素M例如是具有增大氧化物半導體的能隙的功能的元素。此外，半導體406b較佳為包含鋅。當氧化物半導體包含鋅時，有時容易晶化。
注意，半導體406b不侷限於包含銦的氧化物半導體。半導體406b例如也可以是鋅錫氧化物或鎵錫氧化物等不包含銦且包含鋅、鎵或錫的氧化物半導體等。
作為半導體406b例如使用能隙大的氧化物。半導體406b的能隙例如是2.5eV以上且4.2eV以下，較佳為2.8eV以上且3.8eV以下，更佳為3eV以上且3.5eV以下。
例如，半導體406a及半導體406c是包含除了氧之外的一種以上或兩種以上構成半導體406b的元素的氧化物半導體。因為半導體406a及半導體406c包含除了氧之外的一種以上或兩種以上構成半導體406b的元素，所以不容易在半導體406a與半導體406b的介面以及半導體406b與半導體406c的介面處形成介面能階。
半導體406a、半導體406b及半導體406c較佳的是至少包含銦。另外，在半導體406a是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為50atomic%以上，更佳的是：In為低於25atomic%，M為75atomic%以上。此外，在半導體406b是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為25atomic%以上，M為低於75atomic%，更佳的是：In為34atomic%以上，M為低於66atomic%。此外，在半導體406c是In-M-Zn氧化物的情況下，在In和M的總和為100atomic%時，較佳的是：In為低於50atomic%，M為50atomic%以上，更佳的是：In為低於25atomic%，M為75atomic%以上。另外，半導體406c也可以使用與半導體406a相同的種類的氧化物。
作為半導體406b使用其電子親和力大於半導體406a及半導體406c的氧化物。例如，作為半導體406b使用如下氧化物，該氧化物的電子親和力比半導體406a及半導體406c大0.07eV以上且1.3eV以下，較佳的是大0.1eV以上且0.7eV以下，更佳的是大0.15eV以上且0.4eV以下。注意，電子親和力是真空能階和導帶底之間的能量差。
注意，銦鎵氧化物的電子親和力小，其氧阻擋性高。因此，半導體406c較佳為包含銦鎵氧化物。鎵原子的比率[In/(In+Ga)]例如為70%以上，較佳為80%以上，更佳為90%以上。
此時，若對閘極電極施加電場，通道則形成在半導體406a、半導體406b和半導體406c當中的電子親和力最大的半導體406b中。
在此，有時在半導體406a與半導體406b之間具有半導體406a和半導體406b的混合區域。另外，有時在半導體406b與半導體406c之間具有半導體406b和半導體406c的混合區域。混合區域的介面態密 度較低。因此，在半導體406a、半導體406b和半導體406c的疊層體的能帶結構中，各層之間的介面及介面附近的能量連續地變化(也稱為連續接合)。圖25A為依次層疊半導體406a、半導體406b以及半導體406c時的剖面圖。圖25B示出圖25A的點劃線P1-P2之間的導帶底的能量(Ec)，示出半導體406c的電子親和力比半導體406a大的情況。圖25C示出半導體406c的電子親和力比半導體406a小的情況。
此時，電子不是在半導體406a及半導體406c中而主要在半導體406b中移動。如上所述，藉由降低半導體406a與半導體406b的介面處的介面態密度、半導體406b與半導體406c的介面處的介面態密度，在半導體406b中妨礙電子移動的情況減少，從而可以提高電晶體490的通態電流。
越減少妨礙電子移動的原因，越能夠提高電晶體490的通態電流。例如，在沒有妨礙電子移動的原因的情況下，估計為電子高效率地移動。例如，在物理性凹凸較大的情況下也會發生電子移動的妨礙。
因此，為了提高電晶體490的通態電流，例如，半導體406b的頂面或底面(被形成面，在此為半導體406a)的1μm×1μm的範圍內的均方根(RMS：Root-Mean-Square)粗糙度為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。另外，其1μm×1μm的範圍內的平均表面粗糙度(也稱為Ra)為低於1nm，較佳為低於0.6nm，更佳為低於0.5nm，進一步較佳為低於0.4nm，即可。其1μm×1μm的範圍內的最大高低差(也稱為P-V)為低於10nm，較佳為低於9nm，更佳為低於8nm，進一步較佳為低於7nm。RMS粗糙度、Ra以及P-V可以藉由使用由精工電子奈米科技(SII Nano Technology)有限公司製造的SPA-500等測定。
或者，例如，在形成有通道的區域中的缺陷態密度高的情況下也 會發生電子移動的妨礙。
例如，在半導體406b具有氧缺陷(也記為“Vo”)的情況下，有時因為氫進入該氧缺陷部而形成施體能階。下面，有時將氫進入該氧缺陷部的狀態記為“VoH”。由於VoH使電子散射，所以會成為降低電晶體490的通態電流的原因。另外，氧缺陷部會在氧進入的情況比氫進入的情況下更加穩定。因此，藉由降低半導體406b中的氧缺陷，有時能夠提高電晶體490的通態電流。
為了減少半導體406b的氧缺陷，例如採用將包含於絕緣體402中的過量氧經過半導體406a移動到半導體406b的方法等。此時，半導體406a較佳為具有氧透過性的層(使氧經過或透過的層)。
氧藉由加熱處理等從絕緣體402被釋放而引入到半導體406a中。 另外，氧有時游離地存在於半導體406a中的原子之間或與氧等鍵合而存在。半導體406a的密度越低，亦即原子之間的間隙越多，氧透過性越高。此外，例如，在半導體406a具有層狀的結晶結構且氧不容易穿過層而移動的情況下，半導體406a較佳為具有適當低的結晶性的層。
半導體406a較佳為具有其允許使過量氧(氧)透過的結晶性，以使從絕緣體402釋放的過量氧(氧)到達半導體406b。例如，在半導體406a為CAAC-OS的情況下，若使整個層CAAC化，則不能使過量氧(氧)透過，所以其一部分較佳為具有間隙。例如，可以將半導體406a的CAAC化率設定為低於100%，較佳為低於98%，更佳為低於95%，進一步較佳為低於90%。注意，為了降低半導體406a與半導體406b的介面處的介面態密度，將半導體406a的CAAC化率設定為10%以上，較佳為20%以上，更佳為50%以上，進一步較佳為70%以上，即可。
注意，當電晶體490具有s-channel結構時，在整個半導體406b 中形成有通道。因此，半導體406b的厚度越大，通道區越大。亦即，半導體406b越厚，越能夠提高電晶體490的通態電流。例如，半導體406b具有其厚度為20nm以上，較佳為40nm以上，更佳為60nm以上，進一步較佳為100nm以上的區域即可。注意，半導體裝置的生產率有時會下降，因此，例如，半導體406b具有其厚度為300nm以下，較佳為200nm以下，更佳為150nm以下的區域即可。
此外，為了提高電晶體490的通態電流，半導體406c的厚度越小越較佳。例如，半導體406c具有其厚度為低於10nm，較佳為5nm以下，更佳為3nm以下的區域即可。另一方面，半導體406c具有阻擋構成相鄰的絕緣體的氧之外的元素(氫、矽等)侵入形成有通道的半導體406b中的功能。因此，半導體406c較佳為具有一定程度的厚度。例如，半導體406c具有其厚度為0.3nm以上，較佳為1nm以上，更佳為2nm以上的區域即可。另外，為了抑制從絕緣體402等釋放的氧向外擴散，半導體406c較佳為具有阻擋氧的性質。
此外，為了提高可靠性，較佳的是使半導體406a變厚並使半導體406c變薄。例如，半導體406a具有其厚度例如為10nm以上，較佳為20nm以上，更佳為40nm以上，進一步較佳為60nm以上的區域即可。藉由將半導體406a形成為厚，可以拉開從相鄰的絕緣體和半導體406a的介面到形成有通道的半導體406b的距離。注意，因為半導體裝置的生產率可能會下降，所以半導體406a具有其厚度例如為200nm以下，較佳為120nm以下，更佳為80nm以下的區域即可。
例如在半導體406b與半導體406a之間具有藉由二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)得到的矽濃度為低於1×1019atoms/cm3，較佳為低於5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。此外，在半導體406b與半導體406c之間具有藉由SIMS得到的矽濃度為低於1×1019atoms/cm3，較佳為低於 5×1018atoms/cm3，更佳為低於2×1018atoms/cm3的區域。
此外，為了降低半導體406b的氫濃度，較佳為降低半導體406a及半導體406c的氫濃度。半導體406a及半導體406c具有藉由SIMS得到的氫濃度為2×1020atoms/cm3以下，較佳為5×1019atoms/cm3以下，更佳為1×1019atoms/cm3以下，進一步較佳為5×1018atoms/cm3以下的區域。此外，為了降低半導體406b的氮濃度，較佳為降低半導體406a及半導體406c的氮濃度。半導體406a及半導體406c具有藉由SIMS得到的氮濃度為低於5×1019atoms/cm3，較佳為5×1018atoms/cm3以下，更佳為1×1018atoms/cm3以下，進一步較佳為5×1017atoms/cm3以下的區域。
上述三層結構是一個例子。例如，也可以採用沒有半導體406a或半導體406c的兩層結構。或者，也可以採用在半導體406a上或下、或者在半導體406c上或下設置作為半導體406a、半導體406和半導體406c例示的半導體中的任何一個半導體的四層結構。或者，也可以採用在半導體406a上、半導體406a下、半導體406c上、半導體406c下中的任何兩個以上的位置設置作為半導體406a、半導體406和半導體406c例示的半導體中的任何一個半導體的n層結構(n為5以上的整數)。
導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)接觸。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的至少一部分(或全部)接觸。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)電連接。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)與半導體406b等半導體的至少一部分(或全部)電連接。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的附近。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的附近。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的橫方向上。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的橫方向上。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的斜上方。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或全部)的斜上方。
或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的表面、側面、頂面和/或底面的至少一部分(或全部)的上方。或者，導電體416a(和/或導電體416b)的至少一部分(或全部)設置在半導體406b等半導體的至少一部分(或 全部)的上方。
〈使用氧化物半導體的電晶體的變形例〉
電晶體490可以採用各種各樣的結構。下面，為了便於理解，以圖9A至圖18B以及圖22A至圖23B示出電晶體490及其附近的區域。
圖9A是電晶體490的俯視圖的一個例子。圖9B示出對應於圖9A的點劃線A1-A2及點劃線A3-A4的剖面圖的一個例子。另外，在圖9A中，為了便於理解而省略如絕緣體等部分構成要素。
另外，圖10A是電晶體490的俯視圖的一個例子。圖10B示出對應於圖10A的點劃線B1-B2及點劃線B3-B4的剖面圖的一個例子。另外，在圖10A中，為了便於理解而省略如絕緣體等部分構成要素。
另外，圖11A是電晶體490的俯視圖的一個例子。圖11B示出對應於圖11A的點劃線C1-C2及點劃線C3-C4的剖面圖的一個例子。另外，在圖11A中，為了便於理解而省略如絕緣體等部分構成要素。
注意，雖然在圖1等中示出了半導體406c、絕緣體412及導電體404的端部都不突出的例子，但是根據本發明的一個實施方式的電晶體的結構不侷限於此。例如，如圖9A的俯視圖及圖9B的剖面圖所示，也可以在電晶體的整個表面上設置半導體406c及絕緣體412。或者，如圖10A的俯視圖所示，也可以以覆蓋電晶體的通道形成區及其周圍的區域的方式設置半導體406c，並且以覆蓋該半導體406c的方式在電晶體的整個表面上設置絕緣體412。另外，在圖10B的剖面圖中，半導體406c具有端部比導電體404突出的區域。或者，如圖11A的俯視圖所示，也可以以覆蓋電晶體的通道形成區及其周圍的區域的方式設置半導體406c及絕緣體412。此外，在圖11B的剖面圖中，半導體406c及絕緣體412的端部都比導電體404突出。
藉由使電晶體具有圖9A和圖9B、圖10A和圖10B或者圖11A和圖11B所示的結構，有時可以降低經過半導體406c或絕緣體412的表面等的洩漏電流。亦即，可以降低電晶體的關態電流。另外，在對絕緣體412及半導體406c進行蝕刻時，不需要將導電體404用作遮罩，所以導電體404不會暴露於電漿。因此，不容易產生天線效果所引起的電晶體的靜電損壞，從而能夠以高良率製造半導體裝置。另外，由於半導體裝置的設計彈性得到提高，所以該電晶體適用於具有複雜結構的LSI(Large Scale Integration：大型積體電路)或VLSI(Very Large Scale Integration：超大型積體電路)等積體電路。
另外，圖12A是電晶體490的俯視圖的一個例子。圖12B示出對應於圖12A的點劃線D1-D2及點劃線D3-D4的剖面圖的一個例子。另外，在圖12A中，為了便於理解而省略如絕緣體等部分構成要素。
雖然在圖1等中示出了設置有用作源極電極及汲極電極的導電體416a及導電體416b與用作閘極電極的導電體404重疊的區域的結構，但是根據本發明的一個實施方式的電晶體的結構不侷限於此。例如，如圖12A和圖12B所示，也可以不設置導電體416a及導電體416b與導電體404重疊的區域。藉由採用這種結構，能夠提供一種寄生電容小的電晶體。由此，可以實現開關特性良好且雜訊小的電晶體。
另外，當導電體416a及導電體416b不與導電體404重疊時，有時導電體416a與導電體416b之間的電阻會增高。在這種情況下，有時電晶體的通態電流會變低，因此較佳的是儘量降低該電阻。例如，可以縮短導電體416a(導電體416b)與導電體404之間的距離。例如，將導電體416a(導電體416b)與導電體404之間的距離設定為0μm以上且1μm以下，較佳為0μm以上且0.5μm以下，更佳為0μm以上且0.2μm以下，進一步較佳為0μm以上且0.1μm以下。
或者，可以在位於導電體416a(導電體416b)與導電體404之間的半導體406b或/及半導體406a中設置低電阻區423a(低電阻區423b)。另外，例如，低電阻區423a及低電阻區423b分別具有其載子密度比半導體406b或/及半導體406a的其他區域高的區域。或者，低電阻區423a及低電阻區423b分別具有其雜質濃度比半導體406b或/及半導體406a的其他區域高的區域。或者，低電阻區423a及低電阻區423b分別具有其載子移動率比半導體406b或/及半導體406a的其他區域高的區域。低電阻區423a及低電阻區423b例如可以藉由將導電體404、導電體416a、導電體416b等用作遮罩並對半導體406b或/及半導體406a添加雜質來形成。
另外，也可以縮短導電體416a(導電體416b)與導電體404之間的距離並在位於導電體416a(導電體416b)與導電體404之間的半導體406b或/及半導體406a中設置低電阻區423a(低電阻區423b)。
例如，如圖13A所示，上述電晶體490也可以不具有低電阻區423a以及低電阻區423b。當不具有低電阻區423a及低電阻區423b時，電晶體490的通態電流有時下降，但是短通道效應的影響降低。注意，在圖12B中，將相當於低電阻區423a及低電阻區423b的區域(導電體416a與導電體404之間以及導電體416b與導電體404之間的區域)分別稱為Loff1區域及Loff2區域。例如，藉由將Loff1區域及Loff2區域的長度縮短到50nm以下、20nm以下或者10nm以下，即使在不具有低電阻區423a及低電阻區423b的情況下也幾乎不發生電晶體490的通態電流的下降，所以是較佳的。注意，Loff1區域和Loff2區域的面積可以不同。
例如，如圖13B所示，上述電晶體490也可以僅具有Loff1區域，而不具有Loff2區域。當不具有Loff2區域時，可以在抑制電晶體490 的通態電流的下降的同時，降低短通道效應的影響。注意，將導電體416b與導電體404重疊的區域稱為Lov區域。例如，藉由將Lov區域的長度縮短到50nm以下、20nm以下或者10nm以下，幾乎不發生因寄生電容所導致的電晶體490的開關特性的下降，所以是較佳的。
例如，如圖13C所示，上述電晶體490的導電體404也可以為具有錐角的形狀。此時，例如，低電阻區423a以及低電阻區423b有時在深度方向上具有斜度。除了圖13C以外，其他的圖式的導電體404也可以為具有錐角的形狀。
另外，圖14A是電晶體490的俯視圖的一個例子。圖14B示出對應於圖14A的點劃線E1-E2及點劃線E3-E4的剖面圖的一個例子。另外，在圖14A中，為了便於理解而省略如絕緣體等部分構成要素。
雖然在圖1等中示出了用作源極電極及汲極電極的導電體416a及導電體416b與半導體406b的頂面及側面、絕緣體402的頂面等接觸的例子，但是根據本發明的一個實施方式的電晶體的結構不侷限於此。例如，如圖14A和圖14B所示，也可以採用導電體416a及導電體416b僅與半導體406b的頂面接觸的結構。
在圖14A和圖14B所示的電晶體中，導電體416a及導電體416b不與半導體406b的側面接觸。因此，從用作閘極電極的導電體404施加到半導體406b側面的電場不容易被導電體416a及導電體416b阻斷。另外，導電體416a及導電體416b不與絕緣體402的頂面接觸。所以，從絕緣體402釋放的過量氧(氧)不會為了使導電體416a及導電體416b氧化而消耗。因此，可以將從絕緣體402釋放的過量氧(氧)有效地用於減少半導體406b的氧缺陷。亦即，圖14A和圖14B所示的結構的電晶體具有高通態電流、高場效移動率、低次臨界擺幅值以及高可靠性等良好的電特性。
另外，圖15A是電晶體490的俯視圖的一個例子。圖15B示出對應於圖15A的點劃線F1-F2及點劃線F3-F4的剖面圖的一個例子。另外，在圖15A中，為了便於理解而省略如絕緣體等部分構成要素。
如圖15A和圖15B所示，電晶體490也可以採用不具有導電體416a及導電體416b且導電體426a及導電體426b與半導體406b接觸的結構。此時，較佳的是在半導體406b或/及半導體406a的至少與導電體426a及導電體426b接觸的區域設置低電阻區423a(低電阻區423b)。低電阻區423a及低電阻區423b例如可以藉由將導電體404等用作遮罩並對半導體406b或/及半導體406a添加雜質來形成。另外，也可以將導電體426a及導電體426b設置於半導體406b的孔(貫穿的部分)或者凹部(沒有貫穿的部分)中。藉由將導電體426a及導電體426b設置於半導體406b的孔或凹部中，導電體426a及導電體426b與半導體406b的接觸面積變大，因此能夠降低接觸電阻的影響。亦即，能夠提高電晶體的通態電流。
例如，如圖16A所示，上述電晶體490也可以不具有低電阻區423a以及低電阻區423b。當不具有低電阻區423a及低電阻區423b時，電晶體490的通態電流有時下降，但是短通道效應的影響降低。注意，在圖15B中，將相當於低電阻區423a及低電阻區423b的區域(導電體416a(導電體416b)與導電體404之間的區域)稱為Loff區域。例如，藉由將Loff區域的長度縮短到50nm以下、20nm以下或者10nm以下，有時即使在不具有低電阻區423a及低電阻區423b的情況下也幾乎不發生電晶體490的通態電流的下降。
例如，如圖16B所示，上述電晶體490的導電體404也可以為具有錐角的形狀。此時，例如，低電阻區423a以及低電阻區423b有時在深度方向上具有斜度。
圖17A和圖17B是電晶體490的俯視圖及剖面圖。圖17A是俯視圖，圖17B是對應於圖17A所示的點劃線G1-G2以及點劃線G3-G4的剖面圖。另外，在圖17A的俯視圖中，為了圖的簡化，省略構成要素的一部分。
圖17A和圖17B所示的電晶體490包括：絕緣體467c上的導電體413；絕緣體467c及導電體413上的具有凸部的絕緣體402；絕緣體402的凸部上的半導體406a；半導體406a上的半導體406b；半導體406b上的半導體406c；與半導體406a、半導體406b及半導體406c接觸且彼此分離地配置的導電體416a及導電體416b；半導體406c、導電體416a及導電體416b上的絕緣體412；絕緣體412上的導電體404；導電體416a、導電體416b、絕緣體412以及導電體404上的絕緣體408；以及絕緣體408上的絕緣體418。
此外，絕緣體412在G3-G4間的剖面上至少與半導體406b的側面接觸。導電體404在G3-G4間的剖面上至少隔著絕緣體412面向半導體406b的頂面及側面。另外，導電體413隔著絕緣體402面向半導體406b的底面。此外，絕緣體402也可以不具有凸部。另外，也可以不設置半導體406c、絕緣體408或絕緣體418。
因此，圖17A和圖17B所示的電晶體490與圖1所示的電晶體490僅有部分結構不同。明確而言，其不同之處僅在於圖17A和圖17B所示的電晶體490的半導體406a、半導體406b及半導體406c的結構與圖1所示的電晶體490的半導體406a、半導體406b及半導體406c的結構。因此，關於圖17A和圖17B所示的電晶體490，可以適當地參照圖1所示的電晶體490的說明。
注意，雖然在圖17A和圖17B中示出了作為電晶體的第一閘極電 極的導電體404不與作為第二閘極電極的導電體413電連接的例子，但是根據本發明的一個實施方式的電晶體的結構不侷限於此。例如，也可以採用導電體404與導電體413接觸的結構。藉由採用這種結構，導電體404和導電體413被供應相同的電位，由此可以提高電晶體的開關特性。或者，也可以不具有導電體413。
另外，圖18A是電晶體的俯視圖的一個例子。圖18B示出對應於圖18A的點劃線H1-H2及點劃線H3-H4的剖面圖的一個例子。另外，在圖18A中，為了便於理解而省略如絕緣體等部分構成要素。
注意，雖然在圖17A所示的俯視圖中示出了絕緣體412具有與導電體404相同的形狀的例子，但是根據本發明的一個實施方式的電晶體的結構不侷限於此。例如，如圖18A和圖18B所示，也可以將絕緣體412配置於絕緣體402、半導體406c、導電體416a及導電體416b上。
圖22A和圖22B是本發明的一個實施方式的電晶體490的俯視圖及剖面圖。圖22A是俯視圖，圖22B是對應於圖22A所示的點劃線I1-I2以及點劃線I3-I4的剖面圖。另外，在圖22A的俯視圖中，為了圖的簡化，省略構成要素的一部分。
圖22A和圖22B所示的電晶體490包括：絕緣體467c上的導電體604；導電體604上的絕緣體612；絕緣體612上的半導體606a；半導體606a上的半導體606b；半導體606b上的半導體606c；與半導體606a、半導體606b及半導體606c接觸且彼此分離地配置的導電體616a及導電體616b；以及半導體606c、導電體616a及導電體616b上的絕緣體618。另外，導電體604隔著絕緣體612面向半導體606b的底面。此外，絕緣體612也可以具有凸部。另外，也可以不設置半導體606a或絕緣體618。
注意，將半導體606b用作電晶體490的通道形成區。另外，將導電體604用作電晶體490的第一閘極電極(也稱為前閘極電極)。另外，將導電體616a及導電體616b用作電晶體490的源極電極及汲極電極。
另外，絕緣體618較佳的是包含過量氧的絕緣體。
另外，關於導電體604，參照導電體404的記載。關於絕緣體612，參照絕緣體412的記載。關於半導體606a，參照半導體406c的記載。關於半導體606b，參照半導體406b的記載。關於半導體606c，參照半導體406a的記載。關於導電體616a及導電體616b，參照導電體416a及導電體416b的記載。關於絕緣體618，參照絕緣體402的記載。
因此，有時可以認為圖22A和圖22B所示的電晶體490與圖18A和圖18B所示的電晶體490僅有部分結構不同。明確而言，圖22A和圖22B所示的電晶體490的結構與圖18A和圖18B所示的電晶體490不具有導電體404的結構類似。因此，關於圖22A和圖22B所示的電晶體490，可以適當地參照圖18A和圖18B所示的電晶體490的說明。
注意，電晶體490也可以包括隔著絕緣體618與半導體606b重疊的導電體。該導電體用作電晶體490的第二閘極電極。關於該導電體，參照導電體413的記載。另外，也可以使用該第二閘極電極形成s-channel結構。
另外，絕緣體618上也可以設置有顯示元件。例如，也可以設置有像素電極、液晶層、共用電極、發光層、有機EL層、陽極、陰極等。顯示元件例如與導電體616a等連接。
另外，也可以在半導體上設置能夠用作通道保護膜的絕緣體。另 外，如圖23A和圖23B所示，也可以在導電體616a及導電體616b與半導體606c之間設置絕緣體620。在此情況下，導電體616a(導電體616b)與半導體606c藉由絕緣體620中的開口部連接。關於絕緣體620，可以參照絕緣體618的記載。
另外，在圖22B和圖23B中，也可以在絕緣體618上設置導電體613。圖24A和圖24B示出此時的例子。此外，關於導電體613，參照導電體413的記載。另外，既可以對導電體613供應與導電體604相同的電位或信號，又可以對導電體613供應與導電體604不同的電位或信號。例如，也可以對導電體613供應固定電位來控制電晶體490的臨界電壓。亦即，導電體613可以具有第二閘極電極的功能。
〈半導體裝置的製造方法〉
接著，參照圖5A至圖8B對圖2所示的半導體裝置的製造方法進行說明。
首先，在半導體基板400上製造電晶體491及電晶體492。
接著，在電晶體491及電晶體492上形成絕緣體464(參照圖5A)。例如，絕緣體464可以利用濺射法、CVD法、MBE法、ALD法或PLD法等形成。尤其是當利用CVD法較佳為利用電漿CVD法形成絕緣體464時可以提高覆蓋性，所以是較佳的。另外，為了減少由電漿造成的損傷，較佳為利用熱CVD法、MOCVD法或ALD法。
接著，對絕緣體464的表面進行平坦化(參照圖5B)。作為平坦化處理，例如可以採用CMP法。
接著，進行加熱處理。該加熱處理例如可以在稀有氣體或氮氣體等惰性氣體氛圍下或者減壓氛圍下，以例如400℃以上且低於基板的應 變點的溫度進行。藉由加熱處理，例如，可以使電晶體491及電晶體492的半導體層的懸空鍵藉由由絕緣體464脫離的氫而終結。另外，藉由利用加熱處理使包含於各層中的水、氫脫離，可以降低水、氫的含有量。藉由在徹底去除絕緣體471a之下的層所含有的氫、水之後再形成絕緣體471a，可以減少後面的製程中水、氫向絕緣體471a之上的層一側擴散。
接著，在絕緣體464上形成絕緣體471a。然後，在絕緣體471a上形成絕緣體471b(參照圖5C)。至於絕緣體471a及絕緣體471b的成膜可以參照實施方式1中所示的有關絕緣體471a及絕緣體471b的成膜的記載。
接著，在絕緣體464、絕緣體471a及絕緣體471b中設置開口部(參照圖6A)。這裡較佳的是以露出電晶體490等所具有的導電體454等及區域476等的方式形成該開口部。例如可以利用光微影法等形成遮罩，並利用乾蝕刻等去除不需要的部分，然後去除遮罩來形成開口部。作為遮罩可以使用由無機膜或金屬膜構成的硬質遮罩。
接著，在該開口部內及絕緣體471b上形成導電體469(參照圖6B)。作為可以用於導電膜的材料可以參照實施方式1的導電體469的記載。另外，關於導電體469的成膜方法可以參照實施方式1的導電體469的成膜方法。
接著，藉由去除導電體469的一部分，形成其頂面與半導體基板400的底面平行的導電體472等。或者，藉由對導電體469的表面進行平坦化而使絕緣體471b露出，由此形成導電體472等(參照圖6C)。導電體469的去除可以參照實施方式1。
接著，在絕緣體471b及導電體472等上形成導電體485(參照圖 7A)。作為導電體485，例如可以使用用於導電體469的材料。
接著，利用光微影法等在導電體485上形成遮罩。
接著，去除導電體485的不需要的部分，藉由去除遮罩形成導電體486。接著，形成絕緣體467a(參照圖7B)。
接著，對絕緣體467a的表面進行平坦化。然後，在絕緣體467a中設置開口部，並在該開口部及絕緣體467a上形成成為導電體478的導電體。以填滿絕緣體467a的開口部的方式形成導電體478，至於成為導電體478的導電體所使用的材料及成膜方法可以參照導電體485的記載。然後，藉由利用CMP法等拋光法去除成為導電體478的導電體的一部分而使絕緣體467a露出，由此形成導電體478等(參照圖7C)。
接著，在絕緣體467a及導電體478等上形成導電體487等。導電體487等可以採用與導電體486相同的方法形成。接著，在絕緣體467a及導電體487上形成絕緣體467c。作為絕緣體467c，例如可以使用氧化矽、氧氮化矽等。絕緣體467c可以利用濺射法、CVD法(包括熱CVD法、MOCVD法、PECVD法等)、MBE法、ALD法或PLD法等形成。
接著，對絕緣體467a進行平坦化。接著，在絕緣體467c上形成絕緣體481a及絕緣體481b。關於絕緣體481a可以參照絕緣體471a的記載。另外，關於絕緣體481b可以參照絕緣體471b的記載。
接著，在絕緣體467c、絕緣體481a及絕緣體481b中設置到達導電體487等的開口部，並將導電體479等形成於該開口部內。導電體479等的形成可以採用與導電體472相同的方法。
接著，形成電晶體490。作為電晶體490可以使用圖9A和圖9B的電晶體490。接著，在電晶體490上形成絕緣體418。接著，在絕緣體418中設置到達導電體416b等的開口部，並在該開口部中形成導電體424等(參照圖8B)。藉由上述製程，可以製造圖2所示的半導體裝置。
〈電晶體的製造方法〉
接著，示出電晶體490的製造方法。這裡，使用圖19A至圖21C2示出圖14A和圖14B所示的電晶體的製造方法。
在絕緣體上形成成為導電體413的導電體。作為絕緣體，例如可以使用圖1所示的絕緣體467c或圖2所示的絕緣體467c、絕緣體481a及絕緣體481b的疊層等。在下文中作為一個例子示出在絕緣體467c上形成電晶體490的例子，但是絕緣體的種類不侷限於絕緣體467c。
作為成為導電體413的導電體，可以利用濺射法、CVD法、MBE法、PLD法或ALD法等形成。
接著，對成為導電體413的導電體的一部分進行蝕刻來形成導電體413。
接著，形成絕緣體402(參照圖19A)。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體402。在此，說明藉由CMP法等使絕緣體402的頂面平坦化的情況。藉由使絕緣體402的頂面平坦化，容易進行後面的製程，而可以提高電晶體490的良率。例如，藉由CMP法使絕緣體402的RMS粗度為1nm以下，較佳為0.5nm以下，更佳為0.3nm以下。或者，使1μm×1μm範圍的Ra小於1nm，較佳小於0.6nm，更佳小於0.5nm，進一步較佳小於0.4nm。或者，使1μm×1μm範圍的P-V小於10nm，較佳小於9nm，更佳小於8nm，進一步小於7nm。注意， 根據本發明的一個實施方式的電晶體490的結構不侷限於絕緣體402的頂面被平坦化的結構。
以包含過量氧的方式形成絕緣體402即可。也可以在形成絕緣體402之後添加氧。例如，在如下條件下添加氧即可：利用離子植入法；加速電壓為2kV以上且100kV以下；並且劑量為5×1014ions/cm2以上且5×1016ions/cm2以下。
另外，當以疊層膜構成絕緣體402時，可以利用上述成膜方法以不同的成膜方法形成各個膜。例如，可以利用CVD法形成第一層，並利用ALD法形成第二層。或者，可以利用濺射法形成第一層，並利用ALD法形成第二層。像這樣，藉由利用不同的成膜方法形成各個層的膜，可以使各個層的膜具有不同的功能或性質。再者，藉由層疊這些膜，作為整個疊層膜可以構成更適合的膜。
也就是說，利用濺射法、CVD法、MBE法、PLD法、ALD法等中的至少一個方法形成第n層(n是自然數)的膜，並利用濺射法、CVD法、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜。另外，第n層的膜的成膜方法和第n+1層的膜的成膜方法可以相同，也可以不同。此外，第n層的膜的成膜方法和第n+2層的膜的成膜方法可以相同。或者，所有膜的成膜方法可以都相同。
接著，依次形成用作半導體406a的半導體436a及用作半導體406b的半導體436b。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成用作半導體406a的半導體436a及用作半導體406b的半導體436b。
當作為半導體436a及半導體436b利用MOCVD法形成In-Ga-Zn氧化物層時，作為源氣體使用三甲基銦、三甲基鎵及二甲基鋅等即可。 源氣體不侷限於上述組合，也可以使用三乙基銦等代替三甲基銦。另外，也可以使用三乙基鎵等代替三甲基鎵。此外，還可以使用二乙基鋅等代替二甲基鋅。
接著，較佳為進行第一加熱處理。第一加熱處理可以以250℃以上且650℃以下，較佳為以300℃以上且500℃以下的溫度進行。第一加熱處理在惰性氣體氛圍或者包含10ppm以上、1%以上或10%以上的氧化性氣體的氛圍下進行。第一加熱處理也可以在減壓狀態下進行。或者，作為第一加熱處理，也可以在惰性氣體氛圍下進行加熱處理之後，在包含10ppm以上、1%以上或10%以上的氧化氣體氛圍下進行加熱處理以填補脫離的氧。藉由第一加熱處理，可以提高半導體436a及半導體436b的結晶性並可以去除如氫、水等的雜質。
接著，形成導電體416(參照圖19B)。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成導電體416。
導電體416a及導電體416b是藉由形成導電體416之後對導電體416的一部分進行蝕刻而形成的。因此，較佳為採用在形成導電體416時不使半導體406b受到損傷的成膜方法。亦即，較佳為利用MCVD法等形成導電體416。
另外，當以疊層膜形成導電體416時，可以利用如CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等成膜方法並以不同的成膜方法形成各個膜。例如，可以利用MOCVD法形成第一層，並利用濺射法形成第二層。或者，可以利用ALD法形成第一層，並利用MOCVD法形成第二層。或者，可以利用ALD法形成第一層，並利用濺射法形成第二層。或者，可以利用ALD法形成第一層，利用濺射法形成第二層，並利用而藉由ALD法形成第三層。像這樣，藉由利用不同的成膜方法形成各個層的膜，可以使各個層的膜具有不 同的功能或性質。再者，藉由層疊這些膜，作為整個疊層膜可以構成更適合的膜。
也就是說，當以疊層膜形成導電體416時，利用CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，並利用CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，第n層的膜的成膜方法和第n+1層的膜的成膜方法可以不同(n是自然數)。此外，第n層的膜的成膜方法和第n+2層的膜的成膜方法也可以相同。或者，所有膜的成膜方法也可以都相同。
導電體416或導電體416的疊層膜中的至少一個膜、用作半導體406a的半導體或用作半導體406b的半導體可以利用同一成膜方法形成。例如，都可以採用ALD法。由此，可以以不接觸大氣的方式進行成膜，從而可以防止雜質的混入。
導電體416或導電體416的疊層膜中的至少一個膜、用作半導體406a的半導體或用作半導體406b的半導體、以及絕緣體402或絕緣體402的疊層膜中的至少一個膜可以利用同一成膜方法形成。例如，都可以採用濺射法。由此，可以以不接觸大氣的方式進行成膜。由此，可以防止雜質的混入。注意，根據本發明的一個實施方式的半導體裝置的製造方法不侷限於此。
接著，形成遮罩426(參照圖20A)。遮罩426使用光敏光阻劑即可。另外，作為遮罩426，也可以設置抗反射膜(BARC：Bottom Anti Reflective Coating)作為光阻劑的基底。藉由設置抗反射膜，可以抑制光暈所導致的不良，而可以得到微細形狀。
接著，將遮罩426用作遮罩對導電體416進行蝕刻來形成導電體417。為了形成具有微細形狀的導電體417，需要形成具有微細形狀的遮罩426。當具有微細形狀的遮罩426過厚時有時會發生傾倒，因此較佳的是其具有能夠自己立住的厚度的區域。以遮罩426為遮罩而進行蝕刻的導電體416的厚度較佳的是薄到在遮罩426能夠承受的條件下被蝕刻的程度。注意，由於導電體416在後面成為用作電晶體490的源極電極及汲極電極的導電體416a及導電體416b，為了增大電晶體490的通態電流，較佳的是導電體416具有一定程度的厚度。因此，例如可以使導電體416包括厚度為5nm以上且30nm以下、較佳為5nm以上且20nm以下、更佳為5nm以上且15nm以下的區域。
接著，將導電體417用作遮罩對半導體436b及半導體436a進行蝕刻，來形成半導體406a及半導體406b。此時，當絕緣體402也被蝕刻時，容易形成s-channel結構(參照圖20B)。
接著，對導電體417的一部分進行蝕刻，形成導電體416a及導電體416b(參照圖21A)。如此，作為用來對半導體436a及半導體436b進行蝕刻的遮罩而形成的導電體416成為用作電晶體490的源極電極及汲極電極的導電體416a及導電體416b。因為成為導電體416a及導電體416b的導電體416也用作遮罩，由此可以減少製造電晶體490所需的製程數。此外，由於電晶體490可以縮小導電體416a及導電體416b所占的面積，所以電晶體490具有適合於微型半導體裝置的結構。
接著，形成用作半導體406c的半導體。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成用作半導體406c的半導體。
當利用MOCVD法形成In-Ga-Zn氧化物層作為用作半導體406c的半導體時，作為源氣體可以使用三甲基銦、三甲基鎵及二甲基鋅等。源氣體不侷限於上述組合，也可以使用三乙基銦等代替三甲基銦。另 外，可以使用三乙基鎵等代替三甲基鎵。此外，還可以使用二乙基鋅等代替二甲基鋅。
接著，也可以進行第二加熱處理。例如，作為半導體406a選擇其氧透過性比用作半導體406c的半導體高的半導體。亦即，作為用作半導體406c的半導體選擇其氧透過性比半導體406a低的半導體。換言之，作為半導體406a選擇具有使氧透過的功能的半導體。作為用作半導體406c的半導體選擇具有阻擋氧的功能的半導體。此時，藉由進行第二加熱處理，絕緣體402所包含的過量氧經過半導體406a移動到半導體406b。因為半導體406b被用作半導體406c的半導體覆蓋，所以不容易發生過量氧的外擴散。因此，藉由在這個時機進行第二加熱處理，可以有效地降低半導體406b的缺陷(氧缺陷)。注意，第二加熱處理在能夠使絕緣體402中的過量氧(氧)擴散到半導體406b的溫度下進行即可。例如，第二加熱處理也可以參照關於第一加熱處理的記載。或者，進行第二加熱處理的溫度較佳的是比進行第一加熱處理的溫度低。第一加熱處理與第二加熱處理的溫度差為20℃以上且150℃以下，較佳為40℃以上且100℃以下。由此，可以抑制絕緣體402釋放出過多的過量氧(氧)。
接著，形成用作絕緣體412的絕緣體。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成用作絕緣體412的絕緣體。
另外，當以疊層膜形成用作絕緣體412的絕緣體時，也可以利用如CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等成膜方法並以不同的成膜方法形成各個膜。例如，可以利用MOCVD法形成第一層，並利用濺射法形成第二層。或者，可以利用ALD法形成第一層，並利用MOCVD法形成第二層。或者，可以利用ALD法形成第一層，並利用濺射法形成第二層。或者，可以利用ALD法形成第一層，利用濺射法形成第二層，並利用ALD法形成第三層。 像這樣，藉由利用不同的成膜方法形成各個層的膜，可以使各個層的膜具有不同的功能或性質。再者，藉由層疊這些膜，作為整個疊層膜可以構成更適合的膜。
也就是說，當以疊層膜形成用作絕緣體412的絕緣體時，例如利用CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，並利用CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，第n層的膜的成膜方法和第n+1層的膜的成膜方法可以不同(n是自然數)。此外，第n層的膜的成膜方法和第n+2層的膜的成膜方法也可以相同。或者，所有膜的成膜方法也可以都相同。
接著，也可以進行第三加熱處理。例如，作為半導體406a選擇其氧透過性比用作半導體406c的半導體高的半導體。就是說，作為用作半導體406c的半導體選擇其氧透過性比半導體406a低的半導體。作為用作半導體406c的半導體選擇具有阻擋氧的功能的半導體。例如，作為半導體406a選擇其氧透過性比用作絕緣體412的絕緣體高的半導體。就是說，作為用作絕緣體412的絕緣體選擇其氧透過性比半導體406a低的絕緣體。換言之，作為半導體406a選擇具有使氧透過的功能的半導體。作為用作絕緣體412的絕緣體選擇具有阻擋氧的功能的絕緣體。此時，藉由進行第三加熱處理，絕緣體402所包含的過量氧經過半導體406a移動到半導體406b。因為半導體406b被用作半導體406c的半導體以及用作絕緣體412的絕緣體覆蓋，所以不容易發生過量氧的外擴散。因此，藉由在這個時機進行第三加熱處理，可以有效地降低半導體406b的缺陷(氧缺陷)。注意，第三加熱處理在能過使絕緣體402中的過量氧(氧)擴散到半導體406b的溫度下進行即可。例如，第三加熱處理也可以參照關於第一加熱處理的記載。或者，進行第三加熱處理的溫度較佳的是比進行第一加熱處理的溫度低。第一加熱處 理與第三加熱處理的溫度差為20℃以上且150℃以下、較佳為40℃以上且100℃以下。由此，可以抑制絕緣體402釋放出過多的過量氧(氧)。當用作絕緣體412的絕緣體具有阻擋氧的功能時，用作半導體406c的半導體也可以不具有阻擋氧的功能。
接著，形成用作導電體404的導電體。可以使用CVD法、MBE法、PLD法或ALD法等形成用作導電體404的導電體。
用作絕緣體412的絕緣體用作電晶體490的閘極絕緣體。因此，較佳為採用在形成用作導電體404的導電體時不使用作絕緣體412的絕緣體受到損傷的成膜方法。亦即，較佳為使用MCVD法等形成該導電體。
另外，當以疊層膜形成用作導電體404的導電體時，也可以利用如CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等成膜方法並以不同的成膜方法形成各個層的膜。例如，可以利用MOCVD法形成第一層，並利用濺射法形成第二層。或者，可以利用ALD法形成第一層，並利用MOCVD法形成第二層。或者，可以利用ALD法形成第一層，並利用濺射法形成第二層。或者，可以利用ALD法形成第一層，利用濺射法形成第二層，並利用ALD法形成第三層。像這樣，藉由利用不同的成膜方法形成各個層的膜，可以使各個層的膜具有不同的功能或性質。再者，藉由層疊這些膜，作為整個疊層膜可以構成更適合的膜。
也就是說，當以疊層膜形成用作導電體404的導電體時，例如利用CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n層的膜，並利用CVD法(電漿CVD法、熱CVD法、MCVD法、MOCVD法等)、MBE法、PLD法、ALD法等中的至少一個方法形成第n+1層的膜，第n層的膜的成膜方法和 第n+1層的膜的成膜方法可以不同(n是自然數)。此外，第n層的膜的成膜方法和第n+2層的膜的成膜方法也可以相同。或者，所有膜的成膜方法也可以都相同。
用作導電體404的導電體或用作導電體404的導電體的疊層膜中的至少一個膜以及用作絕緣體412的絕緣體或用作絕緣體412的絕緣體的疊層膜中的至少一個膜可以利用同一成膜方法形成。例如，都可以採用ALD法。由此，可以以不接觸大氣的方式進行成膜。由此，可以防止雜質的混入。或者，例如，用作接觸於用作絕緣體412的絕緣體的導電體404的導電體以及用作接觸於用作導電體404的導電體的絕緣體412的絕緣體也可以利用同一成膜方法形成。由此，可以在相同的腔室(chamber)中進行成膜。由此，可以防止雜質的混入。
另外，用作導電體404的導電體或用作導電體404的導電體的疊層膜中的至少一個膜以及用作絕緣體412的絕緣體或用作絕緣體412的絕緣體的疊層膜中的至少一個膜也可以利用同一成膜方法形成。例如，都可以採用濺射法。由此，可以以不接觸大氣的方式進行成膜。由此，可以防止雜質的混入。
接著，對用作導電體404的導電體的一部分進行蝕刻形成導電體404。以與半導體406b的至少一部分重疊的方式形成導電體404。
接著，與用作導電體404的導電體同樣地，對用作絕緣體412的絕緣體的一部分進行蝕刻形成絕緣體412。
接著，與用作導電體404的導電體、用作絕緣體412的絕緣體同樣地，對用作半導體406c的半導體的一部分進行蝕刻形成半導體406c。
可以利用同一光微影製程等對用作導電體404的導電體、用作絕緣體412的絕緣體以及用作半導體406c的半導體進行部分蝕刻。另外，可以將導電體404用作遮罩對用作絕緣體412的絕緣體以及用作半導體406c的半導體進行蝕刻。因此，在俯視圖中，導電體404、絕緣體412及半導體406c具有相同的形狀。另外，如圖21C1的放大剖面圖所示，有時與導電體404相比絕緣體412或/及半導體406c突出，或者如圖21C2的放大剖面圖所示，有時與絕緣體412或/及半導體406c相比導電體404突出。藉由將導電體404、絕緣體412及半導體406c形成為這樣的形狀，有時可以減少形狀不良並減少閘極漏電流。
接著，形成絕緣體408(參照圖21B)。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體408。
接著，也可以進行第四加熱處理。例如，作為半導體406a選擇其氧透過性比半導體406c高的半導體。就是說，作為半導體406c選擇其氧透過性比半導體406a低的半導體。作為半導體406c選擇具有阻擋氧的功能的半導體。或者，例如，作為半導體406a選擇其氧透過性比絕緣體412高的半導體。就是說，作為絕緣體412選擇其氧透過性比半導體406a低的半導體。或者，例如，作為半導體406a選擇其氧透過性比絕緣體408高的半導體。就是說，作為絕緣體408選擇其氧透過性比半導體406a低的絕緣體。換言之，作為半導體406a選擇具有使氧透過的功能的半導體。作為絕緣體408選擇具有阻擋氧的功能的絕緣體。此時，藉由進行第四加熱處理，絕緣體402所包含的過量氧經過半導體406a移動到半導體406b。因為半導體406b被半導體406c、絕緣體412或絕緣體408覆蓋，所以不容易發生過量氧的外擴散。因此，藉由在這個時機進行第四加熱處理，可以有效地降低半導體406b的缺陷(氧缺陷)。注意，第四加熱處理在能夠使絕緣體402中的過量氧(氧)擴散到半導體406b的溫度下進行即可。例如，第四加熱處理也可以參照關於第一加熱處理的記載。或者，進行第四加熱處理的溫 度較佳的是比進行第一加熱處理的溫度低。第一加熱處理與第四加熱處理的溫度差為20℃以上且150℃以下、較佳為40℃以上且100℃以下。由此，可以抑制絕緣體402釋放出過多的過量氧(氧)。當絕緣體408具有阻擋氧的功能時，半導體406c或/及絕緣體412也可以不具有阻擋氧的功能。
另外，也可以不進行第一加熱處理、第二加熱處理、第三加熱處理和第四加熱處理的全部或一部分。
接著，形成絕緣體418。可以使用濺射法、CVD法、MBE法、PLD法或ALD法等形成絕緣體418。
藉由上述步驟，可以製造圖14A和圖14B所示的電晶體490。
〈半導體裝置的結構的一個例子〉
圖29所示的半導體裝置包括電晶體491、使用氧化物半導體的電晶體490以及電容元件493。另外，半導體裝置也可以包括電晶體492。圖29所示的半導體裝置的結構例如可以用於實施方式3的圖30A至圖32所示的半導體裝置。
在本說明書等中，例如可以使用各種基板形成電晶體。對基板的種類沒有特別的限制。作為該基板的一個例子，例如可以使用半導體基板(例如，單晶基板或矽基板)、SOI基板、玻璃基板、石英基板、塑膠基板、金屬基板、不鏽鋼基板、具有不鏽鋼箔的基板、鎢基板、具有鎢箔的基板、撓性基板、貼合薄膜、包含纖維狀的材料的紙或者基材薄膜等。作為玻璃基板的一個例子，有鋇硼矽酸鹽玻璃、鋁硼矽酸鹽玻璃、鈉鈣玻璃等。作為撓性基板、貼合薄膜、基材薄膜等，可以舉出如下例子。例如可以舉出以聚對苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚碸(PES)、聚四氟乙烯(PTFE)為代 表的塑膠。或者，作為一個例子，可以舉出丙烯酸樹脂等合成樹脂等。或者，作為一個例子，可以舉出聚丙烯、聚酯、聚氟化乙烯或聚氯乙烯等。或者，作為一個例子，可以舉出聚醯胺、聚醯亞胺、芳族聚醯胺、環氧樹脂、無機蒸鍍薄膜、紙類等。尤其是，藉由使用半導體基板、單晶基板或SOI基板等製造電晶體，可以製造特性、尺寸或形狀等的不均勻性小、電流能力高且尺寸小的電晶體。當利用上述電晶體構成電路時，可以實現電路的低功耗化或電路的高集成化。
另外，也可以作為基板使用撓性基板，並在撓性基板上直接形成電晶體。或者，也可以在基板與電晶體之間設置剝離層。剝離層可以在如下情況下使用：在剝離層上製造半導體裝置的一部分或全部，然後將其從基板分離並轉置到其他基板上的情況。此時，也可以將電晶體轉置到耐熱性低的基板或撓性基板上。另外，作為上述剝離層，例如可以使用鎢膜與氧化矽膜的無機膜的層疊結構或基板上形成有聚醯亞胺等有機樹脂膜的結構等。
也就是說，也可以使用一個基板來形成電晶體，然後將電晶體轉置到另一個基板上。作為將電晶體轉置至其上的基板的一個例子，可以使用上述可以形成電晶體的基板，還可以使用紙基板、玻璃紙基板、芳族聚醯胺薄膜基板、聚醯亞胺薄膜基板、石材基板、木材基板、布基板(包括天然纖維(絲、棉、麻)、合成纖維(尼龍、聚氨酯、聚酯)或再生纖維(醋酯纖維、銅氨纖維、人造纖維、再生聚酯)等)、皮革基板、橡皮基板等。藉由使用上述基板，可以實現特性良好的電晶體的形成、耗電量低的電晶體的形成、不易損壞的裝置的製造、耐熱性的提高、輕量化或薄型化。
本實施方式的至少一部分可以與本說明書中記載的其他實施方式適當地組合而實施。
實施方式3
在本實施方式中，對本發明的一個實施方式的半導體裝置及使用本發明的一個實施方式的半導體裝置的應用例等進行說明。
〈半導體裝置〉
下面，對根據本發明的一個實施方式的半導體裝置進行例示。
圖30A所示的電路圖示出所謂的CMOS電路的結構，其中將p通道電晶體2200和n通道電晶體2100串聯連接且將各閘極連接。
圖30B所示的電路圖示出將電晶體2100和電晶體2200的各源極和汲極連接的結構。藉由採用這種結構，可以用作所謂的類比開關。
例如，作為電晶體2100可以使用上述電晶體490等。另外，例如，作為電晶體2200可以使用上述電晶體491等。圖31A和圖31B示出半導體裝置(記憶體裝置)的一個例子，該半導體裝置即使在沒有電力供應的情況下也能夠保持儲存內容並且對寫入次數也沒有限制。
圖31A所示的半導體裝置包括使用第一半導體的電晶體3200、使用第二半導體的電晶體3300以及電容元件3400。另外，作為電晶體3300可以使用上述電晶體490等。另外，作為電晶體3200可以使用上述電晶體491等。
當電晶體3300為使用氧化物半導體的電晶體時，由於電晶體3300的關態電流低，所以可以在長期間使半導體裝置的特定的節點保持儲存內容。也就是說，不需要更新工作或者可以使更新工作的頻率極低，從而實現低耗電的半導體裝置。
在圖31A中，第一佈線3001與電晶體3200的源極電連接，第二佈線3002與電晶體3200的汲極電連接。此外，第三佈線3003與電晶體3300的源極和汲極中的一個電連接，第四佈線3004與電晶體3300的閘極電連接。再者，電晶體3200的閘極及電晶體3300的源極和汲極中的另一個與電容元件3400的一個電極電連接，第五佈線3005與電容元件3400的電極的另一個電連接。
圖31A所示的半導體裝置藉由具有能夠保持電晶體3200的閘極的電位的特徵，可以如下所示那樣進行資訊的寫入、保持以及讀出。
對資訊的寫入及保持進行說明。首先，將第四佈線3004的電位設定為使電晶體3300成為導通狀態的電位，使電晶體3300成為導通狀態。由此，第三佈線3003的電位施加到與電晶體3200的閘極及電容元件3400的一個電極電連接的節點FG。換言之，對電晶體3200的閘極施加規定的電荷(寫入)。這裡，施加賦予兩種不同電位位準的電荷(以下，稱為低位準電荷、高位準電荷)中的任一個。然後，藉由將第四佈線3004的電位設定為使電晶體3300成為非導通狀態的電位，使節點FG保持電荷(保持)。
因為電晶體3300的關態電流極低，所以節點FG的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線3001施加規定的電位(恆電位)的狀態下對第五佈線3005施加適當的電位(讀出電位)時，第二佈線3002具有對應於保持在節點FG中的電荷量的電位。這是因為如下緣故：在電晶體3200為n通道電晶體的情況下，對電晶體3200的閘極施加高位準電荷時的外觀上的臨界電壓Vth_H低於對電晶體3200的閘極施加低位準電荷時的外觀上的臨界電壓Vth_L。在此，外觀上的臨界電壓是指為了使電晶體3200成為“導通狀態”所需要的第五 佈線3005的電位。因此，藉由將第五佈線3005的電位設定為Vth_H與Vth_L的之間的電位V0，可以辨別施加到節點FG的電荷。例如，在寫入時節點FG被供應高位準電荷的情況下，當第五佈線3005的電位為V0(>Vth_H)時，電晶體3200成為“導通狀態”。另一方面，當節點FG被供應低位準電荷時，即使第五佈線3005的電位為V0(<Vth_L)，電晶體3200還保持“非導通狀態”。因此，藉由辨別第二佈線3002的電位，可以讀出節點FG所保持的資訊。
注意，當將記憶單元設置為陣列狀時，在讀出時必須讀出所希望的記憶單元的資訊。為了不讀出其他記憶單元的資訊，可以對第五佈線3005施加不管施加到節點FG的電荷如何都會使電晶體3200成為“非導通狀態”的電位，亦即，低於Vth_H的電位。或者，可以對第五佈線3005施加不管施加到節點FG的電荷如何都會使電晶體3200成為“導通狀態”的電位，亦即，高於Vth_L的電位。
圖31B所示的半導體裝置與圖31A所示的半導體裝置的不同之處在於圖31B所示的半導體裝置不包括電晶體3200。在該情況下，也可以藉由與圖31A所示的半導體裝置相同的工作進行資訊的寫入及保持工作。
說明圖31B所示的半導體裝置中的資訊讀出。當電晶體3300成為導通狀態時，處於浮動狀態的第三佈線3003和電容元件3400導通，在第三佈線3003和電容元件3400之間電荷被重新分配。其結果，第三佈線3003的電位發生變化。第三佈線3003的電位的變化量根據電容元件3400的一個電極的電位(或積累在電容元件3400中的電荷)而具有不同的值。
例如，在電容元件3400的一個電極的電位為V，電容元件3400的電容為C，第三佈線3003所具有的電容成分為CB，在電荷被重新分 配之前的第三佈線3003的電位為VB0時，電荷被重新分配之後的第三佈線3003的電位為(CB×VB0+C×V)/(CB+C)。因此，當假定作為記憶單元的狀態，電容元件3400的一個電極的電位成為V1和V0(V1>V0)兩種狀態時，可知保持電位V1時的第三佈線3003的電位(=(CB×VB0+C×V1)/(CB+C))高於保持電位V0時的第三佈線3003的電位(=(CB×VB0+C×V0)/(CB+C))。
並且，藉由對第三佈線3003的電位和規定的電位進行比較可以讀出資訊。
在此情況下，可以採用如下結構：作為用來驅動記憶單元的驅動電路使用應用了上述第一半導體的電晶體，並且將作為電晶體3300的應用了第二半導體的電晶體層疊在驅動電路上。
上述半導體裝置藉由應用使用氧化物半導體的關態電流極低的電晶體可以長期間地保持儲存內容。也就是說，不需要更新工作或者可以使更新工作的頻率極低，從而可以實現低耗電的半導體裝置。此外，在沒有電力的供應時(但是，較佳的是固定電位)也可以長期間地保持儲存內容。
此外，因為該半導體裝置在寫入資訊時不需要高電壓，所以不容易引起元件劣化。例如，由於該半導體裝置不像習知的非揮發性記憶體那樣地對浮動閘極注入電子或從浮動閘極抽出電子，因此不會發生絕緣體劣化等問題。亦即，根據本發明的一個實施方式的半導體裝置對重寫可能次數沒有限制，而不存在習知的非揮發性記憶體的關於重寫可能次數的問題，其可靠性得到極大的提高。再者，由於其根據電晶體的導通狀態或非導通狀態而進行資訊寫入，因而可以進行高速工作。
〈RF標籤〉
下面，參照圖32說明包括上述電晶體或記憶體裝置的RF標籤。
根據本發明的一個實施方式的RF標籤在其內部包括記憶體電路，在該記憶體電路儲存資訊，並使用非接觸單元諸如無線通訊進行與外部的資訊的收發。根據這種特徵，RF標籤可以被用於藉由讀取物品等的個體資訊識別物品的個體識別系統等。注意，這些用途要求高可靠性。
參照圖32說明RF標籤的結構。圖32是示出RF標籤的結構例子的塊圖。
如圖32所示，RF標籤800包括接收從與通信器801(也稱為詢問器、讀取器/寫入器等)連接的天線802發送的無線信號803的天線804。此外，RF標籤800包括整流電路805、恆壓電路806、解調變電路807、調變電路808、邏輯電路809、記憶體電路810、ROM811。另外，作為包括在解調變電路807中的呈現整流作用的電晶體的半導體，例如也可以使用充分地抑制反向電流的氧化物半導體。由此，可以抑制起因於反向電流的整流作用的降低並防止解調變電路的輸出飽和，也就是說，可以使解調變電路的輸入和解調變電路的輸出之間的關係靠近於線性關係。注意，資料傳輸方法大致分類成如下三種方法：將一對線圈設置成彼此相對並且藉由互感相互通信的電磁耦合方法；使用感應場進行通信的電磁感應方法；以及使用電波進行通信的電波方法。RF標籤800可以使用上述任何方法。
接著，說明各電路的結構。天線804與連接於通信器801的天線802之間進行無線信號803的收發。此外，整流電路805是用來對藉由由天線804接收無線信號生成的輸入交流信號進行整流，例如進行半波兩倍壓整流，並由後級的電容元件使進行了整流的信號平滑化，從 而生成輸入電位的電路。另外，整流電路805的輸入一側或輸出一側也可以設置限制器電路。限制器電路是用來在輸入交流信號的振幅大且內部生成電壓大時進行控制以不使一定電力以上的電力輸入到後級的電路中的電路。
恆壓電路806是由輸入電位生成穩定的電源電壓並將其供應到各電路的電路。另外，恆壓電路806也可以在其內部包括重設信號產生電路。重設信號產生電路是利用穩定的電源電壓的上升來生成邏輯電路809的重設信號的電路。
解調變電路807是藉由包封檢測對輸入交流信號進行解調並生成解調信號的電路。此外，調變電路808是根據從天線804輸出的資料進行調變的電路。
邏輯電路809是用來分析解調信號並進行處理的電路。記憶體電路810是保持被輸入的資訊的電路，並包括行解碼器、列解碼器、儲存區域等。此外，ROM811是用來保持識別號碼(ID)等並根據處理進行輸出的電路。
注意，可以根據需要對上述各電路進行適當地取捨。
在此，可以將上述記憶體裝置用於記憶體電路810。因為根據本發明的一個實施方式的記憶體裝置即使在遮斷電源的狀態下也可以保持資訊，所以適合於RF標籤。再者，因為根據本發明的一個實施方式的記憶體裝置的資料寫入所需要的電力(電壓)比習知的非揮發性記憶體低，所以可以防止資料讀出時和寫入時的最大通信距離的差異。再者，根據本發明的一個實施方式的記憶體裝置可以抑制由於在資料的寫入時電力不夠而產生錯誤工作或錯誤寫入的情況。
此外，因為根據本發明的一個實施方式的記憶體裝置可以用作非揮發性記憶體，所以還可以將其用於ROM811。在此情況下，較佳的是生產者另行準備用來對ROM811寫入資料的指令以使使用者不能隨意地進行重寫。由於生產者在出貨前對產品寫入識別號碼後再將產品出貨，而不是使製造出的所有RF標籤都具有識別號碼，由此可以僅使出貨的良品具有識別號碼，因此不會出現出貨後的產品的識別號碼不連續的情況，從而可以容易地進行對應於出貨後的產品的顧客管理。
〈RF標籤的使用例子〉
下面，參照圖33A至圖33F說明根據本發明的一個實施方式的RF標籤的使用例子。RF標籤的用途廣泛，例如可以將其設置於諸如鈔票、硬幣、有價證券類、無記名債券類、證書類(駕駛執照、居民卡等，參照圖33A)、包裝用容器類(包裝紙、瓶子等，參照圖33C)、儲存介質(DVD、錄影帶等，參照圖33B)、車輛類(自行車等，參照圖33D)、個人物品(包、眼鏡等)、食物類、植物類、動物類、人體、衣服、生活用品類、包括藥品或藥劑的醫療品、電子裝置(液晶顯示裝置、EL顯示裝置、電視機或行動電話)等物品或者各種物品上的貨簽(參照圖33E和圖33F)等上。
根據本發明的一個實施方式的RF標籤4000可以藉由將其貼到表面上或者嵌入的方式固定到物品。例如，當將其固定到書本時，可以將RF標籤4000嵌入在書本的紙張裡，當將其固定到有機樹脂的包裝時，可以將RF標籤4000填埋於有機樹脂內。因為根據本發明的一個實施方式的RF標籤4000實現了小型、薄型以及輕量，所以即使在固定到物品中以後也不會影響到該物品本身的設計性。另外，利用根據本發明的一個實施方式的RF標籤4000可以對鈔票、硬幣、有價證券類、無記名債券類或證書類等賦予認證功能，藉由利用該認證功能可以防止偽造。另外，藉由在包裝用容器類、儲存介質、個人物品、食品類、衣服、生活用品類或電子裝置等中安裝根據本發明的一個實施 方式的RF標籤4000，可以提高檢品系統等系統的運行效率。另外，藉由在車輛類中安裝根據本發明的一個實施方式的RF標籤4000，可以提高其防盜等安全性。
如上所述，可以將根據本發明的一個實施方式的RF標籤用於上述各種用途。
〈CPU〉
下面，說明包括上述電晶體或上述記憶體裝置等半導體裝置的CPU。
圖34是示出將上述電晶體用作其一部分的CPU的一個例子的結構的塊圖。
圖34所示的CPU在基板1190上具有：ALU1191(ALU：Arithmetic logic unit：算術電路)、ALU控制器1192、指令解碼器1193、中斷控制器1194、時序控制器1195、暫存器1196、暫存器控制器1197、匯流排介面1198(Bus I/F)、能夠重寫的ROM1199以及ROM介面1189(ROM I/F)。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖34所示的CPU只不過是簡化其結構而所示的一個例子，所以實際上的CPU根據其用途具有各種各樣的結構。例如，也可以以包括圖34所示的CPU或算術電路的結構為核心，設置多個該核心並使其同時工作。另外，在CPU的內部算術電路或資料匯流排中能夠處理的位元數例如可以為8位、16位、32位、64位等。
藉由匯流排介面1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、時序控制器1195根據被解碼的指令進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，中斷控制器1194在執行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而對該要求進行處理。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，時序控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作時序的信號。例如，時序控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈生成器，並將內部時脈信號CLK2供應到上述各種電路。
在圖34所示的CPU中，在暫存器1196中設置有記憶單元。作為暫存器1196的記憶單元，可以使用上述電晶體或記憶體裝置等。
在圖34所示的CPU中，暫存器控制器1197根據ALU1191的指令進行暫存器1196中的保持工作的選擇。換言之，暫存器控制器1197在暫存器1196所具有的記憶單元中選擇由正反器保持資料還是由電容元件保持資料。在選擇由正反器保持資料的情況下，對暫存器1196中的記憶單元供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶單元供應電源電壓。
圖35是可以用作暫存器1196的記憶元件1200的電路圖的一個例子。記憶元件1200包括當電源關閉時丟失儲存資料的電路1201、當電源關閉時不丟失儲存資料的電路1202、開關1203、開關1204、邏輯元 件1206、電容元件1207以及具有選擇功能的電路1220。電路1202包括電容元件1208、電晶體1209及電晶體1210。另外，記憶元件1200根據需要還可以包括其他元件諸如二極體、電阻元件或電感器等。
在此，電路1202可以使用上述記憶體裝置。在停止對記憶元件1200供應電源電壓時，GND(0V)或使電晶體1209關閉的電位繼續輸入到電路1202中的電晶體1209的閘極。例如，電晶體1209的閘極藉由電阻器等負載接地。
在此示出開關1203為具有一導電型(例如，n通道型)的電晶體1213，而開關1204為具有與此相反的導電型(例如，p通道型)的電晶體1214的例子。這裡，開關1203的第一端子對應於電晶體1213的源極和汲極中的一個，開關1203的第二端子對應於電晶體1213的源極和汲極中的另一個，並且開關1203的第一端子與第二端子之間的導通或非導通(亦即，電晶體1213的導通狀態或非導通狀態)由輸入到電晶體1213的閘極中的控制信號RD選擇。開關1204的第一端子對應於電晶體1214的源極和汲極中的一個，開關1204的第二端子對應於電晶體1214的源極和汲極中的另一個，並且開關1204的第一端子與第二端子之間的導通或非導通(亦即，電晶體1214的導通狀態或非導通狀態)由輸入到電晶體1214的閘極中的控制信號RD選擇。
電晶體1209的源極和汲極中的一個電連接到電容元件1208的一對電極中的一個及電晶體1210的閘極。在此，將連接部分稱為節點M2。電晶體1210的源極和汲極中的一個電連接到能夠供應低電源電位的佈線(例如，GND線)，而另一個電連接到開關1203的第一端子(電晶體1213的源極和汲極中的一個)。開關1203的第二端子(電晶體1213的源極和汲極中的另一個)電連接到開關1204的第一端子(電晶體1214的源極和汲極中的一個)。開關1204的第二端子(電晶體1214的源極和汲極中的另一個)電連接到能夠供應電源電位VDD的佈線。 開關1203的第二端子(電晶體1213的源極和汲極中的另一個)、開關1204的第一端子(電晶體1214的源極和汲極中的一個)、邏輯元件1206的輸入端子和電容元件1207的一對電極中的一個是電連接著的。在此，將連接部分稱為節點M1。可以對電容元件1207的一對電極中的另一個輸入固定電位。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1207的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。可以採用對電容元件1208的一對電極中的另一個輸入固定電位的結構。例如，可以對其輸入低電源電位(GND等)或高電源電位(VDD等)。電容元件1208的一對電極中的另一個電連接到能夠供應低電源電位的佈線(例如，GND線)。
另外，當積極地利用電晶體或佈線的寄生電容等時，可以不設置電容元件1207及電容元件1208。
控制信號WE輸入到電晶體1209的第一閘極(第一閘極電極)。開關1203及開關1204的第一端子與第二端子之間的導通狀態或非導通狀態由與控制信號WE不同的控制信號RD選擇，當一個開關的第一端子與第二端子之間處於導通狀態時，另一個開關的第一端子與第二端子之間處於非導通狀態。
對應於保持在電路1201中的資料的信號被輸入到電晶體1209的源極和汲極中的另一個。圖35示出從電路1201輸出的信號輸入到電晶體1209的源極和汲極中的另一個的例子。由邏輯元件1206使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而成為反轉信號，將其經由電路1220輸入到電路1201。
另外，雖然圖35示出從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號藉由邏輯元件1206及電路1220輸 入到電路1201的例子，但是不侷限於此。也可以不使從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號的邏輯值反轉而輸入到電路1201。例如，當在電路1201內存在其中保持使從輸入端子輸入的信號的邏輯值反轉的信號的節點時，可以將從開關1203的第二端子(電晶體1213的源極和汲極中的另一個)輸出的信號輸入到該節點。
另外，在圖35所示的用於記憶元件1200的電晶體中，作為電晶體1209例如可以使用電晶體490等。另外，作為電晶體1209以外的電晶體例如可以使用電晶體491、電晶體492等。
圖35所示的電路1201例如可以使用正反器電路。另外，作為邏輯元件1206例如可以使用反相器或時脈反相器等。
在根據本發明的一個實施方式的半導體裝置中，在不向記憶元件1200供應電源電壓的期間，可以由設置在電路1202中的電容元件1208保持儲存在電路1201中的資料。
另外，其通道形成在氧化物半導體中的電晶體的關態電流極低。例如，其通道形成在氧化物半導體中的電晶體的關態電流比其通道形成在具有結晶性的矽中的電晶體的關態電流低得多。因此，藉由將該電晶體用作電晶體1209，即使在不向記憶元件1200供應電源電壓的期間也可以長期間地儲存電容元件1208所保持的信號。因此，記憶元件1200在停止供應電源電壓的期間也可以保持儲存內容(資料)。
另外，由於該記憶元件是以藉由設置開關1203及開關1204進行預充電工作為特徵的記憶元件，因此它可以縮短重新開始供應電源電壓之後電路1201重新保持原來的資料時所需要的時間。
另外，在電路1202中，由電容元件1208保持的信號被輸入到電晶體1210的閘極。因此，在重新開始向記憶元件1200供應電源電壓之後，可以將由電容元件1208保持的信號轉換為電晶體1210的狀態(導通狀態或非導通狀態)，並從電路1202讀出。因此，即使對應於保持在電容元件1208中的信號的電位有些變動，也可以準確地讀出原來的信號。
藉由將這種記憶元件1200用於處理器所具有的暫存器或快取記憶體等記憶體裝置，可以防止記憶體裝置內的資料因停止電源電壓的供應而消失。另外，可以在重新開始供應電源電壓之後在短時間內恢復到停止供應電源之前的狀態。因此，在處理器整體或構成處理器的一個或多個邏輯電路中在短時間內也可以停止電源，從而可以抑制耗電量。
雖然對將記憶元件1200用於CPU的例子進行說明，但是也可以將記憶元件1200應用於諸如DSP(Digital Signal Processor：數位信號處理器)、定製LSI、PLD(Programmable Logic Device：可程式邏輯裝置)等的LSI以及RF-ID(Radio Frequency Identification：射頻識別)。
〈顯示裝置〉
下面，說明根據本發明的一個實施方式的顯示裝置的結構例子。
[結構例子]
圖36A示出根據本發明的一個實施方式的顯示裝置的俯視圖。此外，圖36B示出將液晶元件用於根據本發明的一個實施方式的顯示裝置的像素時的像素電路。另外，圖36C示出將有機EL元件用於根據本發明的一個實施方式的顯示裝置的像素時的像素電路。
作為用於像素的電晶體，可以使用上述電晶體490等。在此示出使用n通道電晶體的例子。注意，也可以將與用於像素的電晶體藉由同一製程製造的電晶體用於驅動電路。像這樣，藉由將上述電晶體用於像素或驅動電路，可以製造顯示品質或/及可靠性高的顯示裝置。
圖36A示出主動矩陣型顯示裝置的俯視圖的一個例子。在顯示裝置的基板5000上設置有像素部5001、第一掃描線驅動電路5002、第二掃描線驅動電路5003以及信號線驅動電路5004。像素部5001藉由多個信號線與信號線驅動電路5004電連接並藉由多個掃描線與第一掃描線驅動電路5002及第二掃描線驅動電路5003電連接。另外，在由掃描線和信號線劃分的區域中分別設置有包括顯示元件的像素。此外，顯示裝置的基板5000藉由FPC(Flexible Printed Circuit：撓性印刷電路)等連接部與時序控制電路(也稱為控制器、控制IC)電連接。
第一掃描線驅動電路5002、第二掃描線驅動電路5003及信號線驅動電路5004與像素部5001相同地形成在基板5000上。因此，與另外製造驅動電路的情況相比，可以減少製造顯示裝置的成本。此外，在另外製造驅動電路時，佈線之間的連接數增加。因此，藉由在基板5000上設置驅動電路，可以減少佈線之間的連接數，從而可以實現可靠性或/及良率的提高。
[液晶顯示裝置]
此外，圖36B示出像素的電路結構的一個例子。在此示出可以應用於VA型液晶顯示裝置的像素等的像素電路。
這種像素電路可以應用於一個像素包括多個像素電極的結構。各像素電極連接到不同的電晶體，且各電晶體被構成為能夠由不同的閘極信號驅動。由此，可以獨立地控制施加到多域設計的像素的每一個像素電極的信號。
電晶體5016的閘極佈線5012與電晶體5017的閘極佈線5013以能夠被供應不同閘極信號的方式彼此分離。另一方面，電晶體5016和電晶體5017共同使用用作資料線的源極電極或汲極電極5014。電晶體5016和電晶體5017可以適當地使用上述電晶體。由此，可以提供顯示品質或/及可靠性高的液晶顯示裝置。
另外，電晶體5016與第一像素電極電連接，電晶體5017與第二像素電極電連接。第一像素電極與第二像素電極分離。注意，對第一像素電極及第二像素電極的形狀沒有特殊的限定。例如，第一電極可以為V字型。
電晶體5016的閘極電極與閘極佈線5012電連接，電晶體5017的閘極電極與閘極佈線5013電連接。對閘極佈線5012和閘極佈線5013供應不同的閘極信號來使電晶體5016和電晶體5017的工作時序互不相同，從而可以控制液晶的配向。
此外，也可以由電容佈線5010、用作電介質的閘極絕緣體、與第一像素電極或第二像素電極電連接的電容電極形成電容元件。
在多域結構中，一個像素包括第一液晶元件5018和第二液晶元件5019。第一液晶元件5018由第一像素電極、相對電極和其間的液晶層構成，而第二液晶元件5019由第二像素電極、相對電極和其間的液晶層構成。
另外，根據本發明的一個實施方式的顯示裝置不侷限於圖36B所示的像素電路。例如，也可以對圖36B所示的像素電路進一步提供開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
[有機EL顯示裝置]
圖36C示出像素的電路結構的另一個例子。在此示出使用有機EL元件的顯示裝置的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子和電洞從有機EL元件的一對電極分別被注入到包含發光有機化合物的層中，從而電流流過。並且，藉由使電子和電洞再結合，發光有機化合物形成激發態，當該激發態恢復到基態時發光。根據該機制，該發光元件被稱為電流激勵型發光元件。
圖36C是示出像素電路的一個例子的圖。在此示出一個像素使用兩個n通道電晶體的例子。另外，作為n通道電晶體可以使用上述電晶體490等。此外，該像素電路可以應用數位時間灰階驅動。
說明可以應用的像素電路的結構及應用數位時間灰階驅動時的像素的工作。
像素5020包括切換電晶體5021、驅動電晶體5022、發光元件5024以及電容元件5023。在切換電晶體5021中，閘極電極與掃描線5026連接，第一電極(源極電極和汲極電極中的一個)與信號線5025連接，第二電極(源極電極和汲極電極中的另一個)與驅動電晶體5022的閘極電極連接。在驅動電晶體5022中，閘極電極藉由電容元件5023與電源線5027連接，第一電極與電源線5027連接，第二電極與發光元件5024的第一電極(像素電極)連接。發光元件5024的第二電極相當於共用電極5028。共用電極5028與形成在同一基板上的共用電位線電連接。
切換電晶體5021及驅動電晶體5022可以使用上述電晶體490等。由此，實現顯示品質或/及可靠性高的有機EL顯示裝置。
將發光元件5024的第二電極(共用電極5028)的電位設定為低電源電位。注意，低電源電位是低於供應給電源線5027的高電源電位的電位，例如低電源電位可以為GND、0V等。藉由將高電源電位和低電源電位設定為發光元件5024的正向臨界電壓以上，並對發光元件5024施加其電位差，在發光元件5024中使電流流過而使發光元件5024發光。注意，發光元件5024的正向電壓是指得到所希望的亮度時的電壓，至少包括正向臨界電壓。
另外，有時可以使用驅動電晶體5022的閘極電容代替電容元件5023，而省略電容元件5023。驅動電晶體5022的閘極電容也可以形成在通道形成區和閘極電極之間。
接著，說明輸入到驅動電晶體5022的信號。當採用電壓輸入電壓驅動方式時，對驅動電晶體5022輸入使驅動電晶體5022成為開啟或關閉這兩種狀態的視訊信號。另外，為了使驅動電晶體5022在線性區域中工作，對驅動電晶體5022的閘極電極施加高於電源線5027的電壓的電壓。此外，對信號線5025施加電源線電壓加上驅動電晶體5022的臨界電壓Vth的值以上的電壓。
當進行類比灰階驅動時，對驅動電晶體5022的閘極電極施加發光元件5024的正向電壓加上驅動電晶體5022的臨界電壓Vth的值以上的電壓。另外，輸入視訊信號以使驅動電晶體5022在飽和區域中工作，使電流流過發光元件5024。此外，為了使驅動電晶體5022在飽和區域中工作，使電源線5027的電位高於驅動電晶體5022的閘極電位。藉由採用類比方式的視訊信號，可以使與視訊信號對應的電流流過發光元件5024，而進行類比灰階驅動。
此外，根據本發明的一個實施方式的顯示裝置不侷限於圖36C所 示的像素結構。例如，還可以對圖36C所示的像素電路追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
當對圖36A至圖36C所例示的電路應用上述電晶體490等時，將源極電極(第一電極)電連接到低電位一側並將汲極電極(第二電極)電連接到高電位一側。再者，可以採用如下結構：可以利用控制電路等控制第一閘極電極的電位，並對第二閘極電極輸入比供應到源極電極的電位低的電位等，如上文中舉例示出的電位。
例如，在本說明書等中，顯示元件、作為具有顯示元件的裝置的顯示裝置、發光元件以及作為具有發光元件的裝置的發光裝置可以採用各種方式或各種元件。顯示元件、顯示裝置、發光元件或發光裝置例如包括EL元件(包含有機物及無機物的EL元件、有機EL元件、無機EL元件)、LED(白色LED、紅色LED、綠色LED、藍色LED等)、電晶體(根據電流發光的電晶體)、電子發射元件、液晶元件、電子墨水、電泳元件、柵光閥(GLV)、電漿顯示面板(PDP)、MEMS(微機電系統)、數位微鏡裝置(DMD)、DMS(數位微快門)、IMOD(干涉調變)元件、電濕潤(electrowetting)元件、壓電陶瓷顯示器、使用碳奈米管的顯示元件等中的至少一個。除此以外，還可以包括其對比度、亮度、反射率、透射率等因電或磁作用而變化的顯示媒體。作為使用EL元件的顯示裝置的一個例子，有EL顯示器等。作為使用電子發射元件的顯示裝置的一個例子，有場致發射顯示器(FED)或SED方式平面型顯示器(SED：Surface-conduction Electron-emitter Display：表面傳導電子發射顯示器)等。作為使用液晶元件的顯示裝置的一個例子，有液晶顯示器(透過型液晶顯示器、半透過型液晶顯示器、反射型液晶顯示器、直觀型液晶顯示器、投射型液晶顯示器)等。作為使用電子墨水或電泳元件的顯示裝置的一個例子，有電子紙等。另外，當使用LED時，可以在LED的電極或氮化物半導體下配置石墨烯或石墨。石墨烯或石墨也可以為層疊多個層而形成的多層膜。如此，藉由設置 石墨烯或石墨，可以在其上容易地形成氮化物半導體，例如，具有結晶的n型GaN半導體層等。並且，藉由在其上設置具有結晶的p型GaN半導體層等，可以構成LED。另外，也可以在石墨烯或石墨與具有結晶的n型GaN半導體層之間設置AlN層。另外，LED所具有的GaN半導體層也可以利用MOCVD形成。另外，當設置有石墨烯時，LED所具有的GaN半導體層也可以利用濺射法形成。
另外，為了將白色光(W)用於背光(有機EL元件、無機EL元件、LED、螢光燈等)使顯示裝置進行全彩色顯示，也可以使用彩色層(也稱為濾光片)。作為彩色層，例如可以適當地組合紅色(R)、綠色(G)、藍色(B)、黃色(Y)等而使用。藉由使用彩色層，與不使用彩色層的情況相比可以進一步提高顏色再現性。此時，也可以藉由設置包括彩色層的區域和不包括彩色層的區域，將不包括彩色層的區域中的白色光直接用於顯示。藉由部分地設置不包括彩色層的區域，在顯示明亮的影像時，有時可以減少彩色層所引起的亮度降低而減少耗電量兩成至三成左右。但是，在使用有機EL元件或無機EL元件等自發光元件進行全彩色顯示時，也可以從具有各發光顏色的元件發射R、G、B、Y、W。藉由使用自發光元件，有時與使用彩色層的情況相比可以進一步減少耗電量。
〈模組〉
下面，參照圖37說明應用根據本發明的一個實施方式的半導體裝置的顯示模組。
在圖37所示的顯示模組8000中，在上蓋8001與下蓋8002之間包括與FPC8003連接的觸控面板8004、與FPC8005連接的單元8006、背光單元8007、框架8009、印刷電路板8010和電池8011。另外，有時不包括背光單元8007、電池8011、觸控面板8004等。
例如，可以將根據本發明的一個實施方式的半導體裝置用於單元8006。
上蓋8001及下蓋8002根據觸控面板8004及單元8006的尺寸可以適當地改變形狀或尺寸。
觸控面板8004可以是電阻式觸控面板或電容式觸控面板，可以重疊於單元8006。此外，也可以使單元8006的相對基板(密封基板)具有觸控面板功能。或者，也可以在單元8006的每個像素中設置光感測器，以製成光觸控面板。或者，也可以在單元8006的每個像素中設置觸控感測器用電極，以製成電容式觸控面板。
背光單元8007包括光源8008。也可以採用將光源8008設置於背光單元8007的端部，且使用光擴散板的結構。
除了具有保護單元8006的功能之外，框架8009還可以具有用來阻擋因印刷電路板8010的工作而產生的電磁波的電磁屏蔽的功能。此外，框架8009也可以具有散熱板的功能。
印刷電路板8010包括電源電路以及用來輸出視訊信號和時脈信號的信號處理電路。作為用來給電源電路供應電力的電源，既可以使用外部的商用電源，又可以使用另外設置的電池8011。在使用商用電源的情況下也可以不包括電池8011。
此外，在顯示模組8000中還可以設置偏光板、相位差板、稜鏡片等構件。
〈電子裝置〉
根據本發明的一個實施方式的半導體裝置可以用於顯示裝置、個 人電腦或具備儲存介質的影像再現裝置(典型的是，能夠再現儲存介質如數位影音光碟(DVD：Digital Versatile Disc)等並具有可以顯示該影像的顯示器的裝置)中。另外，作為可以使用根據本發明的一個實施方式的半導體裝置的電子裝置，可以舉出行動電話、包括可攜式的遊戲機、可攜式資料終端、電子書閱讀器、拍攝裝置諸如視頻攝影機或數位相機等、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(汽車音響系統、數位聲訊播放機等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)以及自動販賣機等。圖38A至圖38F示出這些電子裝置的具體例子。
圖38A是可攜式遊戲機，該可攜式遊戲機包括外殼901、外殼902、顯示部903、顯示部904、麥克風905、揚聲器906、操作鍵907以及觸控筆908等。注意，雖然圖38A所示的可攜式遊戲機包括兩個顯示部903和顯示部904，但是可攜式遊戲機所包括的顯示部的個數不限於此。
圖38B是可攜式資料終端，包括第一外殼911、第二外殼912、第一顯示部913、第二顯示部914、連接部915、操作鍵916等。第一顯示部913設置在第一外殼911中，而第二顯示部914設置在第二外殼912中。而且，第一外殼911和第二外殼912由連接部915連接，由連接部915可以改變第一外殼911和第二外殼912之間的角度。第一顯示部913的影像也可以根據連接部915所形成的第一外殼911和第二外殼912之間的角度切換。另外，也可以對第一顯示部913和第二顯示部914中的至少一個使用附加有位置輸入功能的顯示裝置。另外，可以藉由在顯示裝置設置觸控面板來附加位置輸入功能。或者，也可以藉由在顯示裝置的像素部設置還稱為光感測器的光電轉換元件來附加位置輸入功能。
圖38C是膝上型個人電腦，包括外殼921、顯示部922、鍵盤923 以及指向裝置924等。
圖38D是電冷藏冷凍箱，包括外殼931、冷藏室門932、冷凍室門933等。
圖38E是視頻攝影機，包括第一外殼941、第二外殼942、顯示部943、操作鍵944、透鏡945、連接部946等。操作鍵944及透鏡945設置在第一外殼941中，而顯示部943設置在第二外殼942中。而且，第一外殼941和第二外殼942由連接部946連接，由連接部946可以改變第一外殼941和第二外殼942之間的角度。顯示部943的影像也可以根據連接部946所形成的第一外殼941和第二外殼942之間的角度切換。
圖38F是汽車等，包括車體951、車輪952、儀表板953及燈954等。
〈顯示區域或發光區域具有曲面的電子裝置〉
下面，參照圖39A1至圖39C2說明本發明的一個實施方式的電子裝置的一個例子的顯示區域或發光區域具有曲面的電子裝置。在此，作為電子裝置的一個例子，說明資訊終端，尤其是可攜式資訊終端(移動設備)。可攜式資訊終端例如包括行動電話機(平板手機、智慧手機)、平板電腦(Slate PC)等。
圖39A1為移動設備1300A的外觀透視圖。圖39A2為移動設備1300A的俯視圖。圖39A3示出移動設備1300A的使用狀態。
圖39B1及圖39B2為移動設備1300B的外觀透視圖。
圖39C1及圖39C2為移動設備1300C的外觀透視圖。
〈移動設備〉
移動設備1300A例如具有選自電話功能、電子郵件的製作閱覽功能、記事本功能和資訊閱覽功能等中的一個或多個功能。
在移動設備1300A中，顯示部沿著外殼的多個面設置。例如，藉由沿著外殼的內側設置撓性顯示裝置，來設置顯示部即可。由此，可以將文字資訊或影像資訊等顯示在第一區域1311或/及第二區域1312上。
例如，可以將有關三個操作的影像顯示在第一區域1311上(參照圖39A1)。此外，如圖39A2中的虛線矩形所示，可以將文字資訊等顯示在第二區域1312上。
在第二區域1312配置在移動設備1300A的上部的情況下，使用者可以在移動設備1300A放在上衣口袋裡的狀態下容易確認顯示在移動設備1300A的第二區域1312上的文字或影像資訊(參照圖39A3)。例如，可以從移動設備1300A的上方確認打來電話的人的電話號碼或姓名等。
移動設備1300A也可以在顯示裝置與外殼之間、顯示裝置內或者外殼上具備輸入裝置等。輸入裝置例如可以使用觸控感測器、光感測器、超聲波感測器等。在輸入裝置配置在顯示裝置與外殼之間或者外殼上的情況下，可以使用矩陣開關式觸控面板、電阻式觸控面板、表面聲波觸控面板、紅外線式觸控面板、電磁感應式觸控面板、電容式觸控面板等。在輸入裝置配置在顯示裝置內的情況下，可以使用In-Cell式感測器或者On-Cell式感測器等。
移動設備1300A還可以具備振動感測器等以及儲存有根據由該振 動感測器等檢測出的振動而切換到拒絕接電話模式的程式的記憶體裝置。由此，使用者能夠藉由從衣服上輕拍移動設備1300A給予振動來切換到拒絕接電話模式。
移動設備1300B包括具有第一區域1311及第二區域1312的顯示部以及支撐顯示部的外殼1310。
外殼1310具備多個彎曲部，其中最長的彎曲部夾在第一區域1311與第二區域1312之間。
移動設備1300B可以以沿著最長的彎曲部設置的第二區域1312朝向側方的方式使用。
移動設備1300C包括具有第一區域1311及第二區域1312的顯示部以及支撐顯示部的外殼1310。
外殼1310具備多個彎曲部，其中第二長的彎曲部夾在第一區域1311與第二區域1312之間。
移動設備1300C可以以第二區域1312朝向上方的方式使用。
本實施方式的至少一部分可以與本說明書中記載的其他實施方式適當地組合而實施。
實施例1
在本實施例中，對利用CMP法進行導電體的拋光製程的評價結果進行說明。
〈樣本的製造〉
對樣本的製造方法進行說明。作為基板401使用矽晶圓。接著，在作為基板401的矽晶圓上作為絕緣體465利用CVD法形成100nm厚的氧化矽膜。氧化矽的成膜條件為：基板溫度為300℃；壓力為100Pa；電源使用為300W、電源頻率為27MHz的RF電源；沉積氣體為TEOS(Tetra-Ethyl-Ortho-Silicate：四乙氧基矽烷)及氧；TEOS流量為15sccm，氧流量為750sccm。
接著，在對基板進行清洗後，形成總厚度為40nm左右的絕緣體471a及絕緣體471b。首先，作為絕緣體471a利用ALD法在氧化矽膜上形成氧化鋁膜。將含有三甲基鋁的溶劑氣化並使用。另外，作為氧化劑使用臭氧和氧。設定溫度為250℃。
接著，在對基板進行清洗後，作為絕緣體471b利用濺射法形成氧化鋁膜。氧化鋁膜的成膜條件為：使用氧化鋁靶材；基板溫度為250℃；電源使用2.5kW的RF電源；沉積氣體為氧；氧流量為50sccm。另外，壓力為0.4Pa，基板與靶材之間的距離為60mm。
接著，作為導電體469，層疊地形成利用ALD法形成的5nm厚的氮化鈦膜及利用CVD法形成的150nm厚的鎢膜。氮化鈦膜的沉積氣體採用氯化鈦和氨。鎢膜的沉積氣體採用六氟化鎢等。
接著，利用CMP法對鎢膜及氮化鈦膜進行拋光而將其去除。下面對所採用的拋光條件進行說明。作為砂布，使用採用了聚氨酯泡沫體的霓塔哈斯(NITTA/HAAS)公司製造的IC1000/SUBA(在日本註冊的商標)。另外，作為漿料使用採用了矽膠的美國嘉柏微電子材料(Cabot Microelectronics)公司製造的W7300-B21。漿料流量為0.2L/分，拋光壓力為0.02MPa。磨頭及工作臺的旋轉數分別為39rpm、35rpm。這裡，在磨頭上安裝有被處理物且工作台上安裝有砂布的狀態下進行處 理。採用上述拋光條件。另外，拋光時間為2分鐘。
完成拋光後進行清洗。作為清洗，進行了如下三個步驟的清洗。作為清洗的第一步驟，將樣本浸漬於臭氧水中90秒。接著，作為清洗的第二步驟，使用刷子進行擦洗1分鐘之後進行純水清洗。接著，作為清洗的第三步驟，進行自旋清洗(spin cleaning)。作為單片清洗的條件，按臭氧水15秒、0.5重量%氫氟酸10秒、臭氧水6秒、0.5重量%氫氟酸10秒、臭氧水99秒的順序進行處理，最後進行乾燥。
藉由上述製程進行了樣本的製造。將製造出的樣本稱為樣本A。
〈樣本觀察〉
利用掃描穿透式電子顯微鏡(STEM：Scanning Transmission Electron Microscopy)對製造的樣本進行了觀察。作為STEM裝置，使用日立高新技術公司製造的HD-2300。加速電壓為200kV，觀察倍率為600,000倍。圖40B示出觀察結果。另外，將進行拋光製程之前的樣本，亦即，形成了鎢膜後的樣本作為樣本B而製造。使用同樣的觀察條件對樣本B也進行了觀察。圖40A示出觀察結果。這裡，如圖40B所示，為了便於觀察，在絕緣體471b上蒸鍍碳膜503。如圖40A及圖40B所示，可以觀察到具有結晶性的層502和不能明確地觀察到結晶的層501。也就是說層501可能不具有明確的晶界。另外，層501例如可能為非晶。這裡，圖40A中的層502的厚度為28.1nm，層501的厚度為10.6nm，絕緣體465的厚度為103nm。另外，圖40B中的層502的厚度為27.8nm，層501的厚度為9.92nm，絕緣體465的厚度為102nm。藉由比較圖40A及圖40B可知：即便在進行了拋光後，層501和層502的厚度基本沒有減少，並且在鎢膜及氮化鈦膜的拋光製程中絕緣體471b基本沒有被拋光而起到了良好的停止膜的作用。
實施例2
在本實施例中，對實施例1中使用的絕緣體(利用ALD法形成的氧化鋁(以下稱為“ALD-AlOx膜”)以及利用濺射法形成的氧化鋁(以下稱為“sp-AlOx膜”))的密度以及其利用CMP法時的拋光速度進行說明。
〈拋光速度的評價〉
首先，對利用CMP法時的ALD-AlOx膜、sp-AlOx膜及鎢膜的拋光速度進行了評價。
在矽晶圓上形成大約150nm厚的ALD-AlOx膜。成膜條件使用與實施例1所記載的樣本A及樣本B所使用的條件相同的條件。將製造出來的樣本稱為樣本C-1。
在矽晶圓上形成大約150nm厚的sp-AlOx膜。在如下條件下進行成膜：使用氧化鋁靶材；基板溫度為250℃；電源使用2.5kW的RF電源；沉積氣體為氧及氬；氧流量為25sccm，氬流量為25sccm。另外，壓力為0.4Pa，基板與靶材之間的距離為60mm。將製造出來的樣本稱為樣本C-2。
在矽晶圓上形成大約150nm厚的鎢膜。成膜條件使用與實施例1所記載的樣本A及樣本B所使用的條件相同的條件。將製造出來的樣本稱為樣本C-3。
接著，利用CMP法對樣本C-1至樣本C-3進行拋光。CMP的條件使用與實施例1的條件相同的條件。另外，作為拋光時間，對樣本C-1及樣本C-2進行1分鐘，對樣本C-3進行了30秒的拋光。
接著，進行清洗。作為清洗，進行了與實施例1所示的第一步驟 至第三步驟的清洗相同的處理。
利用光干涉式膜厚度測定裝置對拋光前及拋光後各膜的膜厚度進行了測定。接著，根據測定出的膜厚度算出拋光速度。得到的拋光速度為：樣本C-1為30nm/分；樣本C-2為3nm/分；樣本C-3為97nm/分。
在實施例1中，作為導電體469使用氮化鈦膜與鎢膜的疊層膜，與氮化鈦膜相比鎢膜的厚度較厚，因此可以推測導電體469的拋光速度相當於鎢膜的拋光速度。
ALD-AlOx膜(樣本C-1)的拋光速度大約為鎢膜(樣本C-3)的拋光速度的三分之一。另外，sp-AlOx膜(樣本C-2)的拋光速度大約為鎢膜(樣本C-3)的拋光速度的三十分之一。由於sp-AlOx膜如後文所述密度較高，所以拋光速度可能較低。另外，一般用於鎢膜的拋光的漿料大部分為酸性，因此絕緣體471b可能對例如酸性溶液的耐受性更高。
這裡，如實施例1所示，ALD-AlOx膜是利用TEM觀察觀察不到明確的結晶的氧化鋁。藉由在絕緣體471a(ALD-AlOx膜)上設置與鎢膜的拋光速度相比拋光速度慢得多的絕緣體471b(sp-AlOx膜)，可以如實施例1的圖40A和40B所示那樣，在導電體469的拋光製程中在絕緣體465上均勻地形成絕緣體471a而不會使絕緣體471a消失。
〈膜密度的評價〉
接著，對ALD-AlOx膜及sp-AlOx膜的膜密度進行評價。
首先，在矽晶圓上利用熱氧化形成100nm厚的氧化矽膜。接著，在氧化矽膜上形成100nm厚的ALD-AlOx膜或sp-AlOx膜。
ALD-AlOx膜的成膜條件採用與樣本C-1所使用的條件相同的條件。將形成有ALD-AlOx膜的樣本稱為樣本D-1。
另外，sp-AlOx膜的成膜條件採用與樣本C-2所使用的條件相同的條件。將形成有sp-AlOx膜的樣本稱為樣本D-2。
接著，利用X射線反射分析(XRR：X-ray Reflectmetry Analysis)對膜密度進行評價。樣本D-1的膜密度為3.1g/cm3。另外，樣本D-2的膜密度為3.6g/cm3。
〈利用氫氟酸的蝕刻速度的評價〉
接著，製造與拋光速度的評價所使用的樣本相同的樣本，並對其進行實施例1所示的第一步驟至第三步驟的清洗，對藉由該清洗的ALD-AlOx膜及sp-AlOx膜的蝕刻量進行了評價。藉由該清洗，ALD-AlOx膜被蝕刻11nm，sp-AlOx膜被蝕刻了大約1nm。在該清洗中，共進行了20秒的0.5重量%的氫氟酸處理。與sp-AlOx膜相比，例如有可能ALD-AlOx膜被氫氟酸蝕刻的速度更高。另外，例如有可能藉由混合了臭氧水與氫氟酸的清洗ALD-AlOx膜更容易被蝕刻。
400‧‧‧半導體基板
402‧‧‧絕緣體
404‧‧‧導電體
406a‧‧‧半導體
406b‧‧‧半導體
406c‧‧‧半導體
408‧‧‧絕緣體
412‧‧‧絕緣體
413‧‧‧導電體
416a‧‧‧導電體
416b‧‧‧導電體
418‧‧‧絕緣體
424‧‧‧導電體
454‧‧‧導電體
460‧‧‧絕緣體
462‧‧‧絕緣體
464‧‧‧絕緣體
467a‧‧‧絕緣體
467c‧‧‧絕緣體
470‧‧‧絕緣體
471a‧‧‧絕緣體
471b‧‧‧絕緣體
472‧‧‧導電體
474‧‧‧區域
476‧‧‧區域
478‧‧‧導電體
479‧‧‧導電體
486‧‧‧導電體
487‧‧‧導電體
490‧‧‧電晶體
491‧‧‧電晶體
492‧‧‧電晶體

Claims (10)

  1. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第一導電體；在該第一導電體上形成第一絕緣體；在該第一絕緣體上形成包含氧化鋁的第二絕緣體；以與該第二絕緣體的頂面接觸的方式形成第三絕緣體；在該第一絕緣體、該第二絕緣體及該第三絕緣體中設置到達該第一導電體的開口部；在該第三絕緣體上且在該開口部內形成第二導電體；藉由去除該第三絕緣體上的該第二導電體的一部分在該開口部中形成其頂部與該基板的底面平行的第三導電體；以及在該第三絕緣體上形成包含氧化物半導體的第一電晶體。
  2. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成包含氧化物半導體的第一電晶體；在該第一電晶體上形成第一絕緣體；在該第一絕緣體上形成包含氧化鋁的第二絕緣體；以與該第二絕緣體的頂面接觸的方式形成第三絕緣體；在該第一絕緣體、該第二絕緣體及該第三絕緣體中設置開口部；在該第三絕緣體上且在該開口部內形成第二導電體；藉由去除該第三絕緣體上的該第二導電體的一部分在該開口部中形成其頂部與該基板的底面平行的第三導電體；以及在該第三絕緣體上形成第四導電體。
  3. 一種半導體裝置的製造方法，包括如下步驟：在基板上形成第二電晶體；在該第二電晶體上形成第一絕緣體；在該第一絕緣體上形成包含氧化鋁的第二絕緣體；以與該第二絕緣體的頂面接觸的方式形成第三絕緣體；在該第一絕緣體、該第二絕緣體及該第三絕緣體中設置開口部； 在該第三絕緣體上且在該開口部內形成第二導電體；藉由去除該第三絕緣體上的該第二導電體的一部分在該開口部中形成其頂部與該基板的底面平行的第三導電體；以及在該第三絕緣體上形成包含氧化物半導體的第一電晶體。
  4. 根據申請專利範圍第3項之半導體裝置的製造方法，其中該第二電晶體含有矽。
  5. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第三絕緣體含有氧化鋁，並且該第三絕緣體的密度高於該第二絕緣體的密度。
  6. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第三絕緣體含有氧化鋁，並且該第三絕緣體具有結晶性。
  7. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第三絕緣體含有氧化鋁，該第三絕緣體具有結晶性，並且該第二絕緣體具有非晶結構。
  8. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第二絕緣體的密度小於3.2g/cm3。
  9. 根據申請專利範圍第1項之半導體裝置的製造方法，其中該第三絕緣體含有氧化矽。
  10. 根據申請專利範圍第1項之半導體裝置的製造方法，其中利用化學機械拋光法去除該第三絕緣體上的該第二導電體。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11804551B2 (en) 2018-07-27 2023-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102481037B1 (ko) 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법
WO2016092427A1 (en) 2014-12-10 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN105261638A (zh) * 2015-08-04 2016-01-20 广东顺德中山大学卡内基梅隆大学国际联合研究院 一种具有鳍型沟道结构的薄膜晶体管及其制备方法
WO2018051208A1 (en) 2016-09-14 2018-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US10411003B2 (en) 2016-10-14 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20180048327A (ko) 2016-11-01 2018-05-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 및 반도체 장치의 제작 방법
KR20180055701A (ko) * 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106783885A (zh) * 2017-01-03 2017-05-31 深圳市华星光电技术有限公司 Tft基板的制作方法
JPWO2018167588A1 (ja) * 2017-03-13 2020-01-09 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
CN110506328A (zh) 2017-04-28 2019-11-26 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
CN111033702B (zh) 2017-09-05 2023-12-05 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
JP7374918B2 (ja) 2018-10-12 2023-11-07 株式会社半導体エネルギー研究所 半導体装置
US11289475B2 (en) 2019-01-25 2022-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6876021B2 (en) * 2002-11-25 2005-04-05 Texas Instruments Incorporated Use of amorphous aluminum oxide on a capacitor sidewall for use as a hydrogen barrier
CN101189721B (zh) * 2005-06-02 2015-04-01 富士通半导体股份有限公司 半导体装置及其制造方法
JP4515333B2 (ja) * 2005-06-08 2010-07-28 富士通セミコンダクター株式会社 半導体装置の製造方法
US8062978B2 (en) * 2007-08-24 2011-11-22 Samsung Electronics Co., Inc. Crystalline aluminum oxide layers having increased energy band gap, charge trap layer devices including crystalline aluminum oxide layers, and methods of manufacturing the same
JP2009094311A (ja) * 2007-10-10 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置の製造方法
JP5369491B2 (ja) * 2008-05-15 2013-12-18 富士通セミコンダクター株式会社 半導体装置
CN107947763B (zh) * 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
CN105931967B (zh) * 2011-04-27 2019-05-03 株式会社半导体能源研究所 半导体装置的制造方法
JP6104522B2 (ja) * 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
US9099560B2 (en) * 2012-01-20 2015-08-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8981370B2 (en) * 2012-03-08 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9276121B2 (en) * 2012-04-12 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9048265B2 (en) * 2012-05-31 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device comprising oxide semiconductor layer
US9929276B2 (en) * 2012-08-10 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8877624B2 (en) * 2013-01-10 2014-11-04 Micron Technology, Inc. Semiconductor structures
US9318618B2 (en) * 2013-12-27 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11804551B2 (en) 2018-07-27 2023-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device

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