TW201601343A - 半導體結構 - Google Patents

半導體結構 Download PDF

Info

Publication number
TW201601343A
TW201601343A TW103122543A TW103122543A TW201601343A TW 201601343 A TW201601343 A TW 201601343A TW 103122543 A TW103122543 A TW 103122543A TW 103122543 A TW103122543 A TW 103122543A TW 201601343 A TW201601343 A TW 201601343A
Authority
TW
Taiwan
Prior art keywords
layer
semiconductor layer
semiconductor structure
undoped semiconductor
undoped
Prior art date
Application number
TW103122543A
Other languages
English (en)
Inventor
鄭季豪
黃吉豐
杜昇翰
Original Assignee
新世紀光電股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新世紀光電股份有限公司 filed Critical 新世紀光電股份有限公司
Priority to TW103122543A priority Critical patent/TW201601343A/zh
Priority to CN201510224693.7A priority patent/CN105322063B/zh
Priority to US14/707,010 priority patent/US20150380605A1/en
Publication of TW201601343A publication Critical patent/TW201601343A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

一種半導體結構，包括一基板、一第一未摻雜半導體層、一第二未摻雜半導體層以及至少一摻雜中間層。第一未摻雜半導體層配置於基板上。第二未摻雜半導體層配置於第一未摻雜半導體層上。摻雜中間層配置於第一未摻雜半導體層與第二未摻雜半導體層之間。摻雜中間層的化學通式為InxAlyGa1-x-yN，且0□x□1，0□y□1。

Description

半導體結構
本發明是有關於一種半導體結構，且特別是有關於一種具有應力緩衝中間層的半導體結構。
隨著半導體科技的進步，現今的發光二極體已具備了高亮度的輸出，加上發光二極體具有省電、體積小、低電壓驅動以及不含汞等優點，因此發光二極體已廣泛地應用在顯示器與照明等領域。一般而言，發光二極體晶片採用寬能隙半導體材料，如氮化鎵(GaN)等材料，來進行製作。然而，除了熱膨脹係數以及化學性質的不同外，氮化鎵與異質基板的晶格常數(lattice constant)亦具有無法忽視的差異。所以，於異質基板上成長之氮化鎵會因為晶格不匹配(lattice mismatch)而產生晶格差排(dislocation)的現象，且晶格差排又會沿著氮化鎵層之厚度方向而延伸。再者，亦由於氮化鎵與異質基板的晶格不匹配的原因，氮化鎵材料相對於異質基板會產生極大的結構應力，其中隨著成長厚度越厚時，所累積的應力就越大，當超過某一臨界值，材料層就無法承受此應力，而必須以其他形式來釋放應力。此外，材 料在成長過程中也會產生翹曲情形或龜裂。如此一來，除了會造成磊晶上的缺陷而使得發光二極體的發光效率降低，並且導致使用壽命縮短之外，亦無法成長很厚的氮化鎵。
本發明提供一種半導體結構，其能減少晶格差排在厚度方向上的延伸現象且能降低缺陷密度，並改善材料在成長過程中的翹曲情形。
本發明的半導體結構，其包括一基板、一第一未摻雜半導體層、一第二未摻雜半導體層以及至少一摻雜中間層。第一未摻雜半導體層配置於基板上。第二未摻雜半導體層配置於第一未摻雜半導體層上。摻雜中間層配置於第一未摻雜半導體層與第二未摻雜半導體層之間。摻雜中間層的化學通式為InxAlyGa1-x-yN，且0x1，0y1。
在本發明的一實施例中，上述的至少一摻雜中間層為複數層摻雜中間層，且任兩相鄰的摻雜中間層相隔一間隔距離。
在本發明的一實施例中，上述每一摻雜中間層的厚度不相同。
在本發明的一實施例中，上述的第一未摻雜半導體層與第二未摻雜半導體層分別為一III-V族元素半導體層。
在本發明的一實施例中，上述的III-V族元素半導體層包括一氮化鎵層、一氮化鋁銦鎵層或一砷化鎵層。
在本發明的一實施例中，上述的摻雜中間層的形成溫度低於第一未摻雜半導體層的形成溫度與第二未摻雜半導體層的形成溫度。
在本發明的一實施例中，上述的第一未摻雜半導體層的形成溫度低於第二未摻雜半導體層的形成溫度。
在本發明的一實施例中，上述的摻雜中間層的形成溫度介於600℃至1100℃。
在本發明的一實施例中，上述的第一未摻雜半導體層的形成溫度介於800℃至1200℃。
在本發明的一實施例中，上述的第二未摻雜半導體層的形成溫度介於900℃至1300℃。
在本發明的一實施例中，上述的摻雜中間層的厚度介於5奈米至500奈米。
在本發明的一實施例中，上述的摻雜中間層具有一摻雜元素，且摻雜元素為一四族元素。
在本發明的一實施例中，上述的四族元素包括碳、鍺或矽。
在本發明的一實施例中，上述的摻雜中間層的摻雜濃度為5x1016/cm3至5x1020/cm3。
基於上述，本發明的半導體結構於第一未摻雜半導體層與第二未摻雜半導體層之間配置摻雜中間層，藉此來降低晶格差排在厚度方向上的延伸現象及降低缺陷密度，進而改善材料在成 長過程中的翹曲情形，提升整體半導體結構的品質。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、100a‧‧‧半導體結構
110‧‧‧基板
120‧‧‧緩衝層
130‧‧‧第一未摻雜半導體層
140‧‧‧第二未摻雜半導體層
150、150a1、150a2‧‧‧摻雜中間層
160‧‧‧第三未摻雜半導體層
T‧‧‧厚度
S‧‧‧間隔距離
圖1繪示為本發明的一實施例的一種半導體結構的剖面示意圖。
圖2繪示為本發明的另一實施例的一種半導體結構的剖面示意圖。
圖1繪示為本發明的一實施例的一種半導體結構的剖面示意圖。請參考圖1，在本實施例中，半導體結構100包括一基板110、一第一未摻雜半導體層130、一第二未摻雜半導體層140以及一摻雜中間層150。第一未摻雜半導體層130配置於基板110上。第二未摻雜半導體層140配置於第一未摻雜半導體層130上。摻雜中間層150配置於第一未摻雜半導體層130與第二未摻雜半導體層140之間。其中，本實施例的半導體結構100更可包括一緩衝層120配置於基板110與第一未摻雜半導體層130之間，以減緩第一未摻雜半導體層130與基板110之間的應力。
詳細來說，本實施例的基板110的材料例如是矽、藍寶 石、碳化矽、砷化鎵或氮化鋁，但不以此為限。第一未摻雜半導體層130例如是一氮化鎵層、一氮化鋁銦鎵層、一砷化鎵層或其他III-V族元素半導體層。第一未摻雜半導體層130可為一單層結構層或一多層結構層，於此並不為限。第二未摻雜半導體層140例如是一氮化鎵層、一氮化鋁銦鎵層、一砷化鎵層或其他III-V族元素半導體層。第二未摻雜半導體層140亦可為一單層結構層或一多層結構層。此處，第一未摻雜半導體層130以及第二未摻雜半導體層140皆是以單層的氮化鎵層作為舉例說明，但並不以此為限。
更具體來說，本實施例的摻雜中間層150的形成溫度低於第一未摻雜半導體層130的形成溫度以及第二未摻雜半導體層140的形成溫度，且第一未摻雜半導體層130的形成溫度低於第二未摻雜半導體層140的形成溫度。其中，摻雜中間層150的形成溫度，較佳地，介於600℃至1100℃，第一未摻雜半導體層130的形成溫度，較佳地，介於800℃至1200℃，而第二未摻雜半導體層140的形成溫度，較佳地，介於900℃至1300℃。由於雜摻中間層150的形成溫度最低，可使摻雜於其中的元素較不易解離，因此可以用於調整摻雜中間層150的晶格常數，能有效降低半導體結構100於成長中產生的應力。
再者，本實施例的摻雜中間層150的化學通式為InxAlyGa1-x-yN，且0x1，且0y1，在所屬領域的技術人員可依實際需求來選擇所成長之x、y含量，本發明並不以此為限。較 佳地，摻雜中間層150的化學通式為InAlGaN，且摻雜中間層150的厚度T，較佳地，介於5奈米至500奈米。此外，為了使局部區域的晶格常數有變化，本實施例的摻雜中間層150亦可具有一摻雜元素，其中摻雜元素例如為一四族元素，且四族元素包括碳、鍺或矽。較佳地，摻雜元素為碳，且摻雜中間層150的摻雜濃度為5x1016/cm3至5x1020/cm3。
由於本實施例的半導體結構100於第一未摻雜半導體層130與第二未摻雜半導體層140之間配置摻雜中間層150，因此可藉由摻雜中間層150來阻擋在第一未摻雜半導體層130成長時已形成之差排，使差排無法繼續向上成長並可降低缺陷密度，進而提升整體半導體結構100的品質。此外，本實施例的半導體結構100亦可透過摻雜中間層150中所摻雜之不同原子大小的四族摻雜元素，來調整摻雜中間層150的晶格常數，其中小的摻雜原子會使局部區域晶格常數縮小，而大的摻雜原子會使局部區域晶格常數變大，進而可調整第一未摻雜半導體層130成長時所產生的應力，可避免第二未摻雜半導體層140在成長過程中出現翹曲情形(bowing modulation)。
在此必須說明的是，下述實施例沿用前述實施例的元件標號與部分內容，其中採用相同的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，下述實施例不再重複贅述。
圖2繪示為本發明的另一實施例的一種半導體結構的剖 面示意圖。請同時參考圖1與圖2，本實施例的半導體結構100a與圖1中的半導體結構100相似，惟二者主要差異之處在於：本實施例的半導體結構100a的摻雜中間層為複數層摻雜中間層(此處繪示為兩層摻雜中間層150a1、150a2，但並不以為限)，且本實施例的半導體結構100a更包括一第三未摻雜半導體層160。如圖2所示，摻雜中間層150a1、150a2位於第一未摻雜半導體層130、第二未摻雜半導體層140以及第三未摻雜半導體層160之間，其中摻雜中間層150a1、150a2之間相隔一間隔距離S(此處即為第三未摻雜半導體層160的厚度)，且摻雜中間層150a1、150a2的厚度可不相同。如此一來，藉著摻雜中間層150a1、150a2可有效降低晶格差排在厚度方向上的延伸現象及降低缺陷密度，進而提升整體半導體結構100a的品質。
綜上所述，本發明的半導體結構於第一未摻雜半導體層與第二未摻雜半導體層之間配置摻雜中間層，藉此來降低晶格差排在厚度方向上的延伸現象及降低缺陷密度，進而改善材料在成長過程中的翹曲情形，提升整體半導體結構的品質。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧半導體結構
110‧‧‧基板
120‧‧‧緩衝層
130‧‧‧第一未摻雜半導體層
140‧‧‧第二未摻雜半導體層
150‧‧‧摻雜中間層
T‧‧‧厚度

Claims (14)

  1. 一種半導體結構，包括：一基板；一第一未摻雜半導體層，配置於該基板上；一第二未摻雜半導體層，配置於該第一未摻雜半導體層上；以及至少一摻雜中間層，配置於該第一未摻雜半導體層與該第二未摻雜半導體層之間，其中該摻雜中間層的化學通式為InxAlyGa1-x-yN，且0x1，0y1。
  2. 如申請專利範圍第1項所述的半導體結構，其中至少一該摻雜中間層為複數層摻雜中間層，且任兩相鄰的該些摻雜中間層相隔一間隔距離。
  3. 如申請專利範圍第2項所述的半導體結構，其中每一該摻雜中間層的厚度不相同。
  4. 如申請專利範圍第1項所述的半導體結構，其中該第一未摻雜半導體層與該第二未摻雜半導體層分別為一III-V族元素半導體層。
  5. 如申請專利範圍第4項所述的半導體結構，其中該III-V族元素半導體層包括一氮化鎵層、一氮化鋁銦鎵層或一砷化鎵層。
  6. 如申請專利範圍第1項所述的半導體結構，其中該摻雜中間層的形成溫度低於該第一未摻雜半導體層的形成溫度與該第二未摻雜半導體層的形成溫度。
  7. 如申請專利範圍第6項所述的半導體結構，其中該第一未摻雜半導體層的形成溫度低於該第二未摻雜半導體層的形成溫度。
  8. 如申請專利範圍第6項所述的半導體結構，其中該摻雜中間層的形成溫度介於600℃至1100℃。
  9. 如申請專利範圍第6項所述的半導體結構，其中該第一未摻雜半導體層的形成溫度介於800℃至1200℃。
  10. 如申請專利範圍第6項所述的半導體結構，其中該第二未摻雜半導體層的形成溫度介於900℃至1300℃。
  11. 如申請專利範圍第1項所述的半導體結構，其中該摻雜中間層的厚度介於5奈米至500奈米。
  12. 如申請專利範圍第1項所述的半導體結構，其中該摻雜中間層具有一摻雜元素，且該摻雜元素為一四族元素。
  13. 如申請專利範圍第12項所述的半導體結構，其中該四族元素包括碳、鍺或矽。
  14. 如申請專利範圍第12項所述的半導體結構，其中該摻雜中間層的摻雜濃度為5x1016/cm3至5x1020/cm3。
TW103122543A 2014-06-30 2014-06-30 半導體結構 TW201601343A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103122543A TW201601343A (zh) 2014-06-30 2014-06-30 半導體結構
CN201510224693.7A CN105322063B (zh) 2014-06-30 2015-05-06 半导体结构
US14/707,010 US20150380605A1 (en) 2014-06-30 2015-05-08 Semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103122543A TW201601343A (zh) 2014-06-30 2014-06-30 半導體結構

Publications (1)

Publication Number Publication Date
TW201601343A true TW201601343A (zh) 2016-01-01

Family

ID=54931437

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103122543A TW201601343A (zh) 2014-06-30 2014-06-30 半導體結構

Country Status (3)

Country Link
US (1) US20150380605A1 (zh)
CN (1) CN105322063B (zh)
TW (1) TW201601343A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI703726B (zh) 2016-09-19 2020-09-01 新世紀光電股份有限公司 含氮半導體元件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6459100B1 (en) * 1998-09-16 2002-10-01 Cree, Inc. Vertical geometry ingan LED
KR20050073740A (ko) * 2004-01-10 2005-07-18 삼성전자주식회사 이중 장벽층을 구비하는 양자우물 구조체를 포함하는반도체 소자 및 이를 채용한 반도체 레이저 및 그 제조 방법
JP2011009524A (ja) * 2009-06-26 2011-01-13 Hitachi Cable Ltd 発光素子及び発光素子の製造方法
US8604461B2 (en) * 2009-12-16 2013-12-10 Cree, Inc. Semiconductor device structures with modulated doping and related methods
CN102893419A (zh) * 2010-10-29 2013-01-23 铼钻科技股份有限公司 应力被调节的半导体装置及其相关方法
JP2014072429A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 半導体装置

Also Published As

Publication number Publication date
US20150380605A1 (en) 2015-12-31
CN105322063B (zh) 2019-06-04
CN105322063A (zh) 2016-02-10

Similar Documents

Publication Publication Date Title
WO2013137476A1 (ja) 半導体積層基板、半導体素子、およびその製造方法
CN106098871B (zh) 一种发光二极管外延片的制备方法
US8664638B2 (en) Light-emitting diode having an interlayer with high voltage density and method for manufacturing the same
TWI683372B (zh) 半導體元件及其形成方法
JP2009525607A (ja) 窒化物半導体発光ダイオード及びその製造方法
CN105280770B (zh) 氮化物半导体结构
KR102094471B1 (ko) 질화물 반도체층의 성장방법 및 이에 의하여 형성된 질화물 반도체
JP2017092442A (ja) 紫外線発光ダイオード
US20100248455A1 (en) Manufacturing method of group III nitride semiconductor
US9859462B2 (en) Semiconductor structure
CN106848017B (zh) 一种GaN基发光二极管的外延片及其生长方法
CN106229397B (zh) 一种发光二极管外延片的生长方法
US20150048396A1 (en) Light emitting structure and semiconductor light emitting element having the same
WO2019149095A1 (zh) 一种GaN基LED外延结构及其制备方法
CN108231964B (zh) 一种提高发光二极管内量子效率的方法
US9263635B2 (en) Semiconductor structure
US20140097443A1 (en) Nitride semiconductor device
US20160293399A1 (en) Semiconductor multilayer structure and fabrication method thereof
TW201601343A (zh) 半導體結構
US20140097442A1 (en) Nitride semiconductor device
CN106206869B (zh) 一种GaN基发光二极管外延片的生长方法
US20140097444A1 (en) Nitride semiconductor device
JP2017216257A (ja) 窒化物半導体およびそれを用いた電子デバイス
US9472624B2 (en) Semiconductor buffer structure, semiconductor device including the same, and manufacturing method thereof
JP2014192246A (ja) 半導体基板およびそれを用いた半導体素子