TW201535402A - 具非揮發性類型記憶體模組的主記憶體之系統、方法及裝置，及其相關技術 - Google Patents

具非揮發性類型記憶體模組的主記憶體之系統、方法及裝置，及其相關技術 Download PDF

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Abstract

本發明揭示一種計算系統，其包括一在一通常經保留用於一處理器之處理器插口中的記憶體控制器。複數個非揮發性記憶體模組可插入於通常經保留用於DRAM記憶體模組之記憶體插口中。該等非揮發性記憶體模組可使用一用以存取該等非揮發性記憶體模組之資料通信協定加以存取。該記憶體控制器控制對該等非揮發性記憶體模組之讀取及寫入存取。該等記憶體插口藉由印刷電路板迹線而耦合至該處理器插口。該用以存取該等非揮發性記憶體模組之資料通信協定係經由該等印刷電路板迹線且經由通常用於存取DRAM型記憶體模組之插口而傳達。

Description

具非揮發性類型記憶體模組的主記憶體之系統、方法及裝置，及其相關技術
本文件大體上係關於記憶體控制器及記憶體模組。
一些計算系統將動態隨機存取記憶體(DRAM,dynamic random access memory)積體電路用於其主記憶體中。DRAM積體電路(IC)藉由將一定量電荷儲存於每一記憶體單元中之電容器上以儲存邏輯1或者邏輯0來保持資訊。隨時間推移且由於讀取操作，電容器上所儲存之電荷在通常被稱為漏泄之過程中耗散。為了保存DRAM電容器上之所儲存電荷，且因此維持DRAM維持其記憶內容之能力，記憶體單元中之所儲存電荷可經由再新循環而增加，再新循環有時週期性地執行。
100‧‧‧多處理器主機板
110‧‧‧互連結構
111A-111N‧‧‧處理器
112A-112N‧‧‧處理器插口
113A-113N‧‧‧記憶體通道
114A-114N‧‧‧DRAM DIMM
115A-115N‧‧‧雙行記憶體模組(DIMM)插口
116A-116N‧‧‧印刷電路板迹線群
118‧‧‧輸入/輸出(I/O)電路
121'‧‧‧整合式DRAM記憶體控制器(IMC)
121A-121N‧‧‧DRAM型記憶體控制器
125A-125N‧‧‧印刷電路板迹線群
131‧‧‧處理核心元件/執行單元
150‧‧‧共用主記憶體
150'‧‧‧共用主記憶體
200‧‧‧主機板
200'‧‧‧主機板
211‧‧‧處理器
212‧‧‧非DRAM型記憶體控制器
212'‧‧‧雙記憶體控制器
213A-213N‧‧‧記憶體通道
214‧‧‧非DRAM記憶體模組
214A-214N‧‧‧非DRAM記憶體模組
222'‧‧‧整合式非DRAM記憶體控制器(IMC)
300‧‧‧印刷電路板
301‧‧‧邊緣連接器
302A-302N‧‧‧非DRAM記憶體晶片
303'‧‧‧緩衝積體電路
303A-303N‧‧‧支援晶片
304A-304N‧‧‧資料匯流排
306A-306L‧‧‧互連
400‧‧‧網際網路伺服器
401‧‧‧遠端客戶端
402‧‧‧網際網路
410‧‧‧搜尋查詢
412‧‧‧主記憶體
602‧‧‧多對一匯流排多工器
604‧‧‧一對多匯流排解多工器
606‧‧‧交叉開關
圖1為僅具有DRAM DIMM之電腦系統的功能區塊圖。
圖2A為用記憶體控制器升級以控制非DRAM記憶體DIMM之圖1電腦系統的功能區塊圖。
圖2B為用雙記憶體控制器升級以控制DRAM記憶體DIMM與非DRAM記憶體DIMM之圖1電腦系統的功能區塊圖。
圖3為非DRAM記憶體模組之功能區塊圖。
圖4為耦合至網際網路之網際網路伺服器的功能區塊圖。
圖5為用於升級電腦系統之方法的流程圖。
圖6A至圖6B為緩衝IC之實施例的功能區塊圖。
圖7為用於存取包括可插入式非揮發性記憶體模組之主記憶體之方法的流程圖。
在以下詳細描述中，陳述特定實施例之多個實例。然而，實施例可包括包括少於所有在此等實例中所陳述之詳細特徵及組合或該等詳細特徵及組合之替代的組態。
對於類似記憶體容量，動態隨機存取記憶體(DRAM)積體電路(IC)通常消耗比非揮發性記憶體積體電路更多的功率，尤其在讀取資料時。非揮發性記憶體積體電路通常不需要再新循環且因此節省功率。為了減少具有主記憶體之系統應用中的功率消耗，非揮發性記憶體積體電路可代替DRAM積體電路或作為DRAM積體電路之補充而使用。
通常，寫入存取非揮發性記憶體積體電路比寫入存取DRAM積體電路花費更多時間。諸如NOR FLASH EEPROM積體電路之一些類型的非揮發性記憶體積體電路可以改良之讀取存取時間(例如，DRAM積體電路時間的兩倍)來組態。為了解決在讀取效能與寫入效能之間的差異，可使用一資料通信協定，該資料通信協定以不同於DRAM記憶體模組之方式存取非揮發性記憶體模組。
以下段落描述非DRAM記憶體控制器及非揮發性記憶體模組可如何引入於電腦系統中或由電腦系統整合。
現參看圖1，說明具有雙行記憶體模組(DIMM,dual in-line memory module)之動態隨機存取記憶體(DRAM)類型之電腦系統的功 能區塊圖。該電腦系統包括多處理器主機板100。複數個處理器插口112A-112N安裝至主機板100。另外，複數個記憶體通道113A-113N中之每一者中的雙行記憶體模組(DIMM)插口115A-115N安裝至主機板100。複數個記憶體通道113A-113N如所說明分別經由印刷電路板迹線群125A-125N耦合至每一處理器插口112A-112N。
包括內建式DRAM型記憶體控制器121A-121N之一或多個處理器111A-111N可或可不插入於任何給定系統之處理器插口112A-112N中。舉例而言，處理器插口112B可為空的而無任何處理器插入於其中。
每一處理器插口112A-112N具有至互連結構110之一或多個連接，其包括在處理器插口112A-112N與互連結構(其可或可不包括額外積體電路但亦連接至輸入/輸出(I/O)電路118)之間的印刷電路板迹線群116A-116N。在每一記憶體通道113A-113N中之印刷電路板迹線群125A-125N耦合於記憶體模組插口115A-115N與處理器插口112A-112N之間。
經封裝處理器111A-111N包括一或多個處理核心元件(或執行單元)131及一或多個DRAM型記憶體控制器121A-121N。經封裝處理器111A-111N可插入於處理器插口112A-112N中之任一者中。記憶體控制器121A可將資料(例如)自一些DRAM DIMM 114A-114N經由耦合至插口112A之印刷電路板迹線群125A-125N中的一者供應至經封裝處理器111A中之處理核心元件，且(經由互連結構110)供應至其各別插口112B-112N中之其他處理器111B-111N。亦即，由耦合至每一處理器111A-111N之複數個記憶體通道113A-113N所形成的主記憶體係為插入於處理器插口112A-112N中之處理器111A-111N所共用的共用主記憶體150。
DIMM插口115A-115N經由PCB迹線群125A-125N耦合至處理器 插口112A-112N。若處理器插口為空的，則DRAM DIMM 114A-114N很可能未插入於耦合至空處理器插口之一或多個記憶體通道的DIMM插口115A-115N中。亦即，DIMM插口115A-115N可能在其耦合至之處理器插口112為空之情況下為空的。
如先前所論述，存在在每一記憶體通道113A-113N中之印刷電路板迹線群125A-125N，其耦合於記憶體模組插口115A-115N與處理器插口112A-112N之間。在處理器111A插入於相應處理器插口112A中且DRAM記憶體模組114A-114N插入於記憶體模組插口115A-115N中之情況下，印刷電路板迹線群125A-125N互連處理器111A與記憶體模組114A-114N。在處理器插口與記憶體模組插口之間的印刷電路板(PCB)迹線群125A-125N中之一些為彼通道之所有記憶體模組插口所共用。在處理器插口112A與記憶體模組插口115A-115N之間的印刷電路板迹線群125A-125N中之一些不為所有記憶體模組插口所共用。可存在唯一地導引於處理器插口與記憶體模組插口115A-115N之間的印刷電路板迹線群125A-125N中的一或多個印刷板迹線。舉例而言，印刷電路板迹線可專用於提供在處理器插口112與第一記憶體模組插口115A之間而不導引至記憶體通道中之其他記憶體模組插口115B-115N的路線。
插入於記憶體模組插口115A-115N中之DRAM DIMM 114A-114N為包括安裝至印刷電路板之複數個DRAM型記憶體積體電路晶片的印刷電路板。DIMM上之複數個DRAM型記憶體積體電路晶片的全部或一子集由記憶體控制器並行存取以自記憶體讀取資料或將資料寫入至記憶體。
現參看圖2A，說明已用記憶體控制器升級以控制諸如非揮發性記憶體模組之非DRAM記憶體DIMM之圖1電腦系統的功能區塊圖。此等非DRAM型記憶體模組可幫助增加記憶體容量及/或減小系統之功 率消耗。
如先前所論述，主機板上之一或多個處理器插口112A-112N可為空的。處理器插口之空閒可來自使用者自彼插口拔出處理器。亦即，處理器由使用者拔去以產生空處理器插口。或者，處理器可未插入於處理器插口其中原先為空閒的。此外，若待升級之記憶體通道插有DRAM型記憶體模組，則使用者可拔去DRAM型記憶體模組以使記憶體通道中之所有記憶體模組插口可用於非DRAM型記憶體模組。
在圖2A中，說明升級之主機板200。升級之主機板200具有插入於各別一或多個處理器插口112中之一或多個非DRAM型記憶體控制器212。在圖2A中，非DRAM型記憶體控制器212插入於先前為空的處理器插口112B，使得耦合至彼處之一或多個記憶體通道213A-213N可與具有不同於DRAM積體電路之類型的記憶體積體電路之記憶體模組一起使用以升級共用主記憶體150'。
一或多個記憶體通道213A-213N為由非DRAM記憶體控制器212用於通信至非DRAM記憶體模組214A-214N之記憶體通道。但對於非DRAM記憶體模組214A-214N，一或多個記憶體通道213A-213N之結構大體上類似於使用與前述相同的印刷電路板迹線群125A-125N及插口115A-115N之記憶體通道113A-113N之結構。
一或多個記憶體通道213A-213N中之每一者包括複數個記憶體模組插口115A-115N，其中非DRAM記憶體模組214A-214N插入於複數個記憶體模組插口115A-115N中。在一或多個記憶體通道213A-213N中之每一者中之印刷電路板迹線群125A-125N耦合於記憶體模組插口115A-115N與處理器插口112B之間。
雖然每一經升級記憶體通道213A-213N中之PCB迹線(本文中亦稱為"互連")群125A-125N的結構相同，但經由PCB迹線群125A-125N中之一或多個迹線所傳播的信號可不同，以便控制非DRAM型記憶體模 組214A-214N。亦即，在處理器插口112B與每一經升級記憶體通道213A-213N中之記憶體模組插口115A-115N之間的預先存在互連(例如，PCB迹線群125A-125N)中之一些信號線的意義可改變以適當控制非DRAM型記憶體模組214A-214N。
用於存取DRAM記憶體模組之資料選通信號線可改變為可自非揮發性記憶體模組通信至記憶體控制器之反饋狀態控制信號線以減輕非揮發性記憶體模組中抹除及寫入操作之非確定性質。藉由反饋狀態控制信號，記憶體控制器可避免當完成抹除或寫入操作時持續地輪詢非揮發性記憶體模組。
舉例而言，當非揮發性記憶體模組接入於記憶體通道之記憶體模組插口內時，資料選通信號DQS13、DQS14、DQS15、DQS16分別改變為狀態信號RY/BYNR1D0、RY/BY_N_R1D1、RY/BY_N_R1D2、RY/BY_N_R1D3。資料選通信號DQS13、DQS14、DQS15、DQS16用於為自DRAM記憶體通道中之每一記憶體模組輸出的資料設定時脈。RY/BY_N_R1D0、RY/BY_N_R1D1、RY/BY_N_R1D2、RY/BYNR1D3信號為用於為記憶體通道中之四個DIMM模組/插口中之每一者之記憶體評定等級(rank)的狀態信號。此等狀態信號經反饋且耦合至異質記憶體控制器以更有效地存取非揮發性記憶體模組。每一狀態信號指示記憶體模組中之記憶體等級忙或準備好另一存取，以減輕對非揮發性記憶體模組之抹除及寫入操作的非確定性質。
雖然一或多個記憶體通道213A-213N經升級以使用非DRAM型記憶體模組214A-214N，且相關聯處理器插口112B由非DRAM記憶體控制器212填充，但主機板200之結構類似於主機板100之結構。為簡潔起見，將對具有在主機板200上之相同參考數字之主機板100之元件的先前論述以引用的方式併入此處。
圖2B為具有插入於主機板200'之處理器插口112B中之雙記憶體 控制器212'之經升級電腦系統的功能區塊圖。雙記憶體控制器212'包括共同封裝在一起以分別控制對插入於記憶體通道213N之插口115A-115N中之非DRAM記憶體DIMM 214A-214N及對插入於記憶體通道113N之插口115A-115N中之DRAM記憶體DIMM 114A-114N的存取之非DRAM記憶體控制器212及DRAM記憶體控制器121。雙記憶體控制器212'插入於處理器插口112B中，且藉由印刷電路板迹線125A而耦合至記憶體通道213N中之插口115A-115N且藉由印刷電路板迹線125N而耦合至記憶體通道113N中之插口115A-115N。
圖2B進一步說明具有處理器211之經升級電腦系統的功能區塊圖，該處理器211具有執行單元(EU)131、整合式DRAM記憶體控制器(IMC)121'及整合式非DRAM記憶體控制器(IMC)222'。處理器211插入於主機板200'之處理器插口112N中，且藉由印刷電路板迹線125A而耦合至記憶體通道113N中之插口115A-115N且藉由印刷電路板迹線125N而耦合至記憶體通道213N中之插口115A-115N。整合式非DRAM記憶體控制器222'控制對插入於記憶體通道213N之插口115A-115N中之非DRAM記憶體DIMM 214A-214N的存取。在一實施例中，整合式非DRAM記憶體控制器222'為非揮發性記憶體控制器，且非DRAM記憶體DIMM 214A-214N為非揮發性記憶體DIMM。整合式DRAM記憶體控制器121'控制對插入於記憶體通道113N之插口115A-115N中之DRAM記憶體DIMM 114A-114N的存取。
現參看圖5，說明用於升級計算系統之方法的流程圖。
在區塊502，將非DRAM記憶體控制器插入於通常經保留用於處理器之處理器插口中。若處理器插入於處理器插口中，則可在插入於記憶體控制器之前移除處理器。插入於處理器插口中之記憶體控制器用於控制對計算系統中之非DRAM記憶體模組(例如，不同於DRAM記憶體模組之類型的記憶體模組)之讀取及寫入存取。在一組態中，非 DRAM記憶體模組為非揮發性記憶體模組。
在區塊504，複數個非DRAM記憶體模組插入於通常經保留用於DRAM記憶體模組之記憶體插口中。若DRAM記憶體模組插入於此等記憶體插口中，則在將複數個非DRAM記憶體模組插入於記憶體插口中之前將其移除。記憶體插口藉由預先存在的印刷電路板迹線群耦合至處理器插口，使得插入於處理器插口中之記憶體控制器可控制對計算系統中之非DRAM記憶體模組的讀取及寫入存取。
在一組態中，非DRAM記憶體模組為非揮發性記憶體模組(例如，不同於揮發性記憶體模組之類型的記憶體模組)。舉例而言，在一特定實例中，安裝至非揮發性記憶體模組之非揮發性記憶體為NOR快閃電可抹除可程式化唯讀記憶體(EEPROM)。
在區塊506，藉由使用用以存取非DRAM記憶體模組之資料通信協定經由處理器插口中之記憶體控制器來存取非DRAM記憶體模組。用以存取非DRAM記憶體模組之資料通信協定可專用於插入於記憶體模組插口中之非DRAM記憶體模組類型，且可不同於用於存取DRAM記憶體模組之資料通信協定。用以存取非DRAM記憶體模組之資料通信協定係經由預先存在的印刷電路板迹線群且經由通常用於存取DRAM型記憶體模組之插口而傳達。在一組態中，非DRAM記憶體模組為非揮發性類型之記憶體模組。舉例而言，當非揮發性記憶體模組接入於記憶體通道之記憶體模組插口內時，資料選通信號可改變為狀態信號。
現參看圖3，說明非DRAM記憶體模組214之功能區塊圖。非DRAM記憶體模組214可插入於一或多個經升級記憶體通道213A-213N之記憶體模組插口115A-115N中。
在一組態中，非DRAM記憶體模組214為非揮發性記憶體模組。在此種狀況下，非DRAM記憶體控制器212為非揮發性記憶體控制 器。詳言之，例如，非揮發性記憶體模組可包括至少一NOR閘快閃電可抹除可程式化唯讀記憶體(EEPROM)積體電路。
非DRAM記憶體模組214包括一印刷電路板300，該印刷電路板300具有形成於其上之邊緣連接器301的墊(在DIMM之每一側上存在一者)、複數個非DRAM記憶體晶片302A-302N及複數個支援晶片303A-303N。在另一組態中，複數個支援晶片可與一些非DRAM記憶體晶片302A-302N共同封裝於一IC封裝中。記憶體模組214進一步包括形成於PCB 300上之複數個互連(例如，封裝互連或印刷電路板迹線)304A-304N及306A-306L，從而提供在非DRAM記憶體晶片302A-302N與支援晶片303A-303N之間及在支援晶片303A-303N與邊緣連接器301之墊之間的耦合。
在一組態中，記憶體模組214為雙行記憶體模組(DIMM)，且印刷電路板(PCB)300為DIMM PCB。非DRAM記憶體晶片302A-302N可為NOR FLASH EEPROM積體電路晶片或一些其他種類之非DRAM記憶體積體電路晶片(諸如非揮發性記憶體積體電路晶片)。
複數個支援晶片303A-303N可用於緩衝位址，及/或多路傳輸資料至非DRAM記憶體晶片302A-302N且多路分解來自非DRAM記憶體晶片302A-302N之資料。複數個支援晶片303A-303N在本文中亦可稱為複數個緩衝積體電路303。複數個支援晶片303A-303N可與一些非DRAM記憶體晶片302A-302N共同封裝。
現參看圖6A，根據一組態，複數個緩衝積體電路303中之每一者包括多對一匯流排多工器602及一對多匯流排解多工器604。多對一匯流排多工器602用於將資料寫入至邊緣連接301處之資料匯流排上。一對多匯流排解多工器604用於將資料自邊緣連接301處之資料匯流排讀取至耦合至記憶體積體電路302A-302N之許多資料匯流排304A-304N中的一者上。
現參看圖6B，根據另一組態，複數個緩衝積體電路303'中之每一者替代地包括耦合於連接至記憶體積體電路302A-302N之複數個資料匯流排304A-304N與邊緣連接301處之資料匯流排之間的交叉開關606。交叉開關606用於將資料自記憶體積體電路302A-302N寫入至邊緣連接301處之資料匯流排上。交叉開關606進一步用於自邊緣連接301處之資料匯流排讀取資料，且將資料耦合至連接至記憶體積體電路302A-302N之資料匯流排304A-304N中的一者上。
現參看圖4，說明耦合至網際網路402之網際網路伺服器400及遠端客戶端401的方塊圖。網際網路伺服器400包括已經升級以包括插入於一或多個記憶體通道之記憶體模組插口中之非揮發性記憶體模組的主機板200。
現在描述非揮發性記憶體模組在主記憶體中之使用實例。遠端客戶端401相對於在網際網路伺服器400上運轉之搜尋引擎來執行搜尋查詢410以搜尋資料。在此種狀況下，較寫入而言，可能會更頻繁地讀取主機板200上之主記憶體412。非揮發性記憶體模組可插入於一或多個記憶體通道之一或多個插口中。在主機板200經升級以在其主記憶體412中包括非揮發性記憶體模組之情況下，較僅具有DRAM記憶體模組之主記憶體而言，可節省功率。
現參看圖7，說明在具有包括可插入式非揮發性記憶體模組之主記憶體之伺服器中的方法。
在區塊702，以處理器執行軟體應用程式。
在區塊704，由軟體應用程式隨機存取伺服器之主記憶體。如先前所提及，主記憶體包括可插入式非揮發性記憶體模組。可插入式非揮發性記憶體模組可具有大體上類似於DRAM記憶體模組之讀取存取時間(例如，DRAM記憶體模組之讀取存取時間的約兩倍)。然而，可插入式非揮發性記憶體模組之寫入存取時間可不同於DRAM記憶體模 組之寫入存取時間。
在區塊706，將資訊寫入至可插入式非揮發性記憶體模組中。寫入至可插入式非揮發性記憶體模組之資訊可包括資料及/或程式碼。 可回應於執行軟體應用程式而將資訊寫入至可插入式非揮發性記憶體模組。在一組態中，軟體應用程式將資訊寫入至記憶體模組中。
在此組態中，軟體應用程式可為伺服器(諸如先前所提及之網際網路伺服器)上之用於搜尋資料的搜尋引擎。
當在軟體中實施時，記憶體控制器可包括經組態以執行必要任務之碼段。程式或碼段可儲存於處理器可讀媒體中或可經由傳輸媒體或通信鏈路藉由體現於載波中之電腦資料信號來傳輸。“處理器可讀媒體”可包括可儲存或轉移資訊之任何媒體。處理器可讀媒體之實例包括電子電路、半導體記憶體設備、唯讀記憶體(ROM)、快閃記憶體、可抹除可程式化唯讀記憶體(EPROM)、軟碟、CD-ROM、光碟、硬碟、光纖媒體、射頻(RF)鏈路等。電腦資料信號可包括可經由諸如電子網路通道、光纖、無線電、電磁、RF鏈路等之傳輸媒體而傳播之任何信號。碼段可經由諸如網際網路、內部網路等之電腦網路下載。
雖然在隨附圖式中描述且展示某些組態，但應理解，此等組態僅為說明性的，且不限制本揭示案之範疇。其他實施例在以下申請專利範圍之範疇內。舉例而言，已將記憶體模組及記憶體插口描述為雙行記憶體模組(DIMM)及DIMM插口。然而，例如，記憶體模組及記憶體插口可具有諸如單行記憶體模組(SIMM)之其他類型的形狀因數。
100‧‧‧多處理器主機板
110‧‧‧互連結構
111A-111N‧‧‧處理器
112A-112N‧‧‧處理器插口
113A-113N‧‧‧記憶體通道
114A-114N‧‧‧DRAM DIMM
115A-115N‧‧‧雙行記憶體模組(DIMM)插口
116A-116N‧‧‧印刷電路板迹線群
118‧‧‧輸入/輸出(I/O)電路
121A-121N‧‧‧DRAM型記憶體控制器
125A-125N‧‧‧印刷電路板迹線
131‧‧‧處理核心元件/執行單元
150‧‧‧共用主記憶體

Claims (12)

  1. 一種組裝一非揮發性記憶體模組之方法，該方法包含：提供具有一記憶體模組邊緣連接器之一記憶體模組印刷電路板以插入於一記憶體模組插口中；安裝複數個非揮發性記憶體積體電路至該記憶體模組印刷電路板；安裝複數個緩衝積體電路至該記憶體模組印刷電路板，且位於該記憶體模組邊緣連接器與該複數個非揮發性記憶體積體電路之間；及將該複數個緩衝積體電路耦合於該記憶體模組邊緣連接器與該複數個非揮發性記憶體積體電路之間。
  2. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該將該複數個緩衝積體電路耦合於該記憶體模組邊緣連接器與該複數個非揮發性記憶體積體電路之間包含將該複數個緩衝積體電路耦合至該記憶體模組印刷電路板之第一複數個印刷電路板迹線，其位於該記憶體模組邊緣連接器與該複數個緩衝積體電路之間；及將該複數個緩衝積體電路耦合至該記憶體模組印刷電路板之第二複數個印刷電路板迹線，其位於該複數個非揮發性記憶體積體電路與該複數個緩衝積體電路之間。
  3. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該將該複數個緩衝積體電路耦合於該記憶體模組邊緣連接器與該複數個非揮發性記憶體積體電路之間包含形成一資料匯流排於該複數個緩衝積體電路與該記憶體模組邊緣連接器之間；及 形成一或多個資料匯流排於該複數個緩衝積體電路與該複數個非揮發性記憶體積體電路之間。
  4. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該複數個緩衝積體電路為該複數個非揮發性記憶體積體電路緩衝位址及資料。
  5. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該複數個緩衝積體電路之每一者包括一多對一匯流排多工器，其用以將資料寫入至一在該記憶體模組邊緣連接器處之資料匯流排上；及一一對多(one-to-many)匯流排解多工器，其用以將資料自該在該記憶體模組邊緣連接器處之資料匯流排讀取至耦合至該等非揮發性記憶體積體電路之一或多個資料匯流排中的一者上。
  6. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該複數個緩衝積體電路之每一者包括一交叉(cross-bar)開關，其耦合於連接至該複數個非揮發性記憶體積體電路之複數個資料匯流排與一在該記憶體模組邊緣連接器處之資料匯流排之間，該交叉開關將資料自該複數個非揮發性記憶體積體電路寫入至該在該記憶體模組邊緣連接器處之資料匯流排上，且自該在該記憶體模組邊緣連接器處之資料匯流排讀取資料且將該資料耦合至連接至該複數個非揮發性記憶體積體電路之資料匯流排中的一者上。
  7. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該記憶體模組邊緣連接器為一雙行記憶體模組邊緣連接器，其在該記憶體模組印刷電路板之一第一側上具有第一複數個墊且在該記憶體模組印刷電路板之一第二側上具有第二複數個墊以耦合至一雙行記憶體模組插口。
  8. 如請求項7之組裝一非揮發性記憶體模組之方法，其中第一複數個非揮發性記憶體積體電路係安裝至該記憶體模組印刷電路板之該第一側；第一複數個緩衝積體電路係安裝至該記憶體模組印刷電路板之該第一側且係耦合於該第一複數個非揮發性記憶體積體電路與該第一複數個墊之間；第二複數個非揮發性記憶體積體電路係安裝至該記憶體模組印刷電路板之該第二側；及第二複數個緩衝積體電路係安裝至該記憶體模組印刷電路板之該第二側且係耦合於該第二複數個非揮發性記憶體積體電路與該第二複數個墊之間。
  9. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該非揮發性記憶體模組之該記憶體模組邊緣連接器與一動態隨機存取記憶體模組之一邊緣連接器係插接相容(plug-compatible)的。
  10. 如請求項1之組裝一非揮發性記憶體模組之方法，其中該複數個非揮發性記憶體積體電路係回應於讀取存取及寫入存取。
  11. 如請求項10之組裝一非揮發性記憶體模組之方法，其中該複數個非揮發性記憶體積體電路係快閃電可抹除可程式化唯讀記憶體積體電路。
  12. 如請求項1之組裝一非揮發性記憶體模組之方法，其進一步包含：在安裝之前，將該複數個非揮發性記憶體積體電路與該複數個緩衝積體電路共同封裝以使得該複數個非揮發性記憶體積體 電路及該複數個緩衝積體電路係同時地一起安裝至該記憶體模組印刷電路板。
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