TW201531965A - 配置用於實現低尖峰發放率的神經網路 - Google Patents

配置用於實現低尖峰發放率的神經網路 Download PDF

Info

Publication number
TW201531965A
TW201531965A TW103142628A TW103142628A TW201531965A TW 201531965 A TW201531965 A TW 201531965A TW 103142628 A TW103142628 A TW 103142628A TW 103142628 A TW103142628 A TW 103142628A TW 201531965 A TW201531965 A TW 201531965A
Authority
TW
Taiwan
Prior art keywords
neuron model
model
neuron
neural network
excitation
Prior art date
Application number
TW103142628A
Other languages
English (en)
Inventor
Sachin Subhash Talathi
David Jonathan Julian
Venkata Sreekanta Annapureddy
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of TW201531965A publication Critical patent/TW201531965A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/049—Temporal neural networks, e.g. delay elements, oscillating neurons or pulsed inputs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/04—Architecture, e.g. interconnection topology
    • G06N3/048—Activation functions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
    • G06N3/082—Learning methods modifying the architecture, e.g. adding, deleting or silencing nodes or connections

Abstract

一種用於選擇具有使用者定義的激發率的神經元模型以用於在神經網路中操作的方法包括基於所選激發率頻寬來選擇該神經元模型。

Description

配置用於實現低尖峰發放率的神經網路 【相關申請案的交叉引用】
本專利申請案主張2014年1月23日提出申請的美國臨時專利申請案第61/930,858號、2014年1月23日提出申請的美國臨時專利申請案第61/930,849號、以及2014年2月13日提出申請的美國臨時專利申請案第61/939,537號的權益，其全部公開經由援引明確納入於此。
本案的某些態樣一般係關於神經系統工程，並且尤其係關於用於改進操作神經網路的效率的系統和方法。
可包括一群互連的人工神經元(亦即，神經元模型)的人工神經網路是一種計算設備或者表示將由計算設備執行的方法。人工神經網路可具有生物學神經網路中的對應的結構及/或功能。然而，人工神經網路可為其中傳統計算技術是麻煩的、不切實際的、或不勝任的某些應用提供創新且有用的計算技術。由於人工神經網路能從觀察中推斷出功能，因此此類網路在因任務或資料的複雜度使得經由一般技術來設 計該功能較為麻煩的應用中是特別有用的。
在一個態樣，揭示一種用於選擇具有使用者定義的激發率的神經元模型以用於在神經網路中操作的方法。該方法包括基於所選激發率頻寬來選擇該神經元模型。
在另一態樣，揭示一種用於選擇具有使用者定義的激發率的神經元模型以用於在神經網路中操作的裝置。該裝置包括記憶體以及耦合至該記憶體的一或多個處理器。該處理器被配置成基於所選激發率頻寬來選擇該神經元模型。
在又一態樣，揭示一種用於選擇具有使用者定義的激發率的神經元模型以用於在神經網路中操作的設備。該設備包括用於基於該神經網路將藉以操作的所選最小激發率與該神經網路將藉以操作的所選最大激發率之差來選擇激發率頻寬的裝置。該設備亦包括用於基於所選激發率頻寬來選擇該神經元模型的裝置。
在又一態樣，揭示一種用於選擇具有使用者定義的激發率的神經元模型以用於在神經網路中操作的電腦程式產品。該電腦程式產品包括其上編碼有程式碼的非瞬態電腦可讀取媒體。該程式碼包括用於基於所選激發率頻寬來選擇該神經元模型的代碼。
這已較寬泛地勾勒出本案的特徵和技術優勢以力圖使下面的詳細描述可以被更好地理解。本發明的其他特徵和優點將在下文描述。熟習此項技術者應該領會，本發明可容易地被用作改動或設計用於實施與本發明相同的目的的其他 結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離所附請求項中所闡述的本發明的教導。被認為是本發明的特性的新穎特徵在其組織和操作方法兩態樣連同進一步的目的和優點在結合附圖來考慮以下描述時將被更好地理解。然而要清楚理解的是，提供每一幅附圖均僅用於圖示和描述目的，且無意作為對本發明的限定的定義。
100‧‧‧神經系統
102‧‧‧神經元級
104‧‧‧突觸連接網路
106‧‧‧神經元級
1081‧‧‧輸入信號
1082‧‧‧輸入信號
108N‧‧‧輸入信號
1101‧‧‧輸出尖峰
1102‧‧‧輸出尖峰
110M‧‧‧輸出尖峰
200‧‧‧示圖
202‧‧‧神經元
2041‧‧‧輸入信號
204i‧‧‧輸入信號
204N‧‧‧輸入信號
2061‧‧‧突觸權重
206i‧‧‧突觸權重
206N‧‧‧突觸權重
208‧‧‧輸出信號
300‧‧‧示圖
302‧‧‧曲線圖的部分
304‧‧‧曲線圖的部分
306‧‧‧交越點
400‧‧‧模型
402‧‧‧負態相
404‧‧‧正態相
500‧‧‧實現
502‧‧‧處理器
504‧‧‧記憶體塊
506‧‧‧程式記憶體
600‧‧‧實現
602‧‧‧記憶體
604‧‧‧互連網路
606‧‧‧個體(分散式)處理單元(神經處理器)
700‧‧‧實現
702‧‧‧記憶體組
704‧‧‧處理單元
800‧‧‧神經網路
802‧‧‧局部處理單元
804‧‧‧局部狀態記憶體
806‧‧‧局部參數記憶體
808‧‧‧局部(神經元)模型程式(LMP)記憶體
810‧‧‧局部學習程式(LLP)記憶體
812‧‧‧局部連接記憶體
814‧‧‧配置處理器單元
816‧‧‧路由單元
900‧‧‧神經網路
902‧‧‧輸入層
904‧‧‧隱藏層
906‧‧‧輸出層
908‧‧‧突觸
910a‧‧‧突觸
910b‧‧‧突觸
910c‧‧‧突觸
910d‧‧‧突觸
910n‧‧‧突觸
912a‧‧‧神經元
912b‧‧‧神經元
912c‧‧‧神經元
912d‧‧‧神經元
912n‧‧‧神經元
1002‧‧‧隱藏層
1004a‧‧‧剩餘隱藏層神經元
1004b‧‧‧剩餘隱藏層神經元
1004c‧‧‧剩餘隱藏層神經元
1004m‧‧‧剩餘隱藏層神經元
1004n‧‧‧剩餘隱藏層神經元
1006‧‧‧經修改的隱藏層
1008a‧‧‧非零解碼向量
1008b‧‧‧非零解碼向量
1008c‧‧‧非零解碼向量
1008m‧‧‧非零解碼向量
1010‧‧‧模型神經元
1012‧‧‧隱藏層
1021‧‧‧效模型神經元
1023‧‧‧效模型神經元
1025‧‧‧效模型神經元
1030‧‧‧有效模型神經元
1032‧‧‧有效模型神經元
1100‧‧‧方法
1102‧‧‧方塊
1104‧‧‧方塊
1200‧‧‧方法
1202‧‧‧方塊
1204‧‧‧方塊
1300‧‧‧方法
1302‧‧‧方塊
1304‧‧‧方塊
在結合附圖理解下面闡述的詳細描述時，本發明的特徵、本質和優點將變得更加明顯，在附圖中，相同元件符號始終作相應標識。
圖1圖示根據本案的某些態樣的示例神經元網路。
圖2圖示根據本案的某些態樣的計算網路(神經系統或神經網路)的處理單元(神經元)的示例。
圖3圖示根據本案的某些態樣的尖峰定時依賴可塑性(STDP)曲線的示例。
圖4圖示根據本案的某些態樣的用於定義神經元模型的行為的正態相和負態相的示例。
圖5圖示根據本案的某些態樣的使用通用處理器來設計神經網路的示例實現。
圖6圖示根據本案的某些態樣的設計其中記憶體可以與個體的分散式處理單元對接的神經網路的示例實現。
圖7圖示根據本案的某些態樣的基於分散式記憶體和分散式處理單元來設計神經網路的示例實現。
圖8圖示根據本案的某些態樣的神經網路的示例實 現。
圖9是圖示根據本案的各態樣的用於神經網路的示例性結構的方塊圖。
圖10A-D是圖示根據本案的各態樣的精簡的模型神經元集合的示例性示圖。
圖11圖示根據本案的一態樣的用於選擇具有低激發率的神經元模型以用於在神經網路中操作的方法。
圖12是圖示根據本案的一態樣的用於選擇神經網路中精簡數目的模型神經元的方法的方塊圖。
圖13是圖示根據本案的一態樣的用於產生神經網路的方法的方塊圖。
以下結合附圖闡述的詳細描述旨在作為各種配置的描述，而無意表示可實踐本文中所描述的概念的僅有的配置。本詳細描述包括具體細節以便提供對各種概念的透徹理解。然而，對於熟習此項技術者將顯而易見的是，沒有這些具體細節亦可實踐這些概念。在一些實例中，以方塊圖形式示出眾所周知的結構和元件以避免湮沒此類概念。
基於教導，熟習此項技術者應領會，本案的範疇旨在覆蓋本案的任何態樣，不論其是與本案的任何其他態樣相獨立地還是組合地實現的。例如，可以使用所闡述的任何數目的態樣來實現裝置或實踐方法。另外，本案的範疇旨在覆蓋使用作為所闡述的本案的各個態樣的補充或者與之不同的其他結構、功能性、或者結構及功能性來實踐的此類裝置或 方法。應當理解，所披露的本案的任何態樣可由請求項的一或多個元素來實施。
措辭「示例性」在本文中用於表示「用作示例、實例或圖示」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。
雖然本文描述了特定態樣，但這些態樣的眾多變體和置換落在本案的範疇之內。雖然提到了優選態樣的一些益處和優點，但本案的範疇並非旨在被限定於特定益處、用途或目標。相反，本案的各態樣旨在能寬泛地應用於不同的技術、系統組態、網路和協定，其中一些作為示例在附圖以及以下對優選態樣的描述中圖示。該詳細描述和附圖僅僅圖示本案而非限定本案，本案的範疇由所附請求項及其等效技術方案來定義。
示例神經系統、訓練及操作
圖1圖示根據本案的某些態樣的具有多級神經元的示例人工神經系統100。神經系統100可具有神經元級102，該級神經元102經由突觸連接網路104(亦即，前饋連接)來連接到另一神經元級106。為簡單起見，圖1中僅圖示了兩級神經元，儘管神經系統中可存在更少或更多級神經元。應注意，一些神經元可經由側向連接來連接至同層中的其他神經元。此外，一些神經元可經由回饋連接來後向連接至先前層中的神經元。
如圖1所圖示的，級102中的每一個神經元可以接收可由前級的神經元(未在圖1中示出)產生的輸入信號 108。信號108可表示級102的神經元的輸入電流。該電流可在神經元膜上累積以對膜電位進行充電。當膜電位達到其閾值時，該神經元可激發並產生輸出尖峰，該輸出尖峰將被傳遞到下一級神經元(例如，級106)。在某些建模辦法中，神經元可以連續地向下一級神經元傳遞信號。該信號通常是膜電位的函數。此類行為可在硬體及/或軟體(包括類比和數位實現，諸如以下所述那些實現)中進行模擬或模仿。
在生物學神經元中，在神經元激發時產生的輸出尖峰被稱為動作電位。該電信號是相對迅速、瞬態的神經衝激，其具有約為100mV的振幅和約為1ms的歷時。在具有一系列連通的神經元(例如，尖峰從圖1中的一級神經元傳遞至另一級神經元)的神經系統的特定實施例中，每個動作電位皆具有基本上相同的振幅和歷時，並且因此該信號中的資訊可僅由尖峰的頻率和數目、或尖峰的時間來表示，而不由振幅來表示。動作電位所攜帶的資訊可由尖峰、發放了尖峰的神經元、以及該尖峰相對於一個或數個其他尖峰的時間來決定。尖峰的重要性可由向各神經元之間的連接所應用的權重來決定，如以下所解釋的。
尖峰從一級神經元向另一級神經元的傳遞可經由突觸連接(或簡稱「突觸」)網路104來達成，如圖1中所圖示的。關於突觸104，級102的神經元可被視為突觸前神經元，而級106的神經元可被視為突觸後神經元。突觸104可接收來自級102的神經元的輸出信號(亦即，尖峰)，並根據可調 節突觸權重，...，來按比例縮放那些信號，其中P是 級102的神經元與級106的神經元之間的突觸連接的總數，並且i是神經元級的指示符。在圖1的示例中，i表示神經元級102並且i+1表示神經元級106。此外，經按比例縮放的信號可被組合以作為級106中每個神經元的輸入信號。級106之每一者神經元可基於對應的組合輸入信號來產生輸出尖峰110。可使用另一突觸連接網路(圖1中未圖示)將這些輸出尖峰110傳遞到另一級神經元。
生物學突觸可以仲裁突觸後神經元中的興奮性或抑制性(超級化)動作，並且亦可用於放大神經元信號。興奮性信號使膜電位去極化(亦即，相對於靜息電位增大膜電位)。若在某個時間段內接收到足夠的興奮性信號以使膜電位去極化到高於閾值，則在突觸後神經元中發生動作電位。相反，抑制性信號一般使膜電位超極化(亦即，降低膜電位)。抑制性信號若足夠強則可抵消掉興奮性信號之和並阻止膜電位到達閾值。除了抵消掉突觸興奮以外，突觸抑制亦可對自發活躍神經元施加強力的控制。自發活躍神經元是指在沒有進一步輸入的情況下(例如，由於其動態或回饋而)發放尖峰的神經元。經由壓制這些神經元中的動作電位的自發產生，突觸抑制可對神經元中的激發模式進行定形，這一般被稱為雕刻。取決於期望的行為，各種突觸104可充當興奮性或抑制性突觸的任何組合。
神經系統100可由通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、現場可程式設計閘陣列(FPGA)或其他可程式設計邏輯裝置(PLD)、個別閘或電 晶體邏輯、個別的硬體元件、由處理器執行的軟體模組、或其任何組合來模擬。神經系統100可用在大範圍的應用中，諸如影像和模式辨識、機器學習、電機控制、及類似應用等。神經系統100中的每一神經元可被實現為神經元電路。被充電至發起輸出尖峰的閾值的神經元膜可被實現為例如對流經其的電流進行積分的電容器。
在一態樣，電容器作為神經元電路的電流積分裝置可被除去，並且可使用較小的憶阻器元件來替代它。這種辦法可應用於神經元電路中，以及其中大容量電容器被用作電流積分器的各種其他應用中。另外，每個突觸104可基於憶阻器元件來實現，其中突觸權重改變可與憶阻器電阻的變化有關。使用奈米特徵尺寸的憶阻器，可顯著地減小神經元電路和突觸的面積，這可使得實現大規模神經系統硬體實現更為切實可行。
對神經系統100進行模擬的神經處理器的功能性可取決於突觸連接的權重，這些權重可控制神經元之間的連接的強度。突觸權重可儲存在非揮發性記憶體中以在掉電之後保留該處理器的功能性。在一態樣，突觸權重記憶體可實現在與主神經處理器晶片分開的外部晶片上。突觸權重記憶體可與神經處理器晶片分開地封裝成可更換的儲存卡。這可向神經處理器提供多種多樣的功能性，其中特定功能性可基於當前附連至神經處理器的儲存卡中所儲存的突觸權重。
圖2圖示根據本案的某些態樣的計算網路(例如，神經系統或神經網路)的處理單元(例如，神經元或神經元 電路)202的示例性示圖200。例如，神經元202可對應於來自圖1的級102和106的任何神經元。神經元202可接收多個輸入信號2041-204N，這些輸入信號可以是該神經系統外部的信號、或是由同一神經系統的其他神經元所產生的信號、或這兩者。輸入信號可以是電流、電導、電壓、實數值的及/或複數值的。輸入信號可包括具有定點或浮點表示的數值。可經由突觸連接將這些輸入信號遞送到神經元202，突觸連接根據可調節突觸權重2061-206N(W1-WN)對這些信號進行按比例縮放，其中N可以是神經元202的輸入連接總數。
神經元202可組合這些經按比例縮放的輸入信號，並且使用組合的經按比例縮放的輸入來產生輸出信號208(亦即，信號Y)。輸出信號208可以是電流、電導、電壓、實數值的及/或複數值的。輸出信號可以是具有定點或浮點表示的數值。隨後該輸出信號208可作為輸入信號傳遞至同一神經系統的其他神經元、或作為輸入信號傳遞至同一神經元202、或作為該神經系統的輸出來傳遞。
處理單元(神經元)202可由電路來模擬，並且其輸入和輸出連接可由具有突觸電路的電連接來模擬。處理單元202及其輸入和輸出連接亦可由軟體代碼來模擬。處理單元202亦可由電路來模擬，而其輸入和輸出連接可由軟體代碼來模擬。在一態樣，計算網路中的處理單元202可以是類比電路。在另一態樣，處理單元202可以是數位電路。在又一態樣，處理單元202可以是具有類比和數位元件兩者的混合信號電路。計算網路可包括任何前述形式的處理單元。使 用此類處理單元的計算網路(神經系統或神經網路)可用在大範圍的應用中，諸如影像和模式辨識、機器學習、電機控制、及類似應用等。
在神經網路的訓練程序期間，突觸權重(例如，來 自圖1的權重,...，及/或來自圖2的權重2061-206N)可用隨機值來初始化並根據學習規則而被增大或減小。熟習此項技術者將領會，學習規則的示例包括但不限於尖峰定時依賴可塑性(STDP)學習規則、Hebb規則、Oja規則、Bienenstock-Copper-Munro(BCM)規則等。在某些態樣，這些權重可穩定或收斂至兩個值(亦即，權重的雙峰分佈)之一。該效應可被用於減少每個突觸權重的位數、提高從/向儲存突觸權重的記憶體讀取和寫入的速度、以及降低突觸記憶體的功率及/或處理器消耗。
突觸類型
在神經網路的硬體和軟體模型中，突觸相關功能的處理可基於突觸類型。突觸類型可包括非可塑突觸(權重和延遲沒有改變)、可塑突觸(權重可改變)、結構化延遲可塑突觸(權重和延遲可改變)、全可塑突觸(權重、延遲和連通性可改變)、以及基於此的變型(例如，延遲可改變，但在權重或連通性態樣沒有改變)。多種類型的優點在於處理可以被細分。例如，非可塑突觸不會使用待執行的可塑性功能(或等待此類功能完成)。類似地，延遲和權重可塑性可被細分成可一起或分開地、順序地或並行地運作的操作。不同類型的突觸對於適用的每一種不同的可塑性類型可具有不同的查閱 資料表或公式以及參數。因此，這些方法將針對該突觸的類型來存取相關的表、公式或參數。
亦進一步牽涉到以下事實：尖峰定時依賴型結構化可塑性可獨立於突觸可塑性地來執行。結構化可塑性即使在權重幅值沒有改變的情況下(例如，若權重已達最小或最大值、或者其由於某種其他原因而不被改變)亦可被執行，因為結構化可塑性(亦即，延遲改變的量)可以是前-後尖峰時間差的直接函數。替換地，結構化可塑性可被設為權重改變量的函數或者可基於與權重或權重改變的界限有關的條件來設置。例如，突觸延遲可僅在權重改變發生時或者在權重到達0的情況下才改變，但在這些權重為最大值時則不改變。然而，具有獨立函數以使得這些程序能被並行化從而減少記憶體存取的次數和交疊可能是有利的。
突觸可塑性的決定
神經元可塑性(或簡稱「可塑性」)是大腦中的神經元和神經網路回應於新的資訊、感官刺激、發展、損壞、或機能障礙而改變其突觸連接和行為的能力。可塑性對於生物學中的學習和記憶、以及對於計算神經元科學和神經網路是重要的。已經研究了各種形式的可塑性，諸如突觸可塑性(例如，根據Hebbian理論)、尖峰定時依賴可塑性(STDP)、非突觸可塑性、活躍性依賴可塑性、結構化可塑性和自穩態可塑性。
STDP是調節神經元之間的突觸連接的強度的學習程序。連接強度是基於特定神經元的輸出與收到輸入尖峰(亦 即，動作電位)的相對定時來調節的。在STDP程序下，若至某個神經元的輸入尖峰平均而言傾向於緊挨在該神經元的輸出尖峰之前發生，則可發生長期增強(LTP)。於是使得該特定輸入在一定程度上更強。另一方面，若輸入尖峰平均而言傾向於緊接在輸出尖峰之後發生，則可發生長期抑壓(LTD)。於是使得該特定輸入在一定程度上更弱，並由此得名「尖峰定時依賴可塑性」。因此，使得可能是突觸後神經元興奮原因的輸入甚至更有可能在將來作出貢獻，而使得不是突觸後尖峰的原因的輸入更不可能在將來作出貢獻。該程序繼續，直至初始連接集合的子集保留，而所有其他連接的影響減小至無關緊要的水平。
由於神經元一般在其許多輸入皆在一短時段內發生(亦即，累積性足以引起輸出)時產生輸出尖峰，因此通常保留下來的輸入子集包括傾向於在時間上相關的那些輸入。另外，由於在輸出尖峰之前發生的輸入被加強，因此提供對相關性的最早充分累積性指示的那些輸入將最終變成至該神經元的最後輸入。
STDP學習規則可作為突觸前神經元的尖峰時間t pre 與突觸後神經元的尖峰時間t post 之間的時間差(亦即，t=t post -t pre )的函數地來有效地適配將該突觸前神經元連接到該突觸後神經元的突觸的突觸權重。STDP的典型公式化是若該時間差為正(突觸前神經元在突觸後神經元之前激發)則增大突觸權重(亦即，增強該突觸)，以及若該時間差為負(突觸後神經元在突觸前神經元之前激發)則減小突觸權重(亦 即，抑壓該突觸)。
在STDP程序中，突觸權重隨時間推移的改變可通常使用指數式衰退來達成，如由下式提供的： 其中k +和k -τsign(△t)分別是針對正和負時間差的時間常數，a +和a -是對應的比例縮放幅值，並且μ是可應用於正時間差及/或負時間差的偏移。
圖3圖示了根據STDP，突觸權重作為突觸前(pre)和突觸後(post)尖峰的相對定時的函數而改變的示例性示圖300。若突觸前神經元在突觸後神經元之前激發，則對應的突觸權重可被增大，如曲線圖300的部分302中所圖示的。該權重增大可被稱為該突觸的LTP。從曲線圖部分302可觀察到，LTP的量可作為突觸前和突觸後尖峰時間之差的函數而大致呈指數式地下降。相反的激發次序可減小突觸權重，如曲線圖300的部分304中所圖示的，從而導致該突觸的LTD。
如圖3中的曲線圖300中所圖示的，可向STDP曲線圖的LTP(因果性)部分302應用負偏移μ。x軸的交越點306(y=0)可被配置成與最大時間滯後重合以考慮到來自層i-1的各因果性輸入的相關性。在基於訊框的輸入(亦即，呈特定歷時的包括尖峰或脈衝的訊框的形式的輸入)的情形中，可計算偏移值μ以反映訊框邊界。該訊框中的第一輸入尖峰(脈衝)可被視為要麼如直接由突觸後電位所建模地隨時間衰退，要麼在對神經狀態的影響的意義上隨時間衰退。若 該訊框中的第二輸入尖峰(脈衝)被視為與特定的時間訊框相關或有關，則該訊框之前和之後的有關時間可經由使STDP曲線的一或多個部分偏移以使得這些有關時間中的值可以不同(例如，對於大於一個訊框為負，而對於小於一個訊框為正)來在該時間訊框邊界處被分開並在可塑性意義上被不同地對待。例如，負偏移μ可被設置以偏移LTP以使得該曲線實際上在大於訊框時間的前-後時間處變得低於零並且其由此成為LTD的一部分而非LTP的一部分。
神經元模型及操作
存在一些用於設計有用的尖峰發放神經元模型的一般原理。良好的神經元模型在以下兩個計算態相(regime)態樣可具有豐富的潛在行為：一致性偵測和功能性計算。此外，良好的神經元模型應當具有允許時間編碼的兩個要素：輸入的抵達時間影響輸出時間，以及一致性偵測能具有窄時間窗。最後，為了在計算上是有吸引力的，良好的神經元模型在連續時間上可具有封閉形式解，並且具有穩定的行為，包括在靠近吸引子和鞍點之處。換言之，有用的神經元模型是可實踐且可被用於建模豐富的、現實的且生物學一致的行為並且可被用於對神經電路進行工程設計和反向工程兩者的神經元模型。
神經元模型可取決於事件，諸如輸入抵達、輸出尖峰或其他事件，無論這些事件是內部的還是外部的。為了達成豐富的行為庫，能展現複雜行為的狀態機可能是期望的。若事件本身的發生在撇開輸入貢獻(若有)的情況下能影響 狀態機並約束該事件之後的動態，則該系統的將來狀態並非僅是狀態和輸入的函數，而是狀態、事件和輸入的函數。
在一態樣，神經元n可被建模為尖峰發放帶洩漏積分激發神經元，其膜電壓v n (t)由以下動態來支配： 其中α和β是參數，w m,n 是將突觸前神經元m連接至突觸後神經元n的突觸的突觸權重，以及y m (t)是神經元m的尖峰發放輸出，其可根據△t m,n 被延遲達樹突或軸突延遲才抵達神經元n的胞體。
應注意，從建立了對突觸後神經元的充分輸入的時間直至該突觸後神經元實際上激發的時間存在延遲。在動態尖峰發放神經元模型(諸如Izhikevich簡單模型)中，若在去極化閾值v t 與峰值尖峰電壓v peak 之間有差量，則可能招致時間延遲。例如，在該簡單模型中，神經元胞體動態可由關於電壓和恢復的微分方程對來支配，即： 其中v是膜電位，u是膜恢復變數，k是描述膜電位v的時間尺度的參數，a是描述恢復變數u的時間尺度的參數，b是描述恢復變數u對膜電位v的閾下波動的敏感度的參數，v r 是膜靜息電位，I是突觸電流，並且C是膜的電容。根據該模型，神經元被定義為在v>v peak 時發放尖峰。
Hunzinger Cold模型
Hunzinger Cold神經元模型是能再現豐富多樣的各種神經行為的最小雙態相尖峰發放線性動態模型。該模型的一維或二維線性動態可具有兩個態相，其中時間常數(以及耦合)可取決於態相。在閾下態相中，時間常數(按照慣例為負)表示洩漏通道動態，其一般作用於以生物學一致的線性方式使細胞返回到靜息。閾上態相中的時間常數(按照慣例為正)反映抗洩漏通道動態，其一般驅動細胞發放尖峰，而同時在尖峰產生中引發等待時間。
如圖4中所圖示的，該模型400的動態可被劃分成兩個(或更多個)態相。這些態相可被稱為負態相402(亦可互換地稱為帶洩漏積分激發(LIF)態相，勿與LIF神經元模型混淆)以及正態相404(亦可互換地稱為抗洩漏積分激發(ALIF)態相，勿與ALIF神經元模型混淆)。在負態相402中，狀態在將來事件的時間趨向於靜息(v -)。在該負態相中，該模型一般展現出時間輸入偵測性質及其他閾下行為。在正態相404中，狀態趨向於尖峰發放事件(v s )。在該正態相中，該模型展現出計算性質，諸如取決於後續輸入事件而引發發放尖峰的等待時間。在事件態樣對動態進行公式化以及將動態分成這兩個態相是該模型的基礎特性。
線性雙態相二維動態(對於狀態v和u)可按照慣例定義為：
其中q ρ 和r是用於耦合的線性變換變數。
符號ρ在本文中用於標示動態態相，在討論或表達具體態相的關係時，按照慣例對於負態相和正態相分別用符號「-」或「+」來替換符號ρ。
模型狀態經由膜電位(電壓)v和恢復電流u來定義。在基本形式中，態相在本質上是由模型狀態來決定的。該精確和通用的定義存在一些細微卻重要的態樣，但目前考慮該模型在電壓v高於閾值(v +)的情況下處於正態相404中，否則處於負態相402中。
態相依賴時間常數包括負態相時間常數τ -和正態相時間常數τ +。恢復電流時間常數τ u 通常是與態相無關的。出於方便起見，負態相時間常數τ -通常被指定為反映衰退的負量，從而用於電壓演變的相同運算式可用於正態相，在正態相中指數和τ +將一般為正，正如τ u 那樣。
這兩個狀態元素的動態可在發生事件之際經由使狀態偏離其零傾線(null-cline)的變換來耦合，其中變換變數為：q ρ =-τ ρ βu-v p (7)
r=δ(v+ε)。 (8)其中δ、ε、β和v -、v +是參數。v ρ 的兩個值是這兩個態相的參考電壓的基數。參數v -是負態相的基電壓，並且膜電位在負態相中一般將朝向v -衰退。參數v +是正態相的基電壓，並且膜電位在正態相中一般將趨向於背離v +。
v和u的零傾線分別由變換變數q ρ 和r的負數提供。參數δ是控制u零傾線的斜率的比例縮放因數。參數ε通常被設為 等於-v -。參數β是控制這兩個態相中的v零傾線的斜率的電阻值。τ ρ 時間常數參數不僅控制指數衰退，亦單獨地控制每個態相中的零傾線斜率。
該模型可被定義為在電壓v達到值v S 時發放尖峰。隨後，狀態可在發生重定事件(其可以與尖峰事件完全相同)之際被復位：
u=u+△u (10) 其中和△u是參數。重定電壓通常被設為v -。
依照暫態耦合的原理，封閉形式解不僅對於狀態是可能的(且具有單個指數項)，而且對於到達特定狀態的時間亦是可能的。封閉形式狀態解為：
因此，模型狀態可僅在事件之際被更新，諸如在輸入(突觸前尖峰)或輸出(突觸後尖峰)之際被更新。亦可在任何特定的時間(無論是否有輸入或輸出)執行操作。
而且，依照暫態耦合原理，突觸後尖峰的時間可被預計，因此到達特定狀態的時間可提前被決定而無需反覆運算技術或數值方法(例如，歐拉數值方法)。給定了先前電壓狀態v 0，直至到達電壓狀態v f 之前的時間延遲由下式提供：
若尖峰被定義為發生在電壓狀態v到達v S 的時間，則 從電壓處於給定狀態v的時間起量測的直至發生尖峰前的時間量或即相對延遲的封閉形式解為： 其中通常被設為參數v +，但其他變型可以是可能的。
模型動態的以上定義取決於該模型是在正態相亦是負態相中。如所提及的，耦合和態相ρ可基於事件來計算。出於狀態傳播的目的，態相和耦合(變換)變數可基於在上一(先前)事件的時間的狀態來定義。出於隨後預計尖峰輸出時間的目的，態相和耦合變數可基於在下一(當前)事件的時間的狀態來定義。
存在對該Cold模型、以及在時間上執行模仿、模擬、或建模的若干可能實現。這包括例如事件-更新、步點-事件更新、以及步點-更新模式。事件更新是其中基於事件或「事件更新」(在特定時刻)來更新狀態的更新。步點更新是以間隔(例如，1ms)來更新模型的更新。這不一定使用反覆運算方法或數值方法。經由僅在事件發生於步點處或步點間的情況下才更新模型或即經由「步點-事件」更新，基於事件的實現以有限的時間解析度在基於步點的模仿器中實現亦是可能的。
用於操作神經網路的最佳化
神經網路可包括多層神經元，這多層神經元可根據神經元模型和神經元狀態在各種時間激發。隨著網路中神經元的總數增大，網路中發放尖峰的神經元的數目亦增大並且 進而操作該神經網路所消耗的功率亦類似地增大。
本案的各態樣針對改進或者甚至最佳化神經網路。在一些示例性配置中，這些改進可包括以降低的激發率來操作神經網路及/或使用精簡的模型神經元集合來操作。此類改進可降低功耗並改進神經網路的可伸縮性以及具有其他益處。
圖5圖示根據本案的某些態樣的使用通用處理器502來操作神經網路的示例實現500。與計算網路(神經網路)相關聯的變數(神經信號)、突觸權重、系統參數，延遲，及/或頻率槽資訊可被儲存在記憶體塊504中，而在通用處理器502處執行的指令可從程式記憶體506中載入。在本案的一態樣，載入到通用處理器502中的指令可包括用於基於所選速率頻寬來選擇神經元模型的代碼。
在另一示例性配置中，通用處理器502可包括用於產生非零解碼向量的第一稀疏集合的代碼，每個解碼向量與第一神經元層和第二神經元層之間的突觸相關聯。進一步，在此示例性配置中，通用處理器502可包括用於僅用第一神經元層中與該等非零解碼向量相關聯的所選模型神經元來實現該神經網路的代碼。
在又一示例性配置中，通用處理器502可包括選擇具有基於輸入電流而線性改變的膜電位的神經元模型的代碼。進一步，在此示例性配置中，通用處理器502可包括用於在膜電位達到閾值時將膜電位復位到預定值的代碼。
圖6圖示了根據本案的某些態樣的操作神經網路的 示例實現600，其中記憶體602可經由互連網路604與計算網路(神經網路)的個體(分散式)處理單元(神經處理器)606對接。與計算網路(神經網路)相關聯的變數(神經信號)、突觸權重、系統參數，延遲，及/或頻率槽資訊可被儲存在記憶體602中，並且可從記憶體602經由互連網路604的連接被載入到每個處理單元(神經處理器)606中。在本案的一態樣，處理單元606可被配置成基於所選速率頻寬來選擇神經元模型。
在另一示例性配置中，處理單元606可被配置成產生非零解碼向量的第一稀疏集合，每個解碼向量與第一神經元層和第二神經元層之間的突觸相關聯。進一步，在此示例性配置中，處理單元606可被配置成僅使用第一神經元層中與這些非零解碼向量相關聯的所選模型神經元來實現該神經網路。
在又一示例性配置中，處理單元606可被配置成選擇具有基於輸入電流而線性改變的膜電位的神經元模型。進一步，在此示例性配置中，處理單元606可被配置成在膜電位達到閾值時將膜電位復位到預定值。
圖7圖示操作神經網路的示例實現700。如圖7中所圖示的，一個記憶體組702可與計算網路(神經網路)的一個處理單元704直接對接。每一個記憶體組702可儲存與對應的處理單元(神經處理器)704相關聯的變數(神經信號)、突觸權重、及/或系統參數，延遲，以及頻率槽資訊。在本案的一態樣，處理單元704可被配置成基於所選速率頻寬 來選擇神經元模型。
在另一示例性配置中，處理單元704可被配置成產生非零解碼向量的第一稀疏集合，每個解碼向量與第一神經元層和第二神經元層之間的突觸相關聯。進一步，在此示例性配置中，處理單元704可被配置成僅使用第一神經元層中與這些非零解碼向量相關聯的所選模型神經元來實現該神經網路。
在又一示例性配置中，處理單元704可被配置成選擇具有基於輸入電流而線性改變的膜電位的神經元模型。進一步，在此示例性配置中，處理單元704可被配置成在膜電位達到閾值時將膜電位復位到預定值。
圖8圖示根據本案的某些態樣的神經網路800的示例實現。如圖8中所圖示的，神經網路800可具有多個局部處理單元802，它們可執行本文所描述的方法的各種操作。每個局部處理單元802可包括儲存該神經網路的參數的局部狀態記憶體804和局部參數記憶體806。另外，局部處理單元802可具有用於儲存局部模型程式的局部(神經元)模型程式(LMP)記憶體808、用於儲存局部學習程式的局部學習程式(LLP)記憶體810、以及局部連接記憶體812。此外，如圖8中所圖示的，每個局部處理單元802可與用於為該局部處理單元的各局部記憶體提供配置的配置處理器單元814對接，並且與提供各局部處理單元802之間的路由的路由單元816對接。
在一種配置中，神經元模型被配置成用於基於神經 網路將藉以操作的所選最小激發率與該神經網路將藉以操作的所選最大激發率之差來選擇速率頻寬，及/或基於所選速率頻寬來選擇神經元模型。該神經元模型包括用於選擇速率頻寬的裝置以及用於選擇神經元模型的裝置。在一個態樣，該用於選擇頻寬的裝置及/或用於選擇神經元模型的裝置可以是被配置成執行所敘述的功能的通用處理器502、程式記憶體506、記憶體塊504、記憶體602、互連網路604、處理單元606、處理單元704、局部處理單元802、及/或路由連接處理元件816。在另一配置中，前述裝置可以是被配置成執行由前述裝置所敘述的功能的任何模組或任何設備。
在又一配置中，神經元模型被配置成用於精簡神經網路中模型神經元的數目。該神經元模型包括用於產生非零解碼向量的第一稀疏集合的裝置以及用於實現該神經網路的裝置。在一個態樣，該產生裝置及/或實現裝置可以是被配置成執行所敘述的功能的通用處理器502、程式記憶體506、記憶體塊504、記憶體602、互連網路604、處理單元606、處理單元704、局部處理單元802、及/或路由連接處理元件816。在另一配置中，前述裝置可以是被配置成執行由前述裝置所敘述的功能的任何模組或任何設備。
在又一配置中，神經元模型被配置成產生神經網路。該神經元模型包括用於選擇具有基於輸入電流而線性改變的膜電位的神經元模型的裝置以及用於在膜電位達到閾值時將膜電位重定到預定值的裝置。在一個態樣，該選擇裝置及/或重定裝置可以是被配置成執行所敘述的功能的通用處理 器502、程式記憶體506、記憶體塊504、記憶體602、互連網路604、處理單元606、處理單元704、局部處理單元802、及/或路由連接處理元件816。在另一配置中，前述裝置可以是被配置成執行由前述裝置所敘述的功能的任何模組或任何設備。
根據本案的某些態樣，每一個局部處理單元802可被配置成基於神經網路的期望的一或多個功能性特徵來決定神經網路的參數，以及隨著所決定的參數被進一步適配、調諧和更新來使這一或多個功能性特徵朝著期望的功能性特徵發展。
以降低的激發率來操作神經網路
本案的各態樣針對以降低的激發率操作神經網路。在神經網路中降低激發率或達成低激發或尖峰發放率具有眾多益處，包括降低的功耗。對於被配置或者甚至被最佳化以用於基於事件的模仿的硬體系統尤其如此。另外，降低的激發率可降低計算複雜度並改進可在硬體系統上執行的網路的大小意義上的可伸縮性。
圖9是圖示根據本案的各態樣的用於神經網路900的示例性結構的方塊圖。參照圖9，神經網路900可具有三層：輸入層902、隱藏層904、以及輸出層906。雖然在神經網路900中僅示出三層，但這僅僅是示例性的並為了易於圖示和解釋。當然，神經網路可被構造有更多或更少層。
神經網路的每一層可包括一或多個神經元，其可按全部到全部(all-to-all)配置、全部到一個(all-to-one)配置 或任何其他配置經由突觸(908、910)耦合在一起。
輸入層902的各神經元(例如，x0，...，xD)可包括非線性尖峰發放神經元，其可被配置成例如接收類比輸入並輸出尖峰，該尖峰可經由突觸908提供給隱藏層904的各神經元。在一些態樣，突觸908可配置成具有隨機初始化的權重。這些隨機初始化的權重可以例如從連續隨機分佈來提供。在其他態樣，突觸908的權重可被有差別地指派以使得每個突觸的權重是特異的。
隱藏層904可包括一或多個神經元912a、912b、……、912n(其可被統稱為神經元912)。神經元912在一些態樣可包括非線性神經元模型的尖峰發放神經元。例如，隱藏層904的神經元可包括帶洩漏積分激發(LIF)神經元、二次積分激發(QIF)神經元、線性閾值(LT)神經元、Cold神經元、基於映射的神經元模型、基於微分方程的神經元模型或類似物、及/或其組合。
輸入資料(例如，輸入電流I)可被編碼在隱藏層神經元904的激發率(或神經回應函數)中。輸出層906(其可包括線性非尖峰發放神經元)可被配置成對激發率進行解碼並輸出隱藏層神經元912的激發率的線性加權總和。輸出權重(解碼向量)可被分析地決定以有益地提供快速的一次性訓練。如此，一種用於改進/最佳化神經網路的機制可憑藉控制神經元的激發率來實現。
在一種示例性配置中，神經網路900(其例如可以是神經工程框架(NEF)網路)可根據有界的誤差以較低或降 低的激發率來操作。有界的誤差可包括目標最大誤差(E)。目標最大誤差(E)可對應於在操作該神經網路中用於達成類比輸入向尖峰的變換的誤差容限閾值。例如，目標最大誤差可以是最大允許均方誤差。
速率頻寬(r B )可基於激發率範圍來選擇。例如，速率頻寬可被選擇為使得： 其中r max 是最大編碼頻率並且r min 是最小編碼頻率。r min 和r max 的值可以是預先決定或使用者定義的。
對於r min (速率最小值)的給定值，神經元模型可被選擇。期望將激發降低到儘可能接近於0。在一些態樣，該神經元模型可基於以下條件來選擇：
其中I 0 是輸入電流，a(I)是突觸活躍性(例如，激發率)，I th 是尖峰閾值以使得在I<I th 時，a(I)=0。I th 是所選神經元模型的函數。
隱藏層904的神經元912可例如根據神經元模型來配置，該神經元模型諸如是帶洩漏積分激發(LIF)神經元模型、二次積分激發(QIF)模型、線性閾值(LT)神經元模型、以及Cold神經元模型、或類似物等。
LIF神經元模型可表達如下： 其中τRC是時間常數，v是膜電位，v r 是復位值，並且v th 是閾值。
QIF神經元模型可表達如下： 其中τRC是時間常數，v是膜電位，v r 是復位值，並且v th 是閾值。
LT神經元模型可表達如下： 其中τRC是時間常數，v是膜電位，v r 是復位值，並且v th 是閾值。
神經元模型可被選擇以使得式16和17中指定的條件被滿足。經由基於這些條件來選擇神經元模型並使用根據所選神經元模型配置的神經元912來填充隱藏層，神經網路900就可以低激發率來被操作。
作為示例，使用各種神經元模型的神經網路的效能可被比較以標識隱藏層神經元的期望或者甚至最佳化模型神經元。根據本案的各態樣，神經元模型和速率頻寬可被選擇。例如，對於LT模型，突觸活躍性可由下式提供：
相應地，以上式16和17在輸入電流I 0 =v th ；並且時間常數τ RC =20ms的情況下對於任何r B >0和r min ≧0均被滿足。
在另一示例中，LIF模型的突觸活躍性可由下式提 供：
相應地，以上式16和17在非標準模型參數(例如，相比於標準時間常數τRC=20ms，時間常數τ RC =400ms)的情況下對於r B =60；r min =5被滿足。然而，式16和17在標準模型參數(亦即，τRC=20ms)的情況下對於r B =60和r min =5可能不被滿足。
在進一步示例中，關於QIF模型的突觸活躍性可由下式提供：
如此，以上式16和17在輸入電流I 0 =v th 並且時間常數τ RC =20ms的情況下對於r B >100和r min ≧5被滿足。
在一個示例性態樣，神經網路可被配置成以低激發率如下操作：選擇用於隱藏神經元912的神經元激發率的範圍，r min 到r max 。r min 和r max 的值可以是使用者定義的或者可以是基於函數的輸入和輸出信號(諸如它們的奈奎斯特速率(例如，r min >輸入信號奈奎斯特速率))和目標硬體參數(諸如τ步長)來選擇的。
選取速率範圍和速率頻寬(r B )，以使得r B <r max -r min 。在一些態樣，可選取較大的r B 以滿足此約束並配合其他因素，諸如用於定點的參數量化。
選擇滿足如以上指定的式16和17的神經元模型。 在一種示例性配置中，該神經元模型可以是線性閾值神經元模型。當然，亦可選擇QIF、LIF和其他神經元模型。在一些態樣，例如在多個神經元滿足式16和17的情況下，計算、功率、效能要求和可用神經元模型亦可用作神經元模型選擇的基礎。
進一步，可選擇滿足式(16)和(17)的神經元模型的參數集合。在一些態樣，例如，這可使用參數搜尋辦法來發生。可進一步指定額外的準則用於神經網路最佳化。替換地，神經元模型的參數集合可使用以上指定的解空間或類似物等來決定。
模型權重基於所選神經元模型和參數集合來決定以實現該功能。在一些態樣，NEF規程可決定模型權重。
在一些態樣，模型效能可比對目標效能來檢查。進一步，在滿足式16和17的同時，模型參數可被修改以改進效能。
使用精簡數目的模型神經元來操作神經網路
一旦偵測到神經模型，神經網路900就可經由精簡模型神經元902(和對應突觸)的集合來改進。使用精簡數目的模型神經元912來操作神經網路900可具有顯著的效能和成本益處。例如，神經網路中精簡的模型神經元集合可增進硬體系統上的儲存容量(例如，更多神經元層可被填塞到硬體系統上)並且可降低計算複雜度和功耗。
根據本案的示例性態樣，可經由產生解碼向量(解碼向量可表示突觸連接權重)的稀疏(亦即，具有一些零 值的)集合來獲得精簡的模型神經元(可被稱為「有效」神經元)集合。進而，神經網路900可僅使用具有非零解碼向量的神經元來操作。亦即，經由具有零權重的突觸連接(例如，910b、910c)耦合至輸出層906的隱藏層神經元(例如，912b、912c)可被移除以使得神經網路900可以僅使用剩餘神經元來操作。
解碼向量的稀疏集合可使用正則化技術來產生。正則化技術可降低可能導致過擬合和其他問題的模型複雜度。相應地，正則化技術可減少神經網路中突觸連接及/或神經元的數目。正則化導致較少的小值，取而代之地，增加了零值的數目。
例如，在一些態樣，解碼向量的稀疏集合可使用具有L1正則化的最小二乘最佳化(亦稱為LASSO(最小絕對收縮和選擇操作符)最佳化)如下產生： 其中λ是正則化項(其被變動以滿足效能目標)，並且是與激發率的加權總和相對應的輸出的估計，其可被提供給輸出層906並由下式提供： 其中x是輸入信號，a i (x)(i=1,...,N)是神經回應函數並且是解碼向量。經由應用L1正則化，可決定最優解碼向量。在執行L1正則化時，解碼向量或突觸連接中的一些可被清零。
方法1：
在一種示例性配置中，可經由產生在隱藏層中有N個節點的神經網路來決定精簡的模型神經元集合。在一些態樣，該神經網路可以是NEF網路或類似物等。
LASSO處理可產生具有M(M≦N)個非零解碼向量的稀疏集合。具有非零解碼向量的神經元可被標記為有效模型神經元。該神經網路由此可僅使用有效模型神經元來操作。相應地，該神經網路可使用精簡的神經元集合以及其間的對應連接來操作。
方法2：
在第二示例性配置中，可經由如方法1中描述地產生M<N個有效模型神經元來決定精簡的模型神經元集合。可產生新層，該新層包括這M個有效模型神經元和具有N-M個模型神經元的新集合。
LASSO處理可產生具有非零解碼向量的稀疏集合(L M N)。具有非零解碼向量的L個神經元的集合可被標記為有效模型神經元。神經網路進而可僅使用有效模型神經元來操作。相應地，神經網路可使用精簡的神經元集合以及對應互連來操作。
方法3：
在進一步示例性配置中，可經由重複方法1達L次以產生具有各自包括M N個有效模型神經元的L個隱藏層的神經網路的正則化組委來決定精簡的模型神經元集合。神經網路的組委可被統籌以實現包括N RC 個有效模型神經元的神經網路，其中
方法4：
在又一進一步示例性配置中，可經由對具有來自方法3的N RC 個有效模型神經元的集合執行LASSO處理以產生解碼向量的稀疏集合M RC N RC 來決定精簡的模型神經元集合。神經元網路可使用具有M RC 個有效模型神經元的該新集合來實現。
儘管上述示例性配置利用LASSO正則化，但亦可使用L2正則化或其他正則化方法。例如，在一個態樣，可使用L2正則化。在一些態樣，產生非零解碼向量的稀疏集合可進一步包括將具有小值(例如，絕對值小於閾值)的解碼向量設置為零。
在一些態樣，式24的正則化項(λ)可被選擇以精簡對於預期的期望效能的給定值而言有效神經元的數目或甚至使之最小化。亦即，正則化項(λ)可例如基於差錯率、神經元數目、其他系統及/或效能考量或度量來選擇。例如，對於方法1，效能目標(例如，以MSE(最小均方誤差)形式)可被設置並用於經由變動λ來找到精簡數目的有效神經元以滿足期望程度的效能目標。誤差容限可以是使用者選擇的，並且隨後正則化項可被相應地設置。
在一些態樣，在隱藏層(例如904)中包括精簡(例如根據以上方法1-4精簡)的模型神經元集合的神經網路(例如900)可如上所述地以低激發率被操作，由此產生進一步最佳化的神經網路。
在本案的一些態樣，可經由選擇具有隨輸入電流線性改變的膜電位的神經元模型(例如，尖峰發放神經元模型)並在膜電位達到閾值時將其重定來產生神經網路。
圖10A-D是圖示精簡的模型神經元集合的示例性示圖。圖10A圖示了根據上述方法1產生的精簡的模型神經元集合。圖10A示出神經網路的包括N個神經元(例如，1004a、……、1004n，其可被稱為神經元1004)的隱藏層1002。隱藏層1002可與圖9的隱藏層904相類似地配置。
可執行LASSO處理(L1)以估計或學習由解碼向量(例如，1008)表示的突觸後權重。經由應用L1正則化，所估計或學習的解碼向量中的一些可被設為零，而剩餘的解碼向量可被設為非零值。具有零權重的解碼向量可被移除，由此產生精簡的或更稀疏的解碼向量集合，其可被稱為非零解碼向量1008a、……、1008m(其可被統稱為非零解碼向量1008)的稀疏集合(M N)。
在一些態樣，與具有零權重的解碼向量相關聯的神經元從隱藏層1002被移除以產生經修改的隱藏層1006。具有非零解碼向量(例如，1008a、……、1008m)的M個剩餘隱藏層神經元(例如，1004a、……、1004m)可被標記為有效模型神經元1004a、……、1004m。以此方式，可實現具有M個隱藏層神經元1004的精簡集合。相應地，神經網路可使用神經元1006的精簡集合以及對應互連來操作。
圖10B圖示了根據上述方法2產生的精簡的模型神經元集合。圖10B示出包括根據方法1(並如圖10A中所示) 產生的M個有效模型神經元和具有N-M個模型神經元1010的新集合的神經網路的經修改隱藏層1006。在一些態樣，這M個有效模型神經元(1006)的突觸前連接的權重可以是固定的，而具有N-M個模型神經元的該新集合的突觸前連接的權重可以是隨機的。
可對這M個有效模型神經元(1006)和具有N-M個模型神經元(1010)的新集合的組合執行LASSO處理(L1)以學習解碼向量權重(例如，1008a)。如以上關於圖10A討論的，解碼向量權重中的一些可以為零並且因此可被移除以由此產生具有L(L M N)個非零解碼向量1008的稀疏集合。
類似地，具有零權重解碼向量的隱藏層神經元亦可被移除以產生包括L個神經元的隱藏層1012。具有非零解碼向量的L個神經元的集合可被標記為有效模型神經元。該神經網路進而可使用隱藏層1012中的僅這L個有效模型神經元來操作。相應地，該神經網路可使用精簡的神經元集合以及其間的對應連接來操作。
圖10C圖示了根據上述方法3產生的精簡的模型神經元集合。如圖10C中所示，神經網路的正則化組委包括含有各自根據上述(且在圖10A中示出)的方法1產生的M(M N)個有效模型神經元(1021，1023，1025)的隱藏層。該神經網路的正則化組委可被統籌以實現包括N RC 個有效模型神經元1030的神經網路。
圖10D圖示了根據上述方法4產生的精簡的模型神經元集合。如圖10D中所示，根據方法3產生(並在圖10C 中示出)的具有N RC 個有效模型神經元1030的集合可進一步經由對具有N RC 個有效模型神經元1030的該集合執行LASSO處理(L1)以產生解碼向量的稀疏集合M RC N RC (1034)來得以減小。相應地，該神經網路可使用具有M RC 個有效模型神經元1032的新集合來實現。
圖11圖示用於選擇具有低激發率的神經元模型以用於在神經網路中操作的方法1100。在方塊1102，該程序基於激發率範圍來選擇速率頻寬。此外，在方塊1104，該程序基於所選速率頻寬來選擇神經元模型。
圖12圖示用於選擇神經網路中精簡數目的模型神經元的方法1200。在方塊1202，該程序產生非零解碼向量的第一稀疏集合。每個解碼向量與第一神經元層和第二神經元層之間的突觸相關聯。此外，在方塊1204，該程序僅使用第一神經元層中與這些非零解碼向量相關聯的所選模型神經元來實現該神經網路。
圖13圖示了用於產生神經網路的方法1300。在方塊1302，該程序選擇神經元模型(例如，尖峰發放神經元模型)。該神經元模型具有基於輸入電流而線性改變的膜電位。此外，在方塊1304，該程序在膜電位達到閾值時將膜電位復位到預定值。
以上所描述的方法的各種操作可由能夠執行相應功能的任何合適的裝置來執行。這些裝置可包括各種硬體及/或軟體元件及/或模組，包括但不限於電路、特殊應用積體電路(ASIC)、或處理器。一般而言，在附圖中有圖示的操作的場 合，那些操作可具有帶相似編號的相應配對手段功能元件。
如本文所使用的，術語「決定」涵蓋各種各樣的動作。例如，「決定」可包括演算、計算、處理、推導、研究、檢視(例如，在表、資料庫或其他資料結構中檢視)、探知及諸如此類。另外，「決定」可包括接收(例如接收資訊)、存取(例如存取記憶體中的資料)、及類似動作。而且，「決定」可包括解析、選擇、選取、確立及類似動作。
如本文中所使用的，引述一列項目中的「至少一個」的短語是指這些專案的任何組合，包括單個成員。作為示例，「a、b或c中的至少一個」旨在涵蓋：a、b、c、a-b、a-c、b-c、和a-b-c。
結合本案所描述的各種說明性邏輯區塊、模組、以及電路可用設計成執行本文所描述功能的通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、現場可程式設計閘陣列信號(FPGA)或其他可程式設計邏輯裝置(PLD)、個別閘或電晶體邏輯、個別的硬體元件或其任何組合來實現或執行。通用處理器可以是微處理器，但在替換方案中，該處理器可以是任何市售的處理器、控制器、微控制器、或狀態機。處理器亦可以被實現為計算設備的組合，例如DSP與微處理器的組合、複數個微處理器、與DSP核心協同的一或多個微處理器或任何其他此類配置。
結合本案所描述的方法或演算法的步驟可直接在硬體中、在由處理器執行的軟體模組中、或在這兩者的組合中體現。軟體模組可常駐在此項技術中所知的任何形式的儲存 媒體中。可使用的儲存媒體的一些示例包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、可抹除可程式設計唯讀記憶體(EPROM)、電子可抹除可程式設計唯讀記憶體(EEPROM)、暫存器、硬碟、可移除磁碟、CD-ROM，等等。軟體模組可包括單一指令、或許多指令，且可分佈在若干不同的程式碼片段上，分佈在不同的程式間以及跨多個儲存媒體分佈。儲存媒體可被耦合到處理器以使得該處理器能從/向該儲存媒體讀寫資訊。替換地，儲存媒體可以被整合到處理器。
本文所揭示的方法包括用於實現所描述的方法的一或多個步驟或動作。這些方法步驟及/或動作可以彼此互換而不會脫離請求項的範疇。換言之，除非指定了步驟或動作的特定次序，否則具體步驟及/或動作的次序及/或使用可以改動而不會脫離請求項的範疇。
所描述的功能可在硬體、軟體、韌體或其任何組合中實現。若以硬體實現，則示例硬體設定可包括設備中的處理系統。處理系統可以用匯流排架構來實現。取決於處理系統的具體應用和整體設計約束，匯流排可包括任何數目的互連匯流排和橋接器。匯流排可將包括處理器、機器可讀取媒體、以及匯流排介面的各種電路連結在一起。匯流排介面可用於尤其將網路介面卡等經由匯流排連接至處理系統。網路介面卡可用於實現信號處理功能。對於某些態樣，使用者介面(例如，按鍵板、顯示器、滑鼠、操縱桿等)亦可被連接至匯流排。匯流排亦可連結各種其他電路(諸如定時源、周 邊設備、穩壓器、電源管理電路等)，這些電路在此項技術中是眾所周知的，因此將不再贅述。
處理器可負責管理匯流排和一般處理，包括執行儲存在機器可讀取媒體上的軟體。處理器可用一或多個通用及/或專用處理器來實現。示例包括微處理器、微控制器、DSP處理器、以及其他能執行軟體的電路系統。軟體應當被寬泛地解釋成意指指令、資料、或其任何組合，無論是被稱作軟體、韌體、仲介軟體、微代碼、硬體描述語言、或其他。作為示例，機器可讀取媒體可包括隨機存取記憶體(RAM)、快閃記憶體、唯讀記憶體(ROM)、可程式設計唯讀記憶體(PROM)、可抹除可程式設計唯讀記憶體(EPROM)、電可抹除可程式設計唯讀記憶體(EEPROM)、暫存器、磁碟、光碟、硬驅動器、或者任何其他合適的儲存媒體、或其任何組合。機器可讀取媒體可被實施在電腦程式產品中。該電腦程式產品可以包括包裝材料。
在硬體實現中，機器可讀取媒體可以是處理系統中與處理器分開的一部分。然而，如熟習此項技術者將容易領會的，機器可讀取媒體、或其任何部分可在處理系統外部。作為示例，機器可讀取媒體可包括傳輸線、由資料調制的載波、及/或與設備分開的電腦產品，所有這些皆可由處理器經由匯流排介面來存取。替換地或補充地，機器可讀取媒體、或其任何部分可被整合到處理器中，諸如快取記憶體及/或通用暫存器檔可能就是這種情形。雖然所討論的各種元件可被描述為具有特定位置，諸如局部元件，但它們亦可按各種方 式來配置，諸如某些元件被配置成分散式運算系統的一部分。
處理系統可以被配置為通用處理系統，該通用處理系統具有一或多個提供處理器功能性的微處理器、和提供機器可讀取媒體中的至少一部分的外部記憶體，它們皆經由外部匯流排架構與其他支援電路系統連結在一起。替換地，該處理系統可以包括一或多個神經元形態處理器以用於實現本文述及之神經元模型和神經系統模型。作為另一替代方案，處理系統可以用帶有整合在單塊晶片中的處理器、匯流排介面、使用者介面、支援電路系統、和至少一部分機器可讀取媒體的特殊應用積體電路(ASIC)來實現，或者用一或多個現場可程式設計閘陣列(FPGA)、可程式設計邏輯裝置(PLD)、控制器、狀態機、閘控邏輯、個別硬體元件、或者任何其他合適的電路系統、或者能執行本案通篇所描述的各種功能性的電路的任何組合來實現。取決於具體應用和加諸於整體系統上的總設計約束，熟習此項技術者將認識到如何最佳地實現關於處理系統所描述的功能性。
機器可讀取媒體可包括數個軟體模組。這些軟體模組包括當由處理器執行時使處理系統執行各種功能的指令。這些軟體模組可包括傳輸模組和接收模組。每個軟體模組可以常駐在單個存放裝置中或者跨多個存放裝置分佈。作為示例，當觸發事件發生時，可以從硬驅動器中將軟體模組載入到RAM中。在軟體模組執行期間，處理器可以將一些指令載入到快取記憶體中以提高存取速度。隨後可將一或多個快取記憶體行載入到通用暫存器檔中以供由處理器執行。在以下 談及軟體模組的功能性時，將理解此類功能性是在處理器執行來自該軟體模組的指令時由該處理器來實現的。
若以軟體實現，則各功能可作為一或多數指令或代碼儲存在電腦可讀取媒體上或藉其進行傳送。電腦可讀取媒體包括電腦儲存媒體和通訊媒體兩者，這些媒體包括促成電腦程式從一地向另一地轉移的任何媒體。儲存媒體可以是能被電腦存取的任何可用媒體。作為示例而非限定，此類電腦可讀取媒體可包括RAM、ROM、EEPROM、CD-ROM或其他光碟儲存、磁碟儲存或其他磁存放裝置、或能被用來攜帶或儲存指令或資料結構形式的期望程式碼且能被電腦存取的任何其他媒體。任何連接亦被正當地稱為電腦可讀取媒體。例如，若軟體是使用同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)、或無線技術(諸如紅外(IR)、無線電、以及微波)從web網站、伺服器、或其他遠端源傳送而來，則該同軸電纜、光纖電纜、雙絞線、DSL或無線技術(諸如紅外、無線電、以及微波)就被包括在媒體的定義之中。如本文中所使用的盤(disk)和碟(disc)包括壓縮光碟(CD)、鐳射光碟、光碟、數位多功能光碟(DVD)、軟碟、和藍光®光碟，其中盤(disk)常常磁性地再現資料，而碟(disc)用鐳射來光學地再現資料。因此，在一些態樣，電腦可讀取媒體可包括非瞬態電腦可讀取媒體(例如，有形媒體)。另外，對於其他態樣，電腦可讀取媒體可包括瞬態電腦可讀取媒體(例如，信號)。上述的組合應當亦被包括在電腦可讀取媒體的範疇內。
因此，某些態樣可包括用於執行本文中提供的操作 的電腦程式產品。例如，此類電腦程式產品可包括其上儲存(及/或編碼)有指令的電腦可讀取媒體，這些指令能由一或多個處理器執行以執行本文中所描述的操作。對於某些態樣，電腦程式產品可包括包裝材料。
此外，應當領會，用於執行本文中所描述的方法和技術的模組及/或其他合適裝置能由使用者終端及/或基地台在適用的場合下載及/或以其他方式獲得。例如，此類設備能被耦合至伺服器以促成用於執行本文中所描述的方法的裝置的轉移。替換地，本文述及之各種方法能經由儲存裝置(例如，RAM、ROM、諸如壓縮光碟(CD)或軟碟等實體儲存媒體等)來提供，以使得一旦將該儲存裝置耦合至或提供給使用者終端及/或基地台，該設備就能獲得各種方法。此外，能利用適於向設備提供本文中所描述的方法和技術的任何其他合適的技術。
應該理解的是，請求項並不被限定於以上所圖示的精確配置和元件。可在以上所描述的方法和設備的佈局、操作和細節上作出各種改動、更換和變形而不會脫離請求項的範疇。
1100‧‧‧方法
1102‧‧‧方塊
1104‧‧‧方塊

Claims (27)

  1. 一種用於選擇具有一使用者定義的激發率的一神經元模型以用於在一神經網路中操作的方法，包括以下步驟：至少部分地基於一所選激發率頻寬來選擇該神經元模型。
  2. 如請求項1述及之方法，其中該激發率頻寬是至少部分地基於該神經網路將藉以操作的一所選最小激發率與該神經網路將藉以操作的一所選最大激發率之一差來選擇的。
  3. 如請求項2述及之方法，其中該最小激發率至少部分地基於一模型產生的神經回應函數相對於一輸入電流的一變化率。
  4. 如請求項2述及之方法，其中該選擇至少部分地基於滿足一以下條件：關於所選神經元模型所產生的一神經回應函數小於或等於該所選最小激發率。
  5. 如請求項1述及之方法，其中該神經元模型是至少部分地基於一輸入電流和一尖峰發放閾值來選擇的。
  6. 如請求項1述及之方法，其中該神經網路至少部分地基於一神經工程框架。
  7. 如請求項1述及之方法，其中該神經元模型是從包括以下各項的一組中選擇的：一帶洩漏積分激發(LIF)神經元模型、一二次積分激發(QIF)神經元模型、一基於映射的神經元模型、一線性閾值(LT)神經元模型、一基於微分方程的神經元模型以及一Cold神經元模型。
  8. 一種用於選擇具有一使用者定義的激發率的一神經元模型以用於在一神經網路中操作的裝置，包括：一記憶體；及耦合至該記憶體的至少一個處理器，該至少一個處理器被配置成：至少部分地基於一所選激發率頻寬來選擇該神經元模型。
  9. 如請求項8述及之裝置，其中該至少一個處理器被進一步配置成至少部分地基於該神經網路將藉以操作的一所選最小激發率與該神經網路將藉以操作的一所選最大激發率之一差來選擇該激發率頻寬。
  10. 如請求項9述及之裝置，其中該至少一個處理器被進一步配置成至少部分地基於一模型產生的神經回應函數相對於一輸入電流的一變化率來選擇該最小激發率。
  11. 如請求項9述及之裝置，其中該至少一個處理器被進一 步配置成至少部分地基於滿足一以下條件來選擇該神經元模型：關於所選神經元模型所產生的一神經回應函數小於或等於該所選最小激發率。
  12. 如請求項8述及之裝置，其中該至少一個處理器被進一步配置成至少部分地基於一輸入電流和一尖峰發放閾值來選擇該神經元模型。
  13. 如請求項8述及之裝置，其中該神經網路至少部分地基於一神經工程框架。
  14. 如請求項8述及之裝置，其中該至少一個處理器被進一步配置成從包括以下各項的一組中選擇該神經元模型：一帶洩漏積分激發(LIF)神經元模型、一二次積分激發(QIF)神經元模型、一基於映射的神經元模型、一線性閾值(LT)神經元模型、一基於微分方程的神經元模型以及一Cold神經元模型。
  15. 一種用於選擇具有一使用者定義的激發率的一神經元模型以用於在一神經網路中操作的設備，包括：用於至少部分地基於該神經網路將藉以操作的一所選最小激發率與該神經網路將藉以操作的一所選最大激發率之一差來選擇一激發率頻寬的裝置；及用於至少部分地基於該所選激發率頻寬來選擇該神經元 模型的裝置。
  16. 如請求項15述及之設備，其中該最小激發率至少部分地基於一模型產生的神經回應函數相對於一輸入電流的一變化率。
  17. 如請求項15述及之設備，其中該用於選擇該神經元模型的裝置至少部分地基於滿足一以下條件來選擇該神經元模型：關於該所選神經元模型所產生的一神經回應函數小於或等於該所選最小激發率。
  18. 如請求項15述及之設備，其中該用於選擇該神經元模型的裝置至少部分地基於一輸入電流和一尖峰發放閾值來選擇該神經元模型。
  19. 如請求項15述及之設備，其中該神經網路至少部分地基於一神經工程框架。
  20. 如請求項15述及之設備，其中該用於選擇該神經元模型的裝置從包括以下各項的一組中選擇該神經元模型：一帶洩漏積分激發(LIF)神經元模型、一二次積分激發(QIF)神經元模型、一基於映射的神經元模型、一線性閾值(LT)神經元模型、一基於微分方程的神經元模型以及一Cold神經元模型。
  21. 一種用於選擇具有一使用者定義的激發率的一神經元模型以用於在一神經網路中操作的電腦程式產品，包括：其上編碼有程式碼的一非瞬態電腦可讀取媒體，該程式碼包括：用於至少部分地基於一所選激發率頻寬來選擇該神經元模型的程式碼。
  22. 如請求項21述及之電腦程式產品，進一步包括，用於至少部分地基於該神經網路將藉以操作的一所選最小激發率與該神經網路將藉以操作的一所選最大激發率之一差來選擇該激發率頻寬的程式碼。
  23. 如請求項22述及之電腦程式產品，進一步包括，用於至少部分地基於一模型產生的神經回應函數相對於一輸入電流的一變化率來選擇該最小激發率的程式碼。
  24. 如請求項22述及之電腦程式產品，進一步包括，用於至少部分地基於滿足一以下條件來選擇該神經元模型的程式碼：關於該所選神經元模型所產生的一神經回應函數小於或等於該所選最小激發率。
  25. 如請求項21述及之電腦程式產品，進一步包括，用於至少部分地基於一輸入電流和一尖峰發放閾值來選擇該神經元 模型的程式碼。
  26. 如請求項21述及之電腦程式產品，其中該神經網路至少部分地基於一神經工程框架。
  27. 如請求項21述及之電腦程式產品，進一步包括，用於從包括以下各項的一組中選擇該神經元模型的程式碼：一帶洩漏積分激發(LIF)神經元模型、一二次積分激發(QIF)神經元模型、一基於映射的神經元模型、一線性閾值(LT)神經元模型、一基於微分方程的神經元模型以及一Cold神經元模型。
TW103142628A 2014-01-23 2014-12-08 配置用於實現低尖峰發放率的神經網路 TW201531965A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201461930849P 2014-01-23 2014-01-23
US201461930858P 2014-01-23 2014-01-23
US201461939537P 2014-02-13 2014-02-13
US14/449,092 US20150206050A1 (en) 2014-01-23 2014-07-31 Configuring neural network for low spiking rate

Publications (1)

Publication Number Publication Date
TW201531965A true TW201531965A (zh) 2015-08-16

Family

ID=53545086

Family Applications (2)

Application Number Title Priority Date Filing Date
TW103142629A TW201531966A (zh) 2014-01-23 2014-12-08 配置稀疏神經網路
TW103142628A TW201531965A (zh) 2014-01-23 2014-12-08 配置用於實現低尖峰發放率的神經網路

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW103142629A TW201531966A (zh) 2014-01-23 2014-12-08 配置稀疏神經網路

Country Status (6)

Country Link
US (2) US20150206050A1 (zh)
EP (2) EP3097519A1 (zh)
JP (2) JP2017509953A (zh)
CN (2) CN105874477A (zh)
TW (2) TW201531966A (zh)
WO (2) WO2015112261A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109313720A (zh) * 2016-02-05 2019-02-05 渊慧科技有限公司 具有稀疏访问的外部存储器的增强神经网络
TWI653584B (zh) 2017-09-15 2019-03-11 中原大學 利用非揮發性記憶體完成類神經網路訓練的方法

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11100397B2 (en) * 2015-05-21 2021-08-24 Rochester Institute Of Technology Method and apparatus for training memristive learning systems
CN107578099B (zh) * 2016-01-20 2021-06-11 中科寒武纪科技股份有限公司 计算装置和方法
JP6453785B2 (ja) * 2016-01-21 2019-01-16 日本電信電話株式会社 回帰分析装置、回帰分析方法および回帰分析プログラム
US10643125B2 (en) 2016-03-03 2020-05-05 International Business Machines Corporation Methods and systems of neuron leaky integrate and fire circuits
US11222263B2 (en) 2016-07-28 2022-01-11 Samsung Electronics Co., Ltd. Neural network method and apparatus
CN107679617B (zh) * 2016-08-22 2021-04-09 赛灵思电子科技(北京)有限公司 多次迭代的深度神经网络压缩方法
EP3520038A4 (en) 2016-09-28 2020-06-03 D5A1 Llc LEARNING TRAINER FOR MACHINE LEARNING SYSTEM
CN110298443B (zh) * 2016-09-29 2021-09-17 中科寒武纪科技股份有限公司 神经网络运算装置及方法
US20180164866A1 (en) * 2016-12-13 2018-06-14 Qualcomm Incorporated Low-power architecture for sparse neural network
US10679118B2 (en) * 2016-12-20 2020-06-09 Intel Corporation Solving matrix inverse problems using neuromorphic computing
US10871964B2 (en) * 2016-12-29 2020-12-22 Qualcomm Incorporated Architecture for sparse neural network acceleration
WO2018133570A1 (zh) * 2017-01-20 2018-07-26 清华大学 自适应阈值神经元信息处理方法、自适应泄漏值神经元信息处理方法、系统、计算机设备及可读存储介质
KR102390379B1 (ko) * 2017-03-06 2022-04-26 삼성전자주식회사 뉴럴 네트워크 프로세서, 뉴럴 네트워크 프로세서의 동작 방법, 및 뉴럴 네트워크 장치
US11915152B2 (en) 2017-03-24 2024-02-27 D5Ai Llc Learning coach for machine learning system
WO2018184194A1 (en) * 2017-04-07 2018-10-11 Intel Corporation Methods and systems using improved convolutional neural networks for image processing
US10795836B2 (en) * 2017-04-17 2020-10-06 Microsoft Technology Licensing, Llc Data processing performance enhancement for neural networks using a virtualized data iterator
CN109104876B (zh) 2017-04-20 2021-06-25 上海寒武纪信息科技有限公司 一种运算装置及相关产品
CN108734279B (zh) * 2017-04-20 2021-04-23 上海寒武纪信息科技有限公司 一种运算装置和方法
CN109146069B (zh) * 2017-06-16 2020-10-13 上海寒武纪信息科技有限公司 运算装置、运算方法和芯片
WO2018231708A2 (en) * 2017-06-12 2018-12-20 D5Ai Llc Robust anti-adversarial machine learning
KR102601604B1 (ko) * 2017-08-04 2023-11-13 삼성전자주식회사 뉴럴 네트워크의 파라미터들을 양자화하는 방법 및 장치
CN107609641B (zh) * 2017-08-30 2020-07-03 清华大学 稀疏神经网络架构及其实现方法
US10366322B2 (en) 2017-10-06 2019-07-30 DeepCube LTD. System and method for compact and efficient sparse neural networks
US11580194B2 (en) 2017-11-01 2023-02-14 Nec Corporation Information processing apparatus, information processing method, and program
CN109902811B (zh) * 2017-12-11 2020-03-10 中科寒武纪科技股份有限公司 神经网络运算设备和方法
US10803379B2 (en) 2017-12-12 2020-10-13 Amazon Technologies, Inc. Multi-memory on-chip computational network
US10846621B2 (en) * 2017-12-12 2020-11-24 Amazon Technologies, Inc. Fast context switching for computational networks
CN108268938B (zh) * 2018-01-24 2020-04-21 清华大学 神经网络及其信息处理方法、信息处理系统
US11321612B2 (en) 2018-01-30 2022-05-03 D5Ai Llc Self-organizing partially ordered networks and soft-tying learned parameters, such as connection weights
CN110197272B (zh) * 2018-02-27 2020-08-25 上海寒武纪信息科技有限公司 集成电路芯片装置及相关产品
EP3576019A1 (en) * 2018-05-29 2019-12-04 Nokia Technologies Oy Artificial neural networks
US20200019839A1 (en) * 2018-07-11 2020-01-16 The Board Of Trustees Of The Leland Stanford Junior University Methods and apparatus for spiking neural network computing based on threshold accumulation
US11537856B2 (en) * 2018-08-08 2022-12-27 Applied Brain Research Inc. Digital circuits for evaluating neural engineering framework style neural networks
US11537855B2 (en) * 2018-09-24 2022-12-27 International Business Machines Corporation Low spike count ring buffer mechanism on neuromorphic hardware
US11922314B1 (en) * 2018-11-30 2024-03-05 Ansys, Inc. Systems and methods for building dynamic reduced order physical models
CN110619905A (zh) * 2019-08-09 2019-12-27 上海集成电路研发中心有限公司 一种基于rram忆阻器单元的集合模块及其形成方法
CN110708341B (zh) * 2019-11-15 2020-09-29 中国科学院信息工程研究所 一种基于远程桌面加密网络流量模式差异的用户行为检测方法及系统
US11556384B2 (en) 2020-03-13 2023-01-17 Cisco Technology, Inc. Dynamic allocation and re-allocation of learning model computing resources
DE102020209538A1 (de) * 2020-07-29 2022-02-03 Robert Bosch Gesellschaft mit beschränkter Haftung Vorrichtung und Verfahren zum Ermitteln einer physikalischen Eigenschaft eines physikalischen Objekts

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030105409A1 (en) 2001-11-14 2003-06-05 Donoghue John Philip Neurological signal decoding
MY138544A (en) 2003-06-26 2009-06-30 Neuramatix Sdn Bhd Neural networks with learning and expression capability
JP4848492B2 (ja) 2006-08-03 2011-12-28 パナソニック電工Ｓｕｎｘ株式会社 信号識別方法及び信号識別装置
US8095210B2 (en) 2007-01-19 2012-01-10 California Institute Of Technology Prosthetic devices and methods and systems related thereto
CN101971166B (zh) 2008-03-14 2013-06-19 惠普开发有限公司 神经形态电路
US8630966B2 (en) 2009-01-27 2014-01-14 Salk Institute For Biological Studies Temporally dynamic artificial neural networks
US8615476B2 (en) 2009-04-15 2013-12-24 University Of Southern California Protecting military perimeters from approaching human and vehicle using biologically realistic neural network
US8250010B2 (en) 2009-05-21 2012-08-21 International Business Machines Corporation Electronic learning synapse with spike-timing dependent plasticity using unipolar memory-switching elements
US10223632B2 (en) 2009-07-27 2019-03-05 International Business Machines Corporation Modeling states of an entity
US20120117012A1 (en) 2010-04-08 2012-05-10 Neurosciences Research Foundation, Inc. Spike-timing computer modeling of working memory
US20120023051A1 (en) * 2010-07-22 2012-01-26 Ramin Pishehvar Signal coding with adaptive neural network
US8606732B2 (en) 2010-08-04 2013-12-10 Qualcomm Incorporated Methods and systems for reward-modulated spike-timing-dependent-plasticity
US8577820B2 (en) 2011-03-04 2013-11-05 Tokyo Electron Limited Accurate and fast neural network training for library-based critical dimension (CD) metrology
US8521670B2 (en) 2011-05-25 2013-08-27 HGST Netherlands B.V. Artificial neural network application for magnetic core width prediction and modeling for magnetic disk drive manufacture
EP2742467B1 (en) 2011-08-11 2016-07-20 Greenray Industries, Inc. Neural network frequency control
KR101912165B1 (ko) 2011-12-09 2018-10-29 삼성전자주식회사 스파이킹 뉴런 기반 작업 기억 장치
US9111225B2 (en) 2012-02-08 2015-08-18 Qualcomm Incorporated Methods and apparatus for spiking neural computation
US9208431B2 (en) 2012-05-10 2015-12-08 Qualcomm Incorporated Method and apparatus for strategic synaptic failure and learning in spiking neural networks
US20130325767A1 (en) 2012-05-30 2013-12-05 Qualcomm Incorporated Dynamical event neuron and synapse models for learning spiking neural networks
US9367798B2 (en) 2012-09-20 2016-06-14 Brain Corporation Spiking neuron network adaptive control apparatus and methods
US9367519B2 (en) * 2013-08-30 2016-06-14 Microsoft Technology Licensing, Llc Sparse matrix data structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109313720A (zh) * 2016-02-05 2019-02-05 渊慧科技有限公司 具有稀疏访问的外部存储器的增强神经网络
CN109313720B (zh) * 2016-02-05 2023-07-18 渊慧科技有限公司 具有稀疏访问的外部存储器的增强神经网络
TWI653584B (zh) 2017-09-15 2019-03-11 中原大學 利用非揮發性記憶體完成類神經網路訓練的方法

Also Published As

Publication number Publication date
EP3097519A1 (en) 2016-11-30
JP2017509951A (ja) 2017-04-06
US20150206050A1 (en) 2015-07-23
JP2017509953A (ja) 2017-04-06
CN105874477A (zh) 2016-08-17
TW201531966A (zh) 2015-08-16
CN105900115A (zh) 2016-08-24
WO2015112262A1 (en) 2015-07-30
US10339447B2 (en) 2019-07-02
US20150206048A1 (en) 2015-07-23
EP3097516A1 (en) 2016-11-30
WO2015112261A1 (en) 2015-07-30

Similar Documents

Publication Publication Date Title
TW201531965A (zh) 配置用於實現低尖峰發放率的神經網路
US9330355B2 (en) Computed synapses for neuromorphic systems
US9542643B2 (en) Efficient hardware implementation of spiking networks
TWI585695B (zh) 用於定義多個神經元的動態的方法、設備及電腦可讀取媒體
TW201541372A (zh) 使用尖峰發放神經元的人工神經網路和感知器學習
KR20170031695A (ko) 신경망들에서의 콘볼루션 동작의 분해
TW201541374A (zh) 用於隨機尖峰貝氏網路的基於事件的推斷和學習
TW201602807A (zh) Ｃｏｌｄ神經元尖峰時序反向傳播
KR20160076520A (ko) 인과적 현출성 시간 추론
TW201535277A (zh) 以陰影網路監視神經網路
KR20160136381A (ko) 신경 네트워크들에서의 차분 인코딩
TW201602924A (zh) 在尖峰神經網路中藉由全域標量值來調制可塑性
US9652711B2 (en) Analog signal reconstruction and recognition via sub-threshold modulation
US20150212861A1 (en) Value synchronization across neural processors
TW201528162A (zh) 在尖峰神經網路中使用重放來實施突觸學習
TW201533668A (zh) 基於突觸前尖峰的短期突觸記憶
TW201602923A (zh) 使用尖峰發放神經網路對大序列的概率性表示
TW201539334A (zh) 動態空間目標選擇
TWI550530B (zh) 用於產生尖峰定時依賴可塑性曲線的緊湊表示的方法、設備、電腦可讀取媒體及電腦程式產品
TW201525883A (zh) 在多維範圍上評估包括可分離子系統的系統
KR101825933B1 (ko) 좌표 변환을 위한 위상 코딩
US9342782B2 (en) Stochastic delay plasticity
US20140365413A1 (en) Efficient implementation of neural population diversity in neural system
TW201537475A (zh) 藉由對突觸後電位進行整形來實現的等效延遲
TW201541373A (zh) 用於空間目標選擇的失衡式交叉抑制性機制