TW201602923A - 使用尖峰發放神經網路對大序列的概率性表示 - Google Patents

Abstract

一種用於使用尖峰發放神經網路延遲來表示序列的方法包括將一或多個符號神經元指派給字典之每一者符號。該方法亦包括將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元。與該符號神經元群相關聯的突觸集合包括突觸集束。另外，該方法包括將延遲指派給該集束之每一者突觸。該方法進一步包括回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示符號序列。

Description

使用尖峰發放神經網路對大序列的概率性表示 【相關申請案的交叉引用】

本專利申請案主張於2014年3月31日提出申請且題為「PROBABILISTIC REPRESENTATION OF LARGE SEQUENCES USING SPIKING NEURAL NETWORK(使用尖峰發放神經網路對大序列的概率性表示)」的美國臨時專利申請案第61/973,158號的權益，其公開內容經由援引全部明確納入於此。

本案的某些態樣一般係關於神經系統工程，尤其係關於大序列的概率性表示的系統和方法。

可包括一群互連的人工神經元(即神經元模型)的人工神經網路是一種計算設備或者表示將由計算設備執行的方法。人工神經網路可具有生物學神經網路中的對應的結構及/或功能。然而，人工神經網路可為其中傳統計算技術是麻煩的、不切實際的、或不勝任的某些應用提供創新且有用的計算技術。由於人工神經網路能從觀察中推斷出功能，因此 此類網路在因任務或資料的複雜度使得經由習知技術來設計該功能較為麻煩的應用中是特別有用的。

在本案的一態樣，提供了一種用於使用尖峰發放神經網路延遲來表示序列的方法。該方法包括將一或多個符號神經元指派給字典之每一者符號。該方法亦包括將來自一群之每一者符號神經元的突觸指派給特定的n元語法(ngram)神經元。與該符號神經元群相關聯的突觸集合包括突觸集束。另外，該方法包括將延遲指派給該集束之每一者突觸。該方法進一步包括回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示符號序列。

在本案的另一態樣，提供了一種用於使用尖峰發放神經網路延遲來表示序列的裝置。該裝置包括記憶體以及一或多個處理器。(諸)處理器耦合至該記憶體並且被配置成將一或多個符號神經元指派給字典之每一者符號。(諸)處理器亦被配置成將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元。與該符號神經元群相關聯的突觸集合包括突觸集束。另外，(諸)處理器被配置成將延遲指派給該集束之每一者突觸。(諸)處理器被進一步配置成回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示符號序列。

在本案的又一態樣，提供了一種用於使用尖峰發放神經網路延遲來表示序列的設備。該設備包括用於將一或多個符號神經元指派給字典之每一者符號的裝置。該設備亦包 括用於將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元的裝置。與該符號神經元群相關聯的突觸集合包括突觸集束。另外，該設備包括用於將延遲指派給該集束之每一者突觸的裝置。該設備進一步包括用於回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示符號序列的裝置。

在本案的又一態樣，提供了一種用於使用尖峰發放神經網路延遲來表示序列的電腦程式產品。該電腦程式產品包括其上編碼有程式碼的非瞬態電腦可讀取媒體。該程式碼包括用於將一或多個符號神經元指派給字典之每一者符號的程式碼。該程式碼亦包括用於將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元的程式碼。與該符號神經元群相關聯的突觸集合包括突觸集束。另外，該程式碼包括用於將延遲指派給該集束之每一者突觸的程式碼。該程式碼進一步包括用於回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示符號序列的程式碼。

這已較寬泛地勾勒出本案的特徵和技術優勢以便下面的詳細描述可以被更好地理解。本案的其他特徵和優點將在下文描述。本發明所屬技術領域中熟習此項技術者應該領會，本案可容易地被用作改動或設計用於實施與本案相同的目的的其他結構的基礎。本發明所屬技術領域中熟習此項技術者亦應認識到，此類等效構造並不脫離如所附請求項中所闡述的本案的教導。被認為是本案的特性的新穎特徵在其組 織和操作方法兩態樣連同進一步的目的和優點在結合附圖來考慮以下描述時將被更好地理解。然而，要清楚理解的是，提供每一幅附圖均僅用於圖示和描述目的，且無意作為對本案的限定的定義。

100‧‧‧人工神經系統

102‧‧‧神經元級

104‧‧‧突觸連接網路

106‧‧‧神經元級

108₁‧‧‧的輸入信號

108₂‧‧‧的輸入信號

108_N‧‧‧的輸入信號

110₁‧‧‧輸出尖峰

110₂‧‧‧輸出尖峰

110_M‧‧‧輸出尖峰

200‧‧‧示圖

202‧‧‧神經元

204₁‧‧‧輸入信號

204_i‧‧‧輸入信號

204_N‧‧‧輸入信號

206₁‧‧‧可調節突觸權重

206_i‧‧‧可調節突觸權重

206_N‧‧‧可調節突觸權重

208‧‧‧輸出信號

300‧‧‧示圖

302‧‧‧曲線圖部分

304‧‧‧曲線圖部分

306‧‧‧交越點

400‧‧‧模型

402‧‧‧負態相

404‧‧‧正態相

500‧‧‧實現

502‧‧‧通用處理器

504‧‧‧記憶體塊

506‧‧‧程式記憶體

600‧‧‧實現

602‧‧‧記憶體

604‧‧‧互連網路

606‧‧‧個體處理單元

700‧‧‧實現

702‧‧‧記憶體組

704‧‧‧處理單元

800‧‧‧神經網路

802‧‧‧局部處理單元

804‧‧‧局部狀態記憶體

806‧‧‧局部參數記憶體

808‧‧‧局部模型程式記憶體

810‧‧‧局部學習程式記憶體

812‧‧‧局部連接記憶體

814‧‧‧配置處理器單元

816‧‧‧路由單元

900‧‧‧神經網路

910‧‧‧詞彙神經元

912‧‧‧詞彙神經元的子集

914‧‧‧詞彙神經元的子集

920‧‧‧n元語法神經元

932‧‧‧突觸集束

934‧‧‧突觸集束

1000‧‧‧方法

1002‧‧‧方塊

1004‧‧‧方塊

1006‧‧‧方塊

1008‧‧‧方塊

1010‧‧‧方塊

1012‧‧‧方塊

1014‧‧‧方塊

1016‧‧‧方塊

1100‧‧‧方塊

1102‧‧‧方塊

1104‧‧‧方塊

1106‧‧‧方塊

1108‧‧‧方塊

在結合附圖理解下面闡述的詳細描述時，本案的特徵、本質和優點將變得更加明顯，在附圖中，相同元件符號始終作相應標識。

圖1圖示了根據本案的某些態樣的示例神經元網路。

圖2圖示了根據本案的某些態樣的計算網路(神經系統或神經網路)的處理單元(神經元)的示例。

圖3圖示了根據本案的某些態樣的尖峰定時依賴可塑性(STDP)曲線的示例。

圖4圖示了根據本案的某些態樣的用於定義神經元模型的行為的正態相和負態相的示例。

圖5圖示了根據本案的某些態樣的使用通用處理器來設計神經網路的示例實現。

圖6圖示了根據本案的某些態樣的設計其中記憶體可以與個體的分散式處理單元對接的神經網路的示例實現。

圖7圖示了根據本案的某些態樣的基於分散式記憶體和分散式處理單元來設計神經網路的示例實現。

圖8圖示了根據本案的某些態樣的神經網路的示例實現。

圖9是圖示根據本案的一態樣的配置成表示序列的 示例性神經網路的方塊圖。

圖10是圖示根據本案的各態樣的用於操作神經網路以偵測序列的示例性方法的流程圖。

圖11圖示了根據本案的各態樣的用於使用尖峰發放神經網路延遲來表示序列的方法。

以下結合附圖闡述的詳細描述旨在作為各種配置的描述，而無意表示可實踐本文中所描述的概念的僅有的配置。本詳細描述包括具體細節以便提供對各種概念的透徹理解。然而，對於本發明所屬技術領域中熟習此項技術者將顯而易見的是，沒有這些具體細節亦可實踐這些概念。在一些實例中，以方塊圖形式示出眾所周知的結構和元件以避免湮沒此類概念。

基於本教導，本發明所屬技術領域中熟習此項技術者應領會，本案的範疇旨在覆蓋本案的任何態樣，不論其是與本案的任何其他態樣相獨立地還是組合地實現的。例如，可以使用所闡述的任何數目的態樣來實現裝置或實踐方法。另外，本案的範疇旨在覆蓋使用作為所闡述的本案的各個態樣的補充或者與之不同的其他結構、功能性、或者結構及功能性來實踐的此類裝置或方法。應當理解，所揭示的本案的任何態樣可由請求項的一或多個元素來實施。

措辭「示例性」在本文中用於表示「用作示例、實例或圖示」。本文中描述為「示例性」的任何態樣不必被解釋為優於或勝過其他態樣。

儘管本文描述了特定態樣，但這些態樣的眾多變體和置換落在本案的範疇之內。雖然提到了優選態樣的一些益處和優點，但本案的範疇並非旨在被限定於特定益處、用途或目標。相反，本案的各態樣旨在能寬泛地應用於不同的技術、系統組態、網路和協定，其中一些作為示例在附圖以及以下對優選態樣的描述中圖示。詳細描述和附圖僅僅圖示本案而非限定本案，本案的範疇由所附請求項及其等效技術方案來定義。

示例神經系統、訓練及操作

圖1圖示了根據本案的某些態樣的具有多級神經元的示例人工神經系統100。神經系統100可具有神經元級102，該神經元級102經由突觸連接(亦即，前饋連接)網路104來連接到另一神經元級106。為簡單起見，圖1中僅圖示了兩級神經元，儘管神經系統中可存在更少或更多級神經元。應注意，一些神經元可經由橫向連接來連接至同層中的其他神經元。此外，一些神經元可經由回饋連接來後向連接至先前層中的神經元。

如圖1中所圖示的，級102之每一者神經元可以接收可由前級的神經元(未在圖1中示出)產生的輸入信號108。信號108可表示級102的神經元的輸入電流。該電流可在神經元膜上累積以對膜電位進行充電。當膜電位達到其閾值時，該神經元可激發並產生輸出尖峰，該輸出尖峰將被傳遞到下一級神經元(例如，級106)。在某些建模辦法中，神經元可以連續地向下一級神經元傳遞信號。該信號通常是膜電位的 函數。此類行為可在硬體及/或軟體(包括類比和數位實現，諸如以下所述那些實現)中進行模擬或模仿。

在生物學神經元中，在神經元激發時產生的輸出尖峰被稱為動作電位。該電信號是相對迅速、瞬態的神經衝激，其具有約為100mV的振幅和約為1ms的歷時。在具有一系列連通的神經元(例如，尖峰從圖1中的一級神經元傳遞至另一級神經元)的神經系統的特定實施例中，每個動作電位皆具有基本上相同的振幅和歷時，並且因此該信號中的資訊可僅由尖峰的頻率和數目、或尖峰的時間來表示，而不由振幅來表示。動作電位所攜帶的資訊可由尖峰、發放了尖峰的神經元、以及該尖峰相對於一個或數個其他尖峰的時間來決定。尖峰的重要性可由向各神經元之間的連接所應用的權重來決定，如以下所解釋的。

尖峰從一級神經元向另一級神經元的傳遞可經由突觸連接(或簡稱「突觸」)網路104來達成，如圖1中所圖示的。相對於突觸104，級102的神經元可被視為突觸前神經元，而級106的神經元可被視為突觸後神經元。突觸104可接收來自級102的神經元的輸出信號(亦即，尖峰)，並根據可調節 突觸權重、...、來按比例縮放那些信號，其中P是級102的神經元與級106的神經元之間的突觸連接的總數，並且i是神經元級的指示符。在圖1的示例中，i表示神經元級102並且i+1表示神經元級106。此外，經按比例縮放的信號可被組合以作為級106中每個神經元的輸入信號。級106之每一者神經元可基於對應的經組合輸入信號來產生輸出尖峰110。可 使用另一突觸連接網路(圖1中未圖示)將這些輸出尖峰110傳遞到另一級神經元。

生物學突觸可以仲裁突觸後神經元中的興奮性或抑制性(超級化)動作，並且亦可用於放大神經元信號。興奮性信號使膜電位去極化(亦即，相對於靜息電位增大膜電位)。若在某個時間段內接收到足夠的興奮性信號以使膜電位去極化到閾值以上，則在突觸後神經元中發生動作電位。相反，抑制性信號一般使膜電位超極化(亦即，降低膜電位)。抑制性信號若足夠強則可抵消掉興奮性信號之和並阻止膜電位到達閾值。除了抵消掉突觸興奮以外，突觸抑制亦可對自發活躍神經元施加強力的控制。自發活躍神經元是指在沒有進一步輸入的情況下(例如，由於其動態或回饋而)發放尖峰的神經元。經由壓制這些神經元中的動作電位的自發產生，突觸抑制可對神經元中的激發模式進行定形，這一般被稱為雕刻。取決於期望的行為，各種突觸104可充當興奮性或抑制性突觸的任何組合。

神經系統100可由通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、現場可程式設計閘陣列(FPGA)或其他可程式設計邏輯裝置(PLD)、個別閘或電晶體邏輯、個別的硬體元件、由處理器執行的軟體模組、或其任何組合來模擬。神經系統100可用在大範圍的應用中，諸如影像和模式辨識、機器學習、電機控制、及類似應用等。神經系統100中的每一神經元可被實現為神經元電路。被充電至發起輸出尖峰的閾值的神經元膜可被實現為例如對流經其的 電流進行積分的電容器。

在一態樣，電容器作為神經元電路的電流積分裝置可被除去，並且可使用較小的憶阻器元件來替代它。這種辦法可應用於神經元電路中，以及其中大容量電容器被用作電流積分器的各種其他應用中。另外，每個突觸104可基於憶阻器元件來實現，其中突觸權重改變可與憶阻器電阻的變化有關。使用奈米特徵尺寸的憶阻器，可顯著地減小神經元電路和突觸的面積，這可使得實現大規模神經系統硬體實現的實現更為切實可行。

對神經系統100進行模擬的神經處理器的功能性可取決於突觸連接的權重，這些權重可控制神經元之間的連接的強度。突觸權重可儲存在非揮發性記憶體中以在掉電之後保留該處理器的功能性。在一態樣，突觸權重記憶體可實現在與主神經處理器晶片分開的外部晶片上。突觸權重記憶體可與神經處理器晶片分開地封裝成可更換的儲存卡。這可向神經處理器提供多種多樣的功能性，其中特定功能性可基於當前附連至神經處理器的儲存卡中所儲存的突觸權重。

圖2圖示了根據本案的某些態樣的計算網路(例如，神經系統或神經網路)的處理單元(例如，神經元或神經元電路)202的示例性示圖200。例如，神經元202可對應於來自圖1的級102和106的任何神經元。神經元202可接收多個輸入信號204₁-204_N，這些輸入信號可以是該神經系統外部的信號、或是由同一神經系統的其他神經元所產生的信號、或這兩者。輸入信號可以是電流、電導、電壓、實數值的及/或複數 值的。輸入信號可包括具有定點或浮點表示的數值。可經由突觸連接將這些輸入信號遞送到神經元202，該突觸連接根據可調節突觸權重206₁-206_N(W_1-W_N)對這些信號進行按比例縮放，其中N可以是神經元202的輸入連接總數。

神經元202可組合這些經按比例縮放的輸入信號，並且使用經組合的按比例縮放的輸入來產生輸出信號208(亦即，信號Y)。輸出信號208可以是電流、電導、電壓、實數值的及/或複數值的。輸出信號可以是具有定點或浮點表示的數值。隨後該輸出信號208可作為輸入信號傳遞至同一神經系統的其他神經元、或作為輸入信號傳遞至同一神經元202、或作為該神經系統的輸出來傳遞。

處理單元(神經元)202可由電路來模擬，並且其輸入和輸出連接可由具有突觸電路的電連接來模擬。處理單元202及其輸入和輸出連接亦可由軟體代碼來模擬。處理單元202亦可由電路來模擬，而其輸入和輸出連接可由軟體代碼來模擬。在一態樣，計算網路中的處理單元202可以是類比電路。在另一態樣，處理單元202可以是數位電路。在又一態樣，處理單元202可以是具有類比和數位元件兩者的混合信號電路。計算網路可包括任何前述形式的處理單元。使用此類處理單元的計算網路(神經系統或神經網路)可用在大範圍的應用中，諸如影像和模式辨識、機器學習、電機控制、及類似應用等。

在神經網路的訓練程序期間，突觸權重(例如，來 自圖1的權重、...、及/或來自圖2的權重206₁-206_N )可用隨機值來初始化並根據學習規則而被增大或減小。本發明所屬技術領域中熟習此項技術者將領會，學習規則的示例包括但不限於尖峰定時依賴可塑性(STDP)學習規則、Hebb規則、Oja規則、Bienenstock-Copper-Munro(BCM)規則等。在某些態樣，這些權重可穩定或收斂至兩個值(亦即，權重的雙峰分佈)之一。該效應可被用於減少每個突觸權重的位數、提高從/向儲存突觸權重的記憶體讀取和寫入的速度、以及降低突觸記憶體的功率及/或處理器消耗。

突觸類型

在神經網路的硬體和軟體模型中，突觸相關功能的處理可基於突觸類型。突觸類型可以是非可塑突觸(權重和延遲沒有改變)、可塑突觸(權重可改變)、結構化延遲可塑突觸(權重和延遲可改變)、全可塑突觸(權重、延遲和連通性可改變)、以及基於此的變型(例如，延遲可改變，但在權重或連通性態樣沒有改變)。多種類型的優點在於處理可以被細分。例如，非可塑突觸不會要求執行可塑性功能(或等待此類功能完成)。類似地，延遲和權重可塑性可被細分成可一起或分開地、順序地或並行地運作的操作。不同類型的突觸對於適用的每一種不同的可塑性類型可具有不同的查閱資料表或公式以及參數。因此，這些方法將針對該突觸的類型來存取相關的表、公式或參數。

亦進一步牽涉到以下事實：尖峰定時依賴型結構化可塑性可獨立於突觸可塑性地來執行。結構化可塑性即使在權重幅值沒有改變的情況下(例如，若權重已達最小或最大 值、或者其由於某種其他原因而不被改變)亦可被執行，因為結構化可塑性(亦即，延遲改變的量)可以是前-後尖峰時間差的直接函數。替換地，結構化可塑性可被設為權重改變量的函數或者可基於與權重或權重改變的界限有關的條件來設置。例如，突觸延遲可僅在權重改變發生時或者在權重到達0的情況下才改變，但在這些權重為最大值時則不改變。然而，具有獨立函數以使得這些程序能被並行化從而減少記憶體存取的次數和交疊可能是有利的。

突觸可塑性的決定

神經元可塑性(或簡稱「可塑性」)是大腦中的神經元和神經網路回應於新的資訊、感官刺激、發展、損壞、或機能障礙而改變其突觸連接和行為的能力。可塑性對於生物學中的學習和記憶、以及對於計算神經元科學和神經網路是重要的。已經研究了各種形式的可塑性，諸如突觸可塑性(例如，根據Hebbian理論)、尖峰定時依賴可塑性(STDP)、非突觸可塑性、活躍性依賴可塑性、結構化可塑性和自穩態可塑性。

STDP是調節神經元之間的突觸連接的強度的學習程序。連接強度是基於特定神經元的輸出與收到輸入尖峰(亦即，動作電位)的相對定時來調節的。在STDP程序下，若至某個神經元的輸入尖峰平均而言傾向於緊挨在該神經元的輸出尖峰之前發生，則可發生長期增強(LTP)。於是使得該特定輸入在一定程度上更強。另一態樣，若輸入尖峰平均而言傾向於緊接在輸出尖峰之後發生，則可發生長期抑壓(LTD )。於是使得該特定輸入在一定程度上更弱，並由此得名「尖峰定時依賴可塑性」。因此，使得可能是突觸後神經元興奮原因的輸入甚至在將來作出貢獻的可能性更大，而使得不是突觸後尖峰的原因的輸入在將來作出貢獻的可能性更小。該程序繼續，直至初始連接集合的子集保留，而所有其他連接的影響減小至無關緊要的水平。

由於神經元一般在其許多輸入皆在一短時段內發生(亦即，累積性足以引起輸出)時產生輸出尖峰，因此通常保留下來的輸入子集包括傾向於在時間上相關的那些輸入。另外，由於在輸出尖峰之前發生的輸入被加強，因此提供對相關性的最早充分累積性指示的那些輸入將最終變成至該神經元的最後輸入。

STDP學習規則可因變於突觸前神經元的尖峰時間t _pre 與突觸後神經元的尖峰時間t _post 之間的時間差(亦即，t=t _post -t _pre )來有效地適配將該突觸前神經元連接到該突觸後神經元的突觸的突觸權重。STDP的典型公式化是若該時間差為正(突觸前神經元在突觸後神經元之前激發)則增大突觸權重(亦即，增強該突觸)，以及若該時間差為負(突觸後神經元在突觸前神經元之前激發)則減小突觸權重(亦即，抑壓該突觸)。

在STDP程序中，突觸權重隨時間推移的改變可通常使用指數式衰退來達成，如由下式提供的： 其中k ₊和k _- τ _sign(Δt)分別是針對正和負時間差的時間常數，a ₊和a _-是對應的比例縮放幅值，並且μ是可被應用於正時間差及/或負時間差的偏移。

圖3圖示了根據STDP，突觸權重因變於突觸前(pre)和突觸後(post)尖峰的相對定時而改變的示例性示圖300。若突觸前神經元在突觸後神經元之前激發，則對應的突觸權重可被增大，如曲線圖300的部分302中所圖示的。該權重增大可被稱為該突觸的LTP。從曲線圖部分302可觀察到，LTP的量可作為突觸前和突觸後尖峰時間之差的函數而大致呈指數式地下降。相反的激發次序可減小突觸權重，如曲線圖300的部分304中所圖示的，從而導致該突觸的LTD。

如圖3中的曲線圖300中所圖示的，可向STDP曲線圖的LTP(因果性)部分302應用負偏移μ。x軸的交越點306(y=0)可被配置成與最大時間滯後重合以考慮到來自層i-1的各因果性輸入的相關性。在基於訊框的輸入(亦即，呈特定歷時的包括尖峰或脈衝的訊框的形式的輸入)的情形中，可計算偏移值μ以反映訊框邊界。該訊框中的第一輸入尖峰(脈衝)可被視為要麼如直接由突觸後電位所建模地隨時間衰退，要麼在對神經狀態的影響的意義上隨時間衰退。若該訊框中的第二輸入尖峰(脈衝)被視為與特定的時間訊框相關或有關，則該訊框之前和之後的相關時間可經由使STDP曲線的一或多個部分偏移以使得這些相關時間中的值可以不同(例如，對於大於一個訊框為負，而對於小於一個訊框為正)來在該時間訊框邊界處被分開並在可塑性意義上被不同地對待。例 如，負偏移μ可被設為偏移LTP以使得曲線實際上在大於訊框時間的pre-post時間處變得在零以下並且它由此為LTD而非LTP的一部分。

神經元模型及操作

存在一些用於設計有用的尖峰發放神經元模型的一般原理。良好的神經元模型在以下兩個計算態相(regime)態樣可具有豐富的潛在行為：重合性偵測和功能性計算。此外，良好的神經元模型應當具有允許時間編碼的兩個要素：輸入的抵達時間影響輸出時間，以及重合性偵測能具有窄時間窗。最後，為了在計算上是有吸引力的，良好的神經元模型在連續時間上可具有封閉形式解，並且具有穩定的行為，包括在靠近吸引子和鞍點之處。換言之，有用的神經元模型是可實踐且可被用於建模豐富的、現實的且生物學一致的行為並且可被用於對神經電路進行工程設計和反向工程兩者的神經元模型。

神經元模型可取決於事件，諸如輸入抵達、輸出尖峰或其他事件，無論這些事件是內部的還是外部的。為了達成豐富的行為庫，能展現複雜行為的狀態機可能是期望的。若事件本身的發生在撇開輸入貢獻(若有)的情況下能影響狀態機並約束該事件之後的動態，則該系統的將來狀態並非僅是狀態和輸入的函數，而是狀態、事件和輸入的函數。

在一態樣，神經元n可被建模為尖峰帶洩漏積分激發神經元，其膜電壓v _n (t)由以下動態來支配： 其中α和β是參數，w _m,n 是將突觸前神經元m連接至突觸後神經元n的突觸的突觸權重，以及y _m (t)是神經元m的尖峰發放輸出，其可根據Δt _m,n 被延遲達樹突或軸突延遲直至抵達神經元n的胞體。

應注意，從建立了對突觸後神經元的充分輸入的時間直至該突觸後神經元實際上激發的時間存在延遲。在動態尖峰發放神經元模型(諸如Izhikevich簡單模型)中，若在去極化閾值v _t 與峰值尖峰電壓v _peak 之間有差量，則可引發時間延遲。例如，在該簡單模型中，神經元胞體動態可由關於電壓和恢復的微分方程對來支配，即：

其中v是膜電位，u是膜恢復變數，k是描述膜電位v的時間尺度的參數，a是描述恢復變數u的時間尺度的參數，b是描述恢復變數u對膜電位v的閾下波動的敏感度的參數，v _r 是膜靜息電位，I是突觸電流，以及C是膜的電容。根據該模型，神經元被定義為在v>v _peak 時發放尖峰。

Hunzinger Cold模型

Hunzinger Cold神經元模型是能再現豐富的各種神經行為的最小雙態相尖峰發放線性動態模型。該模型的一維或二維線性動態可具有兩個態相，其中時間常數(以及耦合)可取決於態相。在閾下態相中，時間常數(按照慣例為負 )表示洩漏通道動態，其一般作用於以生物學一致的線性方式使細胞返回到靜息。閾上態相中的時間常數(按照慣例為正)反映抗洩漏通道動態，其一般驅動細胞發放尖峰，而同時在尖峰產生中引發等待時間。

如圖4中所圖示的，該模型400的動態可被劃分成兩個(或更多個)態相。這些態相可被稱為負態相402(亦可互換地稱為帶洩漏積分激發(LIF)態相，勿與LIF神經元模型混淆)以及正態相404(亦可互換地稱為抗洩漏積分激發(ALIF)態相，勿與ALIF神經元模型混淆)。在負態相402中，狀態在將來事件的時間趨向於靜息(v _-)。在該負態相中，該模型一般展現出時間輸入偵測性質及其他閾下行為。在正態相404中，狀態趨向於尖峰發放事件(v _s )。在該正態相中，該模型展現出計算性質，諸如取決於後續輸入事件而引發發放尖峰的等待時間。在事件態樣對動態進行公式化以及將動態分成這兩個態相是該模型的基礎特性。

線性雙態相二維動態(對於狀態v和u)可按照慣例定義為：

其中q _ρ 和r是用於耦合的線性變換變數。

符號ρ在本文中用於標示動態態相，在討論或表達具體態相的關係時，按照慣例對於負態相和正態相分別用符號「-」或「+」來替換符號ρ。

模型狀態經由膜電位(電壓)v和恢復電流u來定義 。在基本形式中，態相在本質上是由模型狀態來決定的。該精確和通用的定義存在一些細微卻重要的態樣，但目前考慮該模型在電壓v在閾值(v ₊)以上的情況下處於正態相404中，否則處於負態相402中。

態相依賴型時間常數包括負態相時間常數τ _-和正態相時間常數τ ₊。恢復電流時間常數τ _u 通常是與態相無關的。出於方便起見，負態相時間常數τ _-通常被指定為反映衰退的負量，從而用於電壓演變的相同運算式可用於正態相，在正態相中指數和τ ₊將一般為正，正如τ _u 那樣。

這兩個狀態元素的動態可在發生事件之際經由使狀態偏離其零傾線(null-cline)的變換來耦合，其中變換變數為：q _ρ =-τ _ρ βu-v _ρ (7)

r=δ(v+ε) (8)其中δ、ε、β和v _-、v ₊是參數。v _ρ 的兩個值是這兩個態相的參考電壓的基數。參數v _-是負態相的基電壓，並且膜電位在負態相中一般將朝向v _-衰退。參數v ₊是正態相的基電壓，並且膜電位在正態相中一般將趨向於背離v ₊。

v和u的零傾線分別由變換變數q _ρ 和r的負數提供。參數δ是控制u零傾線的斜率的縮放因數。參數ε通常被設為等於-v _-。參數β是控制這兩個態相中的v零傾線的斜率的電阻值。τ _ρ 時間常數參數不僅控制指數式衰退，亦單獨地控制每個態相中的零傾線斜率。

該模型可被定義為在電壓v達到值v _S 時發放尖峰。隨 後，狀態可在發生重定事件(其可以與尖峰事件完全相同)之際被復位：

u=u+Δu (10)其中和Δu是參數。重定電壓通常被設為v _-。

依照暫態耦合的原理，封閉形式解不僅對於狀態是可能的(且具有單個指數項)，而且對於到達特定狀態所需的時間亦是可能的。封閉形式狀態解為：

因此，模型狀態可僅在發生事件之際被更新，諸如在輸入(突觸前尖峰)或輸出(突觸後尖峰)之際被更新。亦可在任何特定的時間(無論是否有輸入或輸出)執行操作。

而且，依照暫態耦合原理，突觸後尖峰的時間可被預計，因此到達特定狀態的時間可提前被決定而無需反覆運算技術或數值方法(例如，歐拉數值方法)。給定了先前電壓狀態v ₀，直至到達電壓狀態v _f 之前的時間延遲由下式提供：

若尖峰被定義為發生在電壓狀態v到達v _S 的時間，則從電壓處於給定狀態v的時間起量測的直至發生尖峰前的時間量或即相對延遲的封閉形式解為： 其中通常被設為參數v ₊，儘管其他變型可以是可能的。

模型動態的以上定義取決於該模型是在正態相還是負態相中。如所提及的，耦合和態相ρ可基於事件來計算。出於狀態傳播的目的，態相和耦合(變換)變數可基於在上一(先前)事件的時間的狀態來定義。出於隨後預計尖峰輸出時間的目的，態相和耦合變數可基於在下一(當前)事件的時間的狀態來定義。

存在對該Cold模型、以及在時間上執行模仿、模擬、或建模的若干可能實現。這包括例如事件-更新、步點-事件更新、以及步點-更新模式。事件更新是其中基於事件或「事件更新」(在特定時刻)來更新狀態的更新。步點更新是以間隔(例如，1ms)來更新模型的更新。這不一定要求反覆運算方法或數值方法。經由僅在事件發生於步點處或步點間的情況下才更新模型或即經由「步點-事件」更新，基於事件的實現以有限的時間解析度在基於步點的模仿器中實現亦是可能的。

使用尖峰發放神經網路對大序列的概率性表示

本案涉及用於使用尖峰發放神經網路來表示大序列的方法。根據本案的各態樣，符號神經元(亦稱為詞彙神經元)可以表示序列之每一者符號。n元語法神經元可以經由突觸(或突觸集束)連接至一群符號神經元並且被用於偵測來自每個符號神經元的可偵測序列的子集。回應於對有效事件 間間隔(EI²)的偵測，可以將延遲指派給突觸集束之每一者突觸以調制符號神經元的順序尖峰發放。有效事件間間隔可以包括n元語法神經元在突觸延遲之後觀察的事件間隔。

另外，尖峰發放神經網路可被配置成表示針對給定的符號空間和序列長度的大序列。用來表示序列的n元語法神經元的最小數目(亦即，下限)可以基於可接受的差錯(例如，誤偵測)概率來決定。然而，n元語法神經元可能在針對兩個不同序列變得活躍時變得混淆。因此，用於表示序列的n元語法神經元的最大數目(亦即，上限)亦可以基於可接受的混淆概率來決定。

圖5圖示了根據本案的某些態樣的使用通用處理器502來表示序列的上述尖峰發放神經網路延遲的示例實現500。與計算網路(神經網路)相關聯的變數(神經信號)、突觸權重、系統參數，延遲，頻率槽資訊，概率閾值資訊以及事件間間隔資訊可被儲存在記憶體塊504中，而在通用處理器502處執行的指令可從程式記憶體506中載入。在本案的一態樣，載入到通用處理器502中的指令可以包括用於將一或多個符號神經元指派給字典之每一者符號、將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元、將延遲指派給集束之每一者突觸、以及回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法尖峰來表示符號序列的代碼。

圖6圖示了根據本案的某些態樣的用於表示序列的上述尖峰發放神經網路延遲的示例實現600，其中記憶體602 可經由互連網路604與計算網路(神經網路)的個體(分散式)處理單元(神經處理器)606對接。與計算網路(神經網路)相關聯的變數(神經信號)、突觸權重、系統參數，延遲，頻率槽資訊，概率閾值資訊以及事件間間隔資訊可被儲存在記憶體602中，並且可從記憶體602經由互連網路604的(諸)連接被載入到每個處理單元(神經處理器)606中。在本案的一態樣，處理單元606可被配置成將一或多個符號神經元指派給字典之每一者符號，將來自一群中的符號神經元的突觸指派給特定的n元語法神經元。處理單元606可進一步被配置成將延遲指派給集束之每一者突觸並且回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法尖峰來表示符號序列。

圖7圖示了用於表示序列的上述尖峰發放神經網路延遲的示例實現700。如圖7中所圖示的，一個記憶體組702可與計算網路(神經網路)的一個處理單元704直接對接。每個記憶體組702可儲存與對應的處理單元(神經處理器)704相關聯的變數(神經信號)、突觸權重、及/或系統參數，延遲，頻率槽，概率閾值資訊以及事件間間隔資訊。在本案的一態樣，處理單元704可被配置成將一或多個符號神經元指派給字典之每一者符號，將來自一群中的符號神經元的突觸指派給特定的n元語法神經元。處理單元704可進一步被配置成將延遲指派給集束之每一者突觸並且回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法尖峰來表示符號序列。

圖8圖示了根據本案的某些態樣的神經網路800的示例實現。如圖8中所圖示的，神經網路800可具有多個局部處理單元802，它們可執行本文所描述的方法的各種操作。每個局部處理單元802可包括儲存該神經網路的參數的局部狀態記憶體804和局部參數記憶體806。另外，局部處理單元802可具有用於儲存局部模型程式的局部(神經元)模型程式(LMP)記憶體808、用於儲存局部學習程式的局部學習程式(LLP)記憶體810、以及局部連接記憶體812。此外，如圖8中所圖示的，每個局部處理單元802可與用於為該局部處理單元的各局部記憶體提供配置的配置處理器單元814對接，並且與提供各局部處理單元802之間的路由的路由單元816對接。

在一種配置中，神經元模型被配置成用於將一或多個符號神經元指派給字典之每一者符號、將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元、將延遲指派給集束之每一者突觸、以及回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法尖峰來表示符號序列。神經元模型包括用於指派符號神經元的裝置、用於指派突觸的裝置、用於指派延遲的裝置、以及表示裝置。在一個態樣，用於指派符號神經元的裝置、用於指派突觸的裝置、用於指派延遲的裝置、及/或表示裝置可以是被配置成執行所敘述的功能的通用處理器502、程式記憶體506、記憶體塊504、記憶體602、互連網路604、處理單元606、處理單元704、局部處理單元802、及/或路由連接處理元件816。在另一配置中，前述裝置可以是被配置成執行由前述裝置所敘述的功能的 任何模組或任何設備。

根據本案的某些態樣，每個局部處理單元802可被配置成基於神經網路的一或多個期望功能性特徵來決定神經網路的參數，以及隨著所決定的參數被進一步適配、調諧和更新來使這一或多個功能性特徵朝著期望的功能性特徵發展。

圖9是圖示根據本案的各態樣的配置成使用尖峰發放神經網路延遲來表示序列的神經網路900的方塊圖。參照圖9，神經網路900可以包括詞彙神經元(其亦可被稱為符號神經元)910和n元語法神經元920。n元語法神經元920可以基於事件間間隔來偵測可偵測序列的子集。事件間間隔可以對應於經由n元語法神經元920來接收的事件(例如，符號)之間的時間差。

在一些態樣，n元語法神經元920可以被包括在與詞彙神經元910分開的層中。在圖9中，圖示兩個n元語法神經元920。然而，這僅是示例性的而非限定性的。

n元語法神經元920可以經由突觸(例如，932、934)耦合至詞彙神經元的子集(例如，912、914)。在一些態樣，每個n元語法神經元920可以經由突觸後連接耦合至詞彙神經元集合(例如，912，914)。至詞彙神經元910的突觸後連接可以包括突觸集束(例如，B _i 932或B _j 934)。集束內的每個突觸可被配置有唯一性的延遲。然而，這僅是示例性的而非限定性的。在一些態樣，與每個突觸相關聯的延遲可以是隨機值。在其他態樣，這些延遲可以儘可能不同。在又一些態樣，突觸集束(932、934)的總延遲可以是相同的。

在圖9的示例性配置中，詞彙神經元集合910可以經由突觸集束932、934耦合至n元語法神經元920，每個突觸集束形成k _max 個突觸連接。

因此，當在輸入層中提供唯一性的神經元序列(例如，詞彙神經元910)時，n元語法神經元910的唯一性子集可以變得活躍。偵測到神經網路中的序列的概率可以經由下式提供： 其中N是n元語法神經元920的總數並且m是可以成功偵測到任意序列的n元語法神經元920的數目(亦即，對於該集合而言活躍的n元語法神經元920的數目)。

可以選擇N和k _max 的恰當值，以使得n元語法神經元920可以概率(1-ε ₁)來表示字典L中長度為n的所有序列，其中是是表示差錯的概率。

亦可以決定在序列存在時可以活躍的n元語法神經元920的下限數目或最小數目(m _min )。亦即，對於可接受的表示差錯的概率ε ₁，ε ₁=P _re (x≦m _min ) (16)可以決定用於表示字典L中長度為n的所有序列的N和k _max 的值。

在一些態樣，N和k _max 的值亦可被選擇成以(1-ε ₂)的概率來避免長度為n的任意序列之間的衝突或混淆，其中ε ₂是衝突差錯的概率。

任意序列(例如，S₁和S₂)之間的衝突的概率可以 經由下式提供： 其中p _con 是被混淆的神經元的預審概率，N是n元語法神經元920的數目，而m是被任意序列(S₁和S₂)混淆的n元語法神經元的數目。

因此，亦可以決定可能被任意序列混淆的n元語法神經元920的上限數目或最大數目。亦即，對於可接受的混淆(衝突)差錯的概率ε ₂，ε ₂=P _con (x>m _max ) (18)

可以決定用於表示字典L中長度為n的所有序列的N和k _max 的值。

在一些態樣，可以實現學習以提高偵測序列的效率。例如，評估回饋可被用於學習預測性序列。所實現的學習可以例如包括時間差學習、及/或基於回報的學習。由此，可以在不接收整個序列的情況下偵測大序列(例如，包括100個符號)。

圖10是圖示根據本案的各態樣的用於操作神經網路以偵測序列的示例性方法1000的流程圖。參照圖10，神經網路可被配置並且操作以基於事件間間隔來偵測序列。當n元語法神經元920偵測(1002)到事件時，可以決定(1004)所偵測到的當前事件與先前事件之間的時間差(Δt)或延遲。隨後，可以將Δt與閾值作比較(1006)。在一些態樣，閾值對可以指定Δt的可接受值的範圍。若Δt大於高閾值或者在低閾值以下，則在一些態樣可以忽略該事件。

另一態樣，若Δt在可接受範圍內，則n元語法神經元可以變得活躍(例如，發放尖峰)。在一些態樣，Δt的值可被儲存在緩衝器(1008)中。緩衝器填充容量可以指示序列長度。因此，可以評估(1010)緩衝器填充容量以決定是否已滿足合適的序列長度。若填充容量指示尚未達到合適的序列長度，則執行進一步的事件偵測。

當緩衝器填充容量達到合適水平時，可以對事件之間的延遲進行加總((Δsum)(1012)並且將其與預定範圍作比較(1014)。當累積的延遲在預定範圍內時，n元語法神經元可以發放尖峰以指示偵測到序列(1016)。

在一些態樣，該預定範圍可以根據延遲分佈來設置。例如，在一些態樣，該延遲分佈可以具有三角形分佈。然而，這僅是示例性的而非限定性的。

圖11圖示了根據本案的各態樣的用於使用尖峰發放神經網路延遲來表示序列的方法1100。在方塊1102，神經元模型將一或多個符號神經元指派給字典之每一者符號。該字典可包括符號集合。例如，該字典可包括通用符號集合。在一些態樣，該字典集合可被適配成包括附加的或更少的符號。

在方塊1104，神經元模型將來自一群之每一者符號神經元的突觸指派給特定的n元語法神經元。與該群相關聯的突觸集合包括集束。

在方塊1106，神經元模型將延遲指派給該集束之每一者突觸。在一些態樣，該延遲可以是唯一性的。然而，這 僅是示例性的並且在一些態樣，該延遲可以是隨機的或者與每個其他延遲儘可能地不同。

此外，在方塊1108，神經元模型回應於偵測事件間間隔而基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示符號序列。

在一些態樣，n元語法神經元可被配置成以較低的誤偵測概率來偵測序列。在其他態樣，偵測序列可以包括偵測事件序列、計算事件序列之間的時間差、以及基於該時間差來產生尖峰。在進一步態樣，事件序列之間的時間差可被儲存在緩衝器中，並且n元語法尖峰可基於緩衝器容量來產生。

以上所描述的方法的各種操作可由能夠執行相應功能的任何合適的裝置來執行。這些裝置可包括各種硬體及/或軟體元件及/或模組，包括但不限於電路、特殊應用積體電路(ASIC)、或處理器。一般而言，在附圖中有圖示的操作的場合，那些操作可具有帶相似編號的相應配對手段功能元件。

如本文所使用的，術語「決定」涵蓋各種各樣的動作。例如，「決定」可包括演算、計算、處理、推導、研究、檢視(例如，在表、資料庫或其他資料結構中檢視)、探知及諸如此類。另外，「決定」可包括接收(例如接收資訊)、存取(例如存取記憶體中的資料)、及類似動作。而且，「決定」可包括解析、選擇、選取、確立及類似動作。

如本文中所使用的，引述一列項目中的「至少一個」的短語是指這些專案的任何組合，包括單個成員。作為示例，「a、b或c中的至少一個」旨在涵蓋：a、b、c、a-b、a-c 、b-c和a-b-c。

結合本案所描述的各種說明性邏輯區塊、模組、以及電路可用設計成執行本文所描述功能的通用處理器、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、現場可程式設計閘陣列信號(FPGA)或其他可程式設計邏輯裝置(PLD)、個別閘或電晶體邏輯、個別的硬體元件或其任何組合來實現或執行。通用處理器可以是微處理器，但在替換方案中，該處理器可以是任何市售的處理器、控制器、微控制器、或狀態機。處理器亦可以被實現為計算設備的組合，例如DSP與微處理器的組合、複數個微處理器、與DSP核心協同的一或多個微處理器、或任何其他此類配置。

結合本案所描述的方法或演算法的步驟可直接在硬體中、在由處理器執行的軟體模組中、或在這兩者的組合中體現。軟體模組可常駐在本發明所屬技術領域中所知的任何形式的儲存媒體中。可使用的儲存媒體的一些示例包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、可抹除可程式設計唯讀記憶體(EPROM)、電子可抹除可程式設計唯讀記憶體(EEPROM)、暫存器、硬碟、可移除磁碟、CD-ROM，等等。軟體模組可包括單一指令、或許多指令，且可分佈在若干不同的程式碼片段上，分佈在不同的程式間以及跨多個儲存媒體分佈。儲存媒體可被耦合到處理器以使得該處理器能從/向該儲存媒體讀寫資訊。替換地，儲存媒體可以被整合到處理器。

本文所揭示的方法包括用於實現所描述的方法的一 或多個步驟或動作。這些方法步驟及/或動作可以彼此互換而不會脫離請求項的範疇。換言之，除非指定了步驟或動作的特定次序，否則具體步驟及/或動作的次序及/或使用可以改動而不會脫離請求項的範疇。

所描述的功能可在硬體、軟體、韌體或其任何組合中實現。若以硬體實現，則示例硬體設定可包括設備中的處理系統。處理系統可以用匯流排架構來實現。取決於處理系統的具體應用和整體設計約束，匯流排可包括任何數目的互連匯流排和橋接器。匯流排可將包括處理器、機器可讀取媒體、以及匯流排介面的各種電路連結在一起。匯流排介面可用於尤其將網路介面卡等經由匯流排連接至處理系統。網路介面卡可用於實現信號處理功能。對於某些態樣，使用者介面(例如，按鍵板、顯示器、滑鼠、操縱桿，等等)亦可以被連接到匯流排。匯流排亦可以連結各種其他電路，諸如定時源、周邊設備、穩壓器、功率管理電路以及類似電路，它們在本發明所屬技術領域中是眾所周知的，因此將不再進一步描述。

處理器可負責管理匯流排和一般處理，包括執行儲存在機器可讀取媒體上的軟體。處理器可用一或多個通用及/或專用處理器來實現。示例包括微處理器、微控制器、DSP處理器、以及其他能執行軟體的電路系統。軟體應當被寬泛地解釋成意指指令、資料、或其任何組合，無論是被稱作軟體、韌體、仲介軟體、微代碼、硬體描述語言、或其他。作為示例，機器可讀取媒體可包括隨機存取記憶體(RAM)、快 閃記憶體、唯讀記憶體(ROM)、可程式設計唯讀記憶體(PROM)、可抹除可程式設計唯讀記憶體(EPROM)、電可抹除可程式設計唯讀記憶體(EEPROM)、暫存器、磁碟、光碟、硬驅動器、或者任何其他合適的儲存媒體、或其任何組合。機器可讀取媒體可被實施在電腦程式產品中。該電腦程式產品可以包括包裝材料。

在硬體實現中，機器可讀取媒體可以是處理系統中與處理器分開的一部分。然而，如本發明所屬技術領域中熟習此項技術者將容易領會的，機器可讀取媒體、或其任何部分可在處理系統外部。作為示例，機器可讀取媒體可包括傳輸線、由資料調制的載波、及/或與設備分開的電腦產品，所有這些皆可由處理器經由匯流排介面來存取。替換地或補充地，機器可讀取媒體、或其任何部分可被整合到處理器中，諸如快取記憶體及/或通用暫存器檔可能就是這種情形。雖然所討論的各種元件可被描述為具有特定位置，諸如局部元件，但它們也可按各種方式來配置，諸如某些元件被配置成分散式運算系統的一部分。

處理系統可以被配置為通用處理系統，該通用處理系統具有一或多個提供處理器功能性的微處理器、和提供機器可讀取媒體中的至少一部分的外部記憶體，它們皆經由外部匯流排架構與其他支援電路系統連結在一起。替換地，該處理系統可以包括一或多個神經元形態處理器以用於實現本文所述的神經元模型和神經系統模型。作為另一替代方案，處理系統可以用帶有整合在單塊晶片中的處理器、匯流排介 面、使用者介面、支援電路系統、和至少一部分機器可讀取媒體的特殊應用積體電路(ASIC)來實現，或者用一或多個現場可程式設計閘陣列(FPGA)、可程式設計邏輯裝置(PLD)、控制器、狀態機、閘控邏輯、個別硬體元件、或者任何其他合適的電路系統、或者能執行本案通篇所描述的各種功能性的電路的任何組合來實現。取決於具體應用和加諸於整體系統上的總設計約束，本發明所屬技術領域中熟習此項技術者將認識到如何最佳地實現關於處理系統所描述的功能性。

機器可讀取媒體可包括數個軟體模組。這些軟體模組包括當由處理器執行時使處理系統執行各種功能的指令。這些軟體模組可包括傳輸模組和接收模組。每個軟體模組可以常駐在單個存放裝置中或者跨多個存放裝置分佈。作為示例，當觸發事件發生時，可以從硬驅動器中將軟體模組載入到RAM中。在軟體模組執行期間，處理器可以將一些指令載入到快取記憶體中以提高存取速度。隨後可將一或多個快取記憶體行載入到通用暫存器檔中以供由處理器來執行。在以下談及軟體模組的功能性時，將理解此類功能性是在處理器執行來自該軟體模組的指令時由該處理器來實現的。

若以軟體實現，則各功能可作為一或多個指令或代碼儲存在電腦可讀取媒體上或藉其進行傳送。電腦可讀取媒體包括電腦儲存媒體和通訊媒體兩者，這些媒體包括促成電腦程式從一地向另一地轉移的任何媒體。儲存媒體可以是能被電腦存取的任何可用媒體。作為示例而非限定，此類電腦可讀取媒體可包括RAM、ROM、EEPROM、CD-ROM或其他 光碟儲存、磁碟儲存或其他磁存放裝置、或能被用來攜帶或儲存指令或資料結構形式的期望程式碼且能被電腦存取的任何其他媒體。任何連接亦被正當地稱為電腦可讀取媒體。例如，若軟體是使用同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)、或無線技術(諸如紅外(IR)、無線電、以及微波)從web網站、伺服器、或其他遠端源傳送而來，則該同軸電纜、光纖電纜、雙絞線、DSL或無線技術(諸如紅外、無線電、以及微波)就被包括在媒體的定義之中。如本文中所使用的盤(disk)和碟(disc)包括壓縮光碟(CD)、鐳射光碟、光碟、數位多功能光碟(DVD)、軟碟、和藍光^®光碟，其中盤(disk)常常磁性地再現資料，而碟(disc)用鐳射來光學地再現資料。因此，在一些態樣，電腦可讀取媒體可包括非瞬態電腦可讀取媒體(例如，有形媒體)。另外，對於其他態樣，電腦可讀取媒體可包括瞬態電腦可讀取媒體(例如，信號)。上述的組合應當亦被包括在電腦可讀取媒體的範疇內。

因此，某些態樣可包括用於執行本文中提供的操作的電腦程式產品。例如，此類電腦程式產品可包括其上儲存(及/或編碼)有指令的電腦可讀取媒體，這些指令能由一或多個處理器執行以執行本文中所描述的操作。對於某些態樣，電腦程式產品可包括包裝材料。

此外，應當領會，用於執行本文中所描述的方法和技術的模組及/或其他合適裝置能由使用者終端及/或基地台在適用的場合下載及/或以其他方式獲得。例如，此類設備能被耦合至伺服器以促成用於執行本文中所描述的方法的裝置 的轉移。替換地，本文所述的各種方法能經由儲存裝置(例如，RAM、ROM、諸如壓縮光碟(CD)或軟碟等實體儲存媒體等)來提供，以使得一旦將該儲存裝置耦合至或提供給使用者終端及/或基地台，該設備就能獲得各種方法。此外，可利用適於向設備提供本文中所描述的方法和技術的任何其他合適的技術。

將理解，請求項並不被限定於以上所圖示的精確配置和元件。可在以上所描述的方法和設備的佈局、操作和細節上作出各種改動、更換和變形而不會脫離請求項的範疇。

900‧‧‧神經網路

910‧‧‧詞彙神經元

912‧‧‧詞彙神經元的子集

914‧‧‧詞彙神經元的子集

920‧‧‧n元語法神經元

932‧‧‧突觸集束

934‧‧‧突觸集束

Claims (20)

1. 一種用於使用尖峰發放神經網路延遲來表示序列的方法，包括以下步驟：將至少一個符號神經元指派給一字典之每一者符號；將來自一群之每一者符號神經元的一突觸指派給一特定的n元語法神經元，與該群相關聯的一突觸集合包括一集束；將一延遲指派給該集束之每一者突觸；及回應於偵測事件間間隔而至少部分地基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示一符號序列。
2. 如請求項1之方法，其中該n元語法神經元被配置成以較低的誤偵測概率來偵測序列。
3. 如請求項2之方法，其中該偵測序列進一步包括以下步驟：偵測一事件序列；計算該事件序列之間的一時間差；及至少部分地基於該時間差來產生一尖峰。
4. 如請求項3之方法，進一步包括在一緩衝器中儲存該時間差，並且其中該尖峰是至少部分地基於一緩衝器容量來產生的。
5. 如請求項1之方法，其中該延遲是唯一性的。
6. 如請求項1之方法，其中該延遲是隨機的。
7. 如請求項1之方法，其中每個突觸的該延遲與該集束中的其他突觸的每個其他延遲儘可能地不同。
8. 如請求項1之方法，進一步包括以下步驟：至少部分地基於該字典的一符號空間以及一序列長度來決定可至少部分地基於一可接受的誤偵測概率來表示的符號序列的一最小數目；及至少部分地基於該字典的該符號空間以及該序列長度來決定可至少部分地基於一可接受的混淆概率來表示的符號序列的一最大數目。
9. 如請求項8之方法，其中該符號序列的該最小數目至少部分地基於一突觸數目、一神經元數目或一差錯數目中的至少一者。
10. 一種用於使用尖峰發放神經網路延遲來表示序列的設備，包括：用於將至少一個符號神經元指派給一字典之每一者符號的裝置；用於將來自一群之每一者符號神經元的一突觸指派給一特定的n元語法神經元的裝置，與該群相關聯的一突觸集合包 括一集束；用於將一延遲指派給該集束之每一者突觸的裝置；及用於回應於偵測事件間間隔而至少部分地基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示一符號序列的裝置。
11. 一種用於使用尖峰發放神經網路延遲來表示序列的裝置，包括：一記憶體；及耦合到該記憶體的至少一個處理器，該至少一個處理器被配置成：將至少一個符號神經元指派給一字典之每一者符號；將來自一群之每一者符號神經元的一突觸指派給一特定的n元語法神經元，與該群相關聯的一突觸集合包括一集束；將一延遲指派給該集束之每一者突觸；及回應於偵測事件間間隔而至少部分地基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示一符號序列。
12. 如請求項11之裝置，其中該n元語法神經元被配置成以較低的誤偵測概率來偵測序列。
13. 如請求項12之裝置，其中該至少一個處理器被進一步配 置成經由以下操作來偵測序列：偵測一事件序列；計算該事件序列之間的一時間差；及至少部分地基於該時間差來產生一尖峰。
14. 如請求項13之裝置，其中該至少一個處理器被進一步配置成在一緩衝器中儲存該時間差並且其中該尖峰是至少部分地基於一緩衝器容量來產生的。
15. 如請求項11之裝置，其中該延遲是唯一性的。
16. 如請求項11之裝置，其中該延遲是隨機的。
17. 如請求項11之裝置，其中每個突觸的該延遲與該集束中的其他突觸的每個其他延遲儘可能地不同。
18. 如請求項11之裝置，其中該至少一個處理器被進一步配置成：至少部分地基於該字典的一符號空間以及一序列長度來決定可至少部分地基於一可接受的誤偵測概率來表示的符號序列的一最小數目；及至少部分地基於該字典的該符號空間以及該序列長度來決定可至少部分地基於一可接受的混淆概率來表示的符號序列的一最大數目。
19. 如請求項18之裝置，其中符號序列的該最小數目至少部分地基於一突觸數目、一神經元數目或一差錯數目中的至少一者。
20. 一種用於使用尖峰發放神經網路延遲來表示序列的電腦程式產品，包括：其上編碼有程式碼的一非瞬態電腦可讀取媒體，該程式碼包括：用於將至少一個符號神經元指派給一字典之每一者符號的程式碼；用於將來自一群之每一者符號神經元的一突觸指派給一特定的n元語法神經元的程式碼，與該群相關聯的一突觸集合包括一集束；用於將一延遲指派給該集束之每一者突觸的程式碼；及用於回應於偵測事件間間隔而至少部分地基於符號神經元的順序尖峰發放和n元語法神經元尖峰來表示一符號序列的程式碼。