TW201502827A - 適用於混合模組之平面規劃方法 - Google Patents

Abstract

　　本發明有關於一種適用於混合模組且可考慮固定框架之平面規劃方法，係首先將所有混合電路模組均勻散布至整個晶片中；接著，在維持電路模組相對位置，以及符合固定框架限制下，以遞迴分割方法建構出一分割樹，並於一預設條件下停止分割；最後，使用曲線合併方法移除電路模組重疊的情況，以得到一個效能最佳之合理解；其中形成曲線的每一個點係平面規劃的結果，而曲線合併方法係產生該分割樹中所有葉節點之曲線後，由下往上進行曲線合併，再於複數組平面規劃的結果中，找出一效能最佳之合理解，以決定每一電路模組確切的位置和形狀。

Description

適用於混合模組之平面規劃方法

　　本發明係有關於一種適用於混合模組且可考慮固定框架之平面規劃方法，尤其是指一種在全域擺置階段，針對不同的因素（例如繞線長度、溫度、可繞度以及效能等）需求，將電路模組均勻散布至整個晶片中，於此平面規劃結果下，在盡量不破壞全域擺置結果所決定的模組相對位置，以及符合固定框架之限制下，再利用合法化階段移除電路模組重疊的狀況，藉以大幅節省晶片的繞線長度，提升晶片的效能，縮短ＩＣ設計流程的時間者。

　　按，在超大型積體電路實體設計中平面規劃為一重要的步驟，此步驟決定模組在晶片上的形狀與位置，而最後晶片的整體效能將深受其結果所影響；在系統單晶片（ＳＯＣ）晶片盛行的年代，為了降低設計複雜度，通常使用階層式的設計方式，這使得平面規劃變得更為重要；因為平面規劃會決定模組在晶片中的位置和形狀，它的結果對於晶片最後擺置和繞線的結果，有很大的影響，好的平面規劃結果，通常可以導致較好的擺置和繞線的結果，因此如果有一個好的平面規劃器（ｆｌｏｏｒｐｌａｎｎｅｒ），不僅僅可以提升晶片的效能，還可以大幅縮短產品上市的時間。

　　從佈局觀點而言，類比電路設計和數位電路設計有著極大的不同；一般而言，所謂軟模組（ｓｏｆｔ　ｍｏｄｕｌｅ），是指那些數位電路的模組，由於它是經由自動擺置繞線工具所產生，所以它允許在面積不改變的前提下，去改變此模組的長寬比例。至於硬模組，一般是泛指客製化的設計，像是類比電路模組，由於是由工程師用手從頭畫起，因此其模組的長寬比例固定不能改變；目前，以工業界最常使用的平面規劃工具（ＳｏＣ　ｅｎｃｏｕｎｔｅｒ），工程師仍是必須使用半手動的方式才能完成，不僅需取決於佈局設計人員的經驗和智慧，亦無法完全做到完全地自動化。

　　而在先前有關平面規劃的研究中，絕大部分是以模擬退火演算法（ｓｉｍｕｌａｔｅｄ　ａｎｎｅａｌｉｎｇ　ａｌｇｏｒｉｔｈｍ）為基礎，例如請參閱中華民國第Ｉ３９０７０７公告號之『半導體晶片、巨集擺置的方法、多向密集堆積巨集擺置器與多尺寸混合擺置設計方法』，因模擬退火演算法係屬非決定性（ｎｏｎ－ｄｅｔｅｒｍｉｎｉｓｔｉｃ）演算法，不僅執行時需花費較久的時間，而且每次所獲得的結果都不一樣。

　　此外，Ｙａｎ和Ｃｈｕ兩人（期刊出處：“ＤｅＦｅｒ：　Ｄｅｆｅｒｒｅｄ　ｄｅｃｉｓｉｏｎ　ｍａｋｉｎｇ　ｅｎａｂｌｅｄ　ｆｉｘｅｄ－ｏｕｔｌｉｎｅ　ｆｌｏｏｒｐｌａｎｎｅｒ，”Ｉｎ　Ｐｒｏｃ﹒　ＤＡＣ，ｐｐ﹒１６１－１６６）於２００８年提出一種平面規劃，係使用ｈＭｅｔｉｓ方法將電路做切割，以建立出一泛化分割樹（ｇｅｎｅｒａｌｉｚｅｄ　ｓｌｉｃｉｎｇ　ｔｒｅｅ），之後再以曲線合併的方式獲得平面規劃的結果；然，上述ＤｅＦｅｒ所使用的方法有如下二缺失：其一在只考慮繞線長度的平面規劃，可以獲得不錯的結果，但是如果必須考慮其它的因素，例如溫度或可繞度，就可能沒有辦法處理，而難以延伸；其二因其使用隨機程序，亦導致每次平面規劃所獲得的結果都不一樣。

　　因此，如何針對上述缺陷予以改良，並於符合固定框架之限制以及不允許任意兩個模組相互重疊的條件限制下，同時盡可能地達到整體晶片面積最小、繞線距離最短等其它最佳化設計目標，在很快的時間內獲得穩定的結果，進而縮短ＩＣ設計流程的時間，無疑仍是目前本相關領域之人員急需思考解決之重要課題。

　　今，發明人即是鑑於現有之平面規劃方法在實際實施上仍具有多處之缺失，於是乃一本孜孜不倦之精神，並藉由其豐富之專業知識及多年之實務經驗所輔佐，而加以改善，並據此研創出本發明。

　　本發明主要目的為提供一種適用於混合模組且可考慮固定框架之平面規劃方法，係使用兩階段的方式來處理固定框架的平面規劃，第一階段為針對不同的因素（例如繞線長度、溫度、可繞度以及效能等）需求，將電路模組均勻散布至整個晶片中之全域擺置階段，並在盡量不破壞全域擺置結果所決定的模組相對位置，以及符合固定框架之限制下，利用第二階段的合法化方法移除電路模組重疊的狀況，藉以大幅節省晶片的繞線長度，提升晶片的效能，縮短ＩＣ設計流程的時間者。

　　為了達到上述實施目的，本發明人提出一種適用於混合模組且可考慮固定框架之平面規劃方法，係首先將所有包括有硬模組及軟模組之混合電路模組均勻散布至整個晶片中；接著，在盡量維持上述步驟所決定的電路模組相對位置，並符合固定框架限制下，利用可例如以二分割演算法為基礎的遞迴分割方法建構出一分割樹，並於一預設條件下停止分割；最後，使用曲線合併方法移除電路模組重疊的情況，以得到一個效能較佳之合理解；其中形成曲線的每一個點係平面規劃的結果，而曲線合併方法係產生該分割樹中所有葉節點之曲線後，由下往上進行曲線合併，於複數組平面規劃的結果中，以例如反追蹤方法由上往下找出一效能最佳之合理解，以決定每一電路模組確切的位置和形狀；藉此，由於上述步驟皆為使用確定型演算法，因此與目前之平面規劃方法使用隨機程序（例如模擬退火法）等非確定型演算法相較下，不僅可解決每次平面規劃所獲得的結果都不一樣的缺失，在很快的時間內獲得穩定的結果，且平均線長改善率亦具有比現有方法更好的結果。

　　於本發明之一實施例中，將混合電路模組均勻散布至整個晶片中係可以數值分析法或力強度導向方法實施；再者，將所有的電路模組均勻散布至整個晶片中之目標函數可以最佳化繞線長度，亦可包含有溫度或可繞度等等因素其中之一或兩者以上之組合；藉此，可解決ＤｅＦｅｒ提出之方法，因為使用ｈＭｅｔｉｓ的方式，只能考慮繞線長度而難以延伸的問題，可進一步將溫度、可繞度及效能因素等因素放到目標函數中，規劃上更具有較佳的彈性。

　　於本發明之一實施例中，預設條件可為當所有葉節點之電路模組數不大於一特定值時，即停止分割；該特定值較佳為８～１０，更佳為９。

　　於本發明之一實施例中，上述電路模組進一步可包括有直線輪廓模組。

（１）‧‧‧曲線
（１１）‧‧‧點

（２）‧‧‧葉節點
（３）‧‧‧固定框架區域

（４）‧‧‧根節點
（５）‧‧‧子節點

（Ｓ１）‧‧‧步驟一
（Ｓ２）‧‧‧步驟二

（Ｓ３）‧‧‧步驟三

第一圖：本發明適用於混合模組之平面規劃方法其步驟流程圖

第二圖：本發明合法化階段之細部步驟流程圖

第三圖：本發明利用遞迴分割方法建構出之分割樹示意圖

第四圖：本發明具體實施例之將所有電路模組均勻散布至整個晶片中之佈局圖

第五圖：本發明具體實施例完成步驟二之晶片佈局圖

第六圖：本發明具體實施例完成步驟三之晶片佈局圖

　　本發明之目的及其結構功能上的優點，將依據以下圖面所示之結構，配合具體實施例予以說明，俾使審查委員能對本發明有更深入且具體之瞭解。
　　首先，請參照第一圖所示，為本發明 平面規劃方法之步驟流程圖，其方法係適用於具有固定框架（ｆｉｘｅｄ－ｏｕｔｌｉｎｅ）限制，並可應用於包括軟模組（ｓｏｆｔ　ｍｏｄｕｌｅ）及硬模組（ｈａｒｄ　ｍｏｄｕｌｅ）混合之電路模組，其中硬模組係指其長度與寬度皆固定的模組（例如一般的類比電路模組），而軟模組則為面積固定，但模組之長度與寬度比（ａｓｐｅｃｔ　ｒａｔｉｏ）在某一範圍限制內可隨意變動（例如一般的數位電路模組）；本發明之平面規劃方法係包括有下列步驟：

　　步驟一（Ｓ１）：將所有包括有硬模組的類比電路模組以及軟模組的數位電路模組之混合電路模組均勻散布至整個晶片中，此步驟可稱為全域擺置階段（ｇｌｏｂａｌ　ｄｉｓｔｒｉｂｕｔｉｏｎ　ｓｔａｇｅ）；其中，可以數值分析法或力強度導向方法（ｆｏｒｃｅ　ｄｉｒｅｃｔｅｄ　ａｐｐｒｏａｃｈ）將所有的電路模組均勻散布至整個晶片中，力強度導向方法的目標是最佳化每一電路模組進行擺置時，其在力場中消耗最少能量的曲線路徑；數值分析法可藉由如Ｋｕｗａｎｏ和Ｔａｋａｓｈｉｍａ兩人（期刊出處：“Ｓｔａｂｌｅ－ＬＳＥ　ｂａｓｅｄ　ａｎａｌｙｔｉｃａｌ　ｐｌａｃｅｍｅｎｔ　ｗｉｔｈ　ｏｖｅｒｌａｐ　ｒｅｍｏｖａｂｌｅ　ｌｅｎｇｔｈ﹒”Ｉｎ　Ｐｒｏｃ﹒　ＳＡＳＩＭＩ，ｐｐ﹒１１５－１２０）於２０１０年提出的Ｓ－ＬＳＥ線長模型去估量線長，以及美國專利第６３０１６９３公告號『Ｎｏｎ－ｌｉｎｅａｒ　ｏｐｔｉｍｉｚａｔｉｏｎ　ｓｙｓｔｅｍ　ａｎｄ　ｍｅｔｈｏｄ　ｆｏｒ　ｗｉｒｅ　ｌｅｎｇｔｈ　ａｎｄ　ｄｅｌａｙ　ｏｐｔｉｍｉｚａｔｉｏｎ　ｆｏｒ　ａｎ　ａｕｔｏｍａｔｉｃ　ｅｌｅｃｔｒｉｃ　ｐｌａｃｅｒ』之鐘型位能函數去量測每個子區域的模組佔有率，該等文獻在此全部以引用的方式併入本文中，而其目標函數可為最佳化繞線長度，亦或是可進一步包含溫度，可繞度（ｒｏｕｔａｂｉｌｉｔｙ）等其它欲考慮因素其中之一或兩者以上之組合，而相較於目前ＤｅＦｅｒ使用ｈＭｅｔｉｓ的方式，其只能考慮繞線長度，本發明可以將欲考慮的因素，包含溫度、可繞度等其它欲因素，也放到目標函數中，因而具有更高的彈性；在此值得注意的，前述之數值分析法或力強度導向方法已經有大量地揭露於文獻或先前技術中，且非本發明之技術特徵所在，容不再贅述；此外，上述混合電路模組亦可包括有直線輪廓模組（ｒｅｃｔｉｌｉｎｅａｒ　ｍｏｄｕｌｅ），亦即電路模組的輪廓是由直線線段所構成的不規則形狀；而在第一步驟結束後，即可以獲得一個不錯之平面規劃結果，然而由於電路模組間，仍然存在些許的重疊，因此還需要下述步驟來移除此狀況；

　　步驟二（Ｓ２）：維持上述步驟一（Ｓ１）所決定的電路模組相對位置，在符合固定框架限制下，利用遞迴分割方法建構出一分割樹（ｓｌｉｃｉｎｇ　ｔｒｅｅ），並於一預設條件下停止分割；其中，遞迴分割方法可以習知之二分割演算法（ｂｉ－ｐａｒｔｉｔｉｏｎ　ａｌｇｏｒｉｔｈｍ）為基礎進行分割，而當分割樹中所有葉節點（２）（ｌｅａｆ　ｎｏｄｅ）之電路模組數不大於一特定值時，即停止分割，其中上述特定值較佳係介於８～１０之間，更佳為９；以及

　　步驟三（Ｓ３）：使用曲線合併方法移除電路模組重疊的情況，以得到一個效能最佳之合理解；請一併參閱第三圖所示，其中形成曲線（１）的每一個點（１１）係平面規劃的結果，而曲線合併方法係於產生分割樹中所有葉節點（２）（ｌｅａｆ　ｎｏｄｅ）之曲線（１）後，由下往上進行曲線合併，於複數組平面規劃的結果中，可利用但不限定習知的反追蹤方法（ｂａｃｋ　ｔｒａｃｋｉｎｇ　ａｐｐｒｏａｃｈ）由上往下找出一效能最佳之合理解，以決定該等電路模組確切的位置和形狀；值得注意的，步驟二（Ｓ２）和步驟三（Ｓ３）係為解決全域擺置後，於電路模組間仍存在些許重疊的缺失，在此可將步驟二（Ｓ２）和步驟三（Ｓ３）的過程統稱合法化階段（ｌｅｇａｌｉｚａｔｉｏｎ　ｓｔａｇｅ），並請一併參閱第二圖所示，為本發明合法化階段之細部步驟流程圖，其係分為建構分割樹（步驟二（Ｓ２））和曲線合併以找到最佳合理解（步驟三（Ｓ３））兩大區塊；於步驟二（Ｓ２）區塊中，首先將全域擺置的區域和所有電路模組視為切割樹之根節點（４）（ｒｏｏｔ　ｎｏｄｅ），如果此切割樹之葉結點（２）之電路模組數量大於特定值，則以任何之切割演算法，將此結點所對應之區域切割成兩個子區域，而此兩子區域和擺置在其中之電路模組，則形成切割樹中之兩個子節點（５）（ｃｈｉｌｄｒｅｎ　ｎｏｄｅｓ），並且連接至原本切割樹之結點，重複此步驟，直到葉節點（２）中的所有電路模組數量小於或等於特定值才進入步驟三（Ｓ３）區塊，而當步驟二（Ｓ２）完成後，即可建構出一分割樹，如第三圖所示；接續，在保持住全域擺置結果所決定的電路模組相對位置，以及符合固定框架之限制下，產生分割樹中每一葉節點（２）之曲線；然後，由下往上進行曲線合併，以得到根節點（４）之曲線（１），其中曲線（１）的每一個點（１１）係平面規劃的結果，由第三圖中根節點（４）之放大示意圖可知，在固定框架區域（３）內的每一個點（１１）即為合法之平面規劃結果（合理解），最後，再藉由反追蹤方法由上往下於複數組平面規劃的結果中找出一效能最佳之合理解，以決定電路模組確切的位置和形狀；藉此，本發明可自動化決定電路模組位置和形狀，不僅可解決傳統工程師決定晶片位置和形狀的半手動方式，亦能大幅增加晶片設計的品質，縮短整體晶片設計的時間。

　　請再參閱第四圖所示，為本發明具體實施例將所有電路模組均勻散布至整個晶片中之佈局圖，由圖中可知全域擺置後，電路模組仍然存在些許的重疊；請一併參閱第五圖所示，為本發明具體實施例完成步驟二（Ｓ２）之晶片佈局圖，以二分切割演算法進行分割以建構出一分割樹，本發明具體實施例係以二分切割演算法分為兩個子節點（５），直到葉節點（２）中的所有電路模組小於或等於９才停止分割；第六圖所示為本發明具體實施例完成步驟三（Ｓ３）之晶片佈局圖，藉由曲線合併方法來移除電路模組重疊的情況，且達到所有電路模組皆擺放在固定的區域內（ｆｅａｓｉｂｌｅ　ｓｏｌｕｔｉｏｎ）；實驗結果顯示與ＰＡＴＯＭＡ（期刊出處：“Ｆａｓｔ　ｆｌｏｏｒｐｌａｎｎｉｎｇ　ｂｙ　ｌｏｏｋ　ａｈｅａｄ　ｅｎａｂｌｅｄ　ｒｅｃｕｒｓｉｖｅ　ｂｉｐａｒｔｉｔｉｏｎｉｎｇ﹒”ＩＥＥＥ　ＴＣＡＤ，ｐｐ﹒１７１９－１７３２）和ＤｅＦｅｒ比較下，平均線長改善率分別為２２﹒５％和４﹒７％，顯然具有比現有方法更好的結果。

　　由上述適用於混合模組之平面規劃方法與實施說明可知，本發明具有以下優點：

1.本發明解決現有較佳之ＤｅＦｅｒ方法，其使用ｈＭｅｔｉｓ的方式，只能考慮繞線長度而難以延伸的問題，可進一步將溫度或可繞度等其它欲考慮之因素放到目標函數中，規劃上更具有較佳的彈性。

2.本發明藉由全域擺置的方法先建立出分割樹，再加上曲線合併的方式來處理平面規劃，由於這些方法都是確定型（ｄｅｔｅｒｍｉｎｉｓｔｉｃ）演算法，因此與目前之平面規劃方法使用隨機程序（例如模擬退火法）等非確定型（ｎｏｎ－ｄｅｔｅｒｍｉｎｉｓｔｉｃ）演算法相較下，可解決每次平面規劃所獲得的結果都不一樣的缺失，在很快的時間內獲得穩定的結果，且平均線長改善率亦具有比現有方法更好的結果。

　　綜上所述，本發明適用於混合模組之平面規劃方法，的確能藉由上述所揭露之實施例，達到所預期之使用功效，且本發明亦未曾公開於申請前，誠已完全符合專利法之規定與要求。爰依法提出發明專利之申請，懇請惠予審查，並賜准專利，則實感德便。

　　惟，上述所揭之圖示及說明，僅為本發明之較佳實施例，非為限定本發明之保護範圍；大凡熟悉該項技藝之人士，其所依本發明之特徵範疇，所作之其它等效變化或修飾，皆應視為不脫離本發明之設計範疇。

 

(S1)‧‧‧步驟一

(S2)‧‧‧步驟二

(S3)‧‧‧步驟三

Claims (8)

1. 一種適用於混合模組之平面規劃方法，係考慮固定框架限制，並應用於包括軟模組及硬模組混合之電路模組，其平面規劃方法包括有下列步驟：
   　　步驟一：將所有的電路模組均勻散布至整個晶片中；
   　　步驟二：維持該步驟一所決定的電路模組相對位置，並符合該固定框架限制下，利用遞迴分割方法建構出一分割樹，並於一預設條件下停止分割；以及
   　　步驟三：使用曲線合併方法移除電路模組重疊的情況，以得到一個效能最佳之合理解；其中形成曲線的每一個點係平面規劃的結果，而該曲線合併方法係產生該分割樹中所有葉節點之曲線後，由下往上進行曲線合併，於複數組平面規劃的結果中，接著由上往下利用反追蹤方法（ｂａｃｋ　ｔｒａｃｋｉｎｇ　ａｐｐｒｏａｃｈ），找出一效能最佳之合理解，以決定該等電路模組確切的位置和形狀。
2. 依據申請專利範圍第1項所述之平面規劃方法，其中該電路模組進一步包括有直線輪廓模組。
3. 依據申請專利範圍第1項所述之平面規劃方法，其中該步驟一係以數值分析法或力強度導向方法將所有的電路模組均勻散布至整個晶片中。
4. 依據申請專利範圍第3項所述之平面規劃方法，其中將所有的電路模組均勻散布至整個晶片中之目標函數係最佳化繞線長度。
5. 依據申請專利範圍第4項所述之平面規劃方法，其中該目標函數進一步包含溫度、可繞度及效能因素其中之一或兩者以上之組合。
6. 依據申請專利範圍第1項所述之平面規劃方法，其中該遞迴分割方法係以二分割演算法為基礎。
7. 依據申請專利範圍第1項所述之平面規劃方法，其中該步驟二之預設條件係當所有葉節點之電路模組數不大於一特定值時，即停止分割。
8. 依據申請專利範圍第7項所述之平面規劃方法，其中該特定值係為９。