TW201448192A - 背閘極式非揮發性記憶體單元 - Google Patents

Abstract

本發明涉及背閘極式非揮發性記憶體單元，提出記憶體裝置及其製作方法。記憶體裝置包括基板及形成於基板之上的記憶體單元。記憶體單元包括單電晶體。單電晶體包括位於基板之上作用為控制閘極的第一閘極，以及內嵌於基板中作用為選擇閘極的第二閘極。

Description

背閘極式非揮發性記憶體單元

此申請案聲稱2013年3月15日所提出第61/786,609號美國臨時申請案的優先權利益，其完整引用於本文中。

本發明是有關於記憶體裝置。更特別的是，本發明是有關於包括背閘極式非揮發性記憶體單元的記憶體裝置及其製作方法。

隨機存取記憶體(RAM)裝置包括具有許多記憶體單元互連以儲存資訊的記憶體陣列。通過對電荷儲存材料使用矽氮化物而非多晶矽，如矽-氧化物-氮化物-氧化物-矽(“SONOS”)類型NVM單元的非揮發性記憶體(“NVM”)單元得以與主流快閃記憶體區別開來。

SONOS單元基本上形成自在電晶體閘極氧化物裏有一小片矽氮化物的標準多晶矽N通道MOSFET電晶體。這片氮化物不導電，但包含大量能夠保留靜電荷的電荷捕捉點(charge trapping site)。氮化物層與周圍電晶體電性隔離，但氮化物上儲存的電荷直接影響下面電晶體通道的導電性。

當多晶矽控制閘極正偏壓時，來自電晶體源極與汲極區的電子將穿過氧化物層並且遭補捉於矽氮化物中。這在汲極與源極之間導致能量障蔽，藉以升高閾值電壓。可通過在控制閘極之上施加負偏壓而移除電子並且抹除單元。選擇閘極可用於排除過度抹除單元干擾問題，然而，由於每個單一記憶體單元都需要建置2個電晶體，這將導致特徵尺寸更大。為了容納元件，將需要較大的晶片面積，這將依次導致更高的成本。另外，也希望達成其他效益，例如高遷移率及低隨機摻雜擾動(“RDF”)等。

經由前述說明，希望提供改良型且輕巧的NVM記憶體單元。也希望為形成此這樣的NVM記憶體單元而提供簡化方法。

具體實施例基本上關於NVM裝置。在一個具體實施例中，裝置包括基板及位於基板之上的記憶體單元。記憶體單元包括單電晶體。單電晶體包括位於基板之上作用為控制閘極的第一閘極，以及內嵌於基板中作用為選擇閘極的第二閘極。

在另一個具體實施例中，用於形成記憶體裝置的方法包括提供基板。記憶體模組形成於基板之上。本方法包括在基板之上形成作用為控制閘極的第一閘極，以及在基板中形成作用為選擇閘極的第二閘極。

在又一個具體實施例中，揭露用於形成裝置的方法。本方法包括提供基板以及在基板之上形成記憶 體模組。第一閘極形成於基板之上作用為控制閘極，以及第二閘極形成於基板中作用為選擇閘極。

透過參照底下說明及附圖，本文所揭露具體實施例的這些及其它優點及特徵都將變得顯而易知。此外，要理解的是，本文所述各個具體實施例的特徵不互斥，而是可在各個組合及排列中並存。

100‧‧‧NVM單元

102‧‧‧控制記憶體單元

104‧‧‧基板

108‧‧‧選擇電晶體

200‧‧‧NVM單元

201‧‧‧基板

201a‧‧‧頂部表面

201b‧‧‧主表面

202‧‧‧第二閘極

204‧‧‧基礎基板

205‧‧‧記憶體區

206‧‧‧井部

208‧‧‧背閘極

210‧‧‧埋置型氧化物層

212‧‧‧本體基板

214‧‧‧電荷捕捉層

240‧‧‧前閘極電極

242‧‧‧前閘極電介質

245‧‧‧輕度摻雜擴散區

246‧‧‧電介質間隔物

247‧‧‧源極/汲極區

300‧‧‧薄SOI NVM單元

302‧‧‧控制閘極

308‧‧‧背閘極

310‧‧‧圓圈

356‧‧‧源極線

358‧‧‧位元線

400‧‧‧習知SONOS單元

402‧‧‧控制閘極

408‧‧‧選擇閘極

410‧‧‧圓圈

500‧‧‧習知SONOS單元

502‧‧‧控制閘極

508‧‧‧選擇閘極

562‧‧‧虛線框

600‧‧‧薄SOI NVM單元

602‧‧‧前閘極

618‧‧‧STI

620‧‧‧接觸部

662‧‧‧虛線框

700‧‧‧程式

710‧‧‧覆蓋層

712‧‧‧氧化物層

714‧‧‧氮化物層

718‧‧‧隔離區

720‧‧‧背閘極接觸部

722‧‧‧背閘極接觸開口

726‧‧‧間隔物

在圖式中，相同的元件符號基本上在不同視圖涉及相同零件。還有，圖式未必按照比例，而是基本上著重於描述本發明的原理。本發明的各個具體實施例是引用下列圖式予以說明，其中：第1圖表示現有的雙電晶體(2T)NVM單元；第2圖表示單電晶體(1T)薄SOI記憶體單元的一個具體實施例；第3圖表示薄SOI NVM單元的堆疊式閘極示意圖；第4圖表示現有之SONOS單元的堆疊式閘極示意圖；第5圖表示現有之SONOS單元的佈局；第6圖表示薄SOI NVM單元佈局的一個具體實施例；第7a至7g圖表示用於形成裝置的程式的一個具體實施例；第8a及8b圖表示薄SOI NVM單元背閘極 形成的一個具體實施例的不同視圖；以及第9圖表示薄SOI NVM單元各個接端之上偏壓條件的表格。

具體實施例基本上關於NVM裝置。例如，具體實施例基本上關於薄絕緣體上矽(SOI)背閘極式NVM裝置或單元。NVM裝置或單元可有各種類型，例如，包括浮動閘極類型、金屬-氮化物-氧化物-矽(MNOS)類型、矽-氮化物-氧化物-矽(SNOS)類型、金屬-氧化物-氮化物-氧化物-矽(MONOS)類型、矽-氧化物-氮化物-氧化物-矽(SONOS)類型或TaN鋁氧化物氮化物氧化物矽(“TANOS”)類型。其他合適的NVM或記憶體裝置類型也可有作用。可將此類NVM裝置加入電子產品或設備內，如電話、電腦、移動智慧產品等。

第1圖表示現有的2T NVM單元100。如圖所示，單元100具有作用為控制記憶體單元102以供儲存記憶體資訊的第一或記憶體電晶體、以及用於排除基板104之上所形成過度抹除單元擾動問題的第二或選擇電晶體108。假定單元100對每個單一記憶體單元都建置兩個電晶體；這將導致特徵尺寸更大，從而需要較大的晶片面積以容納元件。

第2圖表示單電晶體(1T)NVM單元200的一個具體實施例。基於描述的目的，例如，1T NVM單元是表示為SONOS單元。要理解的是，1T NVM單元200可包 括各種合適類型，包括但不局限於如上所述的浮動閘極類型、MNOS類型等。如圖所示，單元200包括具有特徵尺寸符合目前已知快閃記憶體比例化限制條件的第一或前閘極202。第一閘極202的作用可例如類似控制閘極。在一個具體實施例中，閘極202是建置在非常薄絕緣體上矽(SOI)之上，其具有背閘極閾值電壓(“Vt”)控制，用以減輕過度抹除單元擾動問題，藉以排除對現有選擇閘極結構的需求，下文將細述。例如超陡次臨界斜率與短通道控制、高遷移率及低RDF等其他效能效益，全都可經由NVM單元200的薄SOI構造予以實現。

第一或前閘極202是設置於基板201上方。基板201例如為絕緣體上結晶(COI)基板。例如，COI基板為絕緣體上矽(SOI)基板。其他如絕緣體上鍺(GeOI)之類合適的COI基板類型也可有作用。在一個具體實施例中，COI基板包括絕緣體層，如頂部基板或本體基板212與底部或基礎基板204所合夾的埋置型氧化物(BOX)層210。至於SOI基板，本體基板212包括形成矽本體的矽。基板可為P型基板，但在其他具體實施例中，也可使用其他合適的基板類型。第2圖表示一部分基板，其經製備具有含裝置的記憶體單元200的記憶體區205。瞭解的是，基板可經製備具有其他類型區域(圖未示)。例如，基板可包括用於支撐其他類型邏輯電路的邏輯區。基板也可包括供其他類型電路用的區域，視裝置或IC類型而定。例如，邏輯區可包括供中間電壓(IV)裝置、低電壓(LV)裝置等用的分區。

在一個具體實施例中，單元200包括內嵌於基板201中的第二或背閘極208。在一個具體實施例中，第二或背閘極208是設置於基礎基板204上方及基礎基板204內。供第二極性摻雜背閘極控制層208用的第一極性帶部或井部206也可設置在基礎基板204上方及基礎基板204內以用於隔離背閘極控制208。例如，第一極性可為n型而第二極性可為p型，形成供P+摻雜背閘極控制層用的N+帶部。或者，第一極性可為p型而第二極性可為n型，形成供N+摻雜背閘極控制層用的P+帶部。可透過接觸部(圖未示)對背閘極控制層208施加偏壓以將資料儲存在單元200內。第二閘極202例如可類似選擇閘極作用。

如所述，基板201包括基礎基板204、氧化物層210以及本體或頂部基板212。在一個具體實施例中，基板201利用非常薄本體基板212通過閘極對通道達到較佳控制，從而降低漏電及短通道效應。例如，薄本體基板212為矽本體。矽本體及氧化物層的厚度分別例如約小於30奈米(nm)及5奈米。此形成超薄本體SOI。其他對於本體基板及絕緣體層合適的厚度尺寸只要薄到足以通過閘極對通道提供較佳控制也可有作用。本質或輕度摻雜矽本體212的使用也因RDF較小而降低閾值電壓變異，從而增強通道區中載子的遷移率，且因而增加導通電流(ON current)。另外，背閘極控制層208及氧化物層210作為第二或背閘極，用以控制單元Vt，藉以按照要求獨立地控制局部化NVM單元漏電。

請參閱第2圖，前閘極202包括前閘極電極240及前閘極電介質242。前閘極電介質242可包括單一介電層或電介質堆疊。在一個具體實施例中，前閘極電介質包括電介質堆疊。在一個具體實施例中，電介質堆疊包括電荷捕捉層。在一個具體實施例中，電荷捕捉層214包括奈米晶體層或氮化物層，形成SONOS單元。也可使用其他合適類型的電荷捕捉層。或者，在又一個具體實施例中，可在薄SOI背閘極控制208的頂部建置浮動閘極或其他電荷補捉類型而非SONOS類型的記憶體裝置。此外，在另一個具體實施例中，當上述說明涉及SONOS時，也可將其應用於TANOS。應理解的是，所有下面關於SONOS的說明也可應用於TANOS。

第3圖表示薄SOI NVM單元的3x3堆疊式閘極示意圖的一個具體實施例。薄SOI NVM單元例如可為薄SOI SONOS單元。可將單元300輕易地嵌入例如20奈米及以下先進技術節點用的平面型超薄SOI程式內。如可看出的是，單元300的每一個個別單元都具有控制閘極302、背閘極308、源極線356及位元線358。控制閘極302、源極線356及位元線358全部都呈垂直連接；而背閘極308則呈水準連接，其中背閘極308的每一行(row)都通過頂部及底部矽槽隔離(“STI”)予以隔開。如圓圈310所示的各單元組合件都具有控制閘極302，其具有在整個陣列上方反復出現的背閘極308。

請參閱第4圖，其表示現有SONOS單元400 的3x3堆疊式閘極示意圖；由此可見，通過圓圈410所示的各組合件單元都具有反復出現於整個陣列上方的控制閘極402及選擇閘極408。正因如此，僅包括具有背閘極308的控制閘極302的薄SOI NVM單元300的各組合件單元在尺寸方面是小於現有單元400的各組合件單元。因此，薄SOI NVM單元300的使用，對照於現有單元400，將導致陣列佈局的縮減。

第5圖表示現有SONOS單元500的佈局。如圖所示，佈局500具有虛線框562，其邊界內有兩個記憶體單元；各記憶體單元都具有選擇閘極508及控制閘極502。第6圖表示薄SOI NVM單元600的佈局。佈局600也示出虛線框662，其邊界內也有2個記憶體單元。然而，記憶體單元僅包括控制閘極602，其具有STI 618將個別薄SOI SONOS記憶體單元的控制閘極隔開。

位於前閘極602下面的背閘極未示於第6圖中。埋置型氧化物層位於前閘極602下面，而同樣未示於第6圖中。接觸部620可經形成而與背閘極控制層(圖未示)耦接以在單元內儲存資料。通過採用55奈米製程技術節點設計並且假設選擇閘極508與控制閘極502長度分別為0.12微米(μm)與0.1微米對佈局500和600所作的比較，顯示佈局600對照於佈局500具有小約12.5%的單元尺寸。

第7a至7g圖表示用於形成裝置的程式700的一個具體實施例的剖面圖。裝置例如為單電晶體(1T)非 揮發性記憶體(NVM)單元，類似於第2圖所描述。共通的元件可未予以說明或詳細說明。請參閱第7a圖，提供的是基板201。基板例如為絕緣體上結晶(COI)基板。例如，COI基板為絕緣體上矽(SOI)基板。其他類型的COI基板也可有作用。COI基板可由晶圓製造商予以提供或由裝置製造商予以生產。

在一個具體實施例中，COI基板包括絕緣體層210，如埋置型氧化物(BOX)層，其通過基礎或底部基板204與頂部或本體基板212予以合夾。至於SOI基板，本體基板212包括形成矽本體的矽。絕緣體層210及本體基板212的厚度例如分別可為約小於5奈米及30奈米，形成超薄本體SOI基板。其他合適的厚度尺寸對於絕緣體層及本體基板也可有作用。基板201包括第一及第二對置主表面201a至201b。第一主表面可稱為頂部表面並且第二表面可稱為底部表面。其他指定也可有作用。

基板201可經製備而具有記憶體區205，記憶體區205包含裝置的記憶體單元200。提供經製備具有其他類型區域(圖未示)的基板也可有作用。例如，基板可包括供支撐其他類型邏輯電路用的邏輯區(圖未示)。取決於裝置或IC的類型，基板也可包括供其他類型電路用的區域。例如，邏輯區可包括供中間電壓(IV)裝置、低電壓(LV)裝置等用的分區。

基板201包括隔離區718，用於按照要求，使主動裝置區與其他主動裝置區隔離。隔離區例如為STI 區。可運用各種程式以形成STI區。例如，可採用蝕刻與遮罩技術蝕刻基板以形成凹槽，接著用如矽氧化物之類的電介質材料填充凹槽。可進行化學機械研磨(CMP)以移除過剩氧化物並且提供平面型基板頂部表面。其他程式也可用於形成STI。其他類型隔離區也有作用。隔離區718的深度例如深於絕緣體層210的底部。

請參閱第7b圖可用摻質布植基板以界定第二或背閘極控制層208及供第二極性摻雜背閘極控制層208用的第一極性帶部或井部206。例如，可為了形成背閘極控制層208及第一極性井部206而進行多重布植。在一個具體實施例中，用第一極性類型摻質摻雜基礎基板204以形成第二極性類型背閘極控制層208用的第一極性帶部206。可重度摻雜第一極性帶部或井部206。第一極性帶部206包括例如淺於隔離區718底部的深度。

通過以第二極性類摻質布植基礎基板204的繼續程式以形成第二或背閘極控制層。背閘極控制層在一個具體實施例是予以重度摻雜。背閘極控制層208的深度是例如淺於第一極性帶部206的底部。在一個具體實施例中，第一極性類型可為n型，而第二極性可為p型，形成P+摻雜背閘極控制層用的N+帶部。或者另一種選擇，第一極性可為P型，而第二極性則可為n型，形成N+摻雜背閘極控制層用的P+帶部。P型摻質可包括硼(B)、銦(In)或其組合，而n型摻質則可包括磷(P)、砷(As)、銻(Sb)或其組合。第一極性類型摻雜帶部或井部作用將背閘極控制 層208與基礎基板204隔離。背閘極控制層208例如可像選擇閘極一般作用。

請參閱第7c圖，繼續程式以在基板的頂部表面201a上方形成覆蓋層710以供臺面隔離(mesa isolation)之用，臺面隔離是用於隔離共用基板之上形成的毗連半導體裝置以及用於背閘極接觸開口程式。在一個具體實施例中，覆蓋層710包括電介質堆疊。在一個具體實施例中，電介質堆疊包括氧化物/氮化物堆疊。例如，覆蓋層710包括矽氧化物SiO2層712以及SiO2上方的矽氮化物SiN層714，在基板的頂部表面201a上方形成SiO2/SiN堆疊。覆蓋層例如，是使用化學氣相沉積(CVD)技術形成於基板的頂部表面上方。也可運用其他合適類型的沉積技術。

繼續程式以形成背閘極接觸開口722。為了形成背閘極接觸開口722，在覆蓋層之上形成遮罩(圖未示)。遮罩例如為軟遮罩，像是阻劑(圖未示)。阻劑是通過以曝照源及具接觸開口所需型樣的分劃板來曝照阻劑而予以圖型化。對已曝照阻劑進行顯影(developed)，將分劃板的型樣轉移至阻劑。圖型化覆蓋層710以曝露基板的一部分頂部表面201a。例如，覆蓋層進行圖型化，形成曝露本體基板212一部分頂部表面的開口。阻劑例如可在圖型化覆蓋層後予以移除。阻劑例如可通過灰化(ashing)予以移除。用於移除阻劑遮罩的其他技術也可有作用。繼續程式以移除本體基板的曝露部位及下面的絕緣體層，用於形成開口722以曝露背閘極控制層208待形成背閘極接觸部720 (示於第7e圖)處的一部分頂部表面。圖型化本體基板及絕緣體層例如可使用作為蝕刻遮罩的圖型化覆蓋層通過蝕刻程式予以達成。蝕刻程式例如包括反應性離子蝕刻(RIE)。其他類型合適的移除技術也可用於移除本體基板的曝露部位及下面的絕緣體層。

電介質間隔物是形成於基板之上，排齊覆蓋層的表面及開口722。電介質間隔物例如為矽氧化物間隔物層。其他類型電介質間隔物層也可有作用。可通過例如CVD形成間隔物層。用於形成間隔物層的其他技術也可有作用。圖型化間隔物層以形成如第7d圖所示在開口722側壁之上具有最佳化厚度的間隔物726。圖型化例如可為非等向性蝕刻，如RIE。蝕刻移除間隔物層的水準部位，在開口的側壁之上留下間隔物726。其他合適的技術可用於形成間隔物。間隔物726例如使背閘極臺面接觸部與本體基板212隔離。

繼續程式以形成如第7e圖所示的背閘極接觸部720。在一個具體實施例中，如多晶矽層之類的接觸層是在基板上方形成並且填充剩餘開口722。例如，接觸層是通過CVD予以形成。其他用於沉積接觸層的技術也可有作用。進行如化學機械研磨(CMP)之類的平整化程式以移除過剩接觸材料，用以形成背閘極接觸部720並且用以提供背閘極接觸部與覆蓋層的共平面頂部表面。因此，如SiN層之類的覆蓋層作為CMP終止層。在替代具體實施例中，經由磊晶程式在開口722中形成接觸層。例如，在開 口內磊晶生長多晶矽以形成背閘極接觸部720。若運用磊晶生長程式，則將不需要CMP程式。可任選進行回蝕程式以最佳化背閘極接觸部高度。覆蓋層例如可予以移除，用以曝露頂部基板表面201a。

請參閱第7f圖，在頂部基板表面201a之上形成前閘極202。前閘極202包括前閘極電極240及前閘極電介質242。可通過在基板上方沉積前閘極介電層並且在前閘極介電層上方沉積前閘極電極層而形成前閘極。取決於NVM單元的類型，前閘極介電層可為單一介電層或包括形成電介質堆疊的多重介電層。在一個具體實施例中，前閘極電極例如包括多晶矽，而前閘極電介質堆疊例如包括電荷捕捉層，如奈米晶體層或氮化物層。也可使用其他合適類型的閘極電極及閘極介電層。可使用CVD在基板的頂部表面上方形成前閘極電極及介電層。其他合適的技術也可有作用。接著可使用合適的遮罩及蝕刻技術圖型化前閘極電極及介電層以形成前閘極202。

請參閱第7g圖，可進行光暈及/或擴展布植程式以形成光暈區及/或輕度摻雜擴散區245。可在閘極的側壁之上形成電介質間隔物246，以及可在形成電介質間隔物後形成如源極/汲極區247的擴散區。源極/汲極(S/D)區247為重度摻雜S/D區。可在本體基板上方任選形成隆起的S/D區。可通過進行對準金屬矽化程式在S/D區上方形成矽化物接觸部(圖未示)。如圖所示，作用像控制閘極的前閘極202是予以建置在具有背閘極控制層208的非常 薄絕緣體上矽(SOI)之上，其作用像選擇閘極並且嵌入基板中，形成1T薄SOI NVM單元。繼續程式以完成裝置。例如，程式繼續進行後段制程(BEOL)程式，以及接著分切晶圓以單獨化裝置。也可進行另外或其他程式。

第8a至8b圖表示薄SOI NVM單元背閘極形成的不同視圖。第8a圖表示經部分處理薄SOI NVM記憶體單元800的剖面圖，其如上述表示對背閘極208的接觸部720。如圖所示，接觸部720兩側為間隔物726。背閘極208上面是位於矽本體212下面的埋置型氧化物層210。矽本體212是位在介於矽212與氮化物層714之間的氧化物層712下面。必要時，也可通過回蝕多晶矽對背閘極形成接觸部，用以最佳化多晶背閘極接觸部高度。也可移除如SiN/SiO2層712與714之類的覆蓋層，用以為後續程式步驟曝露活性矽。

第8b圖表示薄SOI NVM單元背閘極形成的部分俯視圖(沿著源極方向)，用於指示背閘極接觸部720的形成方式。如圖所示，背閘極可通過蝕刻穿過SOI晶圓的埋置型氧化物210而經由接觸部720予以連接。背閘極連同第一極性帶部(兩者皆未予以圖示)是沿著主動區。

第9圖表示薄SOI NVM單元各個接端之上偏壓條件的表格。如可看出的是，無論單元已選擇或未選擇，源極接端都處於零，與單元所處狀態無關。汲極接端若有受到選擇，在記憶體單元處於讀取狀態時將為Vdd，但在處於編程(program)狀態時其將為Vdrain。汲極接端處 於抹除狀態或未遭受選擇時將為零。控制閘極(CG)接端遭受選擇時，於編程狀態將為Vprog，於抹除狀態將為負電壓-Verase，以及於讀取狀態將為Vdd。Vdd、Vdrain、Vprog以及-Verase可包括任何合適的電壓值，端視單元構造而定。

CG接端未遭到選擇時將為零，這與單元所處狀態無關。另一方面，背閘極(BG)接端遭到選擇時在所有狀態下都將為零。BG接端遭到未選擇時於編程狀態下將為小Vinhib1，也就是，閘極在編程期間功能遭到抑制；在抹除狀態下為零；以及在讀取狀態期間為負電壓-Vdd，用以令接端免於遭受感測。通過對未選擇記憶體單元的背閘極施加小電位，可消除記憶體單元具有過度抹除問題相關的高漏電，從而能對選擇的記憶體單元進行適當讀取。

薄SOI NVM記憶體單元因其為真實單一特徵尺寸NOR型NVM單元構造而有利，其利用目前的內嵌式先進邏輯技術具有最小間隔比例。此外，裝置構造對照於其分離閘極NVM對應體需要簡單很多的程式。正因如此，可大幅降低對分離閘極蝕刻及微影程式挑戰的考量因素。此外，利用其背閘極式薄SOI基線，其完全通道空乏導致完美的次臨界斜率、最低的RDF以及低漏電層，這導致較低的讀取干擾及更快的速度。

另外，由於各種Vt可隨所施加的不同背閘極偏壓予以設計，記憶體單元設計非常有彈性。也適用於高k及非高k兩種程式，並且可視需要予以加入閘極先制 與閘極後制兩種程式、電荷補捉SiN或奈米晶體或浮動NVM程式內，因為所提出的基本單元結構簡單從而有彈性。最後，正如背閘極控制的概念，所提出的具體實施例也有移除NVM高電壓模組的潛在優點，可降低編程偏壓或富爾諾罕(Fowler-Nordheim)抹除用所施加的CG電壓。還有，隨著對所提出單元跨布穿隧氧化物分佈較低的迴圈電壓應力，有可能得到更好的NVM單元耐久性及保存性。

可用其他特定形式體現本發明而不脫離其精神或實質特性。因此，前述具體實施例在所有方面都要視為描述性而非限制本文所述的發明。本發明的範疇因而藉由申請專利範圍予以指示，而非通過前述說明，以及申請專利範圍均等範圍及意義內的所有挑戰都打算予以包含於其中。

200‧‧‧NVM單元

201‧‧‧基板

202‧‧‧第二閘極

204‧‧‧基礎基板

205‧‧‧記憶體區

206‧‧‧井部

208‧‧‧背閘極

210‧‧‧埋置型氧化物層

212‧‧‧本體基板

214‧‧‧電荷捕捉層

240‧‧‧前閘極電極

242‧‧‧前閘極電介質

Claims (20)

1. 一種記憶體裝置，包含：基板；以及設置於該基板上的記憶體單元，其中，該記憶體單元包含單電晶體，該單電晶體包括設置於該基板上作用為控制閘極的第一閘極，以及嵌入於該基板中作用為選擇閘極的第二閘極。
2. 如申請專利範圍第1項所述的記憶體裝置，其中，該第二閘極對該第一閘極為背閘極。
3. 如申請專利範圍第1項所述的記憶體裝置，其中，該基板為包括絕緣體層的絕緣體上結晶(COI)基板，其中，該絕緣體層包含由頂部或本體基板與底部或基礎基板合夾的埋置型氧化物(BOX)層。
4. 如申請專利範圍第3項所述的記憶體裝置，其中，該本體基板包含矽，藉以形成矽本體。
5. 如申請專利範圍第4項所述的記憶體裝置，其中，嵌入於該基板中的該第二閘極係設置於該底部/基礎基板上方及該底部/基礎基板內。
6. 如申請專利範圍第5項所述的記憶體裝置，其中，第一極性帶部/井部係設置於該底部/基礎基板上方及該底部/基礎基板內，以隔離第二極性摻雜背閘極控制層。
7. 如申請專利範圍第3項所述的記憶體裝置，其中，該本體基板的厚度小於約30奈米，以及該埋置型氧化物層的厚度小於約5奈米。
8. 如申請專利範圍第7項所述的記憶體裝置，其中，該埋置型氧化物層及背閘極控制層作為該第二閘極，以控制該記憶體裝置閾值電壓。
9. 如申請專利範圍第8項所述的記憶體裝置，其中，該第一閘極包括第一閘極電極及第一閘極電介質，其中，該第一閘極電介質包含電介質堆疊，該電介質堆疊包括電荷捕捉層。
10. 一種用於形成記憶體裝置的方法，包含：提供基板；以及在該基板之上形成記憶體模組，其中，形成該記憶體模組包含在該基板上形成作用為控制閘極的第一閘極，以及在該基板中形成作用為選擇閘極的第二閘極。
11. 如申請專利範圍第10項所述的方法，其中，該第二閘極對該第一閘極為背閘極。
12. 如申請專利範圍第10項所述的方法，其中，該基板包含在頂部或本體基板與底部或基礎基板之間具有埋置型氧化物(BOX)層的絕緣體上結晶(COI)基板。
13. 如申請專利範圍第12項所述的方法，其中，該本體基板包含矽，藉以形成矽本體。
14. 如申請專利範圍第12項所述的方法，包含在該底部/基礎基板上方及該底部/基礎基板內形成背閘極控制層。
15. 如申請專利範圍第14項所述的方法，更包含在該底部 /基礎基板上方及該底部/基礎基板內形成第一極性帶部/井部，以隔離第二極性摻雜背閘極控制層。
16. 如申請專利範圍第14項所述的方法，其中，該本體基板的厚度小於約30奈米，以及該埋置型氧化物層的厚度小於約5奈米。
17. 如申請專利範圍第16項所述的方法，其中，該埋置型氧化物層及背閘極控制層作為該第二閘極，以控制該記憶體裝置閾值電壓。
18. 如申請專利範圍第17項所述的方法，其中，形成該第一閘極更包含形成第一閘極電極及第一閘極電介質，其中，該第一閘極電介質包含電介質堆疊，該電介質堆疊包括電荷捕捉層。
19. 如申請專利範圍第18項所述的方法，更包含對該背閘極控制層施加偏壓，以將資料儲存在該記憶體裝置中。
20. 一種用於形成裝置的方法，包含：提供基板；以及在該基板上形成記憶體模組，其中，形成該記憶體模組包含在該基板上形成作用為控制閘極的第一閘極，以及在該基板中形成作用為選擇閘極的第二閘極。