TW201447895A - 半導體裝置 - Google Patents

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TW201447895A
TW201447895A TW103104264A TW103104264A TW201447895A TW 201447895 A TW201447895 A TW 201447895A TW 103104264 A TW103104264 A TW 103104264A TW 103104264 A TW103104264 A TW 103104264A TW 201447895 A TW201447895 A TW 201447895A
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Taiwan
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circuit
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TW103104264A
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English (en)
Inventor
Hiroshi Akamatsu
Shoji Kaneko
Original Assignee
Ps4 Luxco Sarl
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本發明係一種半導體裝置，其課題係需要更新動作所成資訊之保持的半導體裝置中，防止資訊保持特性之下降所造成之更新不良。其解決手段係具備：輸出顯示欲更新之字元線之行位址的第1之行位址(RADDa)的更新計數器(41)、和根據對於記憶格陣列之存取履歷，追加性輸出顯示欲更新之字元線之行位址的第2之行位址(RADDb)位址產生部、選擇行位址(RADDa，RADDb)之任一方之選擇電路(42)。根據本發明時，對應於資訊保持性之下降之記憶格的字元線，可追加更新之故，無關於記憶格之存取履歷，可正確保持資訊。

Description

半導體裝置
本發明係有關半導體裝置，尤其有關於需要更新動作所成資訊之保持的半導體裝置。
代表性之半導體記憶體裝置之DRAM(Dynamic Random Access Memory)係經由蓄積於單元電容器之電荷，記憶資訊之故，不定期進行更新動作時，資訊會為之消失。為此，從控制DRAM之控制裝置，係定期發出指示更新動作之更新命令(參照專利文獻1)。更新命令係於1更新周期(例如64msec)之期間，以所有字元線一定更新1次之頻繁度，從控制裝置發出。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2011-258259號公報
但是，會有由於記憶格之存取履歷，使特定之記憶格之資訊保持特性下降之情形。然後，特定之記憶格之資訊保持時間下降至不足1更新周期之時，即使於1更新周期之期間，所有之字元線以1次之更新頻繁度，發出更新命令，仍有一部分之資訊失去之疑慮。
本發明之一側面所成之半導體裝置，係具備複數之揮發性記憶格、和對應於行位址，各別選擇前述複數之揮發性記憶格中所對應之複數之揮發性記憶格的複數之字元線、和對應於前述行位址而設置，計算對應之行位址之輸入次數，當前述輸入次數超過特定值之時，使輸出檢出訊號而各別構成之複數之計數電路、和與前述複數之計數電路連接的控制電路；前述控制電路係包含根據對應於輸出前述檢出訊號之前述計數電路的行位址，生成對應於前述字元線與物理性鄰接之一方之字元線的第1之行位址的第1之內部位址生成電路，進行活化對應於前述第1之行位址之字元線所對應之複數之揮發性記憶格之更新控制為特徵。
本發明之另一側面所成半導體裝置，係具備：包含複數之字元線的記憶格陣列、和輸出顯示欲更新之字元線之行位址的第1之行位址的更新計數器、和根據 對於前述記憶格陣列之存取履歷，追加性輸出顯示欲更新之字元線之行位址的第2之行位址的位址產生部、選擇前述第1及第2之行位址之任一方之選擇電路、和根據從前述選擇電路輸出之前述第1或第2之行位址，存取於前述複數之字元線之任一者的行解碼器為特徵者。
本發明之更另一側面所成半導體裝置，係具備：包含各別連接需要更新動作所成資訊之保持的複數之記憶格，各別分配對應之行位址之第1及第2之字元線的複數之字元線、和根據前述行位址，存取於前述複數之字元線的行解碼器、和計數對前述第1之字元線之存取次數的存取計數部、和回應前述存取計數部之計數值到達特定值，於前述行解碼器，供給前述第2之字元線之行位址的位址產生部為特徵者。
根據本發明時，對應於資訊保持特性之下降之記憶格的字元線，被追加更新之故，無關於記憶格之存取履歷，可正確保持資訊。
2‧‧‧外部基板
10‧‧‧半導體裝置
11‧‧‧記憶格陣列
12‧‧‧行解碼器
13‧‧‧列解碼器
14‧‧‧模式暫存器
15‧‧‧讀出寫入放大器
16‧‧‧輸出入電路
21‧‧‧命令位址端子
22‧‧‧重置端子
23‧‧‧時脈端子
24‧‧‧資料端子
25、26‧‧‧電源端子
31‧‧‧命令位址輸入電路
32‧‧‧位址閂鎖電路
33‧‧‧命令解碼器電路
34‧‧‧時脈輸入電路
35‧‧‧內部時脈產生電路
36‧‧‧時間產生器
37‧‧‧內部電源產生電路
38‧‧‧校準電路
40‧‧‧更新控制電路
41‧‧‧更新計數器
42‧‧‧選擇電路
50‧‧‧存取計數部
51‧‧‧存取計數器
510~51p‧‧‧計數器電路
52‧‧‧存取計數控制電路
53‧‧‧上限判定電路
60‧‧‧位址產生部
61‧‧‧位址暫存器
610~61q‧‧‧暫存電路
62‧‧‧位址指標器
62L‧‧‧閂鎖電路
62R‧‧‧讀取指標器
62S‧‧‧選擇訊號產生電路
62W‧‧‧寫入指標器
63‧‧‧位址寫入電路
100‧‧‧存取計數部
110‧‧‧記憶格陣列
120‧‧‧行解碼器
130，1300~130T‧‧‧讀取電路
140‧‧‧計數電路
1400~140T+1‧‧‧暫存電路
150，1500~150T‧‧‧寫入電路
160‧‧‧命令控制電路
200‧‧‧位址產生部
210‧‧‧記憶格陣列
220‧‧‧行解碼器
230，2301~23013‧‧‧位址寫入電路
240，2401~24013‧‧‧位址讀取電路
2400‧‧‧LSB輸出電路
250‧‧‧寫入計數器
260‧‧‧讀取計數器
270‧‧‧選擇訊號產生電路
271~273‧‧‧閂鎖電路
280‧‧‧追加更新計數器
ACT‧‧‧啟動命令
ARa，ARb‧‧‧活性領域
BL‧‧‧位元線
BLC‧‧‧位元線接點
C‧‧‧單元電容器
CC‧‧‧單元接點
DEL0~DELp‧‧‧刪除訊號
DLY1~DLY5‧‧‧延遲元件
G，G1~G5‧‧‧邏輯閘電路
IACT‧‧‧啟動訊號
IADD‧‧‧位址訊號
IREF‧‧‧更新訊號
MAX，MAX0~MAXp‧‧‧檢出訊號
MC‧‧‧記憶格陣列
P1、P2‧‧‧指標控制訊號
PLS1，PLS2‧‧‧脈衝產生電路
PSEL、SEL‧‧‧選擇訊號
RACT‧‧‧啟動訊號
RADD，RADDa，RADDb‧‧‧更新位址
RBL0~RBLT‧‧‧位元線
RCNT‧‧‧累算訊號
REF‧‧‧更新命令
RESET‧‧‧重置訊號
RP‧‧‧讀取點訊號
RRBL1~RRBL13‧‧‧位元線
RREAD‧‧‧讀取訊號
RRST‧‧‧重置訊號
RRWL0~RRWLr‧‧‧字元線
RWL0~RWL‧‧‧字元線
RWRT‧‧‧寫入訊號
SR1~SR3‧‧‧閂鎖電路
Tr‧‧‧單元電晶體
UP0~UPp‧‧‧累算訊號
WL0~WLp‧‧‧字元線
WP‧‧‧寫入點訊號
[圖1]顯示本發明之較佳實施形態所成半導體裝置10之整體構成的方塊圖。
[圖2]顯示擴大記憶格陣列11之一部分之電路圖。
[圖3]共有位元線之2個之記憶格MC之剖面圖，具有字元線WL埋入於半導體基板4之溝柵型之單元電晶體Tr。
[圖4]第1實施形態所成更新控制電路40之電路圖。
[圖5](a)係位址指標62之電路圖，(b)為說明位址指標62之功能的模式圖。
[圖6]為說明第1實施形態所成更新控制電路40之半導體裝置10之動作的時序圖。
[圖7]顯示本發明之第2實施形態之記憶格陣列11之構造的略平面圖。
[圖8]第2實施形態所成更新控制電路40之電路圖。
[圖9]存取計數部100之機能方塊圖。
[圖10]命令控制電路160之電路圖。
[圖11]為說明從外部發出存取命令ACT時之命令控制電路160之動作的時序圖。
[圖12]為說明從外部發出更新命令REF時之命令控制電路160之動作的時序圖。
[圖13]位址產生部200之方塊圖。
[圖14]為說明追加更新計數器280及選擇訊號產生電路270之動作的時序圖。
[圖15]選擇訊號產生電路270之電路圖。
[圖16]為說明第2實施形態所成更新控制電路40之 半導體裝置10之動作的時序圖。
以下，參照附加圖面，對於本發明之較佳實施形態詳細加以說明。
圖1係顯示本發明之較佳實施形態所成半導體裝置10之整體構成的方塊圖。
本實施形態所成半導體裝置10係層積於單一之半導體晶片之DDR3(Double Data Rate 3)型之DRAM，安裝於外部基板2。外部基板2係記憶體模組基板或母板，設置外部阻抗Re。外部阻抗Re係半導體裝置10之校準端子ZQ，該阻抗係做為校準電路38之基準阻抗加使用。本實施形態中，於外部阻抗Re，供給接地電位VSS。
如圖1所示，半導體裝置10係具有記憶格陣列11。記憶格陣列11係具備複數之字元線WL與複數之位元線BL，於此等交點，具有配置記憶格MC之構成。字元線WL之選擇係經由行解碼器12進行，位元線BL之選擇係經由列解碼器13進行。
又，於半導體裝置10中，做為外部端子，設置命令位址端子21、重置端子22、時脈端子23、資料端子24、電源端子25、26、校準端子ZQ。
命令位址端子21係從外部輸入位址訊號ADD及命令訊號COM的端子。輸入至命令位址端子21之位址 訊號ADD，係隔著命令位址輸入電路31，供給至位址閂鎖電路32，加以閂鎖。閂鎖於位址閂鎖電路32之位址訊號IADD，係供給至行解碼器12、列解碼器13或模式暫存器14。模式暫存器14係設定顯示半導體裝置10之動作模式之參數的電路。
輸入至命令位址端子21之命令訊號COM，係隔著命令位址輸入電路31，供給至命令解碼器電路33。命令解碼器電路33係經由解碼命令訊號COM，生成各種內部命令之電路。做為內部命令，有啟動訊號IACT、列訊號ICOL、更新訊號IREF、模式暫存設定訊號MRS、校準訊號ZQC等。
啟動訊號IACT係在命令訊號COM顯示行存取(啟動命令)之時活化之訊號。啟動訊號IACT被活化時，閂鎖於位址閂鎖電路32之位址訊號IADD，則供給至行解碼器12。由此，選擇經由該位址訊號IADD指定之字元線WL。
列訊號ICOL係在命令訊號COM顯示列存取(讀取命令或寫入命令)之時活化之訊號。內部列訊號ICOL被活化時，閂鎖於位址閂鎖電路32之位址訊號IADD，則供給至列解碼器13。由此，選擇經由該位址訊號IADD指定之位元線BL。
因此，輸入啟動命令及讀取命令之同時，同步於此等，輸入行位址及列位址時，從經由此等行位址及列位址指定之記憶格MC，讀出讀取資料。讀取資料 DQ，係隔著讀取寫入放大器15及輸出入電路16，從資料端子24輸出至外部。
另一方面，輸入啟動命令及讀取命令之同時，同步於此等，輸入行位址及列位址時，之後，於資料端子24輸入寫入資料DQ時，寫入資料DQ係隔著輸出入電路16及讀取寫入放大器15，供給至記憶格陣列11，寫入經由行位址及列位址指定之記憶格MC。
更新訊號IREF係在命令訊號COM顯示更新命令之時活化之訊號。更新訊號IREF係供予更新控制電路40。更新控制電路40係經由控制行解碼器12，活化含於記憶格陣列11之特定之字元線WL，由此執行更新動作之電路。於更新控制電路40中，除了更新訊號IREF，供給啟動訊號IACT、位址訊號IADD及隔著重置端子22輸入之重置訊號RESET。有關更新控制電路40之詳細則於後記述。
模式暫存器設定訊號MRS係命令訊號COM顯示模式暫存設定命令之時活化之訊號。因此，伴隨輸入模式暫存器設定命令，與此同步，從命令位址端子21輸入模式訊號之時，可改寫模式暫存器14之設定值。
在此，回到設於半導體裝置10之外部端子之說明時，於時脈端子23，輸入外部時脈訊號CK，/CK。外部時脈訊號CK與外部時脈訊號/CK係互為互補之訊號，皆供給於時脈輸入電路34。輸入於時脈輸入電路34之外部時脈訊號CK，/CK係供給於內部時脈產生電路 35，由此，生成內部時脈訊號ICLK。內部時脈訊號ICLK係供給於時脈產生器36，由此，生成各種內部時脈訊號。經由時脈產生器36所生成之各種內部時脈訊號，係供給於位址閂鎖電路32或命令解碼器電路33等之電路區塊，規定此等電路區塊之動作時間。
電源端子25係供給電源電位VDD、VSS之端子。供給於電源端子25之電源電位VDD、VSS，係供給於內部電源產生電路37。內部電源產生電路37係根據電源電位VDD、VSS，產生各種之內部電位VPP、VOD、VARY、VPERI或基準電位ZQVREF。內部電位VPP係主要於行解碼器12使用之電位，內部電位VOD、VARY係記憶格陣列11內之感測放大器所使用之電位，內部電位VPERI係其他之電路區塊所使用之電位。另一方面，基準電位ZQVREF係於校準電路38所使用之基準電位。
電源端子26係供給電源電位VDDQ、VSSQ之端子。供給於電源端子26之電源電位VDDQ、VSSQ，係供給至輸出入電路16。電源電位VDDQ、VSSQ係與供給至電源端子25之電源電位VDD、VSS各別為相同電位，但為不使經由輸出入電路16所產生之電源雜訊，傳送至其他之電路區塊，對於輸出入電路16係使用專用之電源電位VDDQ、VSSQ。
校準端子ZQ係連接於校準電路38。校準電路38係經由校準訊號ZQC活化時，參照外部阻抗Re之阻抗及基準電位ZQVREF，進行校準動作。經由校準動作 所得之阻抗碼ZQCODE，係供給於輸出入電路16，由此，指定含於輸出入電路16之輸出緩衝器(未圖示)之阻抗。
圖2係顯示擴大記憶格陣列11之一部分之電路圖。
如圖2所示，於記憶格陣列11之內部係設有向Y方向延伸存在之複數之字元線WL與向X方向延伸存在之複數之位元線BL，於此交點，配置記憶格MC。記憶格MC係所謂DRAM單元，具有直列連接N通道型MOS電晶體所成單元電晶體Tr與單元電容器C之構成。單元電晶體Tr之閘極電極係連接於對應之字元線WL，源極/汲極之一方係連接於對應之位元線BL，源極/汲極之另一方係連接於單元電容器C。
記憶格MC係經由蓄積於單元電容器C之電荷，記憶資訊。具體而言，單元電容器C充電成內部電位VARY之時，即充電成高位準之時，記憶一方之邏輯位準(例如、邏輯值=1)，單元電容器C充電成接地電位VSS之時，即充電成低位準之時，記憶另一方之邏輯位準(例如、邏輯值=0)。蓄積於單元電容器C之電荷係經由洩放電流漸漸消失之故，每經過一定之時間，需進行更新動作。
更新動作係與回應啟動訊號IACT之行存取基本上是相同的。即，將欲更新之字元線WL驅動至活性位準，由此，開啟連接於該字元線WL之單元電晶體Tr。字 元線WL之活性位準係例如內部電位VPP，較大部分之周邊電路所使用之內部電位VPERI為高電位。由此，連接於對應單元電容器C之位元線BL之故，對應蓄積於單元電容器C之電荷，使位元線BL之電位變動。然後，經由將感測放大器SA活化，增幅產生於成對位元線BL間之電位差後，將字元線WL回復到非活化位準時，再生單元電容器C之充電位準。字元線WL之非活性位準係例如不足接地電位VSS之負電位VKK。
欲進行更新動作之周期係稱為更新周期，由於規格之不同，例如可訂定為64msec。因此，將各記憶格MC之資訊保持時間，設計成較更新周期為長之時，經由定期之更新動作，可將資訊持續保持下去。然而，實際上，各記憶格MC之資訊保持時間，係對於更新周期而言，具有充分之範圍，以較經由規定所訂定之更新周期略長之周期，進行更新動作之時，仍可將記憶格MC之資訊正確保持下去。
但是，近年以來，經由存取履歷，記憶格MC之資訊保持時間下降之擾亂現象則成為問題。擾亂現象係重覆存取某字元線WL時，連接於此鄰接之其他之字元線WL的記憶格MC之資訊保持時特性下降之現象。例如，重覆存取圖2所示字元線WLm時，連接於此鄰接之字元線WLm-1、WLm+1的記憶格MC之資訊保持時特性會下降。有關於原因，雖眾說紛紜，例如有一說是產生於鄰接之字元線間之寄生電容Cp所造成。
即，重覆存取特定之字元線WLm時，該電位會從負電位VKK向高電位VPP重覆變化之故，雖使鄰接之字元線WLm-1，WLm+1固定於負電位VKK，經由寄生電容Cp所造成之耦合，該電位會些微上昇。由此，連接於字元線WLm-1，WLm+1之單元電晶體Tr之偏移洩放電流會增大，單元電容器C之充電位準會較通常高速地流失。
又，還有以下之思考。圖3係共有位元線之2個之記憶格MC之剖面圖，具有字元線WL埋入於半導體基板4之溝柵型之單元電晶體Tr。圖3所示字元線WLm，WLm+1係埋入經由元件分離領域6分割之相同活性領域內，此被活化之時，於對應之源極/汲極SD間，形成通道。源極/汲極SD之一方係連接於位元線節，另一方係連接於電容器節。於如此剖面中，存取字元線WLm，之後單元電晶體Tr關閉時(即切斷通道)，載子之浮游電子則產生於通道附近。重覆對於字元線WLm之存取時，該浮游電子被累積，該累積之浮游電子則向字元線WLm+1側之電容器節移動，誘發PN接合洩放，失去單元電容器C之充電位準。
無論如何，經由如此機構，記憶格MC之資訊保持時間下降時，資訊保持時間會有低於規格所訂定之更新周期之危險性。資訊保持時間低於更新周期時，即使更新動作正確執行，一部分之資料則會消失。
本實施形態所成半導體裝置10係考量到上述 擾亂現象，根據存取履歷進行追加之更動新動作之部分為特徵者。以下，對於備於半導體裝置10之更新控制電路40之構成及動作，詳細加以說明。
圖4係第1實施形態所成更新控制電路40之電路圖。
如圖4所示，第1實施形態所成更新控制電路40係具備更新計數器41、存取計數部50、位址產生部60及選擇電路42。
更新計數器41係回應更新訊號IREF，產生需更新之行位址(更新位址)RADDa的電路。此計數值之更新位址RADDa係回應更新訊號IREF，加以更新(增加或減少)。為此，於1更新周期之期間，使更新計數器41之計數值為1周，從外部投入複數次(例如8k次)更新命令時，可於1更新周期之期間，更新所有之字元線WL。唯，選擇訊號SEL被活化之時，即使輸入更新訊號IREF，亦不會進行計數值之更新。又，輸入重置訊號RESET時，更新計數器41之計數值則重置成啟始值。
存取計數部50係解析對於記憶格陣列11之行存取之履歷的電路，存取計數器51係包含存取計數控制電路52及上限判定電路53。如圖4所示，存取計數器51係經由分配於每字元線WL0~WLp之計數電路510~51p所構成，各計數電路510~51p之累計或重置，係經由存取計數控制電路52所進行。計數電路510~51p係各別包含複數之正反器電路之二進位計數器。
存取計數控制電路52係接受啟動訊號IACT及位址訊號IADD，進行對應根據此等存取之字元線WL之計數電路510~51p之累算。例如，於啟動訊號IACT活化之時，輸入顯示字元線WL0之位址訊號IADD之時，經由活化累算訊號UP0，累算對應於字元線WL0之計數電路510。
雖未特別加以限定，於本實施形態中，使用於行存取時之位址訊號IADD，係由A0~A13所成之14位元構成。此係，意味於記憶格陣列11，包含16k條(=214)之字元線WL，此時，於存取計數器51，亦需要16k個之計數電路。有關各計數電路510~51p之位元數(使用之正反器電路之數)，對應擾亂特性加以設計即可，例如可成為16位元構成。此時，各計數電路510~51p係可進行64k(=216)次之計數。
又，存取計數控制電路52中，亦供給更新訊號IREF、更新位址訊號RADD及選擇訊號SEL。存取計數控制電路52係以選擇訊號SEL為低位準為條件，根據更新訊號IREF及更新位址訊號RADD，重置特定之計數電路510~51p之計數值。例如，選擇訊號SEL為低位準時，於活化更新訊號IREF之時，輸入顯示字元線WLm之更新位址訊號RADD之時，經由活化刪除訊號DELm+1，重置對應於字元線WLm+1之計數電路51m+1。對此意義而言，於後記述。
更且，於存取計數控制電路52中，亦供給重 置訊號RESET。存取計數控制電路52係當輸入重置訊號RESET時，活化所有之刪除訊號DEL0~DELp，由此，重置所有之計數電路510~51p之計數值。
經由相關構成，於存取計數器51中，蓄積回應啟動訊號IACT之行存取履歷。然後，各計數電路510~51p係計數值到達所定值時，活化對應之檢出訊號MAX0~MAXp。檢出訊號MAX0~MAXp係供給至上限判定電路53。
上限判定電路53係活化檢出訊號MAX0~MAXp之任一者之時，順序活化指標控制訊號P1、P2。指標控制訊號P1、P2係供予位址產生部60。
位址產生部60係生成追加欲更新字元線之列位址之電路，如圖4所示，包合位址暫存器61、位址指標62及位址寫入電路63。
位址暫存器61係經由各別收納追加欲更新字元線之列位址之複數之暫存電路610~61q加以構成。暫存電路610~61q之選擇係經由位址指標62進行，寫入於被選擇之暫存電路610~61q之列位址係經由位址寫入電路63加以生成。又，位址暫存器61，供給重置訊號RESET，此被活化時，所有之暫存電路610~61q之記憶內容則被重置。然而，可省略相關之重置動作。
圖5(a)係位址指標62之電路圖，圖5(b)為說明位址指標62之功能的模式圖。
如圖5(a)所示，位址指標器62係包含寫入 指標器62W及讀取指標器62R、和選擇訊號生成電路62S、和閂鎖電路62L。寫入指標器62W係生成寫入點訊號WP之計數電路，其計數值之寫入點訊號WP係回應指標控制訊號P1，P2加以更新(增加或減少)。如上所述，檢出訊號MAX0~MAXp之任一者被活化時，上限判定電路53係順序活化指標控制訊號P1、P2之故，寫入指標器62W係被2次更新。寫入點訊號WP係如圖5(b)所示，為指定寫入列位址之暫存電路610~61q之任一者而使用。圖5(b)所示例中，經由寫入點訊號WP，指定暫存電路61j。
讀取指標器62R係生成讀取點訊號RP之計數電路，其計數值之讀取點訊號RP係回應AND閘極電路G之輸出，加以更新(增加或減少)。AND閘極電路G中，供給更新訊號IREF及後述之選擇訊號PSEL，因此，以選擇訊號PSEL活化成高位準為條件，回應更新訊號IREF加以更新。讀取點訊號RP係如圖5(b)所示，為指定讀取列位址之暫存電路610~61q之任一者而使用。圖5(b)所示例中，經由讀取點訊號RP，指定暫存電路61i。如此，從位址暫存器61讀取之列位址(更新位址)RADDb，係供給至選擇電路42。
選擇訊號生成電路62S係比較寫入點訊號WP與讀取點訊號RP之電路，WP>RP之時，將選擇訊號PSEL活化成高位準。成為WP=RP之時，選擇訊號PSEL係非活化成低位準。寫入點訊號WP之值與讀取點訊號 RP之值為一致，係意味於位址暫存器61未蓄積有效之列位址。蓄積於位址暫存器61之列位址之個數係經由寫入點訊號WP之值與讀取點訊號RP之值的差分(WP-RP)加以供予。
選擇訊號PSEL係供予閂鎖電路62L。閂鎖電路62L係回應更新訊號IREF、閂鎖選擇訊號PSEL，將閂鎖之訊號做為選擇訊號SEL加以輸出。因此，選擇訊號PSEL之邏輯位準係回應下個更新訊號IREF，反映於選擇訊號SEL。
又，於寫入指標器62W及讀取指標器62R，供給重置訊號RESET，此被活化時，寫入點訊號WP及讀取點訊號RP則被起始化。
回到圖4，於位址寫入電路63，供給位址訊號IADD及指標控制訊號P1、P2。位址寫入電路63係指標控制訊號P1被活化時。回應於此，生成增加位址訊號IADD之值(Addn)之行位址(Addn+1)，將此輸出至位址暫存器61。更且，指標控制訊號P2被活化時。回應於此，生成減少位址訊號IADD之值(Addn)之列位址(Addn-1)，將此輸出至位址暫存器61。輸出至位址暫存器61之此等行位址Addn+1，Addn-1，係根據寫入點訊號WP之值，收納於各別不同暫存電路610~61q。
經由上述構成，經由更新計數器41生成更新位址RADDa，經由位址產生部60生成更新位址RADDb。此等更新位址RADDa、RADDb，係供給至選擇 電路42。選擇電路42係接受此等更新位址RADDa、RADDb，將任一者做為更新位址RADD，輸出至行解碼器12。具體而言，選擇訊號SEL被非活化成低位準之時，選擇更新位址RADDa，選擇訊號SEL被活化成高位準之時，選擇更新位址RADDb。此係意味在位址暫存器61未蓄積有效列位址之時，選擇更新位址RADDa，在位址暫存器61蓄積有效列位址之時，選擇更新位址RADDb，。
接著，對於使用本實施形態之更新控制電路40之半導體裝置10之動作，加以說明。
圖6係為說明使用本實施形態所成更新控制電路40之半導體裝置10之動作的時序圖。
圖6所示例中，顯示於時刻t10，從外部發行啟動命令ACT，於時刻t21，t22，t23，t24，從外部發行更新命令REF之情形。雖未圖示，於時刻t10之前，進行啟動命令ACT所成多數次之行存取，經此，對應於行位址Addn之計數電路51n之計數值，係累算到特定值-1。
於此狀態下，於時刻t10，伴隨啟動命令ACT，輸入行位址Addn時，對應之計數電路51n之計數值，係達到特定值之故，於時刻t11，檢出訊號MAXn則被活化。檢出訊號MAXn被活化時，上限判定電路53係於時刻t12、t13，各別活化指標控制訊號P1、P2。回應於此，含於位址指標器62之寫入指標器62W係，將其計數值之寫入點訊號WP，於時刻t12、t13，各別加以更新。圖6所示例中，於時刻t12，寫入點訊號WP之值成 為「1」，於時刻t13，寫入點訊號WP之值成為「2」。
又，回應指標控制訊號P1、P2之活化。位址寫入電路63係將行位址Addn-1及Addn+1，順序輸出至位址暫存器61。由此，含於位址暫存器61之暫存器電路611，收容行位址Addn-1，於暫存器電路612，收容行位址Addn+1。於此時點，讀取點訊號RP之值為「0」之故，於時刻t11，選擇訊號PSEL係活化成高位準。但是，於此時點，選擇訊號SEL仍為低位準，因此，選擇電路42係選擇更新計數器41之輸出之更新位址RADDa。圖6所示例中，於此時點之更新位址RADDa之值為Addm，因此從選擇電路42輸出之更新位址RADD之值亦為Addm。
接著，於時刻t21，從外部發出更新命令REF時，圖1所示之命令解碼器電路33係活化更新訊號IREF。如上所述，於此時點之更新位址RADD之值為Addm之故，行解碼器12係存取於顯示行位址Addm之字元線WLm。由此，連接於字元線WLm的記憶格MC之資訊則被更新。
又，回應更新訊號IREF之活化，伴隨更新計數器41之計數值更新成Addm+1的同時，含於位址指標器62之讀取指標器62R，係更新成該計數值之讀取點訊號RP之值為「1」。由此，從暫存器電路61，輸出收容於暫存電路611之行位址Addn-1。
更且，回應於更新訊號IREF之活化，選擇訊 號SEL變化成高位準之故，選擇電路42係選擇位址暫存器61之輸出之更新位址RADDb。因此，從選擇電路42輸出之更新位址RADD之值係成為Addn-1。
更且，更新訊號IREF被活化之時點，選擇訊號SEL為低位準之故，根據更新位址RADD之值之Addm，刪除訊號DELm+1被活化，對應於字元線WLm+1之計數電路51m+1則被重置。此係，無需防止字元線WLm受到擾亂之原因之一，為字元線WLm+1之行存取時(參照圖2)，字元線WLm被更新，電荷被再生的結果，計數字元線WLm+1之行存取所成字元線WLm之擾亂之不良。
惟，字元線WLm+1之行存取，係不單是字元線WLm，對於字元線WLm+2亦產生擾亂之故，原本，以更新字元線WLm與字元線WLm+2之兩者為條件，需重置對應於字元線WLm+1之計數電路51m+1。但是，對於字元線WLm之更新動作，回應更新命令REF之時，更新計數器41再更新2次，字元線WLm+2則會更新之故，之後短時期間下，字元線WLm+2明確會被更新。考量到此，本實施形態中，無需等待字元線WLm+2之更新動作，回應字元線WLm被更新，重置對應於字元線WLm+1之計數電路51m+1。
當然，以更新字元線WLm與字元線WLm+2之兩者為條件，使對應於字元線WLm+1之計數電路51m+1。被重置，加以構成存取計數控制電路52亦可。 惟，此時，存取計數控制電路52之電路會變得複雜。
或對於字元線WLm之更新，回應至更新命令REF之時，可重置對應於字元線WLm+1之計數電路51m+1。此係，無需防止字元線WLm受到擾亂之原因之一，為字元線WLm-1之行存取時，字元線WLm被更新，電荷被再生的結果，計數字元線WLm-1之行存取所成字元線WLm之擾亂之不良。
在此，字元線WLm-1之行存取，係不單是字元線WLm，對於字元線WLm-2亦產生擾亂之故，原本，以更新字元線WLm與字元線WLm-2之兩者為條件，需重置對應於字元線WLm-1之計數電路51m-1。但是，對於字元線WLm之更新動作，回應至更新命令REF之時，字元線WLm-2係更新之後之故，可重置如上述之計數電路51m-1。
更且，對於字元線WLm之更新，回應至更新命令REF之時，可重置對應於字元線WLm-1之計數電路51m-1，對應於字元線WLm+1之計數電路51m+1之兩者。可達成此之理由，可由上述說明得知之故，省略重複說明。
然後，於時刻t22，再發行更新命令REF時，行解碼器12係存取於顯示行位址Addn-1之字元線WLn-1。即，非更新計數器41所示之行位址Addm+1，對於位址暫存器61所示之行位址Addn-1，中斷執行更新動作。由此，連接於字元線WLn-1的記憶格MC之資訊則被更 新。字元線WLn-1係鄰接於字元線WLn之字元線，經由對於字元線WLn之多次之行存取，而受到擾亂。由此，連接於字元線WLn-1的記憶格MC之資訊保持性雖有下降之疑慮，於時刻t22，由於中斷執行字元線WLn-1之更新動作之故，可正確保持資訊。
又，於此時點，選擇訊號SEL為高位準之故，更新訊號IREF被活化時，亦不會更新更新計數器41之計數值，維持在Addm+1。更且，回應更新訊號IREF之活化，含於位址指標器62之讀取指標器62R，係更新成該計數值之讀取點訊號RP之值為「2」。由此，從位址暫存器61，輸出收容於暫存電路612之行位址Addn+1。因此，從選擇電路42輸出之更新位址RADD之值係成為Addn+1。又，由於讀取點訊號RP之值與寫入點訊號WP之值一致，選擇訊號PSEL係活化成低位準。但是，於此時點中，選擇訊號SEL係保持高位準。
於時刻t23，再發行更新命令REF時，行解碼器12係存取於顯示行位址Addn+1之字元線WLn+1。即，對於顯示位址暫存器61之行位址Addn+1，中斷執行更新動作，更新該記憶格MC之資訊。字元線WLn+1，亦是鄰接於字元線WLn之字元線，雖受到擾亂，於時刻t23，由於中斷執行字元線WLn+1之更新動作之故，可正確保持資訊。
又，於此時點，選擇訊號SEL亦為高位準之故，更新訊號IREF被活化時，亦不會更新更新計數器41 之計數值，維持在Addm+1。又，回應於更新訊號IREF之活化，選擇訊號SEL變化成低位準。由此，選擇電路42係選擇從更新計數器41輸出之更新位址RADDa之故，從選擇電路42輸出之更新位址RADD之值則切換成Addm+1。
然後，於時刻t24，發行更新命令REF時，行解碼器12係存取於顯示行位址Addm+1之字元線WLm+1。即，如往常，對於顯示更新計數器41之行位址，執行更新動作。又，回應更新訊號IREF之活化，更新計數器41之計數值則更新成Addm+2。更且，刪除訊號DELm+2被活化，對應於字元線WLm+2之計數電路51m+2則被重置。
如此，於本實施形態中，對應於行位址Addn所顯示之字元線WLn之行存取之次數達到特定值時，對應於鄰接於此之字元線WLn-1，WLn+1，執行追加之更新動作，再生由於擾亂下降之記憶格MC之電荷量。由此，無關於存取履歷，可正確保持記憶於各記憶格MC之資訊。
而且，進行追加之更新動作時，停止更新計數器41之計數值之更新之故，對於通常之更新動作，亦可正常執行。惟，停止更新計數器41之計數值之更新時，更新計數器41之計數值要一循環所需之更新命令REF之發行次數，會隨其分量而增大。此係意味更新周期較設計值些許變長，但如已說明，實際上，各記憶格MC 之資訊保持時間，係對於更新周期而言，具有充分之範圍之故，以較經由規定所訂定之更新周期略長之周期，進行更新動作之時，仍可將記憶格MC之資訊正確保持下去。
接著，對於本發明之第2實施形態加以說明。
圖7係，顯示本發明之第2實施形態之記憶格陣列11之構造的略平面圖。
如圖7所示，本實施形態中，對應於共有位元線接點BLC之2個單元電晶體Tr之字元線WL(例如字元線WLn(0)與WLn(1))，則相互接交配置，其間隔為W1。位元線接點BLC係連接單元電晶體Tr之源極/汲極之一方與位元線BL之連接導體。源極/汲極之另一方係隔著單元接點CC，連接於未圖示之單元電容器C。
對此，對應於未共有位元線接點BLC之單元電晶體Tr之鄰接字元線WL(例如字元線WLn(1)與WLn+1(0))之間隔，則為較間隔W1更寬廣之間隔W2。成為如此佈局時，如圖7所示，為使令A方向為長度方向之活性領域ARa、和令B方向為長度方向之活性領域ARb，交互形成於X方向者。
記憶格陣列11具有如此佈局之時，即使某字元線WLn(0)重覆存取之時，對於以間隔W1鄰接之字元線WLn(1)，寄生電容Cp1為大之故，雖會產生擾亂現象，對於以間隔W2鄰接之字元線WLn-1(1)，寄生 電容Cp2為小之故，幾乎不會產生擾亂現象。因此，具有如此佈局之時，對於產生擾亂現象之字元線WLn(1)，需要追加進行更新動作，對於另一方之字元線WLn-1(1)，無需追加進行更新動作。
又，以間隔W1鄰接之字元線WLn(0)與WLn(1)係僅中斷之行位址之最下位位元(A0)有所不同，其他之位元(A1~A13)之值則一致。考量到如此特徵，本實施形態中，達成更新控制電路40之電路構成之簡化。以下，本實施形態之更新控制電路40之構成及動作，詳細加以說明。
圖8係第2實施形態所成更新控制電路40之電路圖。
如圖8所示，第2實施形態所成更新控制電路40係使用存取計數部100及位址產生部200之外，具有與圖4所示更新控制電路40相同之構成。惟，供給於存取計數部100之位址訊號IADD，係僅位元A0~A13中，位元A1~A13所成13位元。即，最下位元A0被退縮。又，與第1實施形態不同，於存取計數部100，選擇訊號SEL未被反饋。
圖9係存取計數部100之方塊圖。
如圖9所示，存取計數部100係具有記憶格陣列110及行解碼器120。雖未特別加以限定，記憶格陣列110係具有複數之SRAM(Static Random Access Memory)單元，配置呈矩陣狀之構成。具體而言，具有 (p+1)/2條字元線RWL0~RWL(p-1)/2、和T+1條之位元線RBL0~RBLT，於此等交點，具有各自配置SRAM之構成。在此，p+1之值係含於圖1所示記憶格陣列11之字元線WL0~WLp之條數。即，含於記憶格陣列110之字元線RWL之條數係含於記憶格陣列11之字元線WL之條數的一半。此係於存取履歷之解析中，最下位位元A0退縮之緣故。
又，位元線RBL0~RBLT係各別連接於構成讀取電路130之讀取電路1300~130T。讀取電路130係將藉著位元線RBL0~RBLT讀取之資料(計數值)，寫入含於計數電路140之暫存電路1400~140T之電路。暫存電路1400~140T係縱向連接，由此構成二進位計數器。又，計數電路140中，追加最上位之暫存電路140T+1，該值係做為檢出訊號MAX加以輸出。因此，暫存電路1400~140T之值累算為最大值(全為1)之時，暫存電路140T+1之收容值之檢出訊號MAX則由0反轉為1。由此，暫存電路140T+1係做為檢出計數值達到所定值之檢出電路加以工作。
從暫存電路1400~140T輸出之資料(計數值)係經由各別對應之寫入電路1500~150T，供給於對應之位元線RBL0~RBLT，回寫到該記憶格。
此等行解碼器120、讀取電路130、計數電路140及寫入電路150之動作係經由命令控制電路160加以控制。命令控制電路160係接受啟動訊號IACT、更新訊 號IREF及重置訊號RESET，根據此等，生成啟動訊號RACT、累算訊號RCNT、重置訊號RRST、讀取訊號RREAD、寫入訊號RWRT。在此，啟動訊號RACT係活化行解碼器120之訊號，累算訊號RCNT係累算計數電路140之計數值的訊號，重置訊號RRST係重置計數電路140之計數值的訊號。又，讀取訊號RREAD係活化讀取電路130的訊號，寫入訊號RWRT係活化寫入電路150的訊號。
圖10係命令控制電路160之電路圖。
如圖10所示，命令控制電路160係具備經由啟動訊號IACT設定之閂鎖電路SR1、和經由更新訊號IREF設定之閂鎖電路SR2。閂鎖電路SR1之輸出訊號OUT1係藉由延遲元件DLY2及脈衝產生電路PLS1，做為讀取訊號RREAD加以輸出。又，閂鎖電路SR2之輸出訊號OUT2係藉由脈衝產生電路PLS2，做為重置訊號RRST加以輸出。
更且，輸出訊號OUT1、OUT2係供予NAND閘極電路G1，該輸出訊號係藉由延遲元件DLY1，做為啟動訊號RACT加以輸出。啟動訊號RACT，係藉由延遲元件DLY3，做為累算訊號RCNT加以輸出。
更且，命令控制電路160係具備經由接受讀取訊號RREAD及重置訊號RRST之NOR閘極電路G2之輸出訊號設定之閂鎖電路SR3。閂鎖電路SR3係經由NAND閘極電路G1之輸出訊號加以設定。閂鎖電路SR3 之輸出訊號係藉由延遲元件DLY4及AND閘極電路G3，做為寫入訊號RWRT加以輸出。寫入訊號RWRT係藉由延遲元件DLY5及OR閘極電路G4，回饋至閂鎖電路SR1、SR2，而重置此等。又，閂鎖電路SR1~SR3係經由重置訊號RESET加以重置。
圖11係為說明從外部發出存取命令ACT時之命令控制電路160之動作的時序圖。
從外部發出存取命令ACT時，啟動訊號IACT被活化，設定閂鎖電路SR1。由此，輸出訊號OUT1變化成低位準，啟動訊號RACT及讀取訊號RREAD則以此順序活化。輸出訊號OUT1變化成低位準之後，至啟動訊號RACT及讀取訊號RREAD被活化之時間，係經由各別延遲元件DLY1、DLY2之延遲量加以定義。又，活化啟動訊號RACT時，經過延遲元件DLY3之延遲，活化累算訊號RCNT。
另一方面，活化讀取訊號RREAD時，設定閂鎖電路SR3之後，經過延遲元件DLY4之延遲，活化寫入訊號RWRT。之後，經過延遲元件DLY5之延遲，活化終止訊號END，設定閂鎖電路SR1、SR3，回到啟始狀態。如此，從外部發出存取命令ACT時，啟動訊號RACT、讀取訊號RREAD、累算訊號RCNT、寫入訊號RWRT則以此順序活化。
首先，啟動訊號RACT被活化時，圖9所示行解碼器120係選擇行位址IADD(A1~A13)所示字元 線RWL。由此，對應於選擇之字元線RWL之資料(計數值)則讀取至位元線RBL。如上所述，輸入至存取計數部100之行位址IADD，係最下位位元A0被退縮。因此，回應啟動訊號RACT選擇之字元線RWL係對於圖7所示以間隔W1鄰接之2個字元線WL(例如字元線WLn(0)與字元線WLn(1))，則共通地加以分配。
接著，讀取訊號RREAD被活化時，讀取至位元線RBL之資料(計數值)，經由讀取電路130增幅，載入至計數電路140。圖11所示之例中，讀取之計數值為k，此值則載入於計數電路140。
接著，累算訊號RCNT被活化時，載入至計數電路140之計數值則增加。即，計數值從k變化為k+1。然後，寫入訊號RWRT被活化時，更新之計數值(k+1)則藉由寫入電路150，回寫至記憶格陣列110。
經由以上動作，對應輸入之行位址IADD(A1~A13)之計數值則增加。相關動作係每從外部發出存取命令ACT時執行之故，可以閘隔W1鄰接之2個字元線WL為1單位，計數行存取之次數。惟，行位址IADD之最下位位元A0被退縮之故，不會區別對於以間隔W1鄰接之2個字元線WL之任一者之存取。
重覆如此動作之結果，含於計數電路140之最上位之暫存電路140T+1之值從0反轉為1時，即計數值達到特定值時，檢出訊號MAX則活化成高位準。檢出訊號MAX係供予圖8所示位址產生部200。
圖12係為說明從外部發出更新命令REF時之命令控制電路160之動作的時序圖。
從外部發出更新命令REF時，更新訊號IREF被活化，設定圖10所示閂鎖電路SR2。由此，輸出訊號OUT2變化成低位準，重置訊號RRST及啟動訊號RACT則以此順序活化。輸出訊號OUT2變化成低位準之後，至啟動訊號RACT被活化之時間，係經由延遲元件DLY1之延遲量加以定義。
活化重置訊號RRST時，為設定閂鎖電路SR3，經過延遲元件DLY4之延遲，活化寫入訊號RWRT。之後，經過延遲元件DLY5之延遲，活化終止訊號END，設定閂鎖電路SR2、SR3，回到啟始狀態。如此，從外部發出更新命令REF時，重置訊號RRST、啟動訊號RACT、寫入訊號RWRT則以此順序活化。本例中，累算訊號RCNT雖被活化，如此動作則經由重置訊號RRST，被忽視。然而，可為禁止回應更新命令REF之累算訊號RCNT之活化之電路構成。
又，重置訊號RRST被活化時，構成更新電路140之暫存電路1400~140T+1被重置，由此計數電路140之計數值被重置成啟始值(例如0)。本例之中，之後累算訊號RCNT雖被活化，重置訊號RRST之活化狀態被維持之故，計數電路140之計數值則保持於啟始值。接著，啟動訊號RACT被活化，選擇對應於更新位址RADD(A1~A13)之字元線RWL。
然後，寫入訊號RWRT被活化時，啟始化之計數值(例如0)則藉由寫入電路150，寫入記憶格陣列110。由此，對應於該字元線RWL之計數值則例如啟始化成0。
經由以上動作，對應更新位址RADD(A1~A13)之計數值則被啟始化。在此，更新位址RADD之最下位位元A0被退縮之故，即使對於以間隔W1鄰接之2個字元線WL之任一者之更新動作，對應之計數值亦會重置。。
以上為命令控制電路160之電路構成及動作。經由命令控制電路160之控制，在此，以閘隔W1鄰接之2個字元線WL之任一者被存取時，對應之計數值會累算，當此達到特定值時，檢出訊號MAX則被活化。另一方面，以間隔W1鄰接之2個字元線WL之任一者被更新之時，對應之計數值亦會重置。
又，從外部發出重置訊號RESET之時，含於記憶格陣列110之所有SRAM單元被重置，由此所有之計數值則例如啟始化成0。相關動作，係經由行解碼器120，選擇所有之字元線RWL0~RWL(p-1)/2，在此狀態，對於位元線RBL0~RBLT供予啟始值而進行。
圖13係位址產生部200之方塊圖。
如圖13所示，位址產生部200係具有記憶格陣列210、行解碼器220、位址寫入電路230及位址讀取電路240。雖未特別加以限定，記憶格陣列210係具有複 數之SRAM(Static Random Access Memory)單元，配置呈矩陣狀之構成。具體而言，具有r+1條字元線RRWL0~RRWLr、和13條之位元線RRBL1~RRBL13，於此等交點，具有各自配置SRAM單元之構成。
字元線RRWL0~RRWLr之選擇係根據由寫入計數器250或讀取計數器260輸出之行位址RA，回應更新訊號IREF，加以進行。從寫入計數器250輸出之行位址RA，係使用位址寫入電路230，於記憶格陣列210，寫入行位址IADD(A1~A13)時加以參照。從讀取計數器260輸出之行位址RA，係使用位址讀取電路240，從記憶格陣列210，讀取更新位址RADDb(A1~A13)時加以參照。如後所述，寫入記憶格陣列210之行位址IADD(A1~A13)，係顯示存取次數達到特定值之字元線WLn(0)或WLn(1)。
位址寫入電路230，由對應於行位址IADD(A1~A13)之各位元之寫入電路2301~23013所成，於從寫入計數器250輸出之行位址RA，達成寫入行位址IADD(A1~A13)之功能。
另一方面，位址讀取電路240係包含對應於更新位址RADDb(A1~A13)之各位元之讀取電路2401~24013，從讀取計數器260輸出之行位址RA，達成讀取更新位址RADDb(A1~A13)之功能。又，於位址讀取電路240，包含LSB輸出電路2400，更新位址RADDb之最下位位元A0，係使用LSB輸出電路2400之輸出訊號。 LSB輸出電路2400之輸出訊號之位元A0，係根據從：選擇訊號產生電路270輸出之時脈訊號CLKA，CLKB加以反轉。
選擇訊號產生電路270係根據選擇訊號PSEL及更新訊號IREF，生成選擇訊號SEL及上述時脈訊號CLKA，CLKB之電路。選擇訊號SEL，係供予圖8所示之選擇電路42，使用於更新位址RADDa或RADDb之選擇之外，亦供予更新計數器41，使用於為許可或禁止回應更新訊號IREF之更新計數器41之更新動作。
選擇訊號PSEL經由追加更新計數器280加以生成。追加更新計數器280係回應檢出訊號MAX，僅累算2計數，回應更新訊號IREF，僅累算1計數之電路，計數值為1以上時，活化選擇訊號PSEL。
圖14係為說明追加更新計數器280及選擇訊號產生電路270之動作的時序圖。
圖14所示例中，於時刻t31、t32中，啟動訊號IACT被活化，於時刻t41，t42，t43，t44，t45中，更新訊號IREF被活化。又，回應時刻t31、t32之啟動訊號IACT之活化，皆活化檢出訊號MAX。如此，意味經由回應時刻t31之啟動訊號IACT之行存取，某字元線WL之存取次數超過所定值，更且，經由回應時刻t32之啟動訊號IACT之行存取，其他之字元線WL之存取次數超過所定值。
此時，回應檢出訊號MAX之第1次之活化， 追加更新計數器280之計數值從「0」累算至「2」，回應檢出訊號MAX之第2次之活化，追加更新計數器280之計數值從「2」累算至「4」。又，回應追加更新計數器280之計數值成為「1」以上，選擇訊號PSEL活化成高位準。
之後，回應時刻t41，t42，t43，t44之更新訊號IREF之活化，追加更新計數器280之計數值則累算成「3」、「2」、「1」、「0」，選擇訊號PSEL則回到低位準。然而，於時刻t45活化更新訊號IREF，此時點下，追加更新計數器280之計數值成為最小值(0)之故，該值不會變化。
圖15係選擇訊號產生電路270之電路圖。
如圖15所示，選擇訊號產生電路270係具備回應更新訊號IREF、閂鎖選擇訊號PSEL之閂鎖電路271，將該輸出訊號做為選擇訊號PSEL加以使用。為此，選擇訊號PSEL係選擇訊號PSEL活化成高位準之後，接著回應更新訊號IREF(圖14所示時刻t41之更新訊號IREF)，變化成高位準。為此，選擇訊號PSEL非活化成低位準之後，接著回應更新訊號IREF(圖14所示時刻t41之更新訊號IREF)，變化成低位準。
更且，選擇訊號SEL及更新訊號IREF係供予圖15所示之閘極電路G5，由此，選擇訊號SEL活化成高位準為條件，根據更新訊號IREF，交互選擇閂鎖電路272、273。選擇之閂鎖電路272、273，係為反轉輸出訊 號，回應更新訊號IREF，交互活化時脈訊號CLKA，CLKB。此係，選擇訊號SEL活化成高位準之時，每當活化更新訊號IREF，反轉LSB輸出電路2400之輸出訊號之位元A0之意思。
又，如圖13所示，構成位址產生部200之特定電路區塊中，供給重置訊號RESET，此被活化時，該電路區塊則被重置到啟始狀態。例如，保持於記憶格陣列210之資料，係回應重置訊號RESET，所有被重置。相關動作，係經由行解碼器220，選擇所有之字元線RRWL0~RRWLr之狀態下，從位址寫入電路230，輸出啟始值至記憶格陣列210而進行。
接著，對於使用本實施形態之更新控制電路40之半導體裝置10之動作，加以說明。
圖16係為說明使用本實施形態所成更新控制電路40之半導體裝置10之動作的時序圖。
圖16所示例中，顯示於時刻t50，從外部發行啟動命令ACT，於時刻t61，t62，t63，t64，從外部發行更新命令REF之情形。雖未圖示，於時刻t50之前，進行啟動命令ACT之發出所成多數次之行存取，經此，對應於存取計數部100之行位址Addn之計數值，係累算到特定值-1。如上所述，輸入至存取計數部100之行位址IADD，係最下位位元A0被退縮之故，上述行位址Addn，係對於分配行位址Addn(0)之字元線WLn(0)與分配行位址Addn(1)之字元線WLn(1)之兩者，為 共通者。又，於時刻t50之前，追加更新計數器280之計數值為0。
於此狀態下，於時刻t50，伴隨啟動命令ACT，輸入行位址Addn時，活化圖9所示暫存電路140T+1之值之檢出訊號MAX。檢出訊號MAX被活化時，圖13所示更新計數器280之計數值則從0變化成2，選擇訊號PSEL成為高位準。更且，回應檢出訊號MAX之活化，存取寫入電路230被活化之故，伴隨啟動命令ACT，輸入之行位址IADD(Addn)則寫入記憶格陣列210。行位址IADD(Addn)之寫入目的地，係經由寫入計數器250，例如指定字元線RRWL0。
但是，於此時點，選擇訊號SEL為低位準，因此，選擇電路42係選擇更新計數器41之輸出之更新位址RADDa。圖16所示例中，於此時點之更新位址RADDa之值為Addm(0)，因此從選擇電路42輸出之更新位址RADD之值亦為Addm(0)。在此，Addm(0)係意味上位元A1~A13之值為m，最下位元A0之值為0。
接著，於時刻t61，從外部發出更新命令REF時，圖1所示之命令解碼器電路33係活化更新訊號IREF。如上所述，於此時點之更新位址RADD之值為Addm(0)之故，行解碼器12係存取於行位址Addm(0)顯示之字元線WLm。由此，連接於字元線WLm(0)的記憶格MC之資訊則被更新。
又，回應更新訊號IREF之活化，更新計數器 41之計數值則更新成Addm(1)之同時，經由讀取計數器260指定字元線RRWL0。在此，Addm(1)係意味上位元A1~A13之值為m，最下位元A0之值為1。由此，從位址暫存器240，輸出收容於對應於字元線RRWL0之行位址之更新位址RADDb(Addn)。於此時點，時脈訊號CLKA被活化之故，LSB輸出電路2400之值為0，因此，更新位址RADDb之值為Addn(0)。在此，Addn(0)係意味上位元A1~A13之值為n，最下位元A0之值為0。
更且，回應於更新訊號IREF之活化，選擇訊號SEL變化成高位準之故，選擇電路42係選擇位址暫存器61之輸出之更新位址RADDb。因此，從選擇電路42輸出之更新位址RADD之值係成為Addn(0)。又，追加更新計數器280之計數值則從2減量為1。
更且，經由使用圖12說明之動作，啟始對應於更新位址RADD之值Addm之計數值。對應於Addm之計數值為對於字元線WLm(0)與字元線WLm(1)之共通之計數值，此等字元線係僅行位址之最下位元A0為不同之故，從字元線WLm(0)被更新至字元線WLm(1)被更新之時間係非常短。考量到此，實際上，無關於字元線WLm(0)及WLm(1)之任一者被更新，一方被更新之時，重置對應於兩者之計數值。
然後，於時刻t62，再發行更新命令REF時，行解碼器12係存取於行位址RADD之值之Addn(0)顯 示之字元線WLn(0)。即，非更新計數器41所示之行位址Addm(1)，對於從位址讀取電路240輸出之行位址Addn(0)，中斷執行更新動作。由此，連接於字元線WLn(0)的記憶格MC之資訊則被更新。更且，經由使用圖12說明之動作，啟始對應於更新位址RADD之值Addn之計數值。
又，於此時點，選擇訊號SEL為高位準之故，更新訊號IREF被活化時，亦不會更新更新計數器41之計數值，維持在Addm(1)。又，追加更新計數器280之計數值則從1減量為0。由此，選擇訊號PSEL係變化成低位準。
又，回應於更新訊號IREF之活化，選擇訊號產生電路270係活化時脈訊號CLKB。由此，LSB輸出電路2400之值成為1，更新位址RADDb之值變化成Addn(1)。在此，Addn(1)係意味上位元A1~A13之值為n，最下位元A0之值為1。
於時刻t63，再發行更新命令REF時，行解碼器12係存取於行位址Addn(1)顯示之字元線WLn(1)。即，對於從位址讀取電路240輸出之行位址Addn(1)，中斷執行更新動作，更新該記憶格MC之資訊。
又，於此時點，選擇訊號SEL係高位準之故，更新訊號IREF被活化時，亦不會更新更新計數器41之計數值，維持在Addm(1)。又，回應於更新訊號IREF之活化，選擇訊號SEL變化成低位準。由此，選擇 電路42係選擇從更新計數器41輸出之更新位址RADDa之故，從選擇電路42輸出之更新位址RADD之值則成為Addm(1)。
然後，於時刻t64，發行更新命令REF時，行解碼器12係存取於行位址Addm(1)顯示之字元線WLm(1)。即，如往常，對於顯示更新計數器41之行位址，執行更新動作。又，回應更新訊號IREF之活化，更新計數器41之計數值則更新成Addm+1(0)。更且，經由使用圖12說明之動作，啟始對應於更新位址RADD之值Addm+1之計數值。
如此，對應於行位址Addn所顯示之字元線WLn(0)及字元線WLn(1)合計之行存取之次數達到特定值時，對應此等字元線WLn(0)，WLn(1)，執行追加之更新動作。本實施形態中，行位址IADD之最下位位元A0被退縮之故，雖然字元線WLn(0)、WLn(1)之任一者同到擾亂，對於以間隔W1鄰接之此等字元線WLn(0)、WLn(1)之兩者，執行追加之更新動作。為此，使含於存取計數部100之記憶格陣列110之容量減到一半。
而且，使用記憶格陣列110、210，進行有欲進行存取次數之計數或追加更新動作之行位址之保持之故，相較使用正反器電路等之時，可減少晶片上所佔有之面積。
以上，雖對於本發明之較佳實施形態做了說 明，但本發明非限定於上述實施形態，在不超脫本發明要點之範圍內，可進行種種之變更，此等當然亦包含於本發明之範圍內。
41‧‧‧更新計數器
42‧‧‧選擇電路
50‧‧‧存取計數部
51‧‧‧存取計數器
510~51p‧‧‧計數器電路
52‧‧‧存取計數控制電路
53‧‧‧上限判定電路
60‧‧‧位址產生部
61‧‧‧位址暫存器
610~61q‧‧‧暫存電路
62‧‧‧位址指標器
63‧‧‧位址寫入電路
IREF‧‧‧更新訊號
MAX0~MAXp‧‧‧檢出訊號
P1、P2‧‧‧指標控制訊號
RADD，RADDa，RADDb‧‧‧更新位址
RESET‧‧‧重置訊號
UP0~UPp‧‧‧累算訊號
DEL0~DELp‧‧‧刪除訊號

Claims (18)

  1. 一種半導體裝置，其特徵係具備：複數之揮發性記憶格、和對應於行位址，各別選擇前述複數之揮發性記憶格中所對應之複數之揮發性記憶格的複數之字元線、和對應於前述行位址而設置，計算對應之行位址之輸入次數，當前述輸入次數超過特定值之時，使輸出檢出訊號而各別構成之複數之計數電路、和與前述複數之計數電路連接的控制電路；前述控制電路係包含根據對應於輸出前述檢出訊號之前述計數電路的行位址，生成對應於前述字元線與物理性鄰接之一方之字元線的第1之行位址的第1之內部位址生成電路，進行活化對應於前述第1之行位址之字元線所對應之複數之揮發性記憶格之更新控制。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述控制電路係更包含回應更新命令生成第2之行位址之第2之內部位址產生電路，進行活化對應於前述第2之行位址之字元線所對應之複數之揮發性記憶格之更新控制。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述控制電路係更具備：接受前述第1及第2之行位址，選擇任一方之選擇電路。
  4. 如申請專利範圍第3項之半導體裝置，其中，前述選擇電路係對應於前述檢出訊號被活化，進行前述第1之行位址之更新控制，接受非活化之選擇訊號，於前述選 擇訊號之活化時，選擇前述第1之行位址，於非活化時，選擇前述第2之行位址。
  5. 如申請專利範圍第1項之半導體裝置，其中，於前述複數之計數電路，各別加以計數之計數值係回應更新命令，進行對應各別之第1之行位址之更新控制時，加以重置者。
  6. 如申請專利範圍第1項之半導體裝置，其中，前述第1之內部位址生成電路係更生成根據對應於輸出前述檢出訊號之前述計數電路的行位址之前述字元線與對應於物理性鄰接之其他之字元線的第3之行位址，前述控制電路係更進行活化對應於前述第3之行位址之字元線所對應之複數之揮發性記憶格之更新控制。
  7. 如申請專利範圍第6項之半導體裝置，其中，前述控制電路係更包含回應更新命令生成第2之行位址之第2之內部位址產生電路，進行活化對應於前述第2之行位址之字元線所對應之複數之揮發性記憶格之更新控制。
  8. 如申請專利範圍第7項之半導體裝置，其中，前述控制電路係更具備：接受第3及第2之行位址，選擇任一方之選擇電路。
  9. 如申請專利範圍第8項之半導體裝置，其中，前述選擇電路係對應於前述檢出訊號被活化，雙方進行前述第1及第3之行位址之更新控制，接受非活化之選擇訊號，於前述選擇訊號之活化時，選擇前述第1及第3之行位址之任一方，於非活化時，選擇前述第2之行位址。
  10. 如申請專利範圍第6項之半導體裝置，其中，於前述複數之計數電路，各別加以計數之計數值係於進行對應各別之第1及第3之行位址之更新控制之兩者時，加以重置者。
  11. 一種半導體裝置，其特徵係具備：包含複數之字元線之記憶格陣列、和輸出顯示欲更新之字元線之行位址的第1之行位址的更新計數器、和根據對於前述記憶格陣列之存取履歷，輸出顯示欲追加更新之字元線之行位址的第2之行位址的位址產生部、和選擇前述第1及第2之行位址之任一方之選擇電路、根據從前述選擇電路輸出之前述第1或第2之行位址，存取前述複數之字元線之任一者的行解碼器。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述行解碼器係每當發出更新命令，根據從前述選擇電路輸出之前述第1或第2之行位址，存取前述複數之字元線之任一者。
  13. 如申請專利範圍第12項之半導體裝置，其中，回應於前述更新命令，更新前述第1之行位址所示之字元線之時，更新從前述更新計數器輸出之前述第1之行位址之值、回應於前述更新命令，更新前述第2之行位址所示之 字元線之時，不更新從前述更新計數器輸出之前述第1之行位址之值。
  14. 如申請專利範圍第12項之半導體裝置，其中，更具備解析前述存取履歷之存取計數部；前述存取計數部係對於每1或2以上之字元線，計數存取次數者。
  15. 如申請專利範圍第14項之半導體裝置，其中，前述位址產生部係將關連於前述存取次數超過特定值之前述1或2以上之字元線的字元線之行位址，做為前述第2之行位址加以輸出。
  16. 如申請專利範圍第14項之半導體裝置，其中，前述存取計數部係回應於前述更新命令，重置鄰接於前述第1之行位址所示之字元線之字元線之前述存取次數。
  17. 如申請專利範圍第14至16項之任一項之半導體裝置，其中，前述存取計數部係於每鄰接之2條之字元線，計數存取次數者。
  18. 一種半導體裝置，其特徵係具備：包含各別連接需要更新動作所成資訊之保持的複數之記憶格，各別分配對應之行位址之第1及第2之字元線的複數之字元線、和根據前述行位址，存取於前述複數之字元線的行解碼器、和計數對前述第1之字元線之存取次數的存取計數部、和回應前述存取計數部之計數值到達特定值，於前述 行解碼器，供給前述第2之字元線之行位址的位址產生部。
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