TW201436474A - 用於數位至類比轉換器之使用失配雜訊整形的多重輸出動態元件匹配演算法 - Google Patents

用於數位至類比轉換器之使用失配雜訊整形的多重輸出動態元件匹配演算法 Download PDF

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Abstract

用於動態選擇數位至類比(DAC)電路元件，以提供真差動輸出三角積分(ΔΣ)DAC的系統與方法。決定所接收到的N位元輸入碼的正負號與數量m。若輸入碼包含正值，則由正元件選擇器從複數個電路元件中選擇m+r個電路元件，其中r包含旋轉元件數量，且由負元件選擇器選擇r個電路元件。每一所選擇的電路元件包含未被對於前一個接收到的輸入碼選擇且具有對應的最小使用率計數值的電路元件。若輸入碼包含負值，則負元件選擇器選擇m+r個電路元件，且正元件選擇器選擇r個電路元件。電路元件能夠被配置為正電路元件或負電路元件。

Description

用於數位至類比轉換器之使用失配雜訊整形的多重輸出動態元件匹配演算法
本文所揭示的標的，相關於動態選擇電路元件的系統與方法。更詳言之，本文所揭示的標的，相關於動態選擇電路元件以提升低雜訊低功率三角積分(△Σ)數位至類比轉換器(DAC)的線性度的系統與方法。
在數位至類比(D/A)轉換期間內，產生對應於數位輸入取樣的溫度計碼。溫度計碼隨後被用於選擇在類比域中標定數位輸入取樣的數個DAC元件。為了讓D/A轉換程序為線性，假定所有DAC元件為相同的。然而現實上，DAC元件之中存在失配，且習知的DAC元件選擇方案產生表現為轉換失真的碼相依錯誤(code-dependent error)。
通常，使用習知的資料加權平均(DWA)演算法來白化(whiten)碼相依錯誤，並提供一階失配雜訊整形，從而將所產生白雜訊功率的大部分移動到訊號帶之外。(例如， 參見R.T.Baird與T.S.Fiez，“Improved△Σ DAC linearity using data weighted averaging”，Proc.IEEE International Symposium on Circuits and Systems，May 1995，Vol.1，pp.13-16”)。此演算法的一階失配雜訊整形，為讓所選擇數量之DAC元件線性地標定數位輸入取樣碼所需要的結果。因此，為了實施此具有一階失配雜訊整形的演算法，首先必須將有號輸入碼組線性映射至非負碼組，因為習知的DWA元件旋轉演算法不能線性地處理碼正負號變換。
例如，看到輸入有號兩位元數位碼組[-3,-1,+1,+3]，此數位碼組欲被轉換成[-3V,-1V,+1V,+3V]之對應類比輸出值。第1圖繪製習知單端DAC配置100的示例性功能方塊圖，單端DAC配置100實施習知的DWA演算法。在一開始，有號碼組被轉換成非負碼，諸如，[-3,-1,+1,+3] → [0,1,2,3]
在第1圖101處，有號輸入兩位元數位碼組[-3,-1,+1,+3]已經被以熟知的方式(未圖示)轉換成非負碼[0,1,2,3]。在102處，實施習知的DWA演算法，以提供動態元件匹配(DEM)。DAC 103(其中僅圖示複數個DAC元件中的一個DAC元件)被DEM 102選擇，且非負碼被轉換為[0,1,2,3] → 6Vr/R,4Vr/R,2Vr/R,0]其中Vr為參考電壓，而Vr/R為對應於參考電壓Vr的參考電流。換言之，在104，DAC元件103輸出分別對應於非負碼[0,1,2,3]的電流[6Vr/R,4Vr/R,2Vr/R,0]。藉由加入由電流源105提供的DC偏移，將非負碼組重定中心。在107處，濾波器 106輸出經重定中心的碼[-3Vr,-Vr,+Vr,+3Vr]。
雖然習知的DWA演算法藉由一階雜訊整形減少了 帶內失配雜訊，然而加入DC偏移(諸如第1圖所圖示)將非必要的雜訊注入了DAC輸出。再者，因為執行DC偏移的電路系統並非DAC輸出訊號的部分，所以浪費了額外的功率。
對於高效能的DAC系統，習知上使用兩個相同的 DAC來形成擬差動DAC。第2圖繪製習知的擬差動DAC配置200的示例性功能方塊圖。在第2圖201處，有號輸入兩位元數位碼組[-3,-1,+1,+3]已由熟知的方式(未圖示)被轉換成兩個非負碼組[0,1,2,3]與[3,2,1,0]。在202a與202b實施習知DWA演算法兩次，以提供動態元件匹配(DEM)。 DAC 203a與203b(其中僅圖示每一情況中複數個DAC元件中的一個DAC元件)分別在204a與204b提供DAC電流[3Vr/R,2Vr/R,Vr/R,0]與[0,Vr/R,2Vr/R,3Vr/R]。藉由在205a與205b處加入DC偏移，分別將兩個非負碼組重定中心。在207處，差動濾波器206輸出經重定中心的碼[-3Vr,-Vr,+Vr,+3Vr]而為擬差動DAC輸出。
與第1圖習知單端DAC配置類似的習知擬差動DAC 配置，在功率或面積上是無效率的，且偏差電流使訊號路徑雜訊效能降級。此外，提供DC偏移的習知電路系統將額外的熱雜訊注入訊號路徑。
下文呈現對於本發明的簡化概要內容，以提供對於 本發明的一些態樣的基本了解。此概要內容並非對於本發明 的廣泛綜述。此概要內容不意為識別本發明的關鍵/必要元件，或刻劃本發明的範圍。此概要內容的目的，僅為以簡化形式呈現本發明的一些概念，以作為對於爾後所呈現之詳細說明的前言。
一種設備，包含輸入碼分解器，該輸入碼分解器能 夠決定所接收到的N位元輸入碼為正值或負值，以及該輸入碼的數量m，至少一個正元件選擇器；以及至少一個負元件選擇器，其中若所接收到的該輸入碼包含正值，則該至少一個正元件選擇器能夠回應於該輸入碼分解器，而從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含旋轉元件數量，每一電路元件能夠經配置為正電路元件或負電路元件，每一有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇且具有對應的最小使用率計數值的電路元件，所選擇的該等m+r個電路元件意為正輸出電路元件，且該至少一個負元件選擇器能夠回應於該輸入碼分解器，而從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇、具有對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的電路元件，所選擇的該等r個電路元件意為負輸出電路元件，且若所接收到的該輸入碼包含負值，則該至少一個負元件選擇器能夠回應於該輸入碼分解器，而從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含旋轉元件數量，每一有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇且具有對應 的最小使用率計數值的電路元件，所選擇的該等m+r個電路元件意為負輸出電路元件，且該至少一個正元件選擇器能夠回應於該輸入碼分解器，而從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇、具有對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的電路元件，所選擇的該等r個電路元件意為正輸出電路元件。
一種方法，包含以下步驟：決定所接收到的N位元 輸入碼為正值或負值；決定該輸入碼的數量m；若所接收到的該輸入碼包含正值，則從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含旋轉元件數量，每一電路元件能夠經配置為正電路元件或負電路元件，每一有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇且具有對應的最小使用率計數值的電路元件，所選擇的該等m+r個電路元件意為正輸出電路元件，且從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇、具有對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的電路元件，所選擇的該等r個電路元件意為負輸出電路元件；且若所接收到的該輸入數位碼包含負值，則從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含旋轉元件數量，每一電路元件能夠經配置為正電路元件或負電路元件，每一有效候選電路元件包含未被對於前一個 接收到的N位元輸入碼選擇且具有對應的最小使用率計數值的電路元件，所選擇的該等m+r個電路元件意為負輸出電路元件，且從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於前一個接收到的N位元輸入碼選擇、具有對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的電路元件，所選擇的該等r個電路元件意為正輸出電路元件。
100‧‧‧習知單端DAC配置
101‧‧‧節點
102‧‧‧(DEM)DWA
103‧‧‧DAC
104‧‧‧節點
105‧‧‧電流源
106‧‧‧濾波器
107‧‧‧節點
200‧‧‧擬差動DAC配置
201‧‧‧節點
202a,202b‧‧‧(DEM)DWA
203a,203b‧‧‧DAC
204a,204b‧‧‧節點
205a,205b‧‧‧電流源
206‧‧‧濾波器
207‧‧‧節點
300‧‧‧真差動輸出DAC配置
301‧‧‧DEM
302‧‧‧DAC元件
303‧‧‧積分器
304‧‧‧電流源
305‧‧‧電流槽
306‧‧‧切換器
307‧‧‧切換器
401‧‧‧輸入碼分解器
402‧‧‧正元件選擇器
403‧‧‧負元件選擇器
404‧‧‧正元件使用率計數器陣列
405‧‧‧負元件使用率計數器陣列
406‧‧‧已使用元件陣列
801-813‧‧‧程序步驟
900‧‧‧資訊處理系統
910‧‧‧應用處理器
912‧‧‧基頻處理器
914‧‧‧SDRAM
916‧‧‧NAND快閃
918‧‧‧NOR快閃
920‧‧‧WWAN收發器
922‧‧‧功率放大器
924‧‧‧天線
926‧‧‧WLAN收發器
928‧‧‧天線
930‧‧‧顯示器
932‧‧‧觸控螢幕
934‧‧‧環境光感測器
936‧‧‧攝影機
938‧‧‧陀螺儀
940‧‧‧加速度計
942‧‧‧磁力計
944‧‧‧音頻編解碼器
946‧‧‧GPS控制器
948‧‧‧GPS天線
950‧‧‧音頻埠
952‧‧‧I/O收發器
954‧‧‧I/O埠
956‧‧‧記憶體插槽
1010‧‧‧外殼
1016‧‧‧使用者手指
1018‧‧‧觸控筆
1020‧‧‧實體致動器區域
1028‧‧‧揚聲器插頭
1100‧‧‧製造產品
1101‧‧‧非暫態性電腦可讀取儲存媒體
附加圖式僅為示例(而不為限制)地圖示說明了本文所揭示的標的，在附加圖式中類似的元件符號指示類似的元件，且在圖式中：第1圖繪製實施習知DWA演算法的習知單端DAC配置的示例性功能方塊圖；第2圖繪製用於習知擬差動DAC配置的示例性功能方塊圖；第3圖繪製根據本文所揭示標的的真差動輸出DAC配置的示例性具體實施例的功能方塊圖；第4圖繪製根據本文所揭示標的的，圖示更多DEM細節的真差動輸出DAC配置的示例性具體實施例的功能方塊圖；第5圖繪製根據本文揭示之標的的DEM，在對於兩位元差動輸出DAC接收到示例性的+3輸入碼之後的狀態快照；第6圖繪製習知DWA演算法在3kHz輸入數位取樣 序列下的經模擬輸出頻譜，此DWA演算法被使用於具有真差動輸出配置(亦即第3圖)且具有1%元件失配的四位元音頻帶△Σ DAC；第7圖繪製本文所揭示之DEM演算法在3kHz輸入數位取樣序列下的經模擬輸出頻譜，此DEM演算法被使用於具有真差動輸出配置且具有1%元件失配的四位元音頻帶△Σ DAC；第8圖繪製根據本文所揭示之標的的DEM程序的示例性具體實施例的流程圖；第9圖繪製根據本文所揭示標的之資訊處理系統的示例性功能方塊圖，資訊處理系統能夠對於各種電路類型有形地實施用於動態選擇電路元件的裝置及(或)電路系統；第10圖繪製根據本文所揭示之一或更多個具體實施例的第9圖資訊處理系統的示例性具體實施例的等角視圖，此示例性具體實施例可可選地包含觸控螢幕；且第11圖繪製製造產品的示例性具體實施例，製造產品包含儲存了電腦可讀取指令於其上的非暫態性電腦可讀取儲存媒體，電腦可讀取指令在由電腦類型裝置執行時，產生根據本文所揭示標的的各種技術與方法的任意者。
本文所揭示的標的，相關於用於動態地選擇電路元件的系統與方法，此系統與方法係用於各種類型的電路，諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等。更詳言之， 本文所揭示的標的，相關於對用於有號輸入碼組之電路元件的動態元件匹配(DEM)，產生多重選擇器訊號的技術。每一選擇器獨立地控制一個電路元件群組，使得來自所選電路元件群組的輸出序列將具有一階失配雜訊整形。此外，對於差動輸出DAC，本文所揭示的標的使用單一電路元件庫，相對於習知上所使用的兩個電路元件庫。再者，本文所揭示的標的，不需要用於產生DC偏移的個別電路系統。另外，本文所揭示的技術提供在面積與功率上有效率且具有低熱雜訊底(thermal noise floor)的對應DEM-DAC系統。
雖然本文所揭示的標的相關於各種類型的電路，諸 如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等，為了清楚說明，連同特定的△Σ DAC範例與配置來說明本文所揭示的標的的技術。本文揭示特定的示例性具體實施例，此具體實施例相關於使用兩個選擇器的四位元高效能差動輸出△Σ音頻DAC；然而，應了解到本文所揭示的DEM技術，可被應用至其他類型的DAC與ADC(其中使用了額外的選擇器)。
本文所使用的用語「示例性」，表示「作為範例、 實例或圖示說明」。作為「示例性」而說明於本文中的任何具體實施例，不應被解譯為應該要較佳(或較優)於其他具體實施例。此外應理解到，為了簡單並(或)清晰地說明，圖示說明於圖式中的元件未依實際比例來繪製(此並非必要的)。例如，一些元件的尺寸可被誇大(相對於其他元件)，以清晰圖示說明。再者，在一些圖式中，為了清晰圖示說明 圖式，參考文字僅指示複數個類似元件中的一者或兩者，儘管所有類似元件可不被由參考文字指示。另外應了解到，雖然本文所揭示標的之部件及(或)元件的一些部分，已為了清晰圖示而被忽略於圖式中，然而係意為進行良好的工程設計、建置以及組件實施。
第3圖繪製根據本文所揭示標的的真差動輸出DAC 配置300的示例性具體實施例的功能性方塊圖。與第2圖圖示的習知擬差動DAC配置200相較之下，DAC 300在面積與功率方面上更有效率。DAC 300包含DEM 301，DEM 301耦接至複數個DAC元件302(其中僅圖示一個DAC元件)。 DAC元件302的輸出耦接至濾波器303，濾波器303提供真差動輸出。每一DAC元件302包含電流源304、電流槽305以及切換器306與307。根據本文所揭示的標的，通過電流源304的電流實質上等於通過電流槽305的電流。因為每一DAC元件302包含電流源與電流槽兩者，消除了與習知配置相關聯的DC偏移電流。再者，對於最小輸入碼，僅有最少量的DAC元件被連接至訊號路徑，從而亦提升了雜訊效能。相關聯於濾波器303的R與C的值，係取決於特定的設計準則。
習知的DWA演算法不適合與DEM 301使用，因為 習知DWA演算法的碼選擇機制無法線性地提供DAC元件的正負號改變。每一DAC元件302以兩個方向輸出電流，從而准許DEM 301根據本文所揭示的標的來接收輸入正負號改變。由DAC元件302輸出的電流的特定方向，係由切換器306與307選擇。若DEM 301將DAC元件302選擇為正元件， 則切換器306與307經配置以連接至切換器的「p」端點。若DEM 301將DAC元件302選擇為負元件，則切換器306與307經配置以連接至切換器的「n」端點。若DEM 301未選擇DAC元件302，則DAC元件的電流源304與電流槽305兩者與DAC輸出斷開連接。
除了提供可與真差動輸出DAC配置使用的DAC元 件之外，本文所揭示的標的亦提供用於接收有號輸入碼組、產生可驅動真差動輸出DAC配置而不用複製DEM電路系統的多重元件選擇器以及提供一階失配雜訊整形的技術。
根據本文所揭示的標的，有號輸入碼被分解成正負 號與數量值。正負號被用以決定所選擇DAC元件的電流方向(亦即正或負)，而數量值被用以決定被對於輸入碼選擇並旋轉的DAC元件數量。
為了避免符元間干擾(ISI)，每一DAC元件在每 一次被選擇並使用之後必須具有返回零階段，此係由以下限制條件來保證：任何已對於先前取樣所選擇的DAC元件不能再被對於當前取樣來選擇。根據此限制條件，N位元DAC的最小DAC元件數量為2(2 N -1+2r)，此表示旋轉位元r需要額外的DAC元件。理論上，對於特定的失配分佈，旋轉位元r的數量對失配雜訊整形的衝擊為輕微的。然而實際上，可對DAC元件假定為高斯分佈的失配分佈，且可使用r=1以最小化熱雜訊底與DAC元件總和數量。
第4圖繪製真差動輸出DAC配置300的示例性具體 實施例的功能方塊圖，其中圖示DEM 301的更多細節。DEM 301包含輸入碼分解器401、正元件選擇器402、負元件選擇器403、正元件使用率計數器陣列404、負元件使用率計數器陣列405以及已使用元件陣列406。
輸入碼分解器401接收並分解輸入碼成正負號訊號 與數量訊號m。正負號訊號與數量訊號m之每一者被輸入至正元件選擇器402與負元件選擇器403。正負號訊號被用以決定哪個元件選擇器輸出m+r個元件選擇訊號至DAC元件302、以及哪個元件選擇器輸出r個選擇訊號至DAC元件302。數量訊號m被用以決定所選擇的特定DAC元件。若正負號訊號為正，則正元件選擇器402首先選擇DAC元件，隨後負元件選擇器403選擇DAC元件。若正負號訊號為負，則負元件選擇器403首先選擇DAC元件，隨後正元件選擇器402選擇DAC元件。
對於輸入碼所選擇的特定DAC元件302，係由使用 率計數器陣列404與405決定。每一選擇器402與403從最低的DAC元件位址開始，選擇對應於使用率計數器陣列中最小使用率計數的DAC元件，並在選擇了最後可用的具有最小使用率計數的DAC元件之後繞回起始的DAC元件。若具有使用率計數器陣列中最小使用率計數的DAC元件都不可用(亦即，已被選擇最少次數的DAC都不可用)，則隨後選擇具有陣列中最小值+1之使用率計數的DAC元件，如此進行，直到選擇器對輸入碼選擇了足夠的DAC元件為止(亦即m+r個DAC元件)。隨後對其他選擇器重複進行此程序。此程序保證對於相同輸入碼，候選的DAC元件無法被多於一個選擇 器選擇。換言之，對於本文揭示之用於差動輸出DAC的DEM技術特定範例，DAC元件無法同時被正元件選擇器與負元件選擇器兩者選擇。
基於此程序，DEM 301對複數個DAC元件302中的 DAC元件產生總和m+2r個多重元件選擇器訊號。若輸入碼為+m，則正元件選擇器將選擇m+r個元件，且負元件選擇器將選擇另外r個元件，所以所有元件輸出的和將僅等於+m個元件。類似地，若輸入取樣碼為-m，則負元件選擇器將選擇m+r個元件，且正元件選擇器將選擇另外r個元件，所以所有元件輸出的和將僅等於-m個元件。若DEM 301將DAC元件302選擇為正元件，則切換器306與307(第3圖)回應於正元件選擇器402輸出的選擇器訊號而被連接至切換器的「p」端點。 若DEM 301將DAC元件302選擇為負元件，則切換器306與307(第3圖)回應於負元件選擇器403輸出的選擇器訊號而被連接至切換器的「n」端點。若DEM 301未選擇DAC元件302，則DAC元件的電流源304與電流槽305兩者被與DAC輸出中斷連接。
過去特定選擇器選擇DAC元件的次數，被相關聯於 選擇器的使用率計數陣列來累積。在對於用於差動輸出DAC的DEM的情況中(諸如第4圖繪製)，使用兩個獨立的使用率計數器陣列-相關聯於正元件選擇器402的正使用率計數器陣列404，以及相關聯於負元件選擇器403的負使用率計數器陣列405。為了避免使用率計數器值變為無束縛的，使用率計數器陣列僅維持對於陣列中最小計數的偏移。在每次取樣 之後，每一陣列中的最小計數被重置為0，且陣列中的其他值減少用於將最小計數重置為0的相同值。
為了圖示說明此程序，參考第5圖，第5圖繪製對 於兩位元差動輸出DAC，在接收到示例性的+3輸入碼之後，DEM狀態的快照。旋轉位元數已被選擇為r=1。因此，因為DAC為兩位元DAC，DAC元件的最少數量為10。
第5圖的中心為十個DAC元件的位址0-9。基於先前接收到的輸入碼，對先前數位取樣選擇五個DAC元件：DAC元件(0,4,7,8,9)。因此，DAC元件(0,4,7,8,9)在已使用元件環中被標註為X，並無法被對於當前的+3輸入碼來選擇。因為當前輸入碼為+3，正負號被決定為正，且數量m被決定為3。因為正負號為正，正選擇器首先選擇四個DAC元件，接著負選擇器選擇一個DAC元件。(若正負號已被決定為負，則負選擇器將首先選擇DAC元件，接著才是正選擇器。)
根據正選擇器使用率計數器，DAC元件(2,3,5)具有0的最小利用率計數，且未對於先前取樣被使用(亦即在已使用元件環中沒有X)，所以DAC元件[2,3,5]為有效的候選來讓正選擇器選擇。需要再從下一個使用率群組中選擇一個使用率計數為1的DAC元件，以讓正選擇器選擇m+r個DAC元件。第一個使用率計數為1(亦即最小值+1)的DAC元件為DAC元件0；然而，此DAC元件無法被選擇，因為DAC元件0已被用於先前取樣。因此，下一個候選的DAC元件，DAC元件1，作為替代而被選擇，從而滿足了正選擇器的工作。此時，負選擇器選擇一個DAC元件(亦即r)。DAC元 件(0,1,2,3,4,5)皆無法作為候選而被選擇，因為他們不是被使用於先前取樣中(亦即在已使用元件環中為X)就是當前被正選擇器選擇了。因此，負選擇器選擇使用率計數為0的DAC元件6。
因此，對於+3輸入碼，兩個選擇器選擇DAC元件(1, 2,3,5,6)。這些特定的DAC元件對於下一取樣將不為有效。 同時，對於DAC元件1、2、3與5正選擇器使用率計數陣列將增量1，而對於DAC元件6負選擇器使用率計數陣列將增量1。
第6圖繪製習知DWA演算法在3kHz輸入數位取樣 序列下的經模擬輸出頻譜，此DWA演算法被使用於具有真差動輸出配置(亦即第3圖)且具有1%元件失配的四位元音頻帶△Σ DAC。失配雜訊為白雜訊且位於音頻帶中，而習知DWA演算法提供的一階失配雜訊整形未出現，換言之，未出現延伸至DC的20dB/decade滾離(為一階雜訊整形的特性)。 在第6圖中，失配雜訊被單純地隨機化，且頻譜在100kHz下為平坦，從而顯著提升了訊號頻帶中的整合雜訊底。
相對於第6圖，第7圖繪製本文所揭示之DEM演算 法在3kHz輸入數位取樣序列下的經模擬輸出頻譜，此DEM演算法被使用於具有真差動輸出配置(亦即第3圖)且具有1%元件失配的四位元音頻帶△Σ DAC。失配雜訊在音頻帶中展示了一階雜訊整形。第6圖與第7圖的頻譜僅圖示DAC元件失配雜訊。因此，使用習知DWA演算法的擬差動DAC配置(第2圖)，與使用本文所揭示之DEM技術的真差動DAC 配置(第3圖)兩者，皆具有一階雜訊整形，如第7圖圖示。 然而，在對四位元DAC考量熱雜訊時，使用習知DWA演算法的擬差動DAC配置的熱雜訊底，大於使用本文所揭示之DEM技術的真差動DAC配置的熱雜訊底五倍(亦即14dB)。
第8圖繪製根據本文所揭示之標的的DEM程序800 的示例性具體實施例的流程圖。在一個示例性具體實施例中，N位元有號輸入碼組一開始被編碼成[-(2N-1),-(2N-3),...,-1,+1,...,+(2N-3),+(2N-1)]組。例如，四位元有號碼具有下列值之一者：[-15,-13,...,-1,+1,...,13,15]。應了解到，此編碼可預先完成，或可在接收到輸入碼時完成。亦應了解到，程序800應由(但不限於)執行產生程序800之指令的狀態機或計算裝置來執行。
程序開始於801，且在802處接收到輸入碼。在803 處，每一接收到的輸入數位碼被分解成正負號位元與對應的數量m值。若在804處輸入碼的正負號為正，則流程繼續至805，在805中正元件選擇器選擇m+r個DAC元件為正元件，其中m為碼的數量而r為旋轉元件的數量。在806處，負元件選擇器選擇r個DAC元件為負元件。在807處，正DAC元件與負DAC元件的和，提供對應於(m+r)-r=m個正DAC元件的總和DAC輸出。在808處，將正與負元件選擇器使用率計數器陣列增量。在813處，調整每一使用率計數器陣列中的使用率計數，使得最小使用率計數被重置為0，而所有其他計數器陣列值被以用於將最小計數重置為0的值來減量。流程持續以返回802。
若在804處輸入碼的正負號為負，則流程持續至 809，在809中負元件選擇器選擇m+r個DAC元件為負元件。 在810處，正元件選擇器選擇r個DAC元件為正元件。在811處，正DAC元件與負DAC元件的和，提供對應於(m+r)-r=m個負DAC元件的總和DAC輸出。在812處，將正與負元件選擇器使用率計數器陣列增量。在813處，調整每一使用率計數器陣列中的使用率計數，使得最小使用率計數被重置為0，而所有其他計數器陣列值被以用於將最小計數重置為0的值來減量。流程持續以返回802。
第9圖繪製根據本文所揭示標的之資訊處理系統 900的示例性功能方塊圖，資訊處理系統900能夠對於各種電路類型(諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等)，有形地實施用於動態選擇電路元件的裝置及(或)電路系統。 此外，資訊處理系統900能夠根據本文所揭示之標的，有形地實施諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等的裝置。 雖然資訊處理系統900代表數種計算平台的一個範例，但資訊處理系統900可包含更多或更少的元件，及(或)與第9圖所示不同的元件設置，且所主張標的的範圍不限於這些方面。
在一或更多個具體實施例中，資訊處理系統900可 包含一或更多個應用處理器910與基頻處理器912。應用處理器910可作為一般用途處理器，以執行資訊處理系統900的 應用與各種子系統。應用處理器910可包含單核心，或者可包含多處理核心(其中核心的一或更多者可包含數位訊號處理器或數位訊號處理核心)。此外，應用處理器910可包含配置在相同晶片上的圖像處理器或共處理器，或者，耦接至應用處理器910的圖像處理器可包含個別且分立的圖像晶片。應用處理器910可包含板上(on-board)記憶體(諸如快取記憶體)，且可進一步被耦接至外部記憶體裝置(諸如同步動態隨機存取記憶體(SDRAM)914)以儲存及(或)執行應用，諸如能夠根據本文所揭示之標的對各種電路類型動態選擇電路元件。在操作期間，NAND快閃916儲存應用及(或)資料，即使資訊處理系統900被中斷供電。再者，應用處理器910可執行儲存在SDRAM 914及(或)NAND快閃916中的，產生根據本文所揭示之標的的DEM-DAC程序的電腦可讀取指令。
在一個示例性具體實施例中，基頻處理器912可控 制資訊處理系統900的寬頻無線電功能。基頻處理器912可在NOR快閃918中儲存用於控制此種寬頻無線電功能的碼。 基頻處理器912控制無線廣域網路(WWAN)收發器920，WWAN收發器920用於將寬頻網路訊號調變及(或)解調變，(例如)以經由3GPP LTE網路或類似者來通訊，如在本文中對於第9圖所討論者。WWAN收發器920耦接至一或更多個功率放大器922，一或更多個功率放大器922各別耦接至一或更多個天線924，以經由WWAN寬頻網路傳送與接收射頻訊號。基頻處理器912亦可控制耦接至一或更多個適合的天線 928的無線本地區域網路(WLAN)收發器926，WLAN收發器926可能夠經由基於藍芽(Bluetooth)之標準、基於IEEE 802.11之標準、基於IEEE 802.16之標準、基於IEEE 802.18之無線網路標準、基於3GPP協定之無線網路、基於第三代合作夥伴計劃長程演進(3GPP LTE)之無線網路標準、基於3GPP2空中介面演進(3GPP2 AIE)之無線網路標準、基於3GPP-LTE-Advanced之無線網路、基於UMTS協定之無線網路、基於CDMA2000協定之無線網路、基於GSM協定之無線網路、基於蜂巢式數位封包資料(CDPD-based)協定之無線網路、基於Mobitex協定之無線網路、基於近場通訊(NFC-based)之鏈結、基於WiGig之網路、基於ZigBee之網路或類似者來通訊。應注意到，這些僅為應用處理器910與基頻處理器912的示例性實施例，且所主張標的的範圍並不限於這些方面。例如，SDRAM 914、NAND快閃916及(或)NOR快閃918的任一者或更多者，可包含其他類型的記憶體科技，諸如基於磁性的記憶體、基於硫族化合物(chalcogenide)的記憶體、基於相位改變的記憶體、基於光學的記憶體或基於雙向(ovonic)的記憶體，且所主張標的的範圍並不限於此方面中。
在一或更多個具體實施例中，應用處理器910可驅 動顯示器930，以顯示各種資訊或資料，並可進一步經由觸控螢幕932，(例如)經由手指或觸控筆，來接收來自使用者的觸控輸入。在一個示例性具體實施例中，螢幕932對使用者顯示可由使用者經由手指及(或)尖筆來選擇，以將資訊鍵 入資訊處理系統900的選單及(或)選項。
可利用環境光感測器934來偵測資訊處理系統900操作於其中的環境光的量，(例如)以根據環境光感測器934所偵測到的環境光強度來控制顯示器930的亮度或對比值。可利用一或更多個攝影機936以擷取圖像，圖像由應用處理器910處理及(或)至少被暫時儲存於NAND快閃916中。再者，應用處理器可被耦接至陀螺儀938、加速度計940、磁力計942、音頻編解碼器(CODEC)944及(或)耦接至適當的全球定位系統(GPS)天線948的GPS控制器946，以偵測包含位置、動作及(或)指向的資訊處理系統900環境性質。或者，控制器946可包含全球衛星導航系統(GNSS)控制器。音頻CODEC 944可耦接至一或更多個音頻埠950，以經由內部裝置及(或)經由外部裝置來提供麥克風輸入與揚聲器輸出(例如經由耳機與麥克風插頭)，外部裝置經由音頻埠950耦接至資訊處理系統。在一個示例性具體實施例中，CODEC 944能夠根據本文所揭示之標的，來對各種類型的電路(諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等)動態選擇電路元件。在另一示例性具體實施例中，CODEC 944能夠根據本文所揭示之標的有形地實施裝置，諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等。
應用處理器910可耦接至一或更多個輸入/輸出(I/O)收發器952，以耦接至一或更多個I/O埠954，諸如通 用串列匯流排(USB)埠、高解析度多媒體介面(HDMI)埠、串列埠等等。再者，I/O收發器952的一或更多者可耦接至用於可選的可移除式記憶體的一或更多個記憶體插槽956，可移除式記憶體諸如保全數位(SD)卡或用戶識別模組(SIM)卡，雖然所主張標的的範圍並不限於這些方面。
第10圖繪製根據本文所揭示之一或更多個具體實 施例的第9圖資訊處理系統的示例性具體實施例的等角視圖，此示例性具體實施例可可選地包含觸控螢幕。第10圖圖示根據本文所揭示之標的的第9圖資訊處理系統900的範例實施例，此範例實施例被有形地實施為蜂巢式電話、智慧型手機、智慧型裝置或平板型裝置或類似者，並可包含諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等的裝置。在一或更多個具體實施例中，資訊處理系統900可包含根據本文所揭示標的對各種類型的電路動態選擇電路元件的能力，及(或)可根據本文所揭示標的包含諸如數位至類比轉換器(DAC)、三角積分(△Σ)DAC、類比至數位轉換器(ADC)、△Σ ADC、濾波器等等的裝置。資訊處理系統900可包含外殼1010，外殼具有顯示器930，顯示器930可包含用於經由使用者手指1016及(或)經由觸控筆1018接收觸覺輸入控制與指令的觸控螢幕932，以控制一或更多個應用處理器910。外殼1010可容納資訊處理系統900的一或更多個部件，例如一或更多個應用處理器910，SDRAM 914、NAND快閃916、NOR快閃918、基頻處理器912及(或)WWAN收發器920中之一 或更多者。可選地，資訊處理系統900可進一步包含實體致動器區域1020，實體致動器區域1020可包含用以經由一或更多個按鈕或切換器控制資訊處理系統900的鍵盤或按鈕。資訊處理系統900亦可包含用於接收諸如快閃記憶體之非揮發性記憶體的記憶體埠或插槽956，非揮發性記憶體例如為保全數位(SD)卡或用戶識別模組(SIM)卡的形式。可選地，資訊處理系統900可進一步包含一或更多個揚聲器及(或)麥克風924與連結埠954，以將資訊處理系統900連接至另一電子裝置、塢、顯示器、充電器等等。此外，資訊處理系統900可在外殼1010的一或更多側上包含耳機或揚聲器插頭1028以及一或更多個攝影機936。應注意到，第9圖與第10圖的資訊處理系統900在各種設置中，可包含比圖示者要更多或更少的元件，且所主張標的的範圍並不限於此方面。
第11圖繪製製造產品1100的示例性具體實施例， 製造產品1100包含儲存了電腦可讀取指令於其上的非暫態性電腦可讀取儲存媒體1101，電腦可讀取指令在由電腦類型裝置執行時，產生根據本文所揭示標的的各種技術與方法的任意者。可用於電腦可讀取儲存媒體1101的示例性電腦可讀取儲存媒體，可為(但不限於)基於半導體的記憶體、基於光學的記憶體、基於磁性的記憶體或以上之組合者。
雖然為了清楚了解而說明了上文所揭示的標的的一些細節，將顯然可知，可在附加申請專利範圍的範圍內實施一些改變與修改。因此，這些具體實施例應被視為說明性而非限制性，且本文所揭示之標的不應被限制為本文所給定的 細節，而是可在附加申請專利範圍的範圍與均等範圍內進行修改。
301‧‧‧DEM
302‧‧‧DAC元件
303‧‧‧積分器
401‧‧‧輸入碼分解器
402‧‧‧正元件選擇器
403‧‧‧負元件選擇器
404‧‧‧正元件使用率計數器陣列
405‧‧‧負元件使用率計數器陣列
406‧‧‧已使用元件陣列

Claims (20)

  1. 一種設備，包含：一輸入碼分解器，該輸入碼分解器能夠決定所接收到的一N位元輸入碼為一正值或一負值，以及該輸入碼的一數量m；至少一個正元件選擇器；以及至少一個負元件選擇器，其中：若所接收到的該輸入碼包含一正值，則該至少一個正元件選擇器能夠回應於該輸入碼分解器，而從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含一旋轉元件數量，每一電路元件能夠經配置為一正電路元件或一負電路元件，每一有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇且具有一對應的最小使用率計數值的一電路元件，所選擇的該等m+r個電路元件意為正輸出電路元件，且該至少一個負元件選擇器能夠回應於該輸入碼分解器，而從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇、具有一對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的一電路元件，所選擇的該等r個電路元件意為負輸出電路元件，且若所接收到的該輸入碼包含一負值，則 該至少一個負元件選擇器能夠回應於該輸入碼分解器，而從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含一旋轉元件數量，每一有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇且具有一對應的最小使用率計數值的一電路元件，所選擇的該等m+r個電路元件意為負輸出電路元件，且該至少一個正元件選擇器能夠回應於該輸入碼分解器，而從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇、具有一對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的一電路元件，所選擇的該等r個電路元件意為正輸出電路元件。
  2. 如請求項1所述之設備，其中該至少一個正元件選擇器更能夠在該輸入碼包含一正值時，回應於該輸入碼分解器以輸出m+r個選擇器訊號，且其中該至少一個負元件選擇器更能夠在該輸入碼包含一負值時，回應於該輸入碼分解器以輸出m+r個選擇器訊號。
  3. 如請求項2所述之設備，其中所選擇的該等m+r個電路元件之每一者包含第一節點與第二節點，其中若該輸入數位碼包含一正值，則所選擇的該等m+r個電路元件經配置以從 該第一節點汲取一電流，並將該電流沉入該第二節點中，且其中若該輸入數位碼包含一負值，則所選擇的該等m+r個電路元件經配置以從該第二節點汲取一電流，並將該電流沉入該第一節點中。
  4. 如請求項3所述之設備，該設備進一步包含一差動輸出濾波器，該差動輸出濾波器能夠將各別通過所選擇的該等m+2r個電路元件的該等第一與第二節點的電流轉換至電壓，該濾波器的一差動輸出訊號對應於所接收到的該N位元輸入碼的該正負號與該數量m。
  5. 如請求項4所述之設備，該設備進一步包含複數個電路元件。
  6. 如請求項5所述之設備，其中該複數個電路元件包含一2(2 N -1+2r)電路元件最小值。
  7. 如請求項6所述之設備，其中該複數個電路元件包含數位至類比轉換器(DAC)元件。
  8. 如請求項6所述之設備，其中該設備為一三角積分(△Σ)數位至類比轉換器(DAC)。
  9. 如請求項1所述之設備，其中該複數個電路元件包含包 含一2(2 N -1+2r)電路元件最小值。
  10. 如請求項1所述之設備，其中該複數個電路元件包含複數個數位至類比(DAC)電路元件，該複數個數位至類比電路元件之每一者能夠具有一雙向電流輸出。
  11. 一種方法，包含以下步驟：決定所接收到的一N位元輸入碼為一正值或一負值；決定該輸入碼的一數量m；若所接收到的該輸入碼包含一正值，則從複數個電路元件中選擇m+r個有效候選電路元件，其中r包含一旋轉元件數量，每一電路元件能夠經配置為一正電路元件或一負電路元件，每一有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇且具有一對應的最小使用率計數值的一電路元件，所選擇的該等m+r個電路元件意為正輸出電路元件，且從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇、具有一對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的一電路元件，所選擇的該等r個電路元件意為負輸出電路元件；且若所接收到的該輸入數位碼包含一負值，則從複數個電路元件中選擇m+r個有效候選電路元 件，其中r包含一旋轉元件數量，每一電路元件能夠經配置為一正電路元件或一負電路元件，每一有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇且具有一對應的最小使用率計數值的一電路元件，所選擇的該等m+r個電路元件意為負輸出電路元件，且從該複數個電路元件中選擇r個剩餘的有效候選電路元件，該等剩餘的有效候選電路元件包含未被對於一前一個接收到的N位元輸入碼選擇、具有一對應的最小使用率計數值且不為所選擇的該等m+r個電路元件中之一者的一電路元件，所選擇的該等r個電路元件意為正輸出電路元件。
  12. 11所述之方法，該方法進一步包含以下步驟：輸出m+r個選擇器訊號至所選擇的該等m+r個電路元件，且輸出r個選擇器訊號至所選擇的該等r個電路元件。
  13. 如請求項12所述之方法，其中所選擇的該等m+r個電路元件之每一者包含第一節點與第二節點，且該方法進一步包含以下步驟：若該輸入數位碼包含一正值，則將所選擇的意為正輸出電路元件的該等m+r個電路元件配置為從該第一節點汲取電流，並將電流沉入該第二節點中，並將所選擇的意為負輸出電路元件的該等r個電路元件配置為從該第二節點汲取電流，並將該電流沉入該第一節點中；以及 若該輸入數位碼包含一負值，則將所選擇的意為負輸出電路元件的該等m+r個電路元件配置為從該第二節點汲取電流，並將電流沉入該第一節點中，並將所選擇的該等r個電路元件配置為從該第一節點汲取電流，並將電流沉入該第二節點中。
  14. 如請求項13所述之方法，該方法進一步包含以下步驟：根據各別通過所選擇的該等m+2r個電路元件的該等第一與第二節點的該等電流，形成一差動輸出訊號，該差動輸出訊號對應於所接收到的該N位元輸入碼的該正負號與該數量m。
  15. 如請求項14所述之方法，其中形成該差動輸出訊號之步驟包含以下步驟：將各別通過所選擇的該等m+2r個電路元件的該等第一與第二節點的該等電流轉換成一電壓。
  16. 如請求項15所述之方法，其中該複數個電路元件包含一2(2 N -1+2r)電路元件最小值。
  17. 如請求項16所述之方法，其中該方法為執行儲存在一非暫態性電腦可讀取媒體中的指令所產生的結果。
  18. 如請求項12所述之方法，該方法進一步包含以下步驟：在輸出該等m+2r個選擇器訊號之後，將最小使用率計數值減少至零；以及 以用於將該等最小使用率計數值減少至零的一值，減少所有其他使用率計數值。
  19. 如請求項11所述之方法，其中該複數個電路元件包含包含一2(2 N -1+2r)電路元件最小值。
  20. 如請求項11所述之方法，其中該複數個電路元件包含複數個數位至類比(DAC)電路元件，該複數個數位至類比電路元件之每一者能夠具有一雙向電流輸出。
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