TW201436205A - 半導體裝置與其之製造方法 - Google Patents

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Abstract

一種半導體裝置包含基板、異質結構體、保護層、源極、汲極與閘極。異質結構體置於基板上，異質結構體包含第一半導體層、遮罩層、成長層與第二半導體層。第一半導體層置於基板上。遮罩層置於部份之第一半導體層上。成長層置於第一半導體層上，且毗鄰遮罩層設置。成長層包含主體部與至少一傾斜部。第二半導體層置於遮罩層與成長層上。保護層置於第二半導體層上，且至少置於遮罩層與成長層之傾斜部的上方。源極與汲極分別與異質結構體電性耦合。閘極置於保護層上，置於源極與汲極之間，並至少置於成長層之傾斜部上方。

Description

半導體裝置與其之製造方法
本發明是有關於一種半導體裝置。
高電子遷移電晶體(high electron mobility transistor, HEMT)為場效電晶體(field effect transistor, FET)之一類，因其具有高電子遷移率與低電阻，因此被廣泛應用於技術領域中。高電子遷移電晶體之優勢之一在於其為一種由二具有不同能隙之材料而組成的異質結構，而非用於傳統場效電晶體之pn接面。一般用於異質結構之二種材料結合為氮化鋁鎵(AlGaN)與氮化鎵(GaN)。因由氮化鋁鎵與氮化鎵組成為異質結構能夠於氮化鎵邊緣之導電帶形成量子井(quantum well)，因此二維電子氣(two-dimensional electron gas, 2DEG)便能存在於氮化鋁鎵與氮化鎵之間的界面上。
增強型(enhancement-mode)場效電晶體(也就是HEMT)在零閘源電壓時為常關型電晶體，其可應用於邏輯電路之開關元件。傳統上，製作增強型AlGaN/GaN高電子遷移電晶體的方法包含：(1)提供一薄層氮化鋁鎵層，(2)形成一閘極凹槽，(3)利用氟化物電漿製程，(4)利用氧氣電漿製程，(5)提供一pn接面之閘極，(6)提供一金屬/絕緣層/半導體層之閘極結構，以及(7)提供一退火之鉑基閘極金屬。然而上述的方法皆具有不易控制之臨界電壓、空間分佈不均勻、以及在製程中可能會出現表面損壞等缺點。
本發明之一態樣提供一種半導體裝置，包含基板、異質結構體、保護層、源極、汲極與閘極。異質結構體置於基板上，異質結構體包含第一半導體層、遮罩層、成長層與第二半導體層。第一半導體層置於基板上。遮罩層置於部份之第一半導體層上。成長層置於第一半導體層上，且毗鄰遮罩層設置。成長層包含主體部與至少一傾斜部。主體部與傾斜部皆具有上表面。遮罩層具有面向第一半導體層之下表面，主體部之上表面與遮罩層之下表面係非共平面，且傾斜部之上表面自主體部之上表面，沿著一夾角傾斜至遮罩層之下表面。第二半導體層置於遮罩層與成長層上。保護層置於第二半導體層上，且至少置於遮罩層與成長層之傾斜部的上方。源極與汲極分別與異質結構體電性耦合。閘極置於保護層上，置於源極與汲極之間，並至少置於成長層之傾斜部上方。
在一或多個實施方式中，成長層的數量為複數個。遮罩層置於二成長層之間。第二半導體層具有至少二貫穿孔，貫穿孔分別暴露出二成長層之至少一部份，且源極與汲極分別置於被二貫穿孔暴露之二成長層之二部份上。
在一或多個實施方式中，遮罩層具有一寬度，且寬度小於2微米。
在一或多個實施方式中，異質結構體更包含第三半導體層，置於遮罩層與第一半導體層之間。第一半導體層具有二凹槽，且部份之二成長層分別置於凹槽中。
在一或多個實施方式中，第一半導體層具有至少一凹槽，成長層之一部份置於凹槽中。
在一或多個實施方式中，第二半導體層具有至少一貫穿孔。貫穿孔暴露至少部份之成長層，第三半導體層具有至少一貫穿孔，且遮罩層具有至少一貫穿孔。第三半導體層之貫穿孔與遮罩層之貫穿孔共同暴露出至少部份之第一半導體層。源極與汲極其中一者置於被第三半導體層暴露之部份之第一半導體層上，且源極與汲極其中另一者置於被第二半導體層暴露之部份之成長層上。
在一或多個實施方式中，第二半導體層之材質與第三半導體層之材質係相同。
在一或多個實施方式中，半導體裝置更包含緩衝層，置於基板與異質結構體之間。
在一或多個實施方式中，遮罩層之材質為氧化物、氮化物或上述之任意組合。
在一或多個實施方式中，傾斜部之上表面與遮罩層之下表面之間的夾角為約60度。
在一或多個實施方式中，成長層之材質與第一半導體層之材質係相同。
本發明之另一態樣提供一種半導體裝置之製造方法，包含下列步驟：
(a)提供基板。
(b)形成異質結構體於基板上。形成異質結構體包含下列步驟：
(b.1)形成第一半導體層於基板上。
(b.2)形成遮罩層於部份之第一半導體層上。
(b.3)形成至少一成長層。成長層毗鄰遮罩層，其中成長層包含主體部與至少一傾斜部。
(b.4)形成第二半導體層於成長層與遮罩層上。
(c)形成保護層於第二半導體層上，且至少置於遮罩層與成長層之傾斜部上方。
(d)形成源極與汲極，以分別與異質結構體電性耦合。
(e)形成閘極於保護層上，置於源極與汲極之間，且至少置於成長層之傾斜部的上方。
在一或多個實施方式中，步驟(b.3)包含：
(b.3.1)形成二成長層於遮罩層之相對兩側。
其中製造方法更包含：
(f)形成二貫穿孔於第二半導體層中，使得二貫穿孔暴露出至少部份之二成長層。
其中步驟(d)包含：
(d.1)分別形成源極與汲極於被二貫穿孔暴露之二成長層之二部份上。
在一或多個實施方式中，製造方法更包含下列步驟：
(g)形成第三半導體層於第一半導體層與遮罩層之間。
(h)形成至少一凹槽於第一半導體層中。
其中步驟(b.3)包含：
(b.3.2)形成至少部份之成長層於凹槽中。
在一或多個實施方式中，其中步驟(h)包含：
(h.1)形成二凹槽於遮罩層的相對兩側。
其中步驟(b.3)更包含：
(b.3.3)分別形成至少部份之二成長層於二凹槽中。
其中步驟(d)包含：
(d.2)分別形成源極與汲極於二成長層之二部份上。
在一或多個實施方式中，步驟(d)包含：
(d.3)形成源極與汲極其中一者於第一半導體層上。
(d.4)形成源極與汲極其中另一者於成長層上。
在一或多個實施方式中，第二半導體層之材質與第三半導體層之材質係相同。
在一或多個實施方式中，製造方法更包含：
(i)形成緩衝層於基板與異質結構體之間。
在一或多個實施方式中，遮罩層之材質為氧化物、氮化物或上述之任意組合。
在一或多個實施方式中，成長層之材質與第一半導體層之材質係相同。
上述實施方式之成長層能夠以磊晶方式而非蝕刻方式形成，因此，成長層之表面可避免因蝕刻而形成的表面傷害，以提升半導體裝置的品質。再加上，於磊晶製程中形成的成長層之上表面即為現成之傾斜表面，因此也就可不需再加入其他形成傾斜表面的製程。換句話說，在形成成長層的製程中，不但可避免蝕刻傷害，亦能同時形成傾斜部。
100．．．基板
200．．．異質結構體
210．．．第一半導體層
212a、212b．．．凹槽
220．．．遮罩層
221．．．下表面
222、242a、242b、252、302a、302b．．．貫穿孔
230、230a、230b．．．成長層
232、232a、232b．．．主體部
233、233a、233b、235、235a、235b．．．上表面
234、234a、234b．．．傾斜部
240．．．第二半導體層
250．．．第三半導體層
292、294．．．二維電子氣
300．．．保護層
400．．．源極
500．．．汲極
600．．．閘極
700．．．緩衝層
W．．．寬度
θ．．．夾角
第1A至1E圖為本發明第一實施方式之半導體裝置的製造剖面流程圖。
第2A至2E圖為本發明第二實施方式之半導體裝置的製造剖面流程圖。
第3A至3E圖為本發明第三實施方式之半導體裝置的製造剖面流程圖。
以下將以圖式揭露本發明的複數個實施方式，為明確說明起見，許多實務上的細節將在以下敘述中一併說明。然而，應瞭解到，這些實務上的細節不應用以限制本發明。也就是說，在本發明部分實施方式中，這些實務上的細節是非必要的。此外，為簡化圖式起見，一些習知慣用的結構與元件在圖式中將以簡單示意的方式繪示之。
應注意的是，在本文中之化學元素可由元素符號表示之。亦即，Al表示鋁，In表示銦，Ga表示鎵，N表示氮，Si表示矽，C表示碳，O表示氧，Ti表示鈦，Ni表示鎳，以及Au表示金。
第一實施方式
第1A至1E圖為本發明第一實施方式之半導體裝置的製造剖面流程圖。如第1A圖所示，一製造者可先提供一基板100。接著，製造者可選擇性地形成一緩衝層700於基板100上。在本實施方式中，基板100之材質可為藍寶石(Sapphire)、矽(Si)、碳化矽(SiC)或氮化鎵(GaN)。緩衝層700之材質可為氮化鋁(AlN)或其他合適的材料。
之後，製造者可形成一異質結構體200(如第1C圖所繪示)於基板100上。詳細而言，製造者可先形成一第一半導體層210於基板100上。舉例而言，在第1A圖中，第一半導體層210形成於基板100上方以及緩衝層700上。接著，製造者可形成一遮罩層220於部份之第一半導體層210上。舉例而言，製造者可先形成一全面覆蓋第一半導體層210表面之遮罩層，接著再以微影蝕刻法去除部份之遮罩層，以形成遮罩層220於第一半導體層210上。在本實施方式中，第一半導體層210之材質可為氮化鎵，而遮罩層220之材質可為氧化物、氮化物或上述之任意組合，例如為二氧化矽。
接著請參照第1B圖。製造者可形成毗鄰遮罩層220之至少一成長層。舉例而言，如第1B圖所繪示，製造者可形成二成長層230a與230b於遮罩層220的相對兩側。成長層230a (230b)包含主體部232a (232b)與至少一傾斜部234a (234b)。成長層230a與230b可以高溫磊晶方式形成。因在磊晶過程中，藉由磊晶參數的控制可使成長層230a與230b在水平方向並不會產生過度成長的情況，因此磊晶後之成長層230a與230b之傾斜部234a與234b可分別更精準地毗鄰遮罩層220。在本實施方式中，成長層230a與230b的材質可與第一半導體層210的材質相同，也就是說，成長層230a與230b的材質可皆為氮化鎵。
請參照第1C圖。製造者可接著形成第二半導體層240於成長層230a、230b與遮罩層220上。如此一來，形成異質結構體200的步驟便可完成。在本實施方式中，第二半導體層240之材質可為氮化鋁鎵(AlGaN)，而第二半導體層240可以磊晶方式形成。
請參照第1D圖。製造者可形成保護層300於第二半導體層240上，且保護層300至少置於遮罩層220與成長層230a、230b之傾斜部234a、234b的上方。在本實施方式中，保護層300之材質可為氧化鋁(Al 2 O 3 )、氮化矽(SiN x )、氧化矽(SiO 2 )或上述之任意組合。
請參照第1E圖。接著，製造者可形成源極400與汲極500。源極400與汲極500分別與異質結構 體200電性耦合。舉例而言，如第1E圖所示，製造者可先於 第二半導體層240中形成貫穿孔242a與242b，因此至少一部份之成長層230a被第二半導體層240之貫穿孔242a所暴露，且至少一部份之成長層230b被第二半導體層240之貫穿孔242b所暴露。更進一步地，若保護層300全面覆蓋第二半導體層240，則製造者可於保護層300中形成貫穿孔302a與302b，其中貫穿孔302a與242a共同暴露出成長層230a之該部份，且貫穿孔302b與242b共同暴露出成長層230b之該部份。接著，製造者可形成源極400於貫穿孔242a與302a中，且形成汲極500於貫穿孔242b與302b中。在本實施方式中，源極400與汲極500之材質可為金屬，例如鈦(Ti)、鋁(Al)、鎳(Ni)、金(Au)或上述之任意組合。
接著，製造者可形成閘極600於保護層300上、位於源極400與汲極500之間，且至少形成於成長層230a與230b之傾斜部234a與234b上。如此一來，半導體裝置的製程便可完成。在本實施方式中，閘極600的材質可為金屬，例如鈦(Ti)、鋁(Al)、鎳(Ni)、金(Au)或上述之任意組合。
從結構上來看，半導體裝置包含基板100、異質結構體200、保護層300、源極400、汲極500與閘極600。異質結構體200置於基板100上，異質結構體200包含第一半導體層210、遮罩層220、成長層230a、230b與第二半導體層240。第一半導體層210置於基板100上。遮罩層220置於部份之第一半導體層210上。成長層230a與230b置於第一半導體層210上，且分 別毗鄰遮罩層220設置。成長層230a (230b)包含主體部2 32a (232b)與至少一傾斜部234a (234b)。主體部232a (232b)具有上表面233a (233b)，且傾斜部234a (234b)具有上表面235a (235b)。遮罩層220具有面向第一半導體層210之下表面221，主體部232a (232b)之上表面233a (233b)與遮罩層220之下表面221係非共平面，且傾斜部234a (234b)之上表面235a (235b)自主體部232a (232b)之上表面233a (233b)，沿著一夾角θ傾斜至遮罩層220之下表面221。第二半導體層240置於遮罩層220與成長層230a與230b上。保護層300置於第二半導體層240上，且至少置於遮罩層220與成長層230a與230b之傾斜部234a與234b的上方。源極400與汲極500分別與異質結構體200電性耦合。閘極600置於保護層300上，置於源極400與汲極500之間，並至少置於成長層230a與230b之傾斜部234a與234b上方。更進一步地，在一或多個實施方式中，半導體裝置可更包含緩衝層700。緩衝層700置於基板100與異質結構體200之間。
在本實施方式中，第二半導體層240之材質為氮化鋁鎵(AlGaN)，且成長層230a與230b之材質皆為氮化鎵(GaN)。第二半導體層240與每一成長層230a、230b皆分別形成一異質結構層。因此，二維電子氣(Two-Dimensional Electron Gas, 2DEG)292會出現在異質結構體200內，且位於成長層230a與230b之主體部232a與232b。然而，因第二半導體層240與成長層230a、230b之晶格方向的緣故，二維電子氣於成長層230a與230b之傾斜部234a與234b的濃度會降低。二維電子氣292會於位於閘極600下方的成長層230a與230b之傾斜部234a與234b實質中斷。同樣的，位於遮罩層220下方之部份第一半導體層210不具有二維電子氣，因此本實施方式之半導體裝置為常關型電晶體。藉由施加閘極6 00一適當的臨界電壓，不只於成長層230a與230b之傾斜部234a與234b的二維電子氣能夠導通，而且於遮罩層2 20下方之部份第一半導體層210也能夠形成一通道層，藉此開啟半導體裝置。
在一或多個實施方式中，遮罩層220具有一寬度W，且寬度W小於2微米。因寬度W對應至第一半導體層210之通道層的長度，因此當寬度W小於2微米時，半導體裝置能夠更有效率地被開啟。
在一或多個實施方式中，傾斜部234a(234b)之上表面235a(235b)與遮罩層220之下表面221之間的夾角θ能夠控制半導體裝置的臨界電壓。更具體的說，當夾角θ越接近90度時，於成長層230a與230b之傾斜部234a與234b的二維電子氣濃度便越低。也就是說，當夾角θ越接近90度時，半導體裝置的臨界電壓就越高。因此，在一或多個實施方式中，夾角θ可為約60度。
綜合上述，本實施方式之成長層230a與230b能夠以磊晶方式而非蝕刻方式形成，因此，成長層230a與230b之表面可避免因蝕刻而形成的表面傷害，以提升半導體裝置的品質。再加上，對於以氮化鎵形成之成長層230a與230b而言，於磊晶製程中形成之夾角θ即為約60度，亦即上表面235a或235b為現成之傾斜表面，因此也就可不需再加入其他形成傾斜表面的製程。換句話說，在形成成長層230a與230b的製程中，不但可避免蝕刻傷害，亦能同時形成傾斜部234a與234b。
第二實施方式
第2A至2E圖為本發明第二實施方式之半導體裝置的製造剖面流程圖。如第2A圖所示，一製造者可先提供一基板100。接著，製造者可選擇性地形成一緩衝層700於基板100上。在本實施方式中，基板100之材質可為藍寶石(Sapphire)、矽(Si)、碳化矽(SiC)或氮化鎵(GaN)。緩衝層700之材質可為氮化鋁(AlN)或其他合適的材料。
之後，製造者可形成一異質結構體200(如第2C圖所繪示)於基板100上。詳細而言，製造者可先形成一第一半導體層210於基板100上。舉例而言，在第2A圖中，第一半導體層210形成於基板100上方以及緩衝層700上。接著，製造者可形成一第三半導體層250於部份之第一半導體層210上，且形成 一遮罩層220於第三半導體層250上。舉例而言，製造者可先依序形成全面覆蓋第一半導體層210表面之第三半導 體層與遮罩層，接著再以微影蝕刻法一併去除二部份之遮罩層、二部份之第三半導體層與二部份之第一半導體層210，以形成第三半導體層250於第一半導體層210上、形成遮罩層220於第三半導體層250上，以及形成二凹槽212a與212b於第一半導體層210中。在本實施方式中，第一半導體層210之材質可為氮化鎵，第三半導體層250之材質可為氮化鋁鎵，而遮罩層220之材質可為氧化物、氮化物或上述之任意組合，例如為二氧化矽。
接著請參照第2B圖。製造者可形成毗鄰遮罩層220之二成長層230a與230b於遮罩層220的相對兩側，其中至少一部份之成長層230a置於凹槽212a中，且至少一部份之成長層230b置於凹槽212b中。成長層230a (230b)包含主體部232a (232b)與至少一傾斜部234a (234b)。成長層230a與230b可以高溫磊晶方式形成。因在磊晶過程中，藉由磊晶參數的控制可使成長層230a與230b在水平方向並不會產生過度成長的情況，因此磊晶後之成長層230a與230b之傾斜部234a與234b可分別更精準地毗鄰遮罩層220。在本實施方式中，成長層230a與230b的材質可與第一半導體層210的材質相同，也就是說，成長層230a與230b的材質可皆為氮化鎵。
請參照第2C圖。製造者可接著形成第二半導體層240於成長層230a、230b與遮罩層220上。如此一來，形成異質結構體200的步驟便可完成。在本實施方式中，第二半導體層240之材質可與第三半導體層250之材質相同，也就是說，第二半導體層240之材質可為氮化鋁鎵(AlGaN)，而第二半導體層240可以磊晶方式形成。
請參照第2D圖。製造者可形成保護層300於第二半導體層240上，且保護層300至少置於遮罩層220與成長層230a、230b之傾斜部234a、234b的上方。在本實施方式中，保護層300之材質可為氧化鋁(Al 2 O 3 )、氮化矽(SiN x )、氧化矽(SiO 2 )或上述之任意組合。
請參照第2E圖。接著，製造者可形成源極400與汲極500。源極400與汲極500分別與異質結構體200電性耦合。舉例而言，如第2E圖所示，製造者可先於第二半導體層240中形成貫穿孔242a與242b，因此至少一部份之成長層230a被第二半導體層240之貫穿孔242a所暴露，且至少一部份之成長層230b被第二半導體層240之貫穿孔242b所暴露。更進一步地，若保護層300全面覆蓋第二半導體層240，則製造者可於保護層300中形成貫穿孔302a與302b，其中貫穿孔302a與242a共同暴露出成長層230a之該部份，且貫穿孔302b與242b共同暴露出成長層230b之該部份。接著，製造者可形成源極400於貫穿孔242a與302a中，且形成汲極500於貫穿孔242b與302b中。在本實施方式中，源極400與汲極500之材質可為金屬，例如鈦(Ti)、鋁(Al)、鎳(Ni)、金(Au)或上述之任意組合。
接著，製造者可形成閘極600於保護層300上、位於源極400與汲極500之間，且至少形成於成長層230a與230b之傾斜部234a與234b上。如此一來，半導體裝置的製程便可完成。在本實施方式中，閘極600的材質可為金屬，例如鈦(Ti)、鋁(Al)、鎳(Ni)、金(Au)或上述之任意組合。
從結構上來看，半導體裝置包含基板100、異質結構體200、保護層300、源極400、汲極500與閘極600。異質結構體200置於基板100上，異質結構體200包含第一半導體層210、遮罩層220、成長層230a、230b、第二半導體層240與第三半導體層250。第一半導體層210置於基板100上。第一半導體層210具有二凹槽212a與212b，部份之成長層230a與230b分別置於凹槽212a與212b中。遮罩層220置於部份之第一半導體層210上方。第三半導體層250置於第一半導體層210 與遮罩層220之間。成長層230a與230b分別毗鄰遮罩層220設置。成 長層230a (230b)包含主體部232a (232b)與傾斜部234a (234b)。主體部232a (232b)具有上表面233a (233b)，且傾斜部234a (234b)具有上表面235a (235b)。遮罩層220具有面向第一半導體層210之下表面221，主體部232a (232b)之上表面233a (233b)與遮罩層220之下表面221係非共平面，且傾斜部234a (234b)之上表面235a (235b)自主體部232a (232b)之上表面233a (233b)，沿著一夾角θ傾斜至遮罩層220之下表面221。第二半導體層240置於遮罩層220與成長 層230a與230b上。保護層300置於第二半導體層240上 ，且至少置於遮罩層220與成長層230a與230b之傾斜部234a與234b的上方。源極400與汲極500分別與異質結構體200電性耦合。閘極600置於保護層300上，置於源極400與汲極500之間，並至少置於成長層230a與230b之傾斜部234a與234b上方。更進一步地，在一或多個實施方式中，半導體裝置可更包含緩衝層700。緩衝層700置於基板100與異質結構體200之間。
在本實施方式中，第二半導體層240之材質為氮化鋁鎵(AlGaN)，且成長層230a與230b之材質皆為氮化鎵(GaN)。第二半導體層240與每一成長層230a、230b皆分別形成一異質結構層。因此，二維電子氣(Two-Dimensional Electron Gas, 2DEG)292會出現在異質結構體200內，且位於成長層230a與230b之主體部232a與232b。另一方面，在本實施方式中，第三半導體層250之材質為氮化鋁鎵，且第一半導體層210之材質為氮化鎵。第三半導體層250與第一半導體層210可形成另一異質結構層。因此，二維電子氣(Two-Dimensional Electron Gas, 2DEG)294會出現在異質結構體200內，且位於在第三半導體層250下之第一半導體層210中。然而，因第二半導體層240與成長層230a、230b之晶格方向的緣故，二維電子氣於成長層230a與230b之傾斜部234a與234b的濃度會降低。二維電子氣292會於位於閘極600下方的成長層230a與230b之傾斜部234a與234b實質中斷，因此本實施方式之半導體裝置為常關型電晶體。藉由施加閘極600一適當的臨 界電壓，於成長層230a與230b之傾斜部234a與234b的二維電子氣能夠導通，以導通二維電子氣292與294，藉此開啟半導體裝置。
在一或多個實施方式中，傾斜部234a(234b)之上表面235a(235b)與遮罩層220之下表面221之間的夾角θ能夠控制半導體裝置的臨界電壓。更具體的說，當夾角θ越接近90度時，於成長層230a與230b之傾斜部234a與234b的二維電子氣濃度便越低。也就是說，當夾角θ越接近90度時，半導體裝置的臨界電壓就越高。因此，在一或多個實施方式中，夾角θ可為約60度。
綜合上述，本實施方式之成長層230a與230b能夠以磊晶方式而非蝕刻方式形成，因此，成長層230a與230b之表面可避免因蝕刻而形成的表面傷害，以提升半導體裝置的品質。再加上，對於以氮化鎵形成之成長層230a與230b而言，於磊晶製程中形成之夾角θ即為約60度，亦即上表面235a或235b為現成之傾斜表面，因此也就可不需再加入其他形成傾斜表面的製程。換句話說，在形成成長層230a與230b的製程中，不但可避免蝕刻傷害，亦能同時形成傾斜部234a與234b。
第三實施方式
第3A至3E圖為本發明第三實施方式之半導體裝置的製造剖面流程圖。如第3A圖所示，一製造者可先提供一基板100。接著，製造者可選擇性地形成一緩衝層700於基板100上。在本實施方式中，基板100之材質可為藍寶石(Sapphire)、矽(Si)、碳化矽(SiC)或氮化鎵(GaN)。緩衝層700之材質可為氮化鋁(AlN)或其他合適的材料。
之後，製造者可形成一異質結構體200(如第3C圖所繪示)於基板100上。詳細而言，製造者可先形成一第一半導體層210於基板100上。舉例而言，在第3A圖中，第一半導體層210形成於基板100上方以及緩衝層700上。接著，製造者可形成一第三半導體層250於部份之第一半導體層210上，且形成一遮罩層220於第三半導體層250上。舉例而言，製造者可先依序形成全面覆蓋第一半導體層210表面之第三半導體層與遮罩層，接著再以微影蝕刻法一併去除一部份之遮罩層、一部份之第三半導體層與一部份之第一半導體層210，以形成第三半導體層250於第一半導體層210上、形成遮罩層220於第三半導體層250上，以及形成凹槽212於第一半導體層210中。在本實施方式中，第一半導體層210之材質可為氮化鎵，第三半導體層250之材質可為氮化鋁鎵，而遮罩層220之材質可為氧化物、氮化物或上述之任意組合，例如為二氧化矽。
接著請參照第3B圖。製造者可形成成長層230於第一半導體層210上，且成長層230毗鄰遮罩層220設置，其中至少一部份之成長層230置於凹槽212中。成長層230包含主體部232與至少一傾斜部234。成長層230可以高溫磊晶方式形成。因在磊晶過程中，藉由磊晶參數的控制可使成長層230在水平方向並不會產生過度成長的情況，因此磊晶後之成長層230之傾斜部234可更精準地毗鄰遮罩層220。在本實施方式中，成長層230的材質可與第一半導體層210的材質相同，也就是說，成長層230的材質可為氮化鎵。
請參照第3C圖。製造者可接著形成第二半導體層240於成長層230與遮罩層220上。如此一來，形成異質結構體200的步驟便可完成。在本實施方式中，第二半導體層240之材質可與第三半導體層250之材質相同，也就是說，第二半導體層240之材質可為氮化鋁鎵(AlGaN)，而第二半導體層240可以磊晶方式形成。
請參照第3D圖。製造者可形成保護層300於第二半導體層240上，且保護層300至少置於遮罩層220與成長層230之傾斜部234的上方。在本實施方式中，保護層300之材質可為氧化鋁(Al2O3)、氮化矽(SiNx)、氧化矽(SiO2)或上述之任意組合。
請參照第3E圖。接著，製造者可形成源極400與汲極500。源極400與汲極500分別與異質結構體200電性耦合。舉例而言，如第3E圖所示，製造者可先於第三半導體層250中形成貫穿孔252，並於遮罩層220中形成貫穿孔222，貫穿孔252與222共同暴露出部份之第一半導體層210。更進一步地，若保護層300與第二半導體層240皆全面覆蓋遮罩層220，則製造者可於保護層300中形成貫穿孔302a，且於第二半導體層240中形成貫穿孔242a，其中貫穿孔302a、242a、252與222共同暴露出第一半導體層210之該部份。另一方面，製造者可於第二半導體層240中形成另一貫穿孔242b，以暴露出部份之成長層230。更進一步地，若保護層300全面覆蓋第二半導體層240，則製造者可於保護層300中形成貫穿孔302b，其中貫穿孔302b與242b共同暴露成長層230之該部份。接著，製造者可形成源極400於被貫穿孔252、222、242a與302a共同暴露之部份第一半導體層210上，且形成汲極500於被貫穿孔242b與302b暴露之部份成長層230上。在本實施方式中，源極400與汲極500之材質可為金屬，例如鈦(Ti)、鋁(Al)、鎳(Ni)、金(Au)或上述之任意組合。
接著，製造者可形成閘極600於保護層300上、位於源極400與汲極500之間，且至少形成於成長層230之傾斜部234上。如此一來，半導體裝置的製程便可完成。在本實施方式中，閘極600的材質可為金屬，例如鈦(Ti)、鋁(Al)、鎳(Ni)、金(Au)或上述之任意組合。
從結構上來看，半導體裝置包含基板100、異質結構體200、保護層300、源極400、汲極500與閘極600。異質結構體200置於基板100上，異質結構體200包含第一半導體層210、遮罩層220、成長層230、第二半導體層240與第三半導體層250。第一半導體層210置於基板100上。第一半導體層210具有凹槽212，部份之成長層230置於凹槽212中。遮罩層220置於部份之 第一半導體層210上方。第三半導體層250置於第一半導體層210與遮罩層220之間。成長層230毗鄰遮罩層220設置。成 長層230包含主體部232與傾斜部234。主體部232具有上表面233，且傾斜部234具有上表面235。遮罩層220具有面向第一半導體層210之下表面221，主體部232之上表面233與遮罩層220之下表面221係非共平面，且傾斜部234之上表面235自主體部232之上表面233，沿著一夾角θ傾斜至遮罩層220之下表面221。第二半導體層240置於遮罩層220與成長層 230上。保 護層300置於第二半導體層240上，且至少置於遮罩層220與成長層230之傾斜部234的上方。源極400與汲極500分別與異質結構體200電性耦合。閘極600置於保護層300上，置於源極400與汲極500之間，並至少置於成長層230之傾斜部234上方。更進一步地，在一或多個實施方式中，半導體裝置可更包含緩衝層700。緩衝層700置於基板100與異質結構體200之間。
在本實施方式中，第二半導體層240之材質為氮化鋁鎵(AlGaN)，且成長層230之材質為氮化鎵(GaN)。第二半導體層240與成長層230形成一異質結構層。因此，二維電子氣(Two-Dimensional Electron Gas, 2DEG)292會出現在異質結構體200內，且位於成長層230之主體部232。另一方面，在本實施方式中，第三半導體層250之材質為氮化鋁鎵，且第一半導體層210之材質為氮化鎵。第三半導體層250與第一半導體層210可形成另一異質結構層。因此，二維電子氣(Two-Dimensional Electron Gas, 2DEG)294會出現在異質結構體200內，且位於在第三半導體層250下之第一半導體層210中。然而，因第二半導體層240與成長層230之晶格方向的緣故，二維電子氣於成長層230之傾斜部234的濃度會降低。二維電子氣292會於位於閘極600下方的成長層230之傾斜部234實質中斷，因此本實施方式之半導體裝置為常關型 電晶體。藉由施加閘極600一適當的臨界電壓，於成長層230之傾斜部234的二維電子氣能夠導通，以導通二維電子 氣292與294，藉此開啟半導體裝置。
在一或多個實施方式中，傾斜部234之上表面235與遮罩層220之下表面221之間的夾角θ能夠控制半導體裝置的臨界電壓。更具體的說，當夾角θ越接近90度時，於成長層230之傾斜部234的二維電子氣濃度便越低。也就是說，當夾角θ越接近90度時，半導體裝置的臨界電壓就越高。因此，在一或多個實施方式中，夾角θ可為約60度。
綜合上述，本實施方式之成長層230能夠以磊晶方式而非蝕刻方式形成，因此，成長層230之表面可避免因蝕刻而形成的表面傷害，以提升半導體裝置的品質。再加上，對於以氮化鎵形成之成長層230而言，於磊晶製程中形成之夾角θ即為約60度，亦即上表面235為現成之傾斜表面，因此也就可不需再加入其他形成傾斜表面的製程。換句話說，在形成成長層230的製程中，不但可避免蝕刻傷害，亦能同時形成傾斜部234。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基板
200．．．異質結構體
210．．．第一半導體層
220．．．遮罩層
221．．．下表面
230a、230b．．．成長層
232a、232b．．．主體部
233a、233b、235a、235b．．．上表面
234a、234b．．．傾斜部
240．．．第二半導體層
242a、242b、302a、302b．．．貫穿孔
292．．．二維電子氣
300．．．保護層
400．．．源極
500．．．汲極
600．．．閘極
700．．．緩衝層
W．．．寬度
θ．．．夾角

Claims (20)

  1. 一種半導體裝置，包含：
    一基板；
    一異質結構體，置於該基板上，該異質結構體包含：
    一第一半導體層，置於該基板上；
    一遮罩層，置於部份之該第一半導體層上；
    一成長層，置於該第一半導體層上，且毗鄰該遮罩層設置，該成長層包含一主體部與至少一傾斜部，該主體部與該傾斜部皆具有一上表面，其中該遮罩層具有面向該第一半導體層之一下表面，該主體部之該上表面與該遮罩層之該下表面係非共平面，且該傾斜部之該上表面自該主體部之該上表面，沿著一夾角傾斜至該遮罩層之該下表面；以及
    一第二半導體層，置於該遮罩層與該成長層上；
    一保護層，置於該第二半導體層上，且至少置於該遮罩層與該成長層之該傾斜部的上方；
    一源極與一汲極，分別與該異質結構體電性耦合；以及
    一閘極，置於該保護層上，置於該源極與該汲極之間，並至少置於該成長層之該傾斜部上方。
  2. 如請求項1所述之半導體裝置，其中該成長層的數量為複數個，該遮罩層置於二之該些成長層之間，該第二半導體層具有至少二貫穿孔，該二貫穿孔分別暴露出該二成長層之至少一部份，且該源極與該汲極分別置於被該二貫穿孔暴露之該二成長層之該二部份上。
  3. 如請求項2所述之半導體裝置，其中該遮罩層具有一寬度，且該寬度小於2微米。
  4. 如請求項2所述之半導體裝置，其中該異質結構體更包含：
    一第三半導體層，置於該遮罩層與該第一半導體層之間；以及
    其中該第一半導體層具有二凹槽，且部份之該二成長層分別置於該二凹槽中。
  5. 如請求項1所述之半導體裝置，其中該異質結構體更包含：
    一第三半導體層，置於該遮罩層與該第一半導體層之間；以及
    其中該第一半導體層具有至少一凹槽，該成長層之一部份置於該凹槽中。
  6. 如請求項5所述之半導體裝置，其中該第二半導體層具有至少一貫穿孔，該貫穿孔暴露至少部份之該成長層，該第三半導體層具有至少一貫穿孔，且該遮罩層具有至少一貫穿孔，該第三半導體層之該貫穿孔與該遮罩層之該貫穿孔共同暴露出至少部份之該第一半導體層，該源極與該汲極其中一者置於被該第三半導體層暴露之該部份之該第一半導體層上，且該源極與該汲極其中另一者置於被該第二半導體層暴露之該部份之該成長層上。
  7. 如請求項5所述之半導體裝置，其中該第二半導體層之材質與該第三半導體層之材質係相同。
  8. 如請求項1所述之半導體裝置，更包含：
    一緩衝層，置於該基板與該異質結構體之間。
  9. 如請求項1所述之半導體裝置，其中該遮罩層之材質為氧化物、氮化物或上述之任意組合。
  10. 如請求項1所述之半導體裝置，其中該傾斜部之該上表面與該遮罩層之該下表面之間的該夾角為約60度。
  11. 如請求項1所述之半導體裝置，其中該成長層之材質與該第一半導體層之材質係相同。
  12. 一種半導體裝置之製造方法，包含：
    提供一基板；
    形成一異質結構體於該基板上，其中形成該異質結構體包含：
    形成一第一半導體層於該基板上；
    形成一遮罩層於部份之該第一半導體層上；
    形成至少一成長層，該成長層毗鄰該遮罩層，其中該成長層包含一主體部與至少一傾斜部；以及
    形成一第二半導體層於該成長層與該遮罩層上；
    形成一保護層於該第二半導體層上，且至少置於該遮罩層與該成長層之該傾斜部上方；
    形成一源極與一汲極，以分別與該異質結構體電性耦合；以及
    形成一閘極於該保護層上，置於該源極與該汲極之間，且至少置於該成長層之該傾斜部的上方。
  13. 如請求項12所述之製造方法，其中形成該成長層之步驟包含：
    形成二之該成長層於該遮罩層之相對兩側；
    其中該製造方法更包含：
    形成二貫穿孔於該第二半導體層中，使得該二貫穿孔暴露出至少部份之該二成長層；以及
    其中形成該源極與該汲極之步驟包含：
    分別形成該源極與該汲極於被該二貫穿孔暴露之該二成長層之該二部份上。
  14. 如請求項12所述之製造方法，更包含：
    形成一第三半導體層於該第一半導體層與該遮罩層之間；以及
    形成至少一凹槽於該第一半導體層中；以及
    其中形成該成長層的步驟包含：
    形成至少部份之該成長層於該凹槽中。
  15. 如請求項14所述之製造方法，其中形成至少一凹槽的步驟包含：
    形成二之該凹槽於該遮罩層的相對兩側；
    其中形成該成長層的步驟更包含：
    分別形成至少部份之該二成長層於該二凹槽中；以及
    其中形成該源極與該汲極的步驟包含：
    分別形成該源極與該汲極於該二成長層之該二部份上。
  16. 如請求項14所述之製造方法，其中形成該源極與該汲極的步驟包含：
    形成該源極與該汲極其中一者於該第一半導體層上；以及
    形成該源極與該汲極其中另一者於該成長層上。
  17. 如請求項14所述之製造方法，其中該第二半導體層之材質與該第三半導體層之材質係相同。
  18. 如請求項12所述之製造方法，更包含：
    形成一緩衝層於該基板與該異質結構體之間。
  19. 如請求項12所述之製造方法，其中該遮罩層之材質為氧化物、氮化物或上述之任意組合。
  20. 如請求項12所述之製造方法，其中該成長層之材質與該第一半導體層之材質係相同。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10090406B2 (en) * 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
JP7395273B2 (ja) * 2019-07-02 2023-12-11 ローム株式会社 窒化物半導体装置およびその製造方法
CN112786699B (zh) * 2019-11-08 2023-11-21 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
KR20210074871A (ko) * 2019-12-12 2021-06-22 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07122749A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
KR100571071B1 (ko) * 1996-12-04 2006-06-21 소니 가부시끼 가이샤 전계효과트랜지스터및그제조방법
JP4865189B2 (ja) * 2002-02-21 2012-02-01 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
US7417267B2 (en) 2004-09-24 2008-08-26 International Rectifier Corporation Non-planar III-nitride power device having a lateral conduction path
US7859021B2 (en) * 2007-08-29 2010-12-28 Sanken Electric Co., Ltd. Field-effect semiconductor device
KR101666910B1 (ko) * 2009-04-08 2016-10-17 이피션트 파워 컨버젼 코퍼레이션 증가형 ＧａＮ ＨＥＭＴ 장치 및 그 제조 방법
US8390000B2 (en) * 2009-08-28 2013-03-05 Transphorm Inc. Semiconductor devices with field plates
JP5589329B2 (ja) * 2009-09-24 2014-09-17 豊田合成株式会社 Ｉｉｉ族窒化物半導体からなる半導体装置、電力変換装置
US8878246B2 (en) * 2010-06-14 2014-11-04 Samsung Electronics Co., Ltd. High electron mobility transistors and methods of fabricating the same
CN102856370B (zh) * 2012-09-18 2016-04-13 苏州晶湛半导体有限公司 一种增强型开关器件

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