TW201346744A - 遮蔽排列指令的裝置及方法 - Google Patents

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Abstract

描述一種具有指令執行邏輯電路之裝置。指令執行邏輯電路具有輸入向量元件選路電路，用以針對三個不同指令之每一者履行下列：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置。該輸出向量元件及該些輸入向量元件位置之每一者為該三個不同指令的三個可用位元寬度之一。該裝置進一步包括耦合至該輸入向量元件選路電路之遮蔽層電路，用以遮蔽由該輸入向量元件選路電路所產生之資料結構。該遮蔽層電路係設計成遮蔽以其相應於該三個可用位元寬度之三個不同階的粒度。

Description

遮蔽排列指令的裝置及方法
本發明一般係有關計算科學，而更明確地，係有關改良的排列指令之裝置及方法。
圖1顯示一種於半導體晶片上實施有邏輯電路之處理器核心100的高階圖。處理器核心包括管線101。管線由多數級所組成，各級被設計成履行其用以完全執行程式碼指令之多步驟程序中的特定步驟。這些通常包括至少：1)指令提取及解碼；2)資料提取；3)執行；4)寫回。執行級對資料履行由一於先前級(例如，於上述步驟1))中被提取並解碼之指令所識別的特定操作，該資料係由該相同指令所識別並於另一先前級(例如，上述步驟2))中被提取。被操作之資料通常被提取自(通用)暫存器儲存空間102。在該操作之完成時所產生的新資料通常亦被「寫回」至暫存器儲存空間(例如，於上述步驟4))。
與執行級相關的邏輯電路通常包括多個「執行單元」「或功能單元」103_1至103_N，其各被設計成履行其本身獨特子集的操作(例如，第一功能單元履行整數數學操作、第二功能單元履行浮點指令、第三功能單元履行下載/儲存操作自/至快取/記憶體，等等)。由所有功能單元所履行之所有操作的集合係相應於由處理器核心100所支援 的「指令集」。
兩種類型的處理器架構被廣泛地辨識於電腦科學之領域中：「純量」及「向量」。純量處理器被設計成執行其在單一資料集上履行操作的指令，而向量處理器被設計成執行其在多數資料集上履行操作的指令。圖2A及2B提出一展示純量處理器與向量處理器間之基本差異的比較範例。
圖2A顯示純量AND指令之範例，其中單一運算元集(A和B)被AND(及)運算在一起以產生單一(或「純量」)結果C(亦即，AB=C)。反之，圖2B顯示向量AND指令之範例，其中兩運算元集(A/B和D/E)被個別平行地AND運算在一起以同時地產生向量結果C、F(亦即，A.AND.B=C及D.AND.E=F)。就術語而言，「向量」為具有多個「元件」之資料元件。例如，向量V=Q、R、S、T、U具有五個不同的元件：Q、R、S、T及U。範例向量V之「大小」為五(因為其具有五個元件)。
圖1亦顯示不同於該通用暫存器空間102之向量暫存器空間104的存在。明確地，通用暫存器空間102被額定地用以儲存純量值。如此一來，當任何執行單元履行純量操作時，其便額定地使用召喚自(或將結果寫回至)通用暫存器空間102之運算元。反之，當任何執行單元履行向量操作時，其便額定地使用召喚自(或將結果寫回至)向量暫存器空間107之運算元。記憶體之不同區可類似地被配置以供儲存純量值及向量值。
亦注意：在個別輸入至及輸出自功能單元103_1至103_N之遮蔽邏輯104_1至104_N及105_1至105_N的存在。於各種實施方式中，這些層之僅一者被實際地實施-雖然亦並非嚴格要求。針對任何利用遮蔽之指令，輸入遮蔽邏輯104_1至104_N及輸出遮蔽邏輯105_1至105_N可被用以控制哪些元件被有效地操作於向量指令。於此，遮蔽向量被讀取自遮蔽暫存器空間106(例如，連同讀取自向量暫存器儲存空間107之輸入資料向量)且被提呈至遮蔽邏輯104、105層之至少一者。
於執行程式碼之過程中，各向量指令不需要求完整資料字元。例如，某些指令之輸入向量可僅為8元件，其他指令之輸入向量可為16元件，其他指令之輸入向量可為32元件，依此類推。遮蔽層104/105因而被用以識別其適於特定指令之完整資料字元的一組元件，以達成涵蓋指令之不同向量大小。通常，針對各向量指令，遮蔽暫存器空間106中所保存之特定遮蔽型態係由該指令叫出、提取自遮蔽暫存器空間並提供至遮蔽層104/105之任一者或兩者，以「致能」該特定向量操作之正確組的元件。
圖3A、3B及3C顯示先前技術VPERMUTE指令之邏輯操作。明確地，圖3A、3B及3C顯示三個不同的VPERMUTE指令(VPERMILPS、VPERMILPD、VPERM2F128)之個別邏輯操作。
圖3A顯示VPERMILPS指令之邏輯操作。如圖3A中所見，VPERMILPS指令接受一相應於具有八個32位元 (單一精確)浮點值之256位元輸入向量的輸入運算元301_C。其結果亦為具有八個32位元單一精確浮點值為其元件302_C的256位元向量。第二輸入向量(未顯示)係針對該結果之下半中的四個元件之每一個獨特地指明輸入向量301_C之下半中的四個元件301_C_1至301_C_4之哪個將以其內容提供輸出元件。
圖3A顯示顯示僅針對輸出元件302_C_1及302_C_5之操作。於此，輸出元件302_C_1之內容可被「填充」以輸入元件301_C_1至301_C_4之任一者的內容。於第二輸入向量(未顯示)中明確表達輸入元件301_C_1至301_C_4之哪一者被選來填充輸出元件302_C_1。於此，第二輸入向量含有針對輸出向量中之八個元件的每一者之分離的2位元控制欄位。結果302_C之下半中的輸出元件之來源需被選自輸入向量301_C之下半。同樣地，結果302_C之上半中的輸出元件之來源需被選自輸入向量301_C之上半。
雖未明確地顯示於圖3A中，輸出元件302_C_2至302_C_4之每一者的內容係藉由第二輸入向量中所含有之資訊而被獨特地指明為輸入元件301_C_1至301_C_4之任一者。類似地，如圖3C中所見，輸出元件302_C_5之內容被「填充」以輸入元件301_C_5至301_C_8之任一者的內容。再次，於第二輸入向量(未顯示)中亦明確表達輸入元件301_C_5至301_C_8之哪一者被選來填充輸出元件302_C_5。輸出元件302_C_6至302_C_8之每一者的內容 係藉由(未顯示)第二輸入向量而被獨特地指明為輸入元件301_C_5至301_C_8之任一者。
VPERMILPS指令之另一版本係使用即刻運算元以取代第二輸入向量來選擇輸入向量301_C之選擇型態。於此，目的地之下半的輸入元件選擇型態係匹配目的地之上半的輸入元件選擇型態。
圖3B顯示VPERMILPD指令之邏輯操作。如圖3B中所見，VPERMILPD指令接受一相應於具有四個64位元(雙精確)浮點值之256位元輸入向量的輸入運算元301_D。其結果亦為具有四個64位元雙精確浮點值為其元件的256位元向量302_D。第二輸入向量(未顯示)係針對該結果之下半中的兩個元件之每一個獨特地指明輸入向量301_D之下半中的兩個元件301_D_1至301_D_2之哪個將以其內容提供輸出元件。
如圖3B中所見，輸出元件302_D_1及302_D_2之每一者可被獨特地「填充」以輸入元件301_D_1或301_D_2之任一者。同樣地，輸出元件302_D_3及302_D_4之每一者可被獨特地「填充」以輸入元件301_D_3或301_D_4之任一者。於第二輸入向量(未顯示)中明確表達哪一輸入元件被選來填充一特定的輸出元件。於此，第二輸入向量含有針對輸出向量中之四個元件的每一者之分離的2位元控制欄位。
VPERMILPD指令之另一版本係使用即刻運算元以取代第二輸入向量來選擇輸入向量301_D之選擇型態。於 此，目的地之下半的輸入元件選擇型態係匹配目的地之上半的輸入元件選擇型態。
針對VPERMILPS及VPERMIPLD指令兩者，其結果被儲存於以指令之指令格式所指明的向量暫存器中。第一輸入向量之來源被指明以指令格式並相應於當第二輸入向量被用來判定選擇型態時的向量暫存器。於此情況下，第二輸入向量之來源亦被指明以指令格式並相應於第二向量暫存器或記憶體位置之任一者。反之，假如即刻運算元被用以判定選擇型態，則第一輸入向量之來源被指明以指令格式並可為一向量暫存器或一記憶體位置。
圖3C顯示VPERM2F128指令之邏輯操作。如圖3C中所見，VPERM2F128指令接受兩分離的256位元向量輸入運算元301_E、302_E。256位元結果303_E之下與上128位元半303_E_1、303_E_2兩者可被填充以輸入向量301_E、302_E兩者之下或上半301_E_1、301_E_2、302_E_1、302_E_2的任一者。其結果被儲存於以指令之指令格式所指明之向量暫存器中。輸入向量301_E、302_E兩者之來源被指明以指令格式並可相應於一對向量暫存器或者一向量暫存器及一記憶體位置。
雖然向量運算元之排列指令在此之前已被知悉，但遮蔽向量之排列指令則尚未。遮蔽向量之排列指令將一或更多輸入遮蔽向量的個別位元移動至一所得遮蔽向量，依據 由該指令所叫出的排列型態。
圖4A至4E顯示各種遮蔽排列指令之一些範例排列型態。
圖4A顯示遮蔽向量排列指令之第一實施例。如圖4A中所見，所得遮蔽向量402中之各位元位置被「源取」自輸入遮蔽向量401中之特定位元位置。於圖4A之特定實施例中，所得遮蔽向量402中之各位元位置可源自輸入遮蔽向量401中之任何位元位置。例如，輸出位元位置402_0可源自輸入遮蔽向量401之位元位置401_0至401_N-1的任一者。輸出向量402_1至402_N-1之其他位元位置的每一者可被同樣地源取。此表示輸入遮蔽向量401中之相同位元位置可被用以源取輸出遮蔽向量中之多個位元位置。
依據一種方式，指令格式中所嵌入之即刻運算元係針對各輸出遮蔽向量位元位置指示哪個輸入遮蔽向量位元位置應作用為其來源。依據另一方式，即刻運算元指明介於輸入遮蔽向量的各個位元位置相對於輸出遮蔽向量的各個位元位置之間的來源關係之特定型態。依據另一方式，亦提供第二輸入向量(未顯示)，稱之為「指標」向量，其係針對輸出遮蔽向量中之各位元位置明確表達哪個特定輸入元件將被用以填充輸出遮蔽向量中之該元件。
依據一實施例，處理核心之基本硬體支援至少兩不同的向量大小(例如，256位元及512位元)。此外，基本處理核心支援不同的資料元件大小(例如，16位元、32 位元及64位元)。不同運算元向量大小與不同資料元件大小之組合導致潛在的不同大小之遮蔽向量(亦即，不同的每遮蔽向量之位元數)。例如，針對每一64位元、32位元及16位元資料值大小之512位元資料運算元大小的遮蔽向量大小分別為8位元、16位元及32位元。同樣地，針對每一64位元、32位元及16位元資料值大小之256位元資料運算元大小的遮蔽向量大小分別為4位元、8位元及16位元。因此，於此範例中，可提呈給執行單元以供排列之遮蔽向量大小的範圍包括：4、8、16及32位元。
圖4A指示N之遮蔽向量大小。因此，熟悉本項技術人士將理解N可為用於上述範例系統之4、8、16及32的任一者，因為其適於圖4A之用語。於各個實施例中，指令格式中所嵌入的即刻運算元或其他資料結構、或者指令外部所提取的或提到的資料項目係針對任何遮蔽排列指令指明N之適當值為何。
同時，於一實施例中，遮蔽排列指令之一或更多輸入遮蔽向量被提取自遮蔽暫存器空間，且由於該遮蔽排列指令所得之遮蔽向量被寫回至遮蔽向量暫存器空間。
為了圖4B至4E之後續討論，其係有關圖4A之特定遮蔽排列指令以外的遮蔽排列指令，剛剛以上所提之關於指令如何指明遮蔽向量排列型態、不同的支援遮蔽向量大小之存在、及輸入/所得遮蔽型態之讀取/寫入自/至遮蔽暫存器儲存空間等相同特點仍適用，但為了便利故不再重 複。
圖4B顯示另一遮蔽向量排列指令，其接受兩個N位元輸入遮蔽型態403、404。於此，所得遮蔽向量型態405之各輸出位元位置可被源取自兩個輸入遮蔽型態403、404之任一個的任何位元位置。例如，所得位元位置405_0可由輸入遮蔽向量403中之任何位元位置或輸入遮蔽向量404中之任何位元位置所源取。如此一來，有可能輸入遮蔽型態403、404之一中的相同位元位置可源取所得遮蔽向量405中之多個位元位置。注意：任何輸出位元位置之潛在來源位元位置的數目是2N，而針對圖4之向量遮蔽排列指令是N。
圖4C、D、E係關於另一種遮蔽向量排列指令，其中輸入和輸出遮蔽向量被視為分解成N位元之M個相鄰「塊」。於此，所得位元僅可被源取自輸入遮蔽向量之其相應塊中的位元位置之一。例如，參考圖4D，觀察到8位元輸入406及所得407遮蔽向量。兩向量均被視為分解成4位元塊。第一4位元塊係相應於每一向量之右半，而第二4位元塊係相應於每一向量之左半。
於此，所得中之各位元位置僅可由其相應半中之一位元所源取。例如，所得向量407之右半中的每一所得位元407_0至407_3僅可由輸入遮蔽向量之右半中的任何位元406_0至406_3所源取。類似地，所得向量407之左半中的每一所得位元407_4至407_7僅可由輸入遮蔽向量之左半中的任何位元406_4至406_7所源取。於一實施例中， 輸入向量之一特定半中的一位元可源取所得遮蔽向量之相同個別半中的多個所得位元。
圖4E之遮蔽排列指令係類似於圖4D之遮蔽排列指令的方式而操作，除了於遮蔽中有四個相鄰塊而非兩個。
圖5A顯示一種支援遮蔽向量排列指令之執行單元的方法。依據圖5A之方法，一或更多遮蔽向量被接收自遮蔽向量暫存器空間501。一或更多遮蔽向量之位元被排列以產生所得(已排列)遮蔽向量502。已排列遮蔽向量被接著寫回至遮蔽向量暫存器空間503。
圖5B顯示一種支援至少一遮蔽向量排列指令之執行單元的邏輯圖。於一實施例中，排列邏輯510支援非僅遮蔽向量排列指令亦同時支援(典型的)資料向量排列指令，諸如那些圖3A、B、C中所討論者。於此情況下，當執行單元執行一(典型的)資料向量排列指令時，暫存器504(及可能暫存器505)保持輸入資料向量為已排列。假設執行單元支援三個輸入運算元指令，則第三資料輸入向量暫存器506亦被描述。應注意：排列邏輯510為較小部分之額外邏輯(未顯示)可被用以支援排列指令以外之指令的執行。再次，此邏輯可接受資料輸入向量自暫存器504、505及506之任一者。暫存器504、505及506可相應於資料向量暫存器空間中之暫存器，於指令執行管線之資料提取級的輸出上、或者於執行單元之輸入上。
輸入遮蔽暫存器507支援執行單元之寫入遮蔽能力，當其執行資料向量指令時。如此一來，遮蔽暫存器507被 耦合至遮蔽寫入電路511。資料向量結果從遮蔽寫入電路511被寫入至所得暫存器512，遮蔽寫入電路511將來自遮蔽暫存器507之遮罩供應至執行邏輯之「原始」輸出。所得暫存器512可於資料向量暫存器空間內或者於執行單元之輸出上。
應注意：遮蔽暫存器507亦被耦合至排列邏輯之輸入以支援遮蔽暫存器排列指令之執行。第二遮蔽暫存器508亦顯示為指示針對其支援兩輸入遮蔽向量之遮蔽向量排列指令的支援。遮蔽暫存器507、508可於遮蔽向量暫存器空間內、於指令執行管線之資料提取級的輸出上或者於執行單元之輸入上。來自遮蔽向量排列指令之所得遮蔽向量可被寫入至所得暫存器512，其亦被耦合至遮蔽向量暫存器空間，或者可被寫入至一主要(假如不是僅僅)儲存遮蔽向量之分離的暫存器(未顯示)。
範例指令格式
文中所述之指令的實施例可被實施以不同格式。例如，文中所述之指令可被實施為VEX、一般性向量友善、或其他格式。VEX及一般性向量友善格式被討論於下。此外，範例系統、架構、及管線被詳述於下。指令之實施例可被執行於此等系統、架構、及管線之上，但不限定於那些詳述者。
VEX指令格式
VEX編碼容許指令具有多於二運算元，並容許SIMD向量暫存器長於128位元。VEX前綴之使用提供三運算元(或更多)語法。例如，先前的二運算元指令係履行諸如A=A+B(其覆寫來源運算元)等操作。VEX前綴之使用致能運算元履行諸如A=B+C等非破壞性操作。
圖6A說明包括VEX前綴602、真實運算碼欄位630、Mod R/M位元組640、SIB位元組650、置換欄位662、及IMM8 672之範例AVX指令格式。圖6B說明來自圖6A之哪些欄位組成全運算碼欄位674及基礎操作欄位642。圖6C說明來自圖6A之哪些欄位組成暫存器指標欄位644。
VEX前綴(位元組0-2)602被編碼以三位元組形式。第一位元組為格式欄位640(VEX位元組0，位元[7：0])，其含有明確C4位元組值(用於分辨C4指令格式之獨特值)。第二-第三位元組(VEX位元組1-2)包括提供特定能力之數個位元欄位。明確地，REX欄位605(VEX位元組1，位元[7-5])包括VEX.R位元欄位(VEX位元組1，位元[7]-R)、VEX.X位元欄位(VEX位元組1，位元[6]-X)、及VEX.B位元欄位(VEX位元組1，位元[5]-B)。指令之其他欄位係編碼暫存器指標之較低三個位元，如本技術中已知者(rrr、xxx、及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由將VEX.R、VEX.X、及VEX.B相加而形成。運算元映圖欄位615(VEX位元組1，位元[4：0]-mmmmm)包括用以編碼暗示的領先運算元 位元組之內容。W欄位664(VEX位元組2，位元[7]-W)係由標號VEX.W所表示，並根據指令而提供不同功能。VEX.vvvv 620(VEX位元組2，位元[6：3]-vvvv)之角色可包括以下：1)VEX.vvvv編碼第一來源暫存器運算元、以反相(1s補數)形式指明並可用於具有2或更多來源運算元之指令；2)VEX.vvvv編碼目的地暫存器運算元、針對某些向量位移以1s補數形式指明；或3)VEX.vvvv不編碼任何運算元、該欄位被保留並應含有1111b。假如VEX.L 668大小欄位(VEX位元組2，位元[2]-L)=0，則指示128位元向量；假如VEX.L=1，則指示256位元向量。前綴編碼欄位625(VEX位元組2，位元[1：0]-pp)提供額外位元給基礎操作欄位。
真實運算碼欄位630(位元組3)亦已知為運算碼位元組。運算碼之部分被指明於此欄位中。
Mod R/M欄位640(位元組4)包括MOD欄位642(位元[7-6])、Reg欄位644(位元[5-3])、及R/M欄位646(位元[2-0])。Reg欄位644之角色可包括下列：編碼目的地暫存器運算元或來源暫存器運算元之任一者(Rrrr之rrr)、或者被視為運算碼擴充且不被用於編碼任何指令運算元。R/M欄位646之角色可包括下列：編碼其參照記憶體位址之指令運算元、或者編碼目的地暫存器運算元或來源暫存器運算元之任一者。
比率、指標、基礎(SIB)-比率欄位650(位元組5)之內容包括SS 652(位元[7-6])，其被用於記憶體位 址產生。SIB.xxx 654(位元[5-3])及SIB.bbb 656(位元[2-0])之內容先前已針對暫存器指標Xxxx及Bbbb而被提及。
置換欄位662及即刻欄位(IMM8)672含有位址資料。
一般性向量友善指令格式
向量友善指令格式是一種適於向量指令之指令格式(例如，有專屬於向量操作之某些欄位)。雖然描述了其中向量和純量操作兩者均透過向量友善指令格式而被支援的實施例，但其他實施例僅使用向量操作於向量友善指令格式。
圖7A-7B為方塊圖，其說明依據本發明之實施例的一般性向量友善指令格式及其指令模板。圖7A為說明依據本發明之實施例的一般性向量友善指令格式及其類別A指令模板之方塊圖；而圖7B為說明依據本發明之實施例的一般性向量友善指令格式及其類別B指令模板之方塊圖。明確地，一般性向量友善指令格式700係定義類別A及類別B指令模板，其兩者包括無記憶體存取705指令模板和記憶體存取720指令模板。在向量友善指令格式之背景下的術語「一般性」指的是未連結任何特定指令集之指令格式。
雖然本發明之實施例將描述其中該向量友善指令格式支援下列：具有32位元(4位元組)或64位元(8位元 組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)(而因此，64位元組係由16個雙字元大小的元件或替代地8個四字元大小的元件所構成)；具有16位元(2位元組)或8位元(1位元組)資料元件寬度(或大小)之64位元組向量運算元長度(或大小)；具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之32位元組向量運算元長度(或大小)；及具有32位元(4位元組)、64位元(8位元組)、16位元(2位元組)、或8位元(1位元組)資料元件寬度(或大小)之16位元組向量運算元長度(或大小)；但是替代實施例可支援具有更多、更少、或不同資料元件寬度(例如，128位元(16位元組)資料元件寬度)之更多、更少及/或不同向量運算元大小(例如，256位元組向量運算元)。
圖7A中之類別A指令模板包括：1)於無記憶體存取705指令模板內顯示有無記憶體存取、全捨入(full round)控制類型操作710指令模板及無記憶體存取、資料轉變類型操作715指令模板；以及2)於記憶體存取720指令模板內顯示有記憶體存取、暫時725指令模板及記憶體存取、非暫時730指令模板。圖7B中之類別B指令模板包括：1)於無記憶體存取705指令模板內顯示有無記憶體存取、寫入遮罩控制、部分捨入控制類型操作712指令模板及無記憶體存取、寫入遮罩控制、vsize類型 操作717指令模板；以及2)於記憶體存取720指令模板內顯示有記憶體存取、寫入遮罩控制727指令模板。
一般性向量友善指令格式700包括依圖7A-7B中所示之順序所列出於下的如下欄位。結合以上於圖4A-E及5A、B中之討論，於一實施例中，參考以下於圖7A-B及8中所提供之格式細節，針對讀取遮蔽、及目的地之位址可被識別於以下所述之暫存器位址欄位744。於進一步實施例中，寫入遮罩之位置被指明於寫入遮罩欄位770中。
格式欄位740-此欄位中之特定值(指令格式識別符值)獨特地識別向量友善指令格式，而因此識別指令流中之向量友善指令格式的指令之發生。如此一來，此欄位是選擇性的，因為其對於僅具有一般性向量友善指令格式之指令集是不需要的。
基礎操作欄位742-其內容係分辨不同的基礎操作。
暫存器指標欄位744-其內容(直接地或透過位址產生)指明來源及目的地運算元之位置，任其於暫存器中或記憶體中。這些包括足夠的位元數以從PxQ(例如，32x512、16x128、32x1024、64x1024)暫存器檔案選擇N暫存器。雖然於一實施例中，N可高達三個來源及一個目的地暫存器，但替代實施例可支援更多或更少來源及目的地暫存器(例如，可支援高達兩個來源，其中這些來源之一亦作用為目的地；可支援高達三個來源，其中這些來源之一亦作用為目的地；可支援高達兩個來源及一個目的地)。
修飾符欄位746-其內容係從那些不指明記憶體存取者分辨其指明記憶體存取之一般性向量指令格式中的指令之發生；亦即，介於無記憶體存取705指令模板與記憶體存取720指令模板之間。記憶體存取操作係讀取及/或寫入至記憶體階層(於某些情況下使用暫存器中之值以指明來源及/或目的地位址)，而無記憶體存取操作則不(例如，來源及目的地為暫存器)。雖然於一實施例中，此欄位亦於三個不同方式之間選擇以履行記憶體位址計算，但替代實施例可支援更多、更少、或不同方式以履行記憶體位址計算。
擴增(augmentation)操作欄位750-其內容係分辨除了基礎操作之外的多種不同操作之何者應被履行。此欄位是背景特定的。於本發明之一實施例中，此欄位被劃分為類別欄位768、阿爾發欄位752、及貝他欄位754。擴增操作欄位750容許共同族群的操作被履行於單一指令而非2、3或4個指令。
比率欄位760-其內容容許指標欄位之內容的定標(scaling)以供記憶體位址產生(例如，用於使用2scale*index+base之位址產生)。
置換欄位762A-其內容被使用為記憶體位址產生之部分(例如，用於使用2scale*index+base+displacement之位址產生)。
置換因數欄位762B(注意其直接於置換因數欄位762B上方的置換欄位762A之並列指示一者或另一者被使 用)-其內容被使用為位址產生之部分；其指明將由記憶體存取之大小(N)所定標的置換因數-其中N為記憶體存取中之位元組數(例如，用於使用2scale*index+base+scaled displacement之位址產生)。多餘的低階位元被忽略而因此，置換因數欄位之內容被乘以記憶體運算元總大小(N)以產生最終置換來被用於計算有效位址。N之值係根據全運算碼欄位774(文中稍後所描述)及資料調處欄位754C而由處理器硬體判定於運行時間。置換欄位762A及置換因數欄位762B是選擇性的，因為其並未用於無記憶體存取705指令模板及/或不同的實施例可僅實施兩者之一或無。
資料元件寬度欄位764-其內容係分辨數個資料元件寬度之何者應被使用(於某些實施例用於所有指令；於其他實施例中僅用於部分指令)。此欄位是選擇性的，因為其是不需要的假如僅有一資料元件寬度被支援及/或資料元件寬度係使用運算碼之某形態而被支援。
寫入遮罩欄位770-其內容控制，以每資料元件位置為基，目的地向量運算元中之資料元件位置是否反應基礎操作及擴增操作之結果。類別A指令模板支援合併-寫入遮蔽，而類別B指令模板支援合併-和歸零-寫入遮蔽兩者。當合併時，向量遮罩容許目的地中之任一組元件被保護不被更新於任何操作之執行期間(由基礎操作及擴增操作所指明)；於另一實施例中，保存目的地之各元件的舊值，其中相應的遮罩位元具有0。反之，當歸零時，向量遮罩 容許目的地中之任一組元件被歸零於任何操作之執行期間(由基礎操作及擴增操作所指明)；於另一實施例中，當相應的遮罩位元具有0值時目的地之一元件被設為0。此功能之一子集為控制其正履行中之操作的向量長度之能力(亦即，元件之跨距被修改，從第一至最後者)；然而，當被修改之元件為連續時則其為不需要的。因此，寫入遮罩欄位770容許部分向量操作，包括載入、儲存、算術、邏輯，等等。雖然本發明之實施例係描述其中寫入遮罩欄位770之內容選擇含有待使用之寫入遮罩的數個寫入遮罩暫存器之一(而因此寫入遮罩欄位770之內容間接地識別其應履行之遮蔽)，但替代實施例取代地或額外地容許寫入遮罩欄位770之內容直接地指明應履行之遮蔽。
即刻欄位772-其內容容許一即刻之指明。此欄位是選擇性的，因為在不支援即刻之一般性向量友善指令格式的實施中其並不存在以及在不使用即刻之指令中其並不存在。
類別欄位768-其內容係分辨於不同類別的指令之間。參考圖7A-B，此欄位之內容係選擇於類別A與類別B指令之間。於圖7A-B中，圓角的方塊係用以指示一特定值出現在一欄位中(例如，個別於圖7A-B中的類別欄位768之類別A 768A及類別B 768B)。
類別A之指令模板
於類別A之無記憶體存取705指令模板的情況下，阿 爾發欄位752被解讀為RS欄位752A，其內容係分辨不同擴增操作類型之何者應被履行(例如，捨入752A.1及資料轉變752A.2被個別地指明給無記憶體存取、捨入類型操作710及無記憶體存取、資料轉變類型操作715指令模板)，而貝他欄位754係分辨已指明類型之操作的何者應被履行。於無記憶體存取705指令模板中，比率欄位760、置換欄位762A、及置換比率欄位762B並未出現。
無記憶體存取指令模板-全捨入控制類型操作
於無記憶體存取全捨入控制類型操作710指令模板中，貝他欄位754被解讀為捨入控制欄位754A，其內容提供靜態捨入。雖然於本發明之已描述實施例中捨入控制欄位754A包括一抑制所有浮點例外(SAE)欄位756及一捨入操作控制欄位758，但替代實施例可支援將這些觀念編碼入相同欄位中或者僅具有這些觀念/欄位之一或另一(例如，可僅具有捨入操作控制欄位758)。
SAE欄位756-其內容係分辨是否使例外事件報告失效；當SAE欄位756之內容指示抑制啟用時，則一既定指令不會報告任何種類的浮點例外旗標且不會提出任何浮點例外處置器。
捨入操作控制欄位758-其內容係分辨捨入操作之族群的何者應履行(例如，捨進、捨去、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位758容許以每指令為基之捨入模式的改變。於其中處理器包括一用以指明捨入模 式之控制暫存器的本發明之一實施例中，捨入操作控制欄位750之內容係置換該暫存器值。
無記憶體存取指令模板-資料轉變類型操作
於無記憶體存取資料轉變類型操作715指令模板中，貝他欄位754被解讀為資料轉變欄位754B，其內容係分辨數個資料轉變之何者應被履行(例如，無資料轉變、拌和、廣播)。
於類別A之記憶體存取720指令模板的情況下，阿爾發欄位752被解讀為逐出(eviction)暗示欄位752B，其內容係分辨逐出暗示之何者應被使用(於圖7A中，暫時752B.1及非暫時752B.2被個別地指明給記憶體存取、暫時725指令模板及記憶體存取、非暫時730指令模板)，而貝他欄位754被解讀為資料調處欄位754C，其內容係分辨數個資料調處操作(亦已知為基元)之何者應被履行(例如，無調處；廣播；來源之上轉換；及目的地之下轉換)。記憶體存取720指令模板包括比率欄位760、及選擇性地置換欄位762A或置換比率欄位762B。
向量記憶體指令履行向量載入自及向量儲存至記憶體，具有轉換支援。如同普通向量指令，向量記憶體指令以資料元件式方式將資料轉移自/至記憶體，其中被實際地轉移之元件係由其被選擇為寫入遮罩之向量遮罩的內容所支配。
記憶體存取指令模板-暫時
暫時資料為可能夠快地被再使用而受益自快取的資料。然而，此為暗示，且不同處理器可用不同方式來實施之，包括完全忽略暗示。
記憶體存取指令模板-非暫時
非暫時資料為不太可能夠快地被再使用而受益自第一階快取中之快取且應被給定逐出之優先權的資料。然而，此為暗示，且不同處理器可用不同方式來實施之，包括完全忽略暗示。
類別B之指令模板
於類別B之指令模板的情況下，阿爾發欄位752被解讀為寫入遮罩控制(Z)欄位752C，其內容係分辨其由寫入遮罩欄位770所控制之寫入遮蔽是否應為合併或歸零。
於類別B之無記憶體存取705指令模板的情況下，貝他欄位754之部分被解讀為RL欄位757A，其內容係分辨不同擴增操作類型之何者應被履行(例如，捨入757A.1及向量長度(VSIZE)757A.2被個別地指明給無記憶體存取、寫入遮罩控制、部分捨入控制類型操作712指令模板及無記憶體存取、寫入遮罩控制、VSIZE類型操作717指令模板)，而貝他欄位754之剩餘者係分辨已指明類型之操作的何者應被履行。於無記憶體存取705指令模板中，比率欄位760、置換欄位762A、及置換比率欄位762B並 未出現。
於無記憶體存取、寫入遮罩控制、部分捨入控制類型操作710指令模板中，貝他欄位754之剩餘者被解讀為捨入操作欄位759A並使例外事件報告失效(一既定指令不會報告任何種類的浮點例外旗標且不會提出任何浮點例外處置器)。
捨入操作控制欄位759A-正如同捨入操作控制欄位758，其內容係分辨捨入操作之族群的何者應履行(例如，捨進、捨去、朝零捨入及捨入至最接近)。因此，捨入操作控制欄位759A容許以每指令為基之捨入模式的改變。於其中處理器包括一用以指明捨入模式之控制暫存器的本發明之一實施例中，捨入操作控制欄位750之內容係置換該暫存器值。
於無記憶體存取、寫入遮罩控制、VSIZE類型操作717指令模板中，貝他欄位754被解讀為向量長度欄位759B，其內容係分辨數個資料向量長度之何者應被履行(例如，128、256、或512位元組)。
於類別B之記憶體存取720指令模板的情況下，貝他欄位754之部分被解讀為廣播欄位757B，其內容係分辨廣播類型資料調處操作是否應被履行，而貝他欄位754之剩餘者被解讀為向量長度欄位759B。記憶體存取720指令模板包括比率欄位760、及選擇性的置換欄位762A、或置換比率欄位762B。
針對一般性向量友善指令格式700，一全運算碼欄位 774顯示為包括格式欄位740、基礎操作欄位742、及資料元件寬度欄位764。雖然一實施例係顯示全運算碼欄位774包括所有這些欄位，但於其不支援這些所有的實施例中全運算碼欄位774可包括少於所有這些欄位。全運算碼欄位774提供運算碼(opcode)。
擴增操作欄位750、資料元件寬度欄位764、及寫入遮罩欄位770容許這些特徵以每指令為基被指明於一般性向量友善指令格式中。
寫入遮罩欄位與資料元件寬度欄位之組合產生定型的指令，由於其容許遮罩根據不同資料元件寬度而被應用。
於類別A和類別B中所發現的各種指令模板於不同情況下是有利的。於本發明之某些實施例中，不同處理器或一處理器內之不同核心可支援唯獨類別A、唯獨類別B、或兩個類別。例如，用於通用計算之高性能通用失序核心可支援唯獨類別B；主要用於圖形及/或科學(通量)計算之核心可支援唯獨類別A；而用於上述兩者之核心可支援兩類別(當然，具有來自兩類別之模板與指令的某種混合但非來自兩類別之所有模板和指令的核心仍於本發明之範圍內)。同時，單一處理器可包括多個核心，其所有均支援相同類別或者其中不同核心支援不同類別。例如，於具有分離的圖形和通用核心之處理器中，主要用於圖形及/或科學計算的圖形核心之一可支援唯獨類別A，而通用核心之一或更多可為高性能通用核心，其具有用於支援唯獨類別B之通用計算的失序執行和暫存器重新命名。不具有 分離圖形核心之另一處理器可包括其支援類別A與類別B兩者之一或更多通用依序或失序核心。當然，來自一類別之特徵亦可被實施於本發明之不同實施例中的其他類別中。以高階語言所寫的程式將被輸入(例如，僅於時間編譯或靜態編譯)多種不同的可執行形式，包括：1)僅具有由用於執行之目標處理器所支援之類別的指令；或2)具有使用所有類別之指令的不同組合所寫的替代常式並具有其根據由目前正執行碼之處理器所支援的指令以選擇供執行之常式的控制流程碼的形式。
範例特定向量友善指令格式
圖8A-8D為方塊圖，其說明依據本發明之實施例的範例特定向量友善指令格式。圖8顯示一特定向量友善指令格式800，其係由於指明欄位之位置、大小、解讀、和順序、以及那些欄位之部分的值而為特定的。特定向量友善指令格式800可用以擴充x86指令集，而因此某些欄位係類似於或相同於現有的x86指令集及其擴充(例如，AVX)中所使用的那些欄位。此格式保持為與具有擴充之現有的x86指令集之前綴編碼欄位、真實運算碼位元組欄位、MOD R/M欄位、SIB欄位、置換欄位、及即刻欄位一致。映射入來自圖8之欄位的來自圖7之欄位被顯示。
應理解：雖然本發明係參考於一般性向量友善指令格式700之背景下的特定向量友善指令格式800來描述以利說明之目的，但本發明除了所請求的範圍之外並不限於特 定向量友善指令格式800。例如，一般性向量友善指令格式700係考量針對各種欄位之多種可能的大小，而特定向量友善指令格式800則顯示為具有特定大小的欄位。藉由特定範例，雖然資料元件寬度欄位764被顯示為特定向量友善指令格式800中之一位元欄位，但本發明並未如此受限(亦即，一般性向量友善指令格式700係考量資料元件寬度欄位764之其他大小)。
一般性向量友善指令格式700包括依圖8A所示之順序的如下欄位。
EVEX前綴(位元組0-3)802-被編碼以四位元組之形式。
格式欄位740(EVEX位元組0，位元[7：0])-第一位元組(EVEX位元組0)為格式欄位740且其含有0x62(用於分辨本發明之一實施例中的向量友善指令格式之獨特值)。
第二-第四位元組(EVEX位元組1-3)包括提供特定能力之數個位元欄位。
REX欄位805(EVEX位元組1，位元[7-5])-由EVEX.R位元欄位(EVEX位元組1，位元[7]-R)、EVEX.X位元欄位(EVEX位元組1，位元[6]-X)、及757BEX位元組1，位元[5]-B所組成。EVEX.R、EVEX.X及EVEX.B位元欄位係提供如相應VEX位元欄位之相同的功能，且係使用1補數形式來編碼，亦即，ZMM0被編碼為1111B；ZMM15被編碼為0000B。指令之其他欄位將暫 存器指標之較低三個位元編碼，如本技術中所已知者(rrr,xxx及bbb)，以致Rrrr、Xxxx、及Bbbb可藉由加入EVEX.R、EVEX.X及EVEX.B而形成。
REX’欄位710-此為REX’欄位710之第一部分且為用以將擴充的32暫存器集之上16或下16個編碼的EVEX.R’位元欄位(EVEX位元組1，位元[4]-R’)。於本發明之一實施例中，此位元(連同以下所指出之其他位元)被儲存以位元反轉格式來分辨(以眾所周知的x86 32位元模式)自BOUND指令，其真實運算碼位元組為62，但於MOD R/M欄位(如下所述)中並未接受MOD欄位中之11的值；本發明之替代實施例並未以反轉格式儲存此及以下所指示的位元。1之值被用以編碼下16暫存器。換言之，R’Rrrr係藉由組合EVEX.R’、EVEX.R、及來自其他欄位之其他RRR而形成。
運算碼映圖欄位815(EVEX位元組1，位元[3：0]-mmmm)-其內容係編碼一隱含的前導(leading)運算碼位元組(0F、0F 38或0F 3)。
資料元件寬度欄位764(EVEX位元組2，位元[7]-W)-係由記法EVEX.W所表示。EVEX.W係用以定義資料位元組(32位元資料元件或64位元資料元件)之粒度(大小)。
EVEX.vvvv 820(EVEX位元組2，位元[6：3]-vvvv)-EVEX.vvvv之角色可包括下列：1)EVEX.vvvv編碼第一來源暫存器運算元，以反轉(1補數)形式指明且針對具 有二或更多來源運算元之指令是有效的；2)EVEX.vvvv編碼目的地暫存器運算元，以1補數形式指明於某些向量位移；或3)EVEX.vvvv未編碼任何運算元，該欄位被保留且應含有1111b。因此，EVEX.vvvv 820編碼其以反轉(1補數)形式所儲存之第一來源暫存器指明符的4個低階位元。根據該指令，一額外的不同EVEX位元欄位被用以擴充指明符大小至32暫存器。
EVEX.U 768類別欄位(EVEX位元組2，位元[2]-U)-假如EVEX.U=0，其指示類別A或EVEX.U0；假如EVEX.U=1，其指示類別B或EVEX.U1。
前綴編碼欄位825(EVEX位元組2，位元[1：0]-pp)-提供基礎操作欄位之額外位元。除了提供EVEX前綴格式之傳統SSE指令的支援以外，此亦具有壓縮SIMD前綴之優點(取代需要一位元組來表達SIMD前綴，EVEX前綴僅需要2位元)。於一實施例中，為了支援其使用SIMD前綴(66H,F2H,F3H)之傳統SSE指令於傳統格式和EVEX前綴格式兩者，這些傳統SIMD前綴被編碼入SIMD前綴編碼欄位；且於運行時間被擴充為傳統SIMD前綴，在被提供至解碼器之PLA以前(因此PLA可執行這些傳統指令之傳統和EVEX格式而無修改)。雖然較新的指令可使用EVEX前綴編碼欄位之內容為運算碼擴充，但某些實施例以類似方式擴充一致性而容許由這些傳統SIMD前綴指明不同意義。一替代實施例可重新設計PLA以支援2位元SIMD前綴編碼，而因此不需要擴充。
阿爾發欄位752(EVEX位元組3，位元[7]-EH；亦已知為EVEX.EH、EVEX.rs、EVEX.RL、EVEX.寫入遮罩控制、及EVEX.N；亦以α顯示)-如先前所述，此欄位為背景特定的。
貝他欄位754(EVEX位元組3，位元[6：4]-SSS，亦已知為EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；亦以β β β顯示)-如先前所述，此欄位為背景特定的。
REX’欄位710-此為REX’欄位之剩餘者且為可用以將擴充的32暫存器集之上16或下16個編碼的EVEX.V’位元欄位(EVEX位元組3，位元[3]-V’)。此位元被儲存以位元反轉格式。1之值被用以編碼下16暫存器。換言之，V’VVVV係藉由組合EVEX.V’、EVEX.vvvv而形成。
寫入遮罩欄位770(EVEX位元組3，位元[2：0]-kkk)-其內容係指明寫入遮罩暫存器中之暫存器的指標，如先前所述者。於本發明之一實施例中，特定值EVEX.kkk=000具有一特殊行為，其隱含無寫入遮罩被用於特定指令(此可被實施於多種方式，包括使用固線至所有電路之寫入遮罩或者其旁通遮蔽硬體之硬體)。
真實運算碼欄位830(位元組4)亦已知為運算碼位元組。運算碼之部分被指明於此欄位中。
MOD R/M欄位840(位元組5)包括MOD欄位842、Reg欄位844、及R/M欄位846。如先前所述，MOD欄位842之內容係分辨於記憶體存取與非記憶體存取操作之 間。Reg欄位844之角色可被概述為兩種情況：編碼目的地暫存器運算元或來源暫存器運算元之任一者、或者被視為運算碼擴充且不被用於編碼任何指令運算元。R/M欄位846之角色可包括下列：編碼其參照記憶體位址之指令運算元、或者編碼目的地暫存器運算元或來源暫存器運算元之任一者。
比率、指標、基礎(SIB)位元組(位元組6)-如先前所述，比率欄位750之內容被用於記憶體位址產生。SIB.xxx 854及SIB.bbb 856-這些欄位之內容先前已針對暫存器指標Xxxx及Bbbb而被提及。
置換欄位762A(位元組7-10)-當MOD欄位842含有10時，位元組7-10為置換欄位762A，且其工作相同於傳統32位元置換(disp32)且工作於位元組粒度。
置換因數欄位762B(位元組7)-當MOD欄位842含有01時，位元組7為置換因數欄位762B。此欄位之位置係相同於傳統x86指令集8位元置換(disp8)，工作於位元組粒度。因為disp8為符號擴充，所以其僅可定址於-128與127位元組偏移之間；針對64位元組快取線，disp8使用其僅可被設為四個實際有用值-128、-64、0、及64之8個位元；因為常需要較大的範圍，所以disp32被使用；然而，disp32需要4個位元組。相反於disp8及disp32，置換因數欄位762B為disp8之再解讀；當使用置換因數欄位762B時，實際置換係由置換因數欄位乘以記憶體運算元存取之大小(N)的內容所決定。此類型的置 換被稱為disp8*N。此係減少平均指令長度(用於置換但具有大得多的範圍之單一位元組)。此壓縮的置換係基於假設其有效置換為記憶體存取之粒度的倍數，而因此，位址偏移之多餘的低階位元無須被編碼。換言之，置換因數欄位762B取代傳統x86指令集8位元置換。因此，置換因數欄位762B被編碼以如x86指令集8位元置換之相同方式(因此ModRM/SIB編碼規則並無改變)，唯一例外為disp8被超載至disp8*N。換言之，編碼規則或編碼長度並無改變，而僅於藉由硬體之置換值的解讀(其需由記憶體運算元之大小定標該置換以獲得位元組式的位址偏移)。
即刻欄位772係操作如先前所述。
全運算碼欄位
圖8B為方塊圖，其說明組成全運算碼欄位774之特定向量友善指令格式800的欄位，依據本發明之一實施例。明確地，全運算碼欄位774包括格式欄位740、基礎操作欄位742、及資料元件寬度(W)欄位764。基礎操作欄位742包括前綴編碼欄位825、運算碼映圖欄位815、及真實運算碼欄位830。
暫存器指標欄位
圖8C為方塊圖，其說明組成暫存器指標欄位744之特定向量友善指令格式800的欄位，依據本發明之一實施 例。明確地，暫存器指標欄位744包括REX欄位805、REX’欄位810、MODR/M.reg欄位844、MODR/M.r/m欄位846、VVVV欄位820、xxx欄位854、及bbb欄位856。
擴增操作欄位
圖8D為方塊圖，其說明組成擴增操作欄位750之特定向量友善指令格式800的欄位，依據本發明之一實施例。當類別(U)欄位768含有0時，其表示EVEX.U0(類別A 768A)；當其含有1時，其表示EVEX.U1(類別B 768B)。當U=0且MOD欄位842含有11(表示無記憶體存取操作)時，阿爾發欄位752(EVEX位元組3,位元[7]-EH)被解讀為rs欄位752A。當rs欄位752A含有一個1(捨入752A.1)時，貝他欄位754(EVEX位元組3，位元[6：4]-SSS)被解讀為捨入控制欄位754A。捨入控制欄位754A包括一位元SAE欄位756及二位元捨入操作欄位758。當rs欄位752A含有0(資料轉變752A.2)時，貝他欄位754(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料轉變欄位754B。當U=0且MOD欄位842含有00、01、或10(表示記憶體存取操作)時，阿爾發欄位752(EVEX位元組3，位元[7]-EH)被解讀為逐出暗示(EH)欄位752B而貝他欄位754(EVEX位元組3，位元[6：4]-SSS)被解讀為三位元資料調處欄位754C。
當U=1時，阿爾發欄位752(EVEX位元組3，位元[7]-EH)被解讀為寫入遮罩控制(Z)欄位752C。當U=1 且MOD欄位842含有11(表示無記憶體存取操作)時，貝他欄位754之部分(EVEX位元組3，位元[4]-S0)被解讀為RL欄位757A；當其含有1(捨入757A.1)時，貝他欄位754之剩餘者(EVEX位元組3，位元[6-5]-S2-1)被解讀為捨入操作欄位759A；而當RL欄位757A含有0(VSIZE 757.A2)時，貝他欄位754之剩餘者(EVEX位元組3，位元[6-5]-S2-1)被解讀為向量長度欄位759B(EVEX位元組3，位元[6-5]-L1-0)。當U=1且MOD欄位842含有00、01、或10(表示記憶體存取操作)時，貝他欄位754(EVEX位元組3，位元[6：4]-SSS)被解讀為向量長度欄位759B(EVEX位元組3，位元[6-5]-L1-0)及廣播欄位757B(EVEX位元組3，位元[4]-B)。
範例暫存器架構
圖9為依據本發明之一實施例的暫存器架構900之方塊圖。於所示之實施例中，有32個512位元寬之向量暫存器910；這些暫存器被稱為zmm0至zmm31。較低的16個zmm暫存器之較低階256位元被疊置在暫存器ymm0-16之上。較低的16個zmm暫存器之較低階128位元(ymm暫存器之較低階128位元)被疊置在暫存器xmm0-15之上。特定向量友善指令格式800係操作於這些疊置的暫存器檔案上，如下表所示。
換言之，向量長度欄位759B選擇於最大長度與一或更多其他較短長度之間，其中每一此較短長度為先前長度之長度的一半；而無向量長度欄位759B之指令模板係操作於最大向量長度上。此外，於一實施例中，特定向量友善指令格式800之類別B指令模板係操作於緊縮或純量單/雙精確浮點資料上以及緊縮或純量整數資料上。純量操作為履行在zmm/ymm/xmm暫存器中之較低階資料元件位置上的操作；較高階資料元件位置係根據實施例而被保留如執行前之相同者或被歸零。
寫入遮罩暫存器915-於所示之實施例中，有8個寫入遮罩暫存器(k0至k7)，大小各為64位元。於一替代實施例中，寫入遮罩暫存器915之大小為16位元。如先前所述，於本發明之一實施例中，向量遮罩暫存器k0無法被使用為寫入遮罩；當其通常將指示k0之編碼被用於寫入遮罩時，其選擇0xFFFF之固線式(hardwired)寫入遮罩，有效地除能該指令之寫入遮蔽。
通用暫存器925-於所示之實施例中，有十六個64位元的通用暫存器，其係配合現有的x86定址模式而使用以定址記憶體運算元。這些暫存器被稱為下列名稱：RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP、及R8至R15。
純量(scalar)浮點堆疊暫存器檔案(x87堆疊)945，於其上係混疊MMX緊縮整數平坦暫存器檔案950-於所示之實施例中，x87堆疊為八元件的堆疊，用以對其使用x87指令集擴充之32/64/80位元的浮點資料履行純量浮點操作；而MMX暫存器被用以對64位元的緊縮整數資料履行操作，以及保留運算元給某些於MMX與XMM暫存器之間所履行的操作。
本發明之替代實施例可使用較寬的或較窄的暫存器。此外，本發明之替代實施例可使用更多的、更少的、或不同的暫存器檔案及暫存器。
範例核心架構、處理器、及電腦架構
處理器核心可被實施以不同方式、用於不同目的、以及於不同處理器中。例如，此類核心之實施可包括：1)用於通用計算之通用依序核心；2)用於通用計算之高性能通用失序核心；3)主要用於圖形及/或科學(通量)計算之特殊用途核心。不同處理器之實施可包括：1)包括一或更多用於通用計算之通用依序核心及/或一或更多用於通用計算之通用失序核心的CPU；及2)包括一或更多 主要用於圖形及/或科學(通量)之特殊用途核心。此類不同處理器導致不同的電腦系統架構，其可包括；1)與CPU分離之晶片上的共處理器；2)與CPU相同之封裝中之分離晶粒上的共處理器；3)與CPU相同之晶粒上的共處理器(於此情況下，此一共處理器有時稱為特殊用途邏輯，諸如集成圖形及/或科學(通量)邏輯、或稱為特殊用途核心)；及4)可包括在相同晶粒上之上述CPU(有時稱為應用核心或應用處理器)、上述共處理器、及額外功能之晶片上的系統。接下來描述範例核心架構，而接著描述範例處理器及電腦架構。
範例核心架構 依序及失序核心方塊圖
圖10A為一方塊圖，其說明依據本發明之實施例的範例依序的管線及範例暫存器重新命名的、失序的發出/執行管線兩者。圖10B為一方塊圖，其說明包括於一依據本發明之實施例的處理器中之依序架構核心之範例實施例及範例暫存器重新命名的、失序的發出/執行架構核心兩者。圖10A-B中之實線方塊係說明依序管線及依序核心，而虛線方塊之選配性加入則說明暫存器重新命名的、失序的發出/執行管線及核心。假設依序形態為失序形態之子集，則將描述失序形態。
於圖10A中，處理器管線1000包括提取級1002、長度解碼級1004、解碼級1006、配置級1008、重新命名級 1010、排程(亦已知為調度(dispatch)或發出)級1012、暫存器讀取/記憶體讀取級1014、執行級1016、寫回/記憶體寫入級1018、異常處置級1022、及確定(commit)級1024。
圖10B顯示處理器核心1090，其包括耦合至執行引擎單元1050之前端單元1030，兩者均耦合至記憶體單元1070。核心1090可為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、極長指令字元(VLIW)核心、或者混合或替代核心型。當作又另一選項，核心1090可為特殊用途核心，諸如(例如)網路或通訊核心、壓縮引擎、共處理器核心、通用計算圖形處理單元(GPGPU)核心、圖形核心，等等。
前端單元1030包括一耦合至指令快取單元1034之分支預測單元1032，指令快取單元1034係耦合至指令翻譯旁看緩衝器(TLB)1036，指令翻譯旁看緩衝器(TLB)1036係耦合至指令提取單元1038，指令提取單元1038係耦合至解碼單元1040。解碼單元1040(或解碼器)可解碼指令，並產生下列之一者或更多者以當作輸出：微操作、微碼進入點、微指令、其他指令、或其他控制信號，其係解碼(或者反射、或被衍生)自原始指令。解碼單元1040可使用各種不同機制而被實施。適當機制之範例包括(但不限定於)查找表、硬體實施、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)，等等。於一實施例中，核心1090包括微碼ROM或其他媒體，其係儲存某些 微指令之微碼(例如，於解碼單元1040中或者另外於前端單元1030內)。解碼單元1040係耦合至執行引擎單元1050中之重新命名/配置器單元1052。
執行引擎單元1050包括重新命名/配置器單元1052，其係耦合至收回單元1054及一組一或更多排程器單元1056。排程器單元1056代表任何數目的不同排程器，包括保留站、中央指令視窗，等等。排程器單元1056被耦合至實體暫存器檔案單元1058。實體暫存器檔案單元1058之每一者代表一或更多實體暫存器檔案，其各不同者係儲存一或更多不同的資料類型，諸如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、狀態(例如，其為待執行之下一指令的位址之指令指針)，等等。於一實施例中，實體暫存器檔案單元1058包含向量暫存器單元、寫入遮罩暫存器單元、及純量暫存器單元。這些暫存器單元可提供架構向量暫存器、向量遮罩暫存器、及通用暫存器。實體暫存器檔案單元1058被收回單元1054疊置以說明各種方式，其中暫存器重新命名及失序執行可被實施(例如，使用重排序緩衝器及收回暫存器檔案；使用未來檔案、歷史緩衝器、及收回暫存器檔案；使用暫存器映圖及一群暫存器，等等)收回單元1054及實體暫存器檔案單元1058被耦合至執行叢集1060。執行叢集1060包括一組一或更多執行單元1062及一組一或更多記憶體存取單元1064。執行單元1062可履行各種操作(例如，位移、相加、相減、相乘)並針對各種類型的資 料(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例可包括專用於特別功能或功能集的數個執行單元，而其他實施例可包括僅有一個執行單元或者多個均履行所有功能之執行單元。排程器單元1056、實體暫存器檔案單元1058、執行叢集1060被顯示為可能多數的，因位某些實施例係產生分離的管線給某些類型的資料/操作(例如，純量整數管線；純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管線；及/或各具有其本身的排程器單元、實體暫存器檔案單元、及/或執行叢集的記憶體存取管線一而於分離記憶體存取管線之情況下，實施某些實施例，其中僅有此管線之執行叢集具有記憶體存取單元1064)。亦應理解其中使用分離管線時，一或更多這些管線可為失序發出/執行而其他的為依序。
該組記憶體存取單元1064被耦合至記憶體單元1070，其包括資料TLB單元1072，其耦合至資料快取單元1074，其耦合至第二階(L2)快取單元1076。於一範例實施例中，記憶體存取單元1064可包括載入單元、儲存位址單元、及儲存資料單元，其每一者係耦合至記憶體單元1070中之資料TLB單元1072。指令快取單元1034被進一步耦合至記憶體單元1070中之第二階(L2)快取單元1076。L2快取單元1076被耦合至一或更多其他階的快取且最終耦合至主記憶體。
舉例而言，範例暫存器重新命名、失序發出/執行核心架構可實施管線1000如下：1)指令提取1038履行提 取和長度解碼級1002和1004；2)解碼單元1040履行解碼級1006；3)重新命名/配置器單元1052履行配置級1008和重新命名級1010；4)排程器單元1056履行排程級1012；5)實體暫存器檔案單元1058和記憶體單元1070履行暫存器讀取/記憶體讀取級1014；執行叢集1060履行執行級1016；6)記憶體單元1070和實體暫存器檔案單元1058履行寫回/記憶體寫入級1018；7)各種單元可被關聯於異常處置級1022；及8)收回單元1054和實體暫存器檔案單元1058履行確定級1024。
核心1090可支援一或更多指令集(例如，x86指令集(具有某些已隨著較新版本而加入之擴充)；MIPS Technologies of Sunnyvale,CA之MIPS指令集；ARM Holdings of Sunnyvale,CA之ARM指令集(具有諸如NEON等選擇性額外擴充))，包括文中所述之指令。於一實施例中，核心1090包括邏輯以支援緊縮資料指令集擴充(例如，AVX1、AVX2，及/或一般性向量友善指令格式(U=0及/或U=1)之某形式，如先前所描述)，藉此容許由許多多媒體應用程式所使用之操作得以使用緊縮資料來履行。
應理解其核心可支援多執行緒(multi-threading)(指令二或更多組的操作或執行緒)，及可用包括時間切割多執行緒、同時多執行緒(其中單一實體核心提供邏輯核心給其實體核心正在同時多執行緒之每一線程)、或其組合之各種方式來進行(例如，時間切割的提取和解碼以 及之後的同時多執行緒，諸如於Intel的超執行緒技術)。
雖然暫存器重新命名被描述於失序執行之情境，應理解其暫存器重新命名可被使用於依序架構。雖然處理器之例示實施例亦包括分離指令和資料快取單元1034/1074以及共用的第二階(L2)快取單元1076，但替代實施例可具有用於指令和資料之單一內部快取，諸如(例如)第一階(L1)內部快取、或多階的內部快取。於某些實施例中，系統可包括內部快取與核心及/或處理器外之外部快取的組合。替代地，所有快取可於核心及/或處理器之外。
特定範例依序核心架構
圖11A-B說明更特定的範例依序核心架構之方塊圖，該核心將為一晶片中之數個邏輯區塊(包括相同類型及/或不同類型的其他核心)之一。邏輯區塊透過高頻寬互連網路(例如，環狀網路)而通連與某固定功能邏輯、記憶體I/O介面、及其他必要的I/O邏輯，根據應用而定。
圖11A為依據本發明之實施例的單一處理器核心之方塊圖，連同其連接至晶粒上互連網路1102且具有其第二階(L2)快取之局部子集1104。於一實施例中，指令解碼器1100支援具有緊縮資料指令集擴充之x86指令集。L1快取1106容許針對快取記憶體之低潛時存取進入純量及向量單元。雖然於一實施例中(為了簡化設計)，純量 單元1108和向量單元1110係使用分離的暫存器組(個別地，純量暫存器1112和向量暫存器1114)且於其間轉移之資料被寫入至記憶體並從第一階(L1)快取1106讀回，但本發明之替代實施例亦可使用不同的方式(例如，使用單一暫存器組或包括一通訊路徑，其容許資料被轉移於兩暫存器檔案之間而不被寫入或讀回)。
L2快取之局部子集1104為劃分為分離之局部子集(每一處理器核心一個)的總體L2快取之部分。各處理器核心具有通至L2快取1104之其本身局部子集的直接存取路徑。由處理器核心所讀取之資料被儲存於其L2快取子集1104中並可被快速地存取，平行與存取其本身局部L2快取子集之其他處理器核心。由處理器核心所寫入之資料被儲存於其本身的L2快取子集1104且被清除自其他子集(假如需要的話)。環狀網路確保共用資料之相干(coherency)。環狀網路為雙向的，以容許諸如處理器核心、L2快取及其他邏輯區塊等代理器於晶片內彼此通連。各環狀資料路徑為1012位元寬於每方向。
圖11B為依據本發明之實施例的圖11A中之處理器核心的部分之擴充視圖。圖11B包括L1快取1104之L1資料快取1106A部分，以及有關向量單元1110及向量暫存器1114之更多細節。明確地，向量單元1110為16寬的向量處理單元(VPU)(參見16寬的ALU 1128)，其執行整數、單一精確浮點與雙精確浮點指令之一或更多者。VPU支援：利用拌和單元1120以拌和暫存器輸入、利用 數字轉換單元1122A-B之數字轉換、及利用記憶體輸入上之複製單元1124的複製。寫入遮罩暫存器1126容許闡述所得的向量寫入。
具有集成記憶體控制器及圖形之處理器
圖12為依據本發明之實施例的處理器1200之方塊圖，該處理器可具一個以上的核心、可具有一集成記憶體控制器、且可具有集成圖形。圖12中之實線方塊係說明一具有單一核心1202A、系統代理器1210、一組一或更多匯流排控制器單元1216之處理器1200，而虛線方塊之額外加入則說明一具有多個核心1202A-N、系統代理器1210中之一組一或更多集成記憶體控制器單元1214、及特殊用途邏輯1208之替代處理器1200。
因此，處理器1200之不同實施方式可包括：1)具有特殊用途邏輯1208之CPU為集成圖形及/或科學(通量)邏輯(其可包括一或更多核心)，而核心1202A-N為一或更多通用核心(例如，通用依序核心、通用失序核心、兩者之組合)；2)具有核心1202A-N之共處理器為主要用於圖形及/或科學(通量)之大量特殊用途核心；及3)具有核心1202A-N之共處理器為大量通用依序核心。因此，處理器1200可為通用處理器、共處理器或特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(通用圖形處理單元)、高通量多集成核心(MIC)共處理器(包括30或更多核心)嵌入處理器，等 等。處理器可被實施於一或更多晶片上。處理器1200可為一或更多基底之一部分及/或可被實施於一或更多基底上，使用數種製程科技之任一種，諸如(例如)BiCMOS、CMOS、或NMOS。
記憶體階層包括核心內之一或更多階的快取、一組或者一或更多共用快取單元1206、及耦合至該組集成記憶體控制器單元1214之外部記憶體(未顯示)。該組共用快取單元1206可包括一或更多中階快取，諸如第二階(L2)、第三階(L3)、第四階(L4)、或其他階的快取、最後階快取(LLC)、及/或其組合。雖然於一實施例中，一種環狀為基的互連單元1212係互連集成圖形邏輯1208、該組共用快取單元1206、以及系統代理器單元1210/集成記憶體控制器單元1214，但替代實施例可使用任何眾所周知的技術來互連此等單元。於一實施例中，相干性被維持於一或更多快取單元1206與核心1202A-N之間。
於某些實施例中，一或更多核心1202A-N能夠進行多執行緒。系統代理器1210包括那些協調及操作核心1202A-N之組件。系統代理器單元1210可包括(例如)電力控制單元(PCU)及顯示單元。PCU可為或者可包括用以調節核心1202A-N和集成圖形邏輯1208之電力狀態所需的邏輯和組件。顯示單元係用以驅動一或更多外部連接的顯示。
就架構指令集而言，核心1202A-N可為同質的或異質 的；亦即，二或更多核心1202A-N能夠執行相同的指令集，而其他者能夠執行該指令集之僅僅一子集或者一不同指令集。
範例電腦架構
圖13-16為範例電腦架構之方塊圖。用於筆記型電腦、桌上型電腦、手持式PC、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位信號處理器(DSP)、圖形裝置、視頻遊戲裝置、機上盒、微處理器、行動電話、可攜式媒體播放器、手持式裝置、及各種其他電子裝置之習知技術中已知的其他系統設計和組態亦為適當的。一般而言，能夠結合處理器及/或其他執行邏輯之多種系統或電子裝置(如文中所揭示者)通常為適當的。
現在參考圖13，其顯示依據本發明之一實施例的系統1300之方塊圖。系統1300可包括一或更多處理器1310、1315，其被耦合至控制器集線器1320。於一實施例中，控制器集線器1320包括一圖形記憶體控制器集線器(GMCH)1390及一輸入/輸出集線器(IOH)1350(其可於分離的晶片上)；GMCH 1390包括記憶體和圖形控制器，其係耦合記憶體1340和共處理器1345；IOH 1350將輸入/輸出(I/O)裝置1360耦合至GMCH 1390。替代地，記憶體和圖形控制器之一或兩者被集成於處理器內(如文中所述者)，記憶體1340和共處理器1345被直接 耦合至處理器1310、以及一具有IOH 1350之單一晶片中的控制器集線器1320。
額外處理器1315之選擇性本質係以虛線被標示於圖13中。各處理器1310、1315可包括文中所述之一或更多處理核心並可為某版本的處理器1200。
記憶體1340可為(例如)動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)、或兩者之組合。針對至少一實施例，控制器集線器1320通連與處理器1310、1315，經由諸如前側匯流排(FSB)等多點(multi-drop)匯流排、諸如快速路徑互連(QPI)等點對點介面、或類似連接1395。
於一實施例中，共處理器1345為特殊用途處理器，諸如(例如)高通量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入處理器，等等。於一實施例中，控制器集線器1320可包括一集成圖形加速器。
有多種差異於實體資源1310、1315之間，關於包括架構、微架構、熱、電力耗損特性等等重要量度之波譜。
於一實施例中，處理器1310執行其控制一般類型之資料處理操作的指令。共處理器指令可嵌入指令之內。處理器1310識別這些共處理器指令為應由附加共處理器1345所執行之類型。因此，處理器1310將共處理器匯流排或其他互連上之這些共處理器指令(或代表共處理器指令之控制信號)發出至共處理器1345。共處理器1345接 受並執行所接收的共處理器指令。
現在參考圖14，其顯示依據本發明之一實施例的第一更特定範例系統1400之方塊圖。如圖14中所示，多處理器系統1400為點對點互連系統，並包括經由點對點互連1450而耦合之第一處理器1470和第二處理器1480。處理器1470與1480之每一者可為相同版本的處理器1200。於本發明之一實施例中，處理器1470和1480個別為處理器1310和1315，而共處理器1438為共處理器1345。於另一實施例中，處理器1470和1480個別為處理器1310和共處理器1345。
處理器1470和1480被顯示為個別地包括集成記憶體控制器(IMC)單元1472和1482。處理器1470亦包括點對點(P-P)介面1476和1478為其匯流排控制器單元之部分；類似地，第二處理器1480包括P-P介面1486和1488。處理器1470、1480可使用P-P介面電路1478、1488而經由點對點(P-P)介面1450以交換資訊。如圖14中所示，IMC 1472和1482將處理器耦合至個別記憶體，亦即記憶體1432和記憶體1434，其可為局部地裝附至個別處理器之主記憶體的部分。
處理器1470、1480可各使用點對點介面電路1476、1494、1486、1498而經由個別P-P介面1452、1454與晶片組1490交換資訊。晶片組1490可選擇性地經由高性能介面1439而與共處理器1438交換資訊。於一實施例中，共處理器1438為特殊用途處理器，諸如(例如)高通量 MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入處理器，等等。
共用快取(未顯示)可被包括於任一處理器中或者於兩處理器之外部，而經由P-P互連與處理器連接，以致處理器之局部快取資訊的任一者或兩者可被儲存於共用快取中，假如處理器被置於低電力模式下的話。
晶片組1490可經由介面1496而被耦合至第一匯流排1416。於一實施例中，第一匯流排1416可為周邊組件互連(PCI)匯流排，或者諸如PCI Express匯流排或另一第三代I/O互連匯流排之匯流排，雖然本發明之範圍不因此受限。
如圖14中所示，各種I/O裝置1414可被耦合至第一匯流排1416，連同一將第一匯流排1416耦合至第二匯流排1420之匯流排橋1418。於一實施例中，諸如共處理器、高通量MIC處理器、GPGPU、加速器(諸如，例如，圖形加速器或數位信號處理(DSP)單元)、場可編程閘極陣列、或任何其他處理器等一或更多額外處理器1415被耦合至第一匯流排1416。於一實施例中，第二匯流排1420為低接腳數(LPC)匯流排。各種裝置可被耦合至第二匯流排1420，包括(例如)鍵盤及/或滑鼠1422、通訊裝置1427及儲存單元1428，諸如碟片驅動器或其他大量儲存裝置，可包括指令/碼及資料1430，於一實施例中。再者，聲頻I/O 1424可被耦合至第二匯流排1420。注意：其他架構是可能的。例如，取代圖14之點對點架 構，系統可實施多點匯流排其他此類架構。
現在參考圖15，其顯示依據本發明之一實施例的第二更特定範例系統1500之方塊圖。圖14和15中之類似元件係使用類似的參考數字，且圖15已省略了圖14之某些形態以避免混淆圖15之其他形態。
圖15顯示其處理器1470、1480可個別地包括集成記憶體和I/O控制邏輯(「CL」)1472和1482。因此，CL1472、1482包括集成記憶體控制器單元並包括I/O控制邏輯。圖15顯示其不僅記憶體1432、1434耦合至CL 1472、1482，同時I/O裝置1514亦耦合至控制邏輯1472、1482。傳統I/O裝置1515被耦合至晶片組1490。
現在參考圖16，其顯示依據本發明之一實施例的SoC 1600之方塊圖。與圖12類似的元件係使用類似參考數字。同時，虛線方塊為更先進的SoC上之選擇性特徵。於圖16中，互連單元1602被耦合至：應用程式處理器1610，其包括一組一或更多核心202A-N及共用快取單元1206；系統代理器單元1210；匯流排控制器單元1216；集成記憶體控制器單元1214；一組一或更多共處理器1620，其可包括集成圖形邏輯、影像處理器、聲頻處理器、和視頻處理器；靜態隨機存取記憶體(SRAM)單元1630；直接記憶體存取(DMA)單元1632；及顯示單元1640，用以耦合至一或更多外部顯示。於一實施例中，共處理器1620包括特殊用途處理器，諸如(例如)網路或通訊處理器、壓縮引擎、GPGPU、高通量MIC處理器、 嵌入處理器，等等。
文中所揭露之機構的實施例可被實施以硬體、軟體、韌體、或此類實施方式之組合。本發明之實施例可被實施為電腦程式或程式碼，其係執行在包括至少一處理器、儲存系統(包括揮發性和非揮發性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置之可編程系統上。
程式碼(諸如圖14中所示之碼1430)可被應用於輸入指令，以履行文中所述之功能並產生輸出資訊。輸出資訊可被以已知方式應用於一或更多輸出裝置。為了本申請案，處理系統包括任何系統，其具有一處理器，諸如(例如)數位信號處理器(DSP)、微控制器、特殊應用積體電路(ASIC)、或微處理器。
程式碼可被實施以高階程序或物件導向的編程語言來與處理系統通連。程式碼亦可被實施以組合或機械語言(假如需要的話)。事實上，文中所描述之機構對於任何特定編程語言並無範圍上之限制。於任何情況下，該語言可為編譯的或解讀的語言。
至少一實施例之一或更多形態可由機器可讀取媒體上所儲存之代表性指令來實施，該媒體代表處理器內之各種邏輯，當由機器所讀取時其致使機器製造用以履行文中所述之技術的邏輯。此類表示(已知為「IP核心」可被儲存於有形的、機器可讀取的媒體上且被供應至各個消費者或製造商，以供載入其實際上製造該邏輯或處理器之製造機 器內。
此類機器可讀取儲存媒體可包括(無限制地)由機器或裝置所製造或形成之物件之非暫態的、有形的配置，包括：諸如硬碟、包括軟碟、光碟、微型碟片唯讀記憶體(CD-ROM)、微型碟片可寫入(CD-RW)和磁光碟之任何類型碟片等儲存媒體；諸如唯讀記憶體(ROM)、隨機存取記憶體(RAM)，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、可抹除可編程唯讀記憶體(EPROM)、快閃記憶體、電可抹除可編程唯讀記憶體(EEPROM)、相位改變記憶體(PCM)等半導體裝置；磁或光學卡；或者適於儲存電子指令之任何其他類型的媒體。
因此，本發明之實施例亦包括非暫態的、有形的機器可讀取媒體，其含有指令或含有設計資料，諸如硬體描述語言(HDL)，其定義文中所述之結構、電路、裝置、處理器及/或系統特徵。此類實施例亦可被稱為程式產品。
仿真(包括二元翻譯、碼編輯，等等)
於某些情況下，指令轉換器可被用以將來自來源指令集之指令轉換為目標指令集。例如，指令轉換器可將指令翻譯(例如，使用靜態二元翻譯、包括動態編譯之動態二元翻譯)、編輯、仿真、或者轉換為一或更多其他指令以供由核心所處理。指令轉換器可被實施以軟體、硬體、韌體、或其組合。指令轉換器可位於處理器上、處理器外、 或部分於處理器上部分於處理器外。
圖17為方塊圖，其對比軟體指令轉換器之使用，以將來源指令集中之二元指令轉換為目標指令集中之二元指令，依據本發明之實施例。於例示之實施例中，指令轉換器為軟體指令轉換器，雖然替代地該指令轉換器可被實施以軟體、韌體、硬體、或其各種組合。圖17顯示高階語言1702之程式可使用x86編譯器1704來編譯以產生x86二元碼1706，其可由一具有至少一x86指令集核心之處理器1716所本機地執行。具有至少一x86指令集核心之處理器1716代表任何可履行如具有至少一x86指令集核心之Intel處理器的實質上相同功能之處理器，藉由相容地執行或者處理(1)Intel x86指令集核心之指令集的基本部分或(2)用來運行於具有至少一x86指令集核心之Intel處理器上的應用程式或其他軟體的物件碼版本，以便達成如具有至少一x86指令集核心之Intel處理器的實質上相同結果。x86編譯器1704代表一種能夠產生x86二元碼1706(例如，物件碼)之編譯器，x86二元碼1706可(具有或不具有額外鏈路處理)被執行於具有至少一x86指令集核心之處理器1716上。類似地，圖17顯示高階語言1702之程式可使用替代指令集編譯器1708而被編譯以產生替代的指令集二元碼1710，其可由一不具有至少一x86指令集核心之處理器1714所本機地執行(例如，具有執行MIPS Technologies of Sunnyvale,CA之MIPS指令集及/或ARM Holdings of Sunnyvale,CA之ARM指令 集的核心之處理器)。指令轉換器1712被用以將x86二元碼1706轉換為可由不具有至少一x86指令集核心之處理器1714所本地執行的碼。此轉換的碼不太可能相同於替代的指令集二元碼1710，因為能夠執行此操作之指令轉換器是難以製造的；然而，該轉換的碼將完成一般操作並由來自替代指令集之指令所組成。因此，指令轉換器1712代表軟體、韌體、硬體、或其組合，其(透過仿真、模擬或任何其他程序)容許不具有x86指令集處理器或核心之處理器或其他電子裝置來執行x86二元碼1706。
100‧‧‧處理核心
101‧‧‧管線
102‧‧‧暫存器儲存空間
103_1-103_N‧‧‧功能單元
104‧‧‧向量暫存器空間
104_1-104_N‧‧‧遮蔽邏輯
105_1-105_N‧‧‧遮蔽邏輯
106‧‧‧遮蔽暫存器空間
107‧‧‧向量暫存器儲存空間
301_C‧‧‧輸入運算元
301_C_1-301_C_8‧‧‧輸入元件
302_C‧‧‧元件
302_C_1-302_C_8‧‧‧輸出元件
301_D‧‧‧輸入運算元
301_D_1-301_D_4‧‧‧輸入元件
302_D‧‧‧向量
302_D_1-302_D_4‧‧‧輸出元件
301_E、302_E‧‧‧向量輸入運算元
303_E‧‧‧結果
401‧‧‧輸入遮蔽向量
401_0-401_N-1‧‧‧位元位置
402‧‧‧所得遮蔽向量
402_1-402_N-1‧‧‧輸出向量
403、404‧‧‧輸入遮蔽型態
405‧‧‧所得遮蔽向量
406‧‧‧輸入
407‧‧‧所得
504,505,506‧‧‧暫存器
507‧‧‧遮蔽暫存器
508‧‧‧第二遮蔽暫存器
510‧‧‧排列邏輯
511‧‧‧遮蔽寫入電路
512‧‧‧所得暫存器
602‧‧‧VEX前綴
605‧‧‧REX欄位
615‧‧‧運算元映圖欄位
620‧‧‧VEX.vvvv欄位
625‧‧‧前綴編碼欄位
630‧‧‧真實運算碼欄位
640‧‧‧Mod R/M欄位
642‧‧‧MOD欄位
644‧‧‧Reg欄位
646‧‧‧R/M欄位
650‧‧‧SIB位元組
652‧‧‧SS
654‧‧‧SIB.xxx
656‧‧‧SIB.bbb
662‧‧‧置換欄位
664‧‧‧W欄位
668‧‧‧VEX.L大小欄位
672‧‧‧即刻欄位(IMM8)
674‧‧‧全運算碼欄位
700‧‧‧一般性向量友善指令格式
705‧‧‧無記憶體存取
710‧‧‧無記憶體存取、全捨入控制類型操作
712‧‧‧無記憶體存取、寫入遮罩控制、部分捨入控制 類型操作
715‧‧‧無記憶體存取、資料轉變類型操作
717‧‧‧無記憶體存取、寫入遮罩控制、vsize類型操作
720‧‧‧記憶體存取
727‧‧‧記憶體存取、寫入遮罩控制
740‧‧‧格式欄位
742‧‧‧基礎操作欄位
744‧‧‧暫存器指標欄位
746‧‧‧修飾符欄位
750‧‧‧擴增操作欄位
752‧‧‧阿爾發欄位
752A‧‧‧RS欄位
752A.1‧‧‧捨入
752A.2‧‧‧資料轉變
752B‧‧‧逐出暗示欄位
752B.1‧‧‧暫時
752B.2‧‧‧非暫時
754‧‧‧貝他欄位
754A‧‧‧捨入控制欄位
754B‧‧‧資料轉變欄位
754C‧‧‧資料調處欄位
756‧‧‧SAE欄位
757A‧‧‧RL欄位
757A.1‧‧‧捨入
757A.2‧‧‧向量長度(VSIZE)
757B‧‧‧廣播欄位
758‧‧‧捨入操作控制欄位
759A‧‧‧捨入操作欄位
759B‧‧‧向量長度欄位
760‧‧‧比率欄位
762A‧‧‧置換欄位
762B‧‧‧置換因數欄位
764‧‧‧資料元件寬度欄位
768‧‧‧類別欄位
768A‧‧‧類別A
768B‧‧‧類別B
770‧‧‧寫入遮罩欄位
772‧‧‧即刻欄位
774‧‧‧全運算碼欄位
800‧‧‧特定向量友善指令格式
802‧‧‧EVEX前綴
805‧‧‧REX欄位
810‧‧‧REX’欄位
815‧‧‧運算碼映圖欄位
820‧‧‧VVVV欄位
825‧‧‧前綴編碼欄位
830‧‧‧真實運算碼欄位
840‧‧‧Mod R/M欄位
842‧‧‧MOD欄位
844‧‧‧Reg欄位
846‧‧‧R/M欄位
854‧‧‧SIB.xxx
856‧‧‧SIB.bbb
900‧‧‧暫存器架構
910‧‧‧向量暫存器
915‧‧‧寫入遮罩暫存器
925‧‧‧通用暫存器
945‧‧‧純量浮點堆疊暫存器檔案
950‧‧‧MMX緊縮整數平坦暫存器檔案
1000‧‧‧處理器管線
1002‧‧‧提取級
1004‧‧‧長度解碼級
1006‧‧‧解碼級
1008‧‧‧配置級
1010‧‧‧重新命名級
1012‧‧‧排程級
1014‧‧‧暫存器讀取/記憶體讀取級
1016‧‧‧執行級
1018‧‧‧寫回/記憶體寫入級
1022‧‧‧異常處置級
1024‧‧‧確定級
1030‧‧‧前端單元
1032‧‧‧分支預測單元
1034‧‧‧指令快取單元
1036‧‧‧指令翻譯旁看緩衝器(TLB)
1038‧‧‧指令提取單元
1040‧‧‧解碼單元
1050‧‧‧執行引擎單元
1052‧‧‧重新命名/配置器單元
1054‧‧‧收回單元
1056‧‧‧排程器單元
1058‧‧‧實體暫存器檔案單元
1060‧‧‧執行叢集
1062‧‧‧執行單元
1064‧‧‧記憶體存取單元
1070‧‧‧記憶體單元
1072‧‧‧資料TLB單元
1074‧‧‧資料快取單元
1076‧‧‧第二階(L2)快取單元
1090‧‧‧處理器核心
1100‧‧‧指令解碼器
1102‧‧‧晶粒上互連網路
1104‧‧‧第二階(L2)快取之局部子集
1106‧‧‧L1快取
1106A‧‧‧L1資料快取
1108‧‧‧純量單元
1110‧‧‧向量單元
1112‧‧‧純量暫存器
1114‧‧‧向量暫存器
1120‧‧‧拌和單元
1122A-B‧‧‧數字轉換單元
1124‧‧‧複製單元
1126‧‧‧寫入遮罩暫存器
1128‧‧‧16寬的ALU
1200‧‧‧處理器
1202A-N‧‧‧核心
1206‧‧‧共用快取單元
1208‧‧‧特殊用途邏輯
1210‧‧‧系統代理器
1212‧‧‧環狀為基的互連單元
1214‧‧‧集成記憶體控制器單元
1216‧‧‧匯流排控制器單元
1300‧‧‧系統
1310,1315‧‧‧處理器
1320‧‧‧控制器集線器
1340‧‧‧記憶體
1345‧‧‧共處理器
1350‧‧‧輸入/輸出集線器(IOH)
1360‧‧‧輸入/輸出(I/O)裝置
1390‧‧‧圖形記憶體控制器集線器(GMCH)
1395‧‧‧連接
1400‧‧‧多處理器系統
1414‧‧‧I/O裝置
1415‧‧‧額外處理器
1416‧‧‧第一匯流排
1418‧‧‧匯流排橋
1420‧‧‧第二匯流排
1422‧‧‧鍵盤及/或滑鼠
1424‧‧‧聲頻I/O
1427‧‧‧通訊裝置
1428‧‧‧儲存單元
1430‧‧‧指令/碼及資料
1432‧‧‧記憶體
1434‧‧‧記憶體
1438‧‧‧共處理器
1439‧‧‧高性能介面
1450‧‧‧點對點互連
1452,1454‧‧‧P-P介面
1470‧‧‧第一處理器
1472,1482‧‧‧集成記憶體控制器(IMC)單元
1476,1478‧‧‧點對點(P-P)介面
1480‧‧‧第二處理器
1486,1488‧‧‧P-P介面
1490‧‧‧晶片組
1494,1498‧‧‧點對點介面電路
1496‧‧‧介面
1500‧‧‧系統
1514‧‧‧I/O裝置
1515‧‧‧傳統I/O裝置
1600‧‧‧SoC
1602‧‧‧互連單元
1610‧‧‧應用程式處理器
1620‧‧‧共處理器
1630‧‧‧靜態隨機存取記憶體(SRAM)單元
1632‧‧‧直接記憶體存取(DMA)單元
1640‧‧‧顯示單元
1702‧‧‧高階語言
1704‧‧‧x86編譯器
1706‧‧‧x86二元碼
1708‧‧‧指令集編譯器
1710‧‧‧指令集二元碼
1712‧‧‧指令轉換器
1714‧‧‧不具有至少一x86指令集核心之處理器
1716‧‧‧具有至少一x86指令集核心之處理器
本發明係經由後附圖式之圖形中的範例(而非限制)來說明，其中類似參考數字係指示類似元件且其中：圖1顯示一指令執行管線；圖2A及2B比較純量相對於向量處理；圖3A至3C顯示習知技術排列指令；圖4A至4E顯示遮蔽向量之排列指令；圖5A及5B係有關用以實施遮蔽向量之排列指令的執行邏輯電路；圖6A顯示一範例AVX指令格式；圖6B顯示來自圖6A之哪些欄位組成全運算碼欄位及基礎操作欄位；圖6C顯示來自圖6A之哪些欄位組成暫存器指標欄位； 圖7A-7B為方塊圖，其說明依據本發明之實施例的一般性向量友善指令格式及其指令模板(template)；圖8A-8D為方塊圖，其說明依據本發明之實施例的範例特定向量友善指令格式；圖9為依據本發明之一實施例的暫存器架構之方塊圖；圖10A為一方塊圖，其說明依據本發明之實施例的範例依序的管線及範例暫存器重新命名的、失序的發出/執行管線兩者；圖10B為一方塊圖，其說明依據本發明之實施例的處理器中所包括的依序架構核心之範例實施例及範例暫存器重新命名的、失序的發出/執行架構核心兩者；圖11A-B顯示一更特定的範例依序核心架構之方塊圖，該核心將為一晶片中的數個邏輯區塊(包括相同類型及/或不同類型之其他核心)之一；圖12為依據本發明之實施例的一可具有一個以上核心、可具有集成記憶體控制器、及可具有集成圖形之處理器的方塊圖；圖13為依據本發明之一實施例的系統之方塊圖；圖14為依據本發明之一實施例的第一更特定範例系統之方塊圖；圖15為依據本發明之一實施例的第二更特定範例系統之方塊圖；圖16為依據本發明之一實施例的晶片上系統(SoC) 之方塊圖；圖17為方塊圖，其對比軟體指令轉換器之使用，以將來源指令集中之二元指令轉換為目標指令集中之二元指令，依據本發明之實施例。
401_0-401_N-1‧‧‧位元位置
402_1-402_N-1‧‧‧輸出向量

Claims (20)

  1. 一種裝置，包含：指令執行邏輯電路，具有：輸入向量元件選路電路，用以針對三個不同指令之每一者履行下列：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，該輸出向量元件及該些輸入向量元件位置之每一者為該三個不同指令的三個可用位元寬度之一；及耦合至該輸入向量元件選路電路之遮蔽層電路，用以遮蔽由該輸入向量元件選路電路所產生之資料結構，該遮蔽層電路係設計成遮蔽以其相應於該三個可用位元寬度之三個不同階的粒度。
  2. 如申請專利範圍第1項之裝置，其中該輸入向量元件選路電路被設計成，針對該三個可用位元寬度：為來自該輸入向量之所有輸入向量位置的該輸入向量元件選路。
  3. 如申請專利範圍第2項之裝置，其中該輸入向量元件選路電路被進一步設計成針對該三個不同指令以外的額外指令履行下列：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，該些複數輸入向量位置係相應於一小於該輸入向量之該輸入向量的區段。
  4. 如申請專利範圍第3項之裝置，其中：針對該些額外指令之第一個，該輸出向量元件及該些輸入向量元件位置之每一者為該三個可用位元寬度之一；及針對該些額外指令之第二個，該輸出向量元件及該些輸入向量元件位置之每一者為該三個可用位元寬度之另一。
  5. 如申請專利範圍第4項之裝置，其中該些額外指令之該第一個的該區段與該些額外指令之該第二個的該區段為相同大小。
  6. 如申請專利範圍第5項之裝置，其中該第一和第二額外指令之該區段為任一該些指令之最大所得向量大小的四分之一。
  7. 如申請專利範圍第1項之裝置，其中該輸入向量元件選路電路被進一步設計成針對該三個不同指令以外的額外指令履行下列：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，該些複數輸入向量位置係相應於一小於該輸入向量之該輸入向量的部分，及該些可用的輸入向量元件於該輸入向量內不會彼此相鄰。
  8. 一種方法，包含：藉由通過相同指令執行管線執行指令以履行下列：於執行第一、第二及第三指令時，針對第一、第二及 第三向量元件大小之每一者：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置；及遮蔽該選路之個別所得以其相應於第一、第二及第三向量元件大小之粒度。
  9. 如申請專利範圍第8項之方法，其中該輸入向量元件位置係相應於該輸入向量之所有輸入向量位置。
  10. 如申請專利範圍第9項之方法，進一步包含個別地針對該第一和第二向量元件大小執行第四和第五指令，該第四和第五指令包括：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，其中可用以源取該輸出向量元件之該些輸入向量位置係相應於一小於該輸入向量之該輸入向量的區段。
  11. 如申請專利範圍第9項之方法，進一步包含個別地針對該第一和第二向量元件大小執行第六和第七指令，該第六和第七指令包括：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，其中可用以源取該輸出向量元件之該些輸入向量位置係相應於一小於該輸入向量之該輸入向量的部分、且於該輸入向量內不會彼此相鄰。
  12. 如申請專利範圍第11項之方法，其中該第一和第 二向量元件大小個別為32和64位元。
  13. 如申請專利範圍第8項之方法，其中該第一、第二和第三向量元件大小個別為16、32和64位元。
  14. 如申請專利範圍第8項之方法，其中最大輸入向量大小為512位元。
  15. 一種裝置，包含：指令執行邏輯電路，具有：輸入向量元件選路電路，用以針對三個不同指令之每一者履行下列：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，該輸出向量元件及該些輸入向量元件位置之每一者為該三個不同指令的三個可用位元寬度之一，一指標向量係針對該些指令之第一個指明來自該輸入向量之元件的選路至該輸出向量，一即刻運算元係針對該些指令之第二個指明來自該輸入向量之元件的選路至該輸出向量；及耦合至該輸入向量元件選路電路之遮蔽層電路，用以遮蔽由該輸入向量元件選路電路所產生之資料結構，該遮蔽層電路係設計成遮蔽以其相應於該三個可用位元寬度之三個不同階的粒度。
  16. 如申請專利範圍第15項之裝置，其中該輸入向量元件選路電路被設計成，針對該三個可用位元寬度：為來自該輸入向量之所有輸入向量位置的該輸入向量元件選路。
  17. 如申請專利範圍第16項之裝置，其中該輸入向量元件選路電路被進一步設計成針對該三個不同指令以外的額外指令履行下列：針對複數輸出向量元件位置之每一者，將來自可用以源取該輸出向量元件的複數輸入向量元件位置之一的輸入向量元件選路入一輸出向量元件位置，該些複數輸入向量位置係相應於一小於該輸入向量之該輸入向量的區段。
  18. 如申請專利範圍第17項之裝置，其中：針對該些額外指令之第一個，該輸出向量元件及該些輸入向量元件位置之每一者為該三個可用位元寬度之一；及針對該些額外指令之第二個，該輸出向量元件及該些輸入向量元件位置之每一者為該三個可用位元寬度之另一。
  19. 如申請專利範圍第18項之裝置，其中該些額外指令之該第一個的該區段與該些額外指令之該第二個的該區段為相同大小。
  20. 如申請專利範圍第16項之裝置，其中該些位元寬度之一為32位元而該些位元寬度之另一為64位元。
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