TW201346520A - 包括使用深度電源省電模式的能源效率處理器熱節流的能源效率及能源節約之方法、設備及系統 - Google Patents

Abstract

本發明之實施例係關於使用零電壓處理器狀態之電子裝置處理器的能源效率與保留熱節流。例如，處理器晶粒包括電源控制單元(PCU)、與具有電源閘的執行單元與熱感應器。PCU係被附加到熱感應器以判定執行單元的溫度是否已經增加到大於上臨界值，譬如當該執行單元在主動處理器電源狀態中處理資料時。PCU同樣被附加到電源閘，以致於在此種檢測上，它可改變該主動處理器電源狀態為零處理器電源狀態，以降低該執行單元的溫度。當該感應器檢測出該溫度已經降低到小於低臨界值時，PCU可將該處理器電源狀態改變回到該主動狀態。

Description

包括使用深度電源省電模式的能源效率處理器熱節流的能源效率及能源節約之方法、設備及系統

本發明係關於在積體電路中的能源效率與能源節約，以及在其上所執行的代碼，而且特別地但不是唯一的，係關於計算裝置處理器之熱控制的領域。更特別地，本發明的實施例係關於使用深度電源省電模式之電子裝置處理器的能源效率與能源節約熱節流。

半導體處理與邏輯設計的進展已經允許出現在積體電路裝置之邏輯數量的增加。結果，電腦系統配置已經從一系統中的單一個或複數個積體電路發展成複數個硬體執行緒、複數個核心、複數個裝置、及/或在各別積體電路上的完整系統。此外，積體電路的密度已經成長，用於計算系統(從嵌入系統到伺服器)的電源需求量也已經逐步擴大。更者，軟體缺乏效率及其對硬體的需求量也造成計算裝置能源耗損的增加。事實上，一些研究指出，計算裝置消耗了一個國家相當大百分比的整體電力供應，譬如美國。結果，與積體電路有關的能源效率與節約則有其至關重要的必要性。由於伺服器、桌上型電腦、筆記型電腦、超筆電、平版電腦、行動電話、處理器、嵌入系統等等甚至變得更普遍(從包括在典型電腦、汽車、與電視到生物科技)，這些需求將增加。

隨著朝向高級微處理器具有更多電晶體與更高頻率的 趨勢持續成長，例如中央處理單元(CPU)或〝處理器〞，電腦設計者與製造商經常要面對電源與熱消耗的相應增加。特別在計算裝置中，處理器電源消耗會導致過熱，其係會負面地影響性能、損害元件(例如，處理器)、造成使用者的不舒服或傷害、並且明顯降低電池壽命。

因此，熱控制便持續成為計算裝置(包括桌上型電腦、伺服器、膝上型電腦、無線手機、蜂巢式電話、平版電腦、個人數位助理等等)的重要議題。

在以下的說明中，本發明的種種實施例將被詳細說明。不過，此些細節被包括以促進本發明實施例的理解，以及說明用於使用本發明實施例的示範性實施例。此些細節不應該被使用來將本發明的實施例限制於所說明的特定實施例，其係因為其他變化與實施例有可能同時維持在本發明實施例的範圍內。更者，雖然種種細節會被陳述以便提供本發明實施例的完整理解，但是那些熟諳該技藝者將明瞭，這些特定細節不被需要，以便實施本發明的實施例。

在以下的說明中，特定元件、電路、狀態圖、軟體模組、系統、時序等等係被說明，以用於本發明之目的。不過，將理解到的是，其他實施例可例如被應用在其他型態的元件、電路、狀態圖、軟體模組、系統與/或時序。雖然以下實施例參考在特殊積體電路中的能源節約與能源效 率來說明，譬如在計算平台或微處理器中，但是其他實施例則可被應用在其他型態的積體電路與邏輯裝置。在此所說明的類似技術與教理可被應用到其他型態的電路或半導體裝置，其係可從較佳的能源效率與能源節約而受益。例如，所揭露的實施例不限於桌上型電腦系統。而且在其他裝置中也可使用的，譬如手持裝置、系統晶片(SOC)與嵌入應用。手持裝置的一些實例包括蜂巢式電話、網際網路協定裝置、數位照相機、個人數位助理(PDA)與手持PC。嵌入的應用基本上包括微型控制器、數位訊號處理器(DSP)、系統晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)切換器或者可施行以下所教導功能與操作的任何其他系統。更者，在此所說明的設備、方法與系統不限於物理計算裝置，但卻同樣係關於用於能源節約與效率的軟體最佳化。在以下說明中將變得輕易理解的是，在此所說明之方法、設備與系統的實施例(不管是否參考硬體、韌體、軟體或其組合)對〝綠色科技〞未來是重要的，譬如用於在包含大部分美國經濟之產品中的功率節約與能源效率。

在計算裝置中，處理器功率耗損可導致過熱，其係可負面地影響性能、損害元件(例如，其處理器與元件)並且可明顯地減少電池壽命。因此，處理器基本上具有有限或設計最大熱臨界值，在其上，持續執行一裝置的處理器會快速地損害元件。同樣地，行動裝置底座基本上具有有限或設計的最大熱臨界值，在以上，持續執行一裝置的處理 器可快速造成使用者不舒服或者受傷。如在此之實施例所說明地，這些與其他處理器或底座過熱關注事項可藉由將處理器(或其元件)放置到低功率狀態以降低處理器以及因此計算裝置元件與裝置底座的溫度來解決。此降低包括將該處理器電源狀態降低到深度電源省電模式，譬如零電壓處理器狀態(例如，C6、〝深度休眠〞或〝關閉〞狀態)，以提供該處理器更多的能源效率與功率節約熱節流。

圖1係為根據本發明一些實施例所設計之可被使用來使用深度電源省電模式來實施處理器之能源效率熱節流之處理器的方塊圖。圖1顯示處理器102，其包括處理器晶粒104、執行單元110、熱感應器120、電源閘130與電源控制單元140。

熱感應器120係被顯示耦合到執行單元110。在一些情形中，感應器120係被附接、形成或安裝到單元110的表面(例如，頂表面)上。也要考慮的是，感應器120可被形成或安裝在單元110的層內。在一些實施例中，感應器120係附接單元110的熱〝T〞接合。在一些情形中，感應器120係為使用類比電流感應電路的DTS(數位熱感應器)以及用於估計執行單元(110)之數位溫度讀出的ADC(類比至數位轉換器)電路。感應器120代表附接到單元110上一或多個位置的一或多個溫度感應器，譬如以上所述。熱感應器120係藉由感應器輸出訊號線142被耦合到功率控制單元140。線142代表使用一或多條訊號線而發送到單元140的一或多個溫度訊號(例如，估計執行單元(110) 之數位溫度讀出的數位訊號)。

閘130係被顯示耦合到執行單元110。這些閘係以核心中的嵌入式電源閘來說明(例如，在以並且直接附接到單元110之晶粒104上)。在一些情形中，閘130包括被附接、形成與安裝在單元110之表面(例如，內表面)上的電路與電壓(例如，地面與電源面)。閘130的平面可被附接到電源線或單元110的接點。根據一些實施例，閘130係為被使用於數位電路之電源面隔離(電源閘)的切換電容電路。它們以正常(電壓=Vcc)模式操作；或者它們以高電阻(電壓=Vcc/10)模式操作，因此而在控制之下降低該單元(例如，單元110)的漏電。單元110的在此一些說明考慮閘130係被包括在或當作單元110的部分電路。電源控制單元140係藉由V/F(電壓/頻率)控制訊號線144被耦合到單元110(例如，閘130)。線144代表使用一或多條訊號線而被發送到閘130的一或多個控制訊號(例如，如以下所記錄的數位〝C〞與〝P〞處理器狀態或模式指令訊號)。

電源控制單元140也可藉由邏輯控制訊號線146被耦合到單元110。線146代表使用一或多條訊號線而被發送到單元110的一或多個控制訊號(例如，數位〝C〞與〝P〞處理器狀態或模式指令訊號，如以下所記錄)。

誠如在該技藝中已知的，施行單元110、熱感應器120、電源閘130與電源控制單元140可被形成在處理器晶粒104上或中。在一些情形中，電源閘130與感應器120係以被耦合於執行單元110與電源控制單元140之間 來說明。在一些情形中，處理器晶粒104係為單一晶粒或〝晶片〞。在其他情形中，處理器晶粒104代表兩或多個晶粒或〝晶片〞。

執行單元110係被配置以處理在單元110上運行或使用單元110來處理之一操作系統的資料。執行單元110也被配置來處理在該操作系統上所運行之一或多個應用(例如，軟體應用)的資料。單元110包括此處理所必要的硬體、電路、元件與/或邏輯。此外，此處理包括使用硬體、電路、元件與/或邏輯，除了單元110以外。

電源控制單元140可被配置以控制該處理器的操作電壓(例如，藉由控制閘130)。單元140包括被配置以施行此控制的硬體邏輯與/或BIOS(基本輸出入系統)。在一些情形中，根據本發明的實施例，單元140包括硬體、硬體邏輯、記憶體、積體電路、可程式閘陣列、控制器、緩衝器、正反器、暫存器、狀態機械、FPGA(現場可程式邏輯閘陣列)、PLD(脈衝雷射沈積)、主動裝置(例如，電晶體等等)、被動裝置(例如，電感器、電容器、電阻器等等)與/或其他電路元件，以使用深度電源省電模式來施行處理器之能源效率與能源節約熱節流。

熱感應器120可被配置以檢測出執行單元110的溫度。它可檢測出該溫度已經增加到大於一第一臨界值(例如，在此見TH1)，同時該執行單元則施行在主動處理器電源狀態中的資料處理。單元140可接收在感應器輸出訊號線142上的檢測，譬如藉由接收由感應器120被發送到 單元140(例如，在線142上)的溫度訊號以及在單元140上判定所接收的訊號指出大於第一臨界值的溫度。一接收或基於接收那訊號，電源控制單元140可被配置以(例如，基於檢測出該溫度大於第一臨界值)改變(例如，藉由發送一控制訊號於線144上)執行單元110的處理器電源狀態從主動性處理器電源狀態到零處理器電源狀態，以降低執行單元110的溫度。

根據一些實施例，基於該處理器與執行單元所安裝入之一裝置的熱設計來預定(例如，在處理器設計期間內被預定)第一臨界值(例如，TH1)。根據一些實施例，此設計可考慮該處理器與執行單元所安裝入之裝置型態(例如，行動電話、桌上型電腦、膝上型電腦與其底座的特定製造商與模組)。它係為一臨界值，在該臨界值以上，持續運行一裝置的處理器可負面地影響性能、損害元件(例如，該處理器與其元件)，以及/或者在該臨界值以上，持續運行一裝置的處理器可造成使用者不舒服或者傷害。

根據一些實施例，熱感應器120也可被配置，以在將該處理器電源狀態從該主動處理器電源狀態改變成零處理器電源狀態以後，隨後檢測出執行單元110的溫度已經減少到小於第二臨界值，其中第二臨界值低於第一臨界值。單元140可接收在感應器輸出訊號線142上的檢測，其係譬如藉由接收由感應器120所發送到單元140(例如，線142上)的溫度訊號並且在單元140上決定該接收訊號意指小於第二臨界值的溫度(例如，在此參見TH2)。一接收那 訊號或者基於那訊號，電源控制單元140可被配置以(例如，基於檢測該溫度小於第二臨界值)改變(例如，藉由發送一控制訊號在線144上)執行單元110的處理器電源狀態，從零處理器電源狀態到主動處理器電源狀態，以造成執行單元110處理資料。

在一些情形中，基於導致該零處理器狀態的一時間周期具有與該主動處理器電源狀態之時間周期的預定比例關係，可預定第二臨界值(例如，TH2)。要理解的是，在一時間周期內，譬如依據在處理器設計期間內的測試資料，基於處理器在P0狀態中度過的時間數量與該處理器在零處理器電源狀態(例如，C6狀態)中度過的時間數量之間的有效比例，可決定臨界值TH2。

在一些實施例中，休眠邏輯可存在於單元140中，其係發送一零狀態並且隨後將電壓指令提升到閘130(例如，經由線144)，並且也發送一邏輯零狀態且隨後將電壓指令邏輯提升到單元110(例如，經由線146)。例如，單元140包括零電壓進入/離開邏輯以及處理器102的時脈/電源管理邏輯(例如，單元110與閘130)。

因應接收一請求以輸入一零電壓電源管理狀態，(例如零處理器電源狀態，譬如當該處理氣溫度大於TH1時)，單元140的零電壓進入/離開邏輯可發送一進入/離開控制訊號到單元110(例如，經由線146)，以造成單元110(例如，一接收時)俐落地暫停並且停止處理，譬如包括完成外部任務。這可被稱為〝邏輯暫停〞。此一進入/離 開邏輯訊號包括〝前往_C6〞訊號，其係類似DPSLP(深度休眠)訊號，譬如改變或設定邏輯零電源狀態的訊號，或者邏輯C6狀態。

然後，同樣地，因應接收該請求以輸入零電壓電源管理狀態，單元140的時脈/電源管理邏輯可降低該處理器的參考操作電壓為零電壓與頻率。在此，單元140的零電壓時脈/電源管理邏輯可發送一時脈/電源管理控制訊號到閘130(例如，經由線144)，其係使閘130(例如，一接收時)將可利用於單元110的操作電壓與時脈頻率降低到零(例如，從該〝暫停〞處理單元取出電壓)。這可稱為〝電源暫停〞。此一電壓時脈/電源管理邏輯訊號包括〝EPG_致能〞訊號(例如，改變或設定(例如，〝進行〞)該電性-電源閘控到零電源狀態或電源C6狀態的訊號)。

在一些實施例中，當結合ACPI(高級配置與電源介面)標準來實施時，零電壓電源管理狀態可被稱為C6狀態。在一些實施例中，它可被稱為包括C5與C6狀態。這包括任何電源狀態，在此，電壓會前往到保留(C5)以下，一路到零(C6)。

隨後，(例如，當處理器溫度小於TH2時)，因應接收離開該零電壓電源管理狀態的請求，單元140的零電壓電源管理邏輯可發送一弱的電源管理控制訊號到單元110(例如，經由線146)，其係造成單元110(例如，一接收時)致能電力到模組(例如，單元110)。這可稱為〝電源喚醒〞。此一電壓時脈/電源管理邏輯訊號包括〝EPG_失 能〞訊號(例如，改變或設定電性-電源閘控為主動電源狀態或者電源C0狀態的訊號)。

然後，因應接收該請求以離開該零電壓電源管理狀態，單元140的零電壓進入/離開邏輯可發送一進入/離開控制訊號至單元110(例如，經由線146)，其係造成單元110(例如，一接收時)喚醒且開始處理，譬如包括外部任務。這可被稱為〝邏輯喚醒〞。此一進入/離開邏輯訊號可包括一〝去_C0〞訊號(例如，其係類似喚醒訊號，譬如改變或設定邏輯主動電源狀態或者邏輯C0-C5狀態的訊號)。

在一些實施例中，當結合ACPI標準來實施時，主動或非零電壓電源管理狀態，可被稱為C0狀態。在一些實施例中，它可被稱為包括C0-C4或者C0-C5狀態。在一些情形中，主動電源狀態包括任何電源狀態，除了在此該電壓會去到保留(C5)以下，一路到零(C6)。

圖2係為一過程200的流程圖，其係可被使用以根據本發明之一些實施例來實施使用深度電源省電模式之處理器的能源效率熱節流。過程200可藉由處理器102的硬體電路來施行並且可藉由控制單元140的電路來控制。

在方塊210，處理器(例如，處理器102或者執行單元110)係在主動處理器電源狀態中施行資料的處理。方塊210可說明執行一操作系統之資料的處理器，其係並且也選擇性地用於在那操作系統上所執行的一或多個應用(例如，軟體應用)。

在決定方塊220上，可判定該處理器的溫度是否大於第一臨界值(例如，見TH1)。假如該溫度不大於第一臨界值的話，處理可回到方塊210。假如該溫度大於第一臨界值的話，處理會持續到方塊230。方塊220包括熱感應器120，其係監控單元110的溫度並且將線142上的連續或周期性溫度資料訊號發送到單元140，且單元140檢測出執行單元110的溫度已經增加到(或者是)大於第一臨界值(因此在方塊230，持續該過程)。例如，熱感應器120可偵測出在一時間周期上之該處理器的溫度，而且，基於該熱感應器讀取，單元140可判定該處理器的溫度已經增加到大於第一臨界值。雖然該溫度已經無法增加到(或者不)大於第一臨界值，現有處理器C與P狀態可被維持或者另外被單元140所控制，或者另外(例如，藉由操作系統與其他硬體)(因此將該過程回到方塊210)。

在方塊230，該處理器的處理器電源狀態可從主動處理器電源狀態改變為零處理器電源狀態。該改變可按順序來施行以降低該處理器的溫度，並且可無關任何電池、電源或處理必要條件或者試著或者不然將該處理器回歸到更高(例如，C5-C0)狀態之計算裝置或處理器的優先順序來發生。由於避免該處理器或該裝置過熱，該改變僅僅是必要的。方塊230說明一或基於接收來自感應器120之在線142上的溫度資料訊號，其係意指大於第一臨界值的檢測溫度，電源控制單元140可改變該處理器的處理器電源狀態，從主動處理器電源狀態到零處理器電源狀態，以降低 該處理器的溫度。

在決定方塊240上，可判定是否該處理器的溫度小於第二臨界值(例如，見TH2，其係低於第一臨界值)。假如該溫度不小於第二臨界值的話，處理可回到方塊240。假如該溫度不小於第二臨界值的話，處理會持續到方塊250。方塊240包括熱感應器120，其監控單元110的溫度並且將在線142上的連續或周期性溫度資料訊號發送到單元140，且單元140檢測出執行單元110的溫度已經減少到(或者是)小於第二臨界值(因此持續該過程到方塊250)。雖然該溫度已經沒有減少到(或者不)小於第二臨界值，但是在不管藉由操作系統或試著或者另外使該處理器回到更高(例如，C5-C0)狀態之其它硬體的任何控制訊號之下，該現有的處理器C6狀態則可被維持(因此將過程200回到方塊240)。

在方塊250，該處理器的處理器電源狀態係從零處理器電源狀態改變成主動處理器電源狀態。該改變可按順序施行，以允許該處理器返回處理資料(如由該計算裝置或該處理器之電池、電源或處理必要條件或優先順序所控制)達至少一已知時間周期，而沒有增加該處理器溫度在第一臨界值以上。僅僅由於該處理器或裝置的冷卻，改變是必要的。方塊250說明，一或基於接收來自感應器120之線142上的溫度資料訊號，其係意指檢測出的溫度小於第二臨界值，電源控制單元140則改變該處理器的處理器電源狀態，從零處理器電源狀態至主動處理器電源狀態， 以導致執行單元110處理資料。

在方塊250，處理可回到方塊210，以允許處理器回來處理資料。

處理器〝C〞與〝P〞狀態的額外說明

根據實施例，譬如依據處理、電源與熱需求，處理器102(例如，執行單元110)可處於(例如，改變為)種種處理器〝C〞狀態(例如，CPU狀態或操作狀態)。就一種方式而言，一操作系統可支持一內建電源管理軟體介面，譬如高級配置與電源介面(ACPI)規格(例如，ACPI規格，修訂版4.0a，在2010年4月5日出版....修訂版3.0，2004年9月2日；修訂版2.0c，2003年8月25日；修訂版2.0，2000年7月27日等等)。ACPI說明一電源管理政策，包括可由處理器與/或晶片組所支持的種種〝C狀態〞。就此政策而言，C0係被定義為執行時間狀態，其中該處理器在高電壓與高頻率上操作。C1係被定義為自動暫停狀態，其中該核心時脈係於內部被停止。C2係被定義為停止時脈狀態，其中該核心時脈係於外部被停止。C3係被定義為深度休眠狀態，其中全部處理器時脈均被關閉，且C4係被定義為更深度休眠狀態，其中全部處理器時脈均會被停止，且該處理器電壓可被降低到更低的資料保留點。C5係為更深度休眠狀態，其中該處理器電壓係被降低到接近零，但是一些元件仍然會被充電，如此該元件可從來自鍵盤、時脈、數據機、區域網路或通用串列匯流排 裝置的輸入〝喚醒〞。C6係為被認為是零、接近零或電壓休眠狀態的更深度休眠狀態。它亦可被描述為〝深度休眠〞或〝關閉〞狀態。根據實施例，C6係被認為是處理器102的〝零電源狀態〞或者零電壓休眠狀態(例如，執行單元110)。使該處理器處於C6狀態可被描述為完全關閉該處理器。C6可被進一步說明在此。在一些實施例中，深度電源省電、深度休眠、關閉或零處理器電源狀態可包括C5與C6狀態。

處理器102(例如，執行單元110)也可處於(例如，改變為)種種電源〝P〞狀態(例如，在C0狀態內的性能狀態)，譬如依據處理、電源與熱需求。這些狀態也可是基於ACP1內建電源管理軟體介面所支持的操作系統。這些狀態係為與實施相關，在此P0係為最高的性能狀態，P1至Pn係為連續的低性能狀態，直到特定實施極限n(基本上不超過16)。

在一些情形中，P0係為處理器的最大功率與頻率(例如，起因於單元140發送一控制訊號到單元110，譬如經由線144至閘130)。藉由使電壓/頻率縮小比例，P1小於P0，譬如至熱設計點，在該點上，在沒有過熱的情形下，該處理器可被設計以在延長的時間周期上操作(例如，超過該處理器的溫度臨界值，譬如由感應器120所讀取，在此可選擇該臨界值以避免或禁止負面影響性能、損壞元件或者降低電池壽命)。藉由使電壓/頻率縮小比例，譬如到熱節流點，Pn可小於P1，在該熱節流點上，該處理器可 被設計以在一時間周期上操作而沒有過熱。在一些情形中，可選擇熱節流點(例如，在該處理器的設計期間內被事先決定)，以致於該處理器能夠操作，同時降低該處理器的溫度(例如，直到它在處理器的溫度臨界值以下，譬如由感應器120所讀取，在此該臨界值可被選擇以允許該處理器回到更高的P狀態，以用來處理資料)。

〝主動〞與〝零〞電源狀態的額外說明

處理器102(例如，執行單元110)會處於以上C或P狀態的任一個或自此移除，以作為單元140發送控制訊號到單元110的結果(例如，經由線144至閘130)。C與P狀態通常具有不同的進入/離開潛伏期與省電。

在一些實施例中，處理器102(例如，執行單元110)可被處於C6狀態，以作為單元140發送C6控制訊號到單元110的結果(例如，經由線144到閘130)以改變現有的C或P狀態到C6狀態。當該處理器的溫度已經增加到且在第一臨界值以上時，這可發生。在一些情形中，改變、變更、轉移或移動一處理器電源狀態到〝零處理器電源狀態〞可藉由將處理器102(例如，執行單元110)處於C6狀態(例如，譬如從在此所記錄的〝主動處理器電源狀態〞)而來說明。在一些實施例中，在本段落中說明於上的C6狀態可包括C5與C6狀態，譬如在此一零處理器電源狀態包括C5與C6狀態。

在一些實施例中，處理器102(例如，執行單元110)可 從C6狀態被移除(例如，喚醒)，以作為單元140發送不同P或C控制訊號(例如，經由線144而到閘130)到單元110以改變C6狀態為不同C或P狀態(譬如〝主動處理器電源狀態〞)的結果。當該處理器的溫度已經減少到並且低於第二臨界值時，這可發生。在一些情形中，改變、變更、遷移或移動一處理器電源狀態到〝主動處理器電源狀態〞可藉由使處理器102(例如，執行單元110)處於C與/或P狀態來說明，其中該處理器處理或執行用於一操作系統的資料，且也隨意地用於在那操作系統上運行的一或多個應用(例如，譬如來自〝零處理器電源狀態〞)。例如，一主動處理器電源狀態說明執行單元110是選擇性地(例如，C0狀態)並且施行資料之處理(例如，Pn-P0狀態)以用於一操作系統以及用於在那操作系統上所運行的應用。在一些情形中，主動處理器電源狀態說明執行單元110係在等於或者在該處理器之熱設計點(例如，P1)以上的P-狀態。在一些實施例中，一主動處理器電源狀態說明執行單元110係在非C6狀態(例如，C0-C5狀態)並且沒有處理資料(例如，不在Pn-P0狀態)，不過，該處理器的溫度會比當該處理器在C6狀態時還更緩慢地減少。在一些實施例中，在本段落中之以上所說明的C6狀態包括C5與C6狀態，譬如在此零處理器電源狀態包括C5與C6狀態。

圖3係為根據本發明一些實施例的處理器電源狀態與溫度剖面圖，其係可被使用實施處理器的能源效率熱節流。圖3顯示繪製處理器電源狀態310與溫度剖面340相 關於時間320的圖300。溫度剖面340係為如由感應器120所檢測出並且相較於單元140之熱臨界值之處理器102或單元110的溫度。

在時間周期P11開始時，處理器電源狀態310係在P0或者加速P-狀態(例如，且該處理器係在C0)，且該溫度剖面340係在增加曲線342上。在一些情形中，周期P1可代表任何非節流P與C狀態，在此該處理器的溫度則會增加，譬如由於資料之處理。

在時間周期P11結束時，溫度剖面340已經增加到(以及在或以上)節流溫度343。結果，該處理器(例如，處理器102或執行單元110)則處於節流P狀態314，其中該處理器電源狀態310則會減少。在節流P-狀態期間內，該處理器電源狀態係減少到Pn，並且在Pn與P1之間交替，直到該處理器溫度降低到節流TH3為止。圖3顯示在周期P12-P20期間內交替的處理器電源狀態310，而溫度剖面340則在遞減曲線344上直到它在周期P20結束時減少到(以及在或以下)臨界值TH3。在周期P20結束時，周期P21會開始且處理器電源狀態310與溫度剖面340會回到它們在周期P11開始之處，且該繪圖本身則會重複。周期P11-P21可代表在5與50毫秒之間的時間周期。在一些情形中，周期P11-P21可代表在10與30毫秒之間的時間周期。在一些情形中，周期P11-P21可代表10毫秒的時間周期。在一些情形中，節流溫度343係與節流TH1相同。

節流TH3係與TH2相同，或者基於與TH2的相同因素來預定，但卻考慮節流P-狀態314與溫度剖面340。在一些情形中，節流TH3可基於導致節流處理器電源狀態的時間周期來預定，以具有與該主動或P0處理器電源狀態之時間周期一預定的比例關係。例如，該比例關係係用於在P0狀態達30毫秒的時間周期P11-P21並且在節流P狀態達60毫秒的時間周期P11-P21之處理器。

圖4係為根據本發明一些實施例的處理器電源狀態與溫度剖面圖，其係可被使用以使用深度電源省電模式來實施處理器的熱節流。圖4顯示繪製處理器電源狀態410與溫度剖面440相關於時間320的圖400。溫度剖面440係為如由感應器120所檢測出並且相較於單元140之熱臨界值之處理器102或單元110的溫度。

在時間周期P11開始時，處理器電源狀態410係在P0或者加速P-狀態(例如，且該處理器係在C0)且該溫度剖面440係在增加曲線442上。周期P11對應圖2的方塊210並且代表一處理器(例如，處理器102或者執行單元110)施行在主動處理器電源狀態中的資料處理。在一些情形中，周期P11代表任何非C6狀態，在此該處理器的溫度則會增加，譬如由於資料的處理。

在時間周期P11結束時，溫度剖面440已經增加到(以及在或以上)臨界值TH1。結果，該處理器(例如，處理器102或者執行單元110)可處於深度省電P-狀態C6。這被顯示發生在核心輸入C6443，其係對應圖2的方塊 230；並且代表一處理器(例如，處理器102或執行單元110)將處於零處理器電源狀態。在一些情形中，周期P11代表任何非C6狀態，在此該處理器的溫度會增加，譬如由於資料的處理。在一些實施例中，周期P11可代表任何非-C5與非-C6狀態，在此該處理器的溫度會增加，譬如由於資料的處理。

在C6P-狀態期間內，該處理器溫度會降低到臨界值TH2。圖3顯示周期P22，在該周期內，溫度剖面440係在遞減曲線444，直到在周期P22結束時，它減少到(以及在或以下)臨界值TH2。這可對應圖2的方塊圖250；並且代表一處理器(例如，處理器102或執行單元110)將處於一主動處理器電源狀態。在一些實施例中，在本段落中之以上所說明的C6狀態可包括C5與C6狀態，譬如在此一零處理器電源狀態包括C5與C6狀態。

在周期P22結束時，周期P23會開始且處理器電源狀態410與溫度剖面440會回到它們在周期P11開始之處，且該繪圖本身則會重複。周期P11-P22可代表在5與50毫秒之間的時間周期。在一些情形中，周期P11-P22可代表在10與30毫秒之間的時間周期。在一些情形中，周期P11-P22可代表在10毫秒的時間周期。也考慮到的是，周期P11與周期P22的每一個係為10毫秒的時間周期。

在一些情形中，基於使零處理器電源狀態的時間周期具有與主動或P0處理器電源狀態之時間周期的預定比例關係，臨界值TH2可被預定。例如，該比例關係用於在 P0狀態達50個百分比的時間周期P1-P22以及在0電源狀態達50個百分比的時間周期P11-P22的處理器。要理解的是，其他比例關係可被使用。同樣地，該比例關係用於在P0狀態達50毫秒(例如，周期P11係為50毫秒)且在零電源狀態達50毫秒(例如，周期P22係為50毫秒)的處理器。

第一與第二臨界值的額外說明

根據一些實施例，基於該處理器與執行單元所安裝入之一計算裝置(例如，見圖6的裝置610)的熱設計，來預定(例如，在處理器設計期間內被預定)第一臨界值(例如，TH1)。在一些情形中，可基於桌上型或行動裝置設計、最大熱臨界值來預定第一臨界值，在該臨界值以上，持續運行一裝置的處理器可負面地影響處理器性能、損壞處理器元件(例如，該執行單元或者其他處理器元件)，以及/或者可明顯降低一計算裝置電池(例如，一行動裝置)的壽命。在一些情形中，第一臨界值可基於桌上型或行動裝置底座設計(例如，見底座603)最大希望熱臨界值來預定，在該臨界值以上，持續運行一裝置的處理器可造成使用者不舒服或受傷。對應該預定底座溫度極限的該處理器溫度臨界值，其係可在該裝置的設計與測試期間內被決定。在一些實施例中，基於該處理器之接合溫度上設計極限與該處理器所安裝在之一裝置的一預定裝置底座溫度上臨界值極限(例如，臨界值低的任何一個)，來選出第一臨界值。

例如，第一臨界值可在該處理器的設計與測試期間內被預定，以將該晶粒上溫度(例如，在單元110的熱〝T〞接合)限制於不超過攝氏80-85度，或者在一些情形中，不超過攝氏80、100或105度。或者或者除此以外(例如，低的任何一個)，第一臨界值可在包括該處理器之該計算裝置的設計與測試期間內被預定(例如，藉由該裝置的原始設備製造商-OEM)，以限制該底座表面溫度(例如，在該處理器以下的底座底部表面或者使用者基本上支持該裝置之處)不超過攝氏50-60度。因此，第一臨界值可被選出，以致於該處理器能夠置於低電源狀態以降低該處理器以及因此計算裝置元件與該裝置底座的溫度。

在一些情形中，基於使零處理器電源狀態的時間周期具有與主動處理器電源狀態之時間周期的預定比例關係，第二臨界值(例如，TH2)可被預定。例如，該比例關係用於在零電源狀態、然後在P0狀態達50個百分比以及50個百分比之時間周期(例如，50/50)的處理器。在一些情形中，該關係的比例係呈零電源狀態，然後在P0電源狀態達55/40或者60/40個百分比的時間周期。可理解的是，其他比例關係則可被使用。

在一些情形中，當晶粒上溫度(例如，在單元110的熱〝T〞接合上)在攝氏50-60度之間以下時，第二臨界值可在該處理器的設計與測試期間內被預定，以允許該電源模式回到主動模式。在一些實施例中，第一與第二臨界值可被預定以維持一晶粒上溫度(例如，在單元110的熱 〝T〞接合上)於攝氏30-90度之間，並且允許處理器在主動模式達至少30個百分比的時間。在一些情形中，第二臨界值可被預定為在第一臨界值的50與85個百分比之間。

在一些實施例中，基本裝置(例如，一處理器或單元110)的電力擊穿係為40%漏電量(例如，漏電量係為當該單元閒置時的電流)與60%主動電力。不過，在具有更小TDP(熱設計點)形式因子的情形中(例如，用於該處理器或單元110)，通常會有較低漏損的材料(總電力的25%)。就這些型態的系統而言，第一與第二臨界值將會不同，譬如具有更高的TH2，因此該主動周期P11(或者P23)將增加導致甚至更高的性能。

圖5係為根據本發明一些實施例之比較圖4與5剖面的處理器電源狀態與溫度剖面圖。圖5可被使用來顯示圖4的實施例比圖3更有效率且更節省電力。圖5顯示繪製處理器電源狀態310與410；以及溫度剖面340與440相關於時間320之圖300與400的有限實施例代表。至少因為在時間周期P11期間內，圖5顯示具有增加曲線的溫度剖面340與440；顯示節流溫度343等於臨界值TH1；以及顯示臨界值TH2低於臨界值TH3，此代表是有限的。可理解的是，這些均等性沒有一個是必要的，但是該剖面與臨界值則可是任何適當的剖面與臨界值，譬如在此所說明的。

在時間周期P11內，圖5顯示在P0加速P-狀態的處 理器電源狀態310與410；以及在增加曲線上的溫度剖面340與440。在時間周期P11結束時，溫度剖面已經增加到(以及在或以上)節流溫度343或臨界值TH1。不過，在此點以後，可看見的是，該電源狀態310處於節流P-狀態314，然而電源狀態410則處於深度省電P-狀態C6。結果，因為節流P-狀態P1與Pn係為比零C6狀態更高的操作電壓與時脈頻率，所以溫度剖面遞減曲線344則以比遞減曲線444更慢的速率來減少並且因此使該處理器更緩慢地冷卻。在一些實施例中，在本段落中之以上所說明的C6狀態包括C5與C6狀態，譬如在此，零處理器電源狀態包括C5與C6狀態。

結果，該遞減曲線444減少到TH2臨界值(在周期P22結束)，會比該遞減曲線344到達TH3臨界值(在點328)更快。因此，電源狀態410會比電源狀態310(在點328)更早回到P0狀態(在周期P22結束時)。可理解的是，當溫度剖面440已經增加到臨界值TH1以上時，改變電源狀態410到深度省電P-狀態C6的好處，係為更有能源效率且更節省電力的冷卻過程，其係因為該過程可更快速地冷卻並且能夠在P0狀態在時間320內操作達更長的時間周期(例如，在從P11至時間510的周期內)。在一些實施例中，在本段落中之以上所說明的C6狀態包括C5與C6狀態，譬如在此一零處理器電源狀態包括C5與C6狀態。在一些情形中，改變包括關閉該處理器、使該處理器處於零電壓休眠狀態或者改變該處理器操作電壓與時脈頻率為 零，以當作決定該處理器電壓在臨界值TH1以上的結果。

根據實施例，從性能觀點而言，圖3之節流P-狀態的電壓/頻率工作循環是昂貴的，其係因為它包含在熱事件期間內的比率/電壓改變以及停頓完全的核心/非核心子系統(例如，在臨界值TH1以上的處理器溫度)。例如，使用核心C6或者C5-C6狀態(嵌入的電源閘)於該核心中，該核心可處於並且離開深度電源模式並且形成在熱事件情形中有用的一工作循環(例如，圖4的周期P1/P22)。這允許多核心處理器的每一核心(或者單一核心處理器的單一核心)進入一工作循環的深度電源省電模式，以允許在該熱事件期間內冷卻。因為這會帶領該核心進入更深度的電源切換狀態，所以該熱事件的處理則會更快速施行，且如此它會變成一更有效率且節省電力/性能操作點。

處理器電源狀態的額外說明

在一些實施例中，電壓調節器(例如，閘130；或者晶粒上或者晶粒外電壓調節器)可提供一供應操作電壓到處理器(例如，處理器102或單元110)並可根據智慧型電壓調節技術之版本，該技術可主動地降低在行動處理器中的總電力消耗，就像英特爾行動式電壓定位(IMVP)規格，譬如IMVP-6規格，例如。

就此些實施例而言，電壓調節器(例如，閘130)係被耦合以接收在一匯流排(例如，經由線144)上之來自處理器(例如，單元140)的電壓識別(VID)訊號，而且因應該 VID訊號，提供一相關的操作電壓到一訊號線上的處理器(或者使用閘130)。電壓調節器(例如，閘130)包括電壓休眠邏輯，該電壓休眠邏輯因應一或多個訊號以降低到該處理器的電壓為零狀態(例如，C6或者C5-C6狀態)，並且隨後在離開該零電壓休眠狀態以後(例如，到一主動狀態)再度往回提升到該處理器的電壓。在一些情形中，休眠邏輯可存在於單元140，其係發送一零狀態並且隨後將電壓指令提升到閘130(例如，經由線144)。

就本發明的其他實施例而言，可使用不同型態的電壓調節器，其係包括根據不同規格的電壓調節器。更者，就一些實施例而言，該電壓調節器可整合包括處理器之計算裝置的另一元件。應該理解的是，該電壓調節器可(例如，如圖1所示的閘130或者在該晶粒上具有調節器的另一設計)或者不可依據設計考量來整合該處理器。

根據本發明的一些實施例，斷定該控制訊號(例如，經由線144)為零電源狀態可進一步使該內VID目標(例如，在閘130或單元140內部)被設定在零電壓位準，以造成零操作電壓藉由該電壓調節器被施加到處理器(例如，處理器102或單元110)，以致於該處理器能夠轉移入具有非常低電力耗損特徵的非常低休眠狀態。

根據本發明一些實施例，譬如處理器102的積體電路(例如，單元140)例如可啟動到零電壓電源管理狀態的轉移。在一種實例中，處理器102係為中央處理單元(CPU)。更者，該零電壓管理狀態例如是根據ACPI標準的 更深度休眠狀態。在此轉移期間內，該處理器的狀態可被儲存。例如，與該處理器有關的狀態變數(例如，該處理器目前或最近的處理狀態)可被儲存在專屬快取記憶體中(例如，同步隨機存取記憶體-SRAM)。

該處理器的操作電壓隨後可被降低到零，以致於該處理器是在具有非常低功率消耗特徵的非常低休眠狀態中。特別地，使用任意零電壓休眠狀態邏輯的電壓調節器可將操作電壓與時脈頻率向下降低到零。如先前所討論地，這可結合處理器(例如，單元140)之時脈/電源管理邏輯的零電壓進入/離開邏輯來施行。在一些實施例中，當結合ACPI標準來實施時，此零電壓電源管理狀態可被稱為C6或C5-C6狀態。

接著，因應接收離開該零電壓電源管理狀態之請求，該處理器可離開在更高參考操作電壓上的零電壓電源管理狀態。特別地，在該處理器之零電壓進入/離開邏輯(例如，單元140)與該電壓調節器之零電壓休眠邏輯的控制之下，如先前所說明地，一電壓調節器可提高該參考操作電壓到一適當位準以致於該處理器能夠適當地操作。處理器的重要狀態變數隨後可從該專屬的快取記憶體恢復到該處理器或執行單元。

有利地，因為該處理器施行在硬體中的大部分C-狀態協調，所以在沒有與其他核心的任何軟體協調之下，軟體可獨立地要求進入在多核心處理器之每一核心中(或者單一核心處理器的單一核心)的零電壓處理器休眠狀態(例 如，C6或者C5-C6)。更特別地，藉由使用零電壓處理器休眠狀態(例如，C6或者C5-C6)，在休眠狀態中、由該處理器所要求的功率實際上可被減少到零。

圖6係為根據本發明一些實施例之計算裝置的方塊圖，其係可被使用以使用深度電源省電模式來實施處理器的能源效率熱節流。圖6顯示計算裝置610，其包括處理器102(例如，晶粒104)、具有操作系統625的記憶體620以及匯流排615，全部均容納或安裝在裝置底座603中。底座603係為65-95瓦特的底座(例如，由OEM所決定)。

處理器102經由匯流排615而被耦合到記憶體620以處理被儲存在記憶體中的資料。處理器102也可藉由系統匯流排640被耦合到磁碟630、網路配接器660、磁碟驅動器670、輸入/輸出裝置680與顯示器655。磁碟630、配接器660、磁碟驅動器670、與匯流排640也可被容納或安裝在裝置底座603。匯流排615與640可使用協定而在該耦合元件之間傳送訊號，如在該技藝中已知。特定標準的已知元件則無法被顯示，其係與本發明的實施例沒有密切關係。

匯流排640，係為代表任一個或更多個分開物理匯流排與/或點對點連接的摘要，其係由適當橋接器、配接器與/或控制器所連接。匯流排640因此例如包括系統匯流排、週邊元件互連(PCI)匯流排、超傳送標準或工業標準配置(ISA)匯流排、小電腦系統介面(SCSI)匯流排、通用串列匯流排(USB)、或者電機與電子工程師協會(IEEE)標準 1394匯流排(有時稱為〝火線〞)。在一些情形中，匯流排640係為主機匯流排，譬如將主機(例如，處理器102)介面接合到週邊裝置(例如，磁碟630)的匯流排。輸入/輸出裝置680包括鍵盤與/或滑鼠介面。匯流排640係被介面接合到顯示器655，如在該技藝中已知。

處理器102係為中央處理單元(CPU)，並且因此控制與協調裝置610的整個操作。藉由執行軟體，譬如該操作系統、中介軟體程式與被儲存在記憶體620中的應用，處理器102可完成此。

處理器102代表一或多個處理器或執行核心，如在該技術中已知。每一此處理器或核心可藉由在此所說明的單一單元140熱控制。在一些情形中，複數個處理器或核心可由在此所說明的單一單元140所熱控制。例如，複數個感應器120可被耦合到複數個處理器或核心，且單元140可獨立地熱控制到複數個處理器或核心(例如，基於每一感應器輸出而發送用於主動或零電源狀態的不同控制訊號係在該臨界值以上/以下)或者共同(例如，基於是否全部組合感應器輸出的任一個或多個是在該臨界值以上/以下，來發送用於主動或零電源狀態的相同控制訊號到每一處理器)。

記憶體620包括裝置610的〝主要記憶體〞。記憶體620代表任何形式的隨機存取記憶體(RAM)、唯讀記憶體(ROM)、快閃記憶體、或類似物或此些裝置的組合。該操作系統、中介軟體程式、與/或被儲存在記憶體620中的 應用(例如，該〝軟體〞或機械可程式指令)係如在此所記錄。處理器102經由一位址與資料匯流排615而具有直接存取到主要記憶體620。位址與資料匯流排615係為在該技藝中所已知的位址與資料匯流排。

網路配接器660提供在網路上(例如，有線或無線網路)具有與遠距裝置(譬如遠距電腦)通訊之能力的裝置610，其係並且例如是乙太網路配接器或光纖通道配接器。網路配接器660提供具有與客戶端或伺服器電腦通訊之能力的裝置610，譬如在區域網路(LAN)、企業內網路、網際網路、或種種其他網路上，在其上，資料可使用有線光學、無線、聲學、電磁輻射或在該技藝中所已知的其他媒體來通訊。

磁碟630包含在其操作時不會被系統所立刻需求的其他指令與資料。磁碟驅動器670係為允許電腦存取記憶體或儲存磁碟150的一或多個裝置。磁碟驅動器670包括磁碟驅動、光碟驅動、多功能數位光碟驅動器、通用串列匯流排埠或在該技藝中所已知的其他可移動記憶體介面，以允許該電腦存取記憶體或儲存磁碟690。

根據一些實施例，可考慮裝置610代表一計算裝置，譬如一般目的之計算裝置與/或特殊目的計算裝置、桌上型電腦、可攜式計算裝置、手持計算裝置、電話、蜂巢式電話、遊戲裝置、網際網路相關計算裝置、數位影音光碟(DVD)播放器、機上盒等等，以及/或者包括與使用處理器102來處理資料的另一裝置或系統。

在一些情形中，根據本發明的實施例，處理器102(例如，單元140)的元件包括硬體邏輯、硬體、處理器、機械可執行代碼、記憶體、積體電路、可程式閘陣列、控制器、緩衝器、狀態機械、FPGA(現場可程式邏輯閘陣列)、PLD(脈衝雷射沈積)、主動裝置(例如，電晶體等等)、被動裝置(例如，感應器、電容器、電阻器等等)以及/或者其他電路元件，以使用深度電源省電模式來施行能源效率與功率節約熱節流。

示範性暫存器配置

圖7係為根據本發明之一種實施例之一種暫存器配置700的方塊圖。在所示的實施例中，會有512位元寬的32個矢量暫存器710；這些暫存器係以zmm0至zmm31來參考。下16zmm暫存器的下順序256位元係被覆加在暫存器ymm0-16。下16zmm暫存器的下順序128位元(ymm暫存器的下順序128位元)係被覆加在暫存器xmm0-15。

寫入遮罩暫存器715-在所示的實施例中，會有8個寫入遮罩暫存器(k0至k7)，尺寸大小每一個64位元。在替代性實施例中，寫入遮罩暫存器715的尺寸大小是16位元。如先前所說明地，在本發明的一個實施例中，當正常下指示k0的編碼使用於寫入遮罩時，矢量遮罩暫存器k0無法使用當作寫入遮罩，所以它可選擇0xFFFF的硬體寫入遮罩，以有效地使用於那指令的寫入遮罩失能。

在所示實施例中-一般目的之暫存器725，會有十六個 64-位元之一般目的暫存器，其係連同該現存的x86定址模組來使用以處理記憶體運算元。這些暫存器係由名字RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8至R15所參考。

標量浮動點堆疊暫存器檔案(x87堆疊)745，在其上，別名為MMX封裝整數平暫存器檔案750-在所示的實施例中，x87堆疊係為8元件堆疊，其係被使用以使用x87指令設定延伸來施行在32/64/80位元浮動點資料上的標量浮動點操作；然而MMX暫存器係被使用以施行在64位元封裝整數資料上的操作，並且保持在MMX與XMM暫存器之間所施行之一些操作的運算元。

本發明的替代性實施例可使用更寬或更窄的暫存器。此外，本發明的替代性實施例可使用更多、更少、或不同的暫存器檔案與暫存器。

示範性核心配置、處理器、與電腦配置

處理器核心係以不同方式來實施，以用於不同目的、以及不同處理器中。例如，此些核心的實施過程包括：1)準備用於一般目的計算的一般目的順序核心；2)準備用於一般目的計算的高性能一般目的亂序核心；3)主要準備用於圖形與/或科學(傳輸量)計算的特殊目的核心。不同處理器的實施包括：1)CPU：包括準備用於一般目的計算的一或多個一般目的順序核心與/或準備用於一般目的計算的一或多個一般目的亂序核心；以及2)主要準備用於圖形與 /或科學(傳輸量)之包括一或多個特殊目的核心的共同處理器。此不同處理器造成不同的電腦系統配置，其包括：1)來自CPU之各別晶片上的共同處理器；2)在與CPU之相同封裝中之各別晶粒上的共同處理器；3)在與CPU之相同晶粒上的共同處理器(在該情形中，此一共同處理器有時稱為特殊目的邏輯，譬如積體圖形與/或科學(傳輸量)邏輯，或者特殊目的核心)；以及4)在相同晶粒上包括所說明CPU(有時稱為應用核心或者應用處理器)、上述共同處理器與額外功能之晶片上的系統。接著說明示範性核心配置，其次是示範性處理器與電腦配置的說明。

示範性核心配置 順序與亂序核心方塊圖

圖8A係為一方塊圖，其顯示根據本發明實施例之示範性順序管線與示範性暫存器重新命名、亂序發出/執行管線兩者。圖8B係為一方塊圖，其係顯示根據本發明實施例之順序配置核心之示範性實施例與被包括在處理器中之示範性暫存器重新命名、亂序發出/執行配置核心兩者。在圖8A-B中的實線盒顯示順序管線與順序核心，然而虛線盒的選擇性添加則顯示暫存器重新命名、亂序發出/執行管線與核心。已知該順序態樣係為亂序態樣的子集合，該亂序態樣則將會被說明。

在圖8A中，處理器管線800包括擷取台802、長度解碼台804、解碼台806、分配台808、重新命名台810、 排序(也被認為配送或發行)台812、暫存器讀取/記憶體讀取台814、與執行台816、寫回/記憶體寫入台818、例外處理台822與提交台824。

圖8B顯示處理器核心890，其包括耦合到執行引擎單元850的前端單元830，且兩者均耦合到記憶體單元870。核心890係為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、超長指令字集(VLIW)核心、或者混合或替代核心型態。做為仍另一選擇，核心890係為特殊目的核心，譬如例如，網路或通訊核心、壓縮引擎、共同處理器核心、一般目的計算圖形處理單元(GPGPU)核心、圖形核心或類似物。

前端單元830包括耦合到指令快取單元834的分支預測單元832，其係耦合到指令轉譯後備緩衝器(TLB)836，其係耦合到指令擷取單元838，其係耦合到解碼單元840。該解碼單元840(或者解碼器)可解碼指令，並且產生一或多個微操作、微代碼進入點、微指令、其他指令或其它控制訊號來當作一輸出，其係可從最初指令被解碼或者不然反射或者自其取得。該解碼單元840可使用種種不同機制來實施。適當機制的實例包括但不限於：查閱表、硬體實施過程、可程式化邏輯陣列(PLA)、微代碼唯讀記憶體(ROM)等等。在一個實施例中，核心890包括微代碼ROM或其它媒體，其係儲存特定巨式指令用的微代碼(例如，在解碼單元840中或者另外在前端單元830內)。該解碼單元840係被耦合到在執行引擎單元850中的重新命 名/分配器單元852。

該執行引擎單元850包括重新命名/分配器單元852，其係耦合到一退休單元854與一組一或多個排序器單元856。該排序器單元856代表任何數目的不同排序器，包括保留站、中央指令視窗等等。該排序器單元856係被耦合到該物理暫存器檔案單元858。每一個物理暫存器檔案單元858均代表一或多個物理暫存器檔案，其中不同個儲存一或多個不同資料型態，譬如標量整數、標量浮動點、封裝整數、封裝浮動點、矢量整數、矢量浮動點、狀態(例如，欲被執行之下一指令位址的指令指示器)等等。在一種實施例中，物理暫存器檔案單元858包含一矢量暫存器單元、一寫入遮罩暫存器單元與一標量暫存器單元。這些暫存器單元提供結構性矢量暫存器、矢量遮罩暫存器、與一般目的暫存器。該物理暫存器檔案單元858係由退休單元854所重疊，以顯示可實施暫存器重新命名與亂序執行的種種方式(例如，使用重排序緩衝器與退休暫存器檔案；使用未來檔案、歷史緩衝器與退休暫存器檔案；使用一暫存器地圖與一批暫存器等等)。該退休單元854與物理暫存器檔案單元858係被耦合到執行群860。該執行群860包括一組一或多個執行單元862與一組一或多個記憶體存取單元864。該執行單元862可施行種種操作(例如，移除、加法、減法、乘法)以及在種種型態的資料上(例如，標量浮動點、封裝整數、封裝浮動點、矢量整數、矢量浮動點)。雖然一些實施例包括專用於特殊功能或功能 組的許多執行單元，但是其他實施例則可僅僅包括全部施行全部功能的僅僅一個執行單元或複數個執行單元。該排序器單元856、物理暫存器檔案單元858與執行群860係以可能是複數個來顯示，其係因為特定實施例會產生分開的管線以用於特定型態的資料/操作(例如，標量整數管線、標量浮動點/封裝整數/封裝浮動點/矢量整數/矢量浮動點管線與/或記憶體存取管線，每一個皆具有它們自己的排序器單元、物理暫存器檔案單元、與/或執行群-而且在各別記憶體存取管線的情形中，特定實施例會被實施，其中只有此管線的執行群具有記憶體存取單元864)。也理解的是，在使用各別管線之處，一或多個這些管線係為亂序發出/執行且剩下的係為順序的。

該組記憶體存取單元864係被耦合到記憶體單元870，其包括資料轉譯後備緩衝器單元872，其係被耦合到被耦合到第2階(L2)快取單元876的資料快取單元874。在一示範性實施例中，該記憶體存取單元864包括一下載單元、一儲存位址單元與一儲存資料單元，其中每一個皆被耦合到在記憶體單元870中的資料TLB單元872。該指令快取單元834進一步耦合到在記憶體單元870中的第2階(L2)快取單元876。L2快取單元876係被耦合到一或更多其他階的快取並且最終到主記憶體。

藉由實例，示範性暫存器重新命名、亂序發出/執行核心配置可實施如下的管線800：1)施行該擷取的指令擷取838與長度解碼台802與804；2)施行解碼台806的解 碼單元840；3)重新命名/分配器單元852，施行分配台808與重新命名台810；4)排序器單元856，施行該排序台812；5)施行該暫存器讀取/記憶體讀取台814的物理暫存器檔案單元858與記憶體單元870；該執行群860施行該執行台816；6)記憶體單元870與物理暫存器檔案單元858施行該寫回/記憶體寫入台818；7)種種單元可被包含在例外處理台822；與8)退休單元854與物理暫存器檔案858施行提交台824。

核心890可支持一或多個指令集，(例如，x86指令集(具有已經添加以較新版本的一些延伸)；加州Sunnyvale MIPS科技的MIPS指令集；加州Sunnyvale ARM Holdings的ARM指令集(具有譬如NEON的選擇性額外延伸))，包括在此所說明的指令。在一個實施例中，核心890包括支持一封裝資料指令集延伸的邏輯(例如，AVX1、AVX2)，因此允許許多多媒體應用所使用的操作可使用封裝資料來施行。

應該理解的是，該核心可支持多執行緒(執行兩或多個平行組操作或執行緒)並且以許多方式如此施行，包括時間片多執行緒、同時多執行緒(在此，單一物理核心提供邏輯核心給可將物理核心同時多執行緒的每一執行緒)，或者其組合(例如，時間片擷取與解碼與此後譬如在Intel®超執行緒技術中的同時多執行緒)。

雖然暫存器重新命名可在亂序執行的背景中被說明，但是應該理解的是，暫存器重新命名可被使用於順序配置 中。雖然所顯示的該處理器實施例也包括各別指令與資料快取單元834/874與共享L2快取單元876，但是替代性實施例則具有指令與資料兩者用的單一個內部快取，譬如例如第1階(L1)內部快取或者複數階內部快取。在一些實施例中，該系統包括內部快取與在該核心與/或該處理器外部之外部快取的組合。或者，全部的快取均在該核心與/或該處理器的外部。

特定示範性順序核心配置

圖9A-B顯示更具體示範性順序核心配置的方塊圖，其核心係為晶片中數種邏輯方塊的其中一者(包括相同型態與/或不同型態的其他核心)。依據該應用，該邏輯方塊經由高帶寬互連網路(例如，環狀網路)而與一些固定的功能邏輯、記憶體輸入/輸出介面與其他必要的輸入/輸出介面通訊。

圖9A係為根據本發明實施例之單一個處理器核心、連同它到晶粒上互連網路902之連接與第2階(L2)快取904之它的局部子集的方塊圖。在一種實施例中，一指令解碼器900支持具有一封裝資料指令集延伸的x86指令集。L1快取906允許低潛伏期存取快取記憶體到該標量與矢量單元內。雖然在一種實施例中(簡化該設計)，標量單元908與矢量單元910使用分開的暫存器組(各自地，標量暫存器912與矢量暫存器914)且在它們之間傳送的資料則可被寫入到記憶體並且隨後從第1階(L1)快取906往 回讀取，但是本發明的替代性實施例則可使用不同的方法(例如，使用單一個暫存器組或者包括一通訊路徑，該通訊路徑允許資料在兩暫存器檔案之間傳送而沒有被寫入與讀回)。

L2快取904的局部子集係為部分的全球L2快取，該全球L2快取可分為各別的局部快取，每一處理器核心一個。每一處理器核心具有一直接存取路徑到L2快取904的其本身局部子集。由處理器核心所讀取的資料可被儲存在其L2快取子集904中，並且被快速地存取，其係與其他處理器核心存取它們自己的局部L2快取子集並行。由處理器核心所寫入的資料可被儲存在其本身的L2快取子集904，並且假如必要的話，從其他子集沖洗。該環狀網路確保共享資料的相干性。該環狀網路係為雙向性，以允許譬如處理器核心、L2快取與其他邏輯方塊的媒介在該晶片內彼此通訊。每一環狀資料路徑係為每一方向1012-位元寬。

圖9B係為根據本發明實施例之圖9A中之部分處理器核心的放大圖。圖9B包括L1快取904的L1資料快取906A部分，以及相關於該矢量單元910與該矢量暫存器914的更多細節。具體地，該矢量單元910係為16-寬矢量處理單元(VPU)(見16-寬算術邏輯單元(ALU)928)，其係執行一或多個整數、單一精確浮動與雙重精確浮動指令。VPU支持以伴和單元920來伴合該暫存器輸入、以數字轉換單元922A-B的數字轉換、以及以在記憶體輸入上之複 製單元924的複製。寫入遮罩暫存器926允許預測結果矢量寫入。

具有積體記憶體控制器與圖形的處理器

圖10係為根據本發明實施例之處理器1000的方塊圖，其具有超過一個的核心、具有一積體記憶體控制器、並具有積體圖形。在圖10中的實線盒顯示具有單一核心1002A、系統媒介1010、一組一或多個匯流排控制器單元1016的處理器1000，然而虛線盒的選擇性添加顯示一替代性處理器1000，其具有複數個核心1002A-N、一組一或多個積體記憶體控制器單元1014在該系統媒介單元1010中、以及特殊目的邏輯1008。

因此，處理器1000的不同實施過程包括：1)具有特殊目的邏輯1008的CPU係為積體圖形與/或科學(傳輸量)邏輯(包括一或多個核心)，且該核心1002A-N係為一或多個一般目的核心(例如，一般目的順序核心、一般目的亂序核心、兩者之組合)；2)具有核心1002A-N的共同處理器是主要準備用於圖形與/或科學(傳輸量)的大量特殊目的核心；與3)具有核心1002A-N的共同處理器是大量的一般目的順序核心。因此，該處理器1000係為一般目的之處理器、共同處理器或特殊目的處理器，譬如例如，網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU(一般目的圖形處理單元)、高傳輸量多重整合核心(MIC)共同處理器(包括30或多個核心)、嵌入處理器或類似物。該處理器 可在一或多個晶片上實施。處理器1000係為一部份及/或者可使用許多處理技術之任一個(譬如例如BiCMOS(雙極互補式金氧半導體)、CMOS(互補式金氧半導體)、NMOS(N型金氧半導體))而在一或多個基板上實施。

記憶體階層包括在該核心內的一或多階快取、一組或一或多個共享快取單元1006以及耦合到該組積體記憶體控制器單元1014的外部記憶體(沒顯示)。該組共享快取單元1006包括一或多個中階快取，譬如第2階(L2)、第3階(L3)、第4階(L4)、或其他階快取、最後一階快取(LLC)與/或其組合。雖然在一種實施例中，以環狀為主的互連單元1012互連該積體圖形邏輯1008、該組共享快取單元1006、與該系統媒介單元1010/積體記憶體控制器單元1014，替代性實施例可使用任一數目的熟知技術來互連此些單元。在一種實施例中，相干性可被維持在一或多個快取單元1006與核心1002-A-N之間。

在一種實施例中，一或多個核心1002A-N能夠多執行續。該系統媒介1010包括那些元件協調與操作核心1002A-N。該系統媒介單元1010例如包括電源控制單元(PCU)與顯示單元。PCU係為或包括調節核心1002A-N與積體圖形邏輯1008之電源狀態所必要的邏輯與元件。該顯示單元係用來驅動一或多個外部連接顯示器。

根據配置指令集，核心1002A-N係為均質或非均質；也就是，兩或多個核心1002A-N能夠執行相同指令集，然而其他者則能夠僅僅執行一子集的那指令集或者不同指令 集。

示範性電腦配置

圖11-14係為示範性電腦配置的方塊圖。在該技藝中已知用於膝上型、桌上型、手持個人電腦、個人數位助理、引擎工作站、伺服器、網路裝置、網路集線器、切換器、嵌入處理器、數位訊號處理器(DSP)、圖形裝置、電視遊戲裝置、機上盒、微控制器、蜂巢式電話、可攜式媒體播放器、手持裝置與種種其他電子裝置的其他系統設計與配置也適合。一般而言，能夠合併在此所揭露之處理器與/或其他執行邏輯的許多系統或電子裝置通常都適合。

現在參考圖11，其顯示根據本發明之一種實施例之系統1100的方塊圖。系統1100包括一或多個處理器1110、1115，其係被耦合到控制器集線器1120。在一種實施例中，控制器集線器1120包括圖形記憶體控制器集線器(GMCH)1190與輸入/輸出集線器(IOH)1150(其係在各別晶片上)：GMCH1190包括記憶體1140與共同處理器1145所耦合到的記憶體與圖形控制器；IOH1150則將輸入/輸出(I/O)裝置1160耦合到GMCH1190。或者，記憶體與圖形控制器的任一個或兩個可被整合在該處理器內(如在此所說明)，記憶體1140與共同處理器1145可被直接耦合到該處理器1110以及在具有IOH1150之單一晶片中的控制器集線器1120。

額外處理器1115的選擇性特性係在圖11中以虛線表 示。每一處理器1110、1115包括在此所說明的一或多個處理核心，並且係為處理器1000的部分版本。

記憶體1140例如是動態隨機存取記憶體(DRAM)、相位改變記憶體(PCM)或者兩者之組合。就至少一個實施例而言，經由多落點匯流排(譬如前側匯流排(FSB))、點對點介面(譬如快速路徑互連(QPI))或類似連接1195，控制器集線器1120與處理器1110、1115通訊。

在一種實施例中，共同處理器1145係為一特殊目的處理器，譬如例如高傳輸量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入處理器或類似物。在一種實施例中，控制器集線器1120包括積體圖形加速器。

依據包括配置、微配置、熱、功率耗損特徵與類似物之度量指標的光譜，在物理來源1110、1115之間會有許多不同。

在一種實施例中，處理器1110執行控制一般型態之資料處理操作的指令。被嵌入於該些指令的係為共同處理器指令。該處理器1110辨認這些共同處理器指令為應該由該附接共同處理器1145所執行的型態。於是，處理器1110將在共同處理器匯流排或其他互連上的這些共同處理器指令(或者代表共同處理器指令的控制訊號)發出到共同處理器1145。共同處理器1145接受並且執行所接收的共同處理器指令。

現在回到圖12，其係顯示根據本發明實施例之第一更 具體示範性系統1200的方塊圖。如圖12所示，多重處理器系統1200係為點對點互連系統，並且包括經由點對點互連1250而耦合的第一處理器1270與第二處理器1280。處理器1270與1280的每一個係為處理器1000的部分版本。在本發明的一種實施例中，處理器1270與1280各自為處理器1110與1115，然而共同處理器1238係為共同處理器1145。在另一種實施例中，處理器1270與1280各自為處理器1110與共同處理器1145。

處理器1270與1280顯示各自包括積體記憶體控制器(IMC)單元1272與1282。處理器1270也包括點對點(P-P)介面1276與1278以當作其部分的匯流排控制器單元；同樣地，第二處理器1280包括P-P介面1286與1288。處理器1270、1280可使用P-P介面電路1278、1288經由點對點介面(P-P)1250來交換資訊。如圖12所示，IMC1272與1282耦合該處理器到各自的記憶體，就是記憶體1232與1234，其係為局部附接到各自處理器的主要記憶體部分。

處理器1270、1280每一個可使用點對點介面電路1276、1294、1286、1298，經由各別的P-P介面1252、1254，與晶片組1290交換資訊。晶片組1290可經由高性能介面1239而與共同處理器1238隨意地交換資訊。在一種實施例中，共同處理器1238係為一特殊目的處理器，譬如例如，高傳輸量MIC處理器、網路或通訊處理器、壓縮引擎、圖形處理器、GPGPU、嵌入處理器或類似物。

共享快取(沒顯示)可被包括在任一處理器中或者兩處 理器外面，而仍可經由P-P互連與處理器連接，以致於假如一處理器被放置在低功率模式內，任一或兩處理器局部快取資訊可被儲存在該共享快取中。

晶片組1290可經由介面1296而耦合到第一匯流排1216。在一種實施例中，第一匯流排1216係為周邊元件互連(PCI)匯流排或者譬如PCI快捷匯流排或者另一第三產生輸入/輸出互連匯流排的匯流排，雖然本發明的範圍不限於此。

如圖12所示，種種輸入/輸出裝置1214可被耦合到第一匯流排1216，連同耦合第一匯流排1216至第二匯流排1220的匯流排橋接器1218。在一種實施例中，一或多個額外處理器1215，譬如共同處理器、高傳輸量MIC處理器、GPGPU、加速器(譬如，例如，圖形加速器或數位訊號處理(DSP)單元)、場可程式化閘陣列、或者任何其他處理器，其係均可被耦合到第一匯流排1216。在一種實施例中，第二匯流排1220係為低管腳數(LPC)匯流排。在一種實施例中，種種裝置可被耦合到第二匯流排1220，例如包括鍵盤與/或滑鼠1222、通訊裝置1227與儲存單元1228，譬如磁碟驅動或包括指令/代碼與資料1230的其他質量儲存裝置。更者，聲音輸入/輸出1224可被耦合到第二匯流排1220。要注意的是，其他配置則是可能的。例如，替代圖12的點對點配置，一系統可實施多落點匯流排或其他此配置。

現在參考圖13，顯示根據本發明實施例之第二更具體 示範性系統1300的方塊圖。在圖12與13中的相同元件會產生相同參考數字，且圖12的特定態樣則可從圖13省略，以便避免混淆圖13的其他態樣。

圖13顯示處理器1270、1280各自包括積體記憶體與輸入/輸出控制邏輯(〝CL〞)1272與1282。因此，CL1272、1282包括積體記憶體控制器單元並且包括輸入/輸出控制邏輯。圖13顯示不僅記憶體1232、1234耦合到CL1272、1282，還有I/O裝置1314也耦合到控制邏輯1272、1282。繼承的輸入/輸出裝置1315耦合到晶片組1290。

現在回到圖14，其係顯示根據本發明實施例之SoC1400的方塊圖。在圖10中的類似元件會產生相同的參考數字。在更高級的SoC上，虛線盒也是選擇性的特徵。在圖14中，互連單元1402係被耦合到：一應用處理器1410，其包括一組一或多個核心202A-N與共享快取單元1006；一系統媒介單元1010；一匯流排控制器單元1016；一積體記憶體控制器單元1014；一組一或多個共同處理器1420，其包括積體圖形邏輯、影像處理器、聲音處理器與視頻處理器；一靜態隨機存取記憶體(SRAM)單元1430；一直接記憶體存取(DMA)單元1432；以及一顯示單元1440，用來耦合到一或多個外部顯示器。在一種實施例中，共同處理器1420包括特殊目的處理器，譬如例如，一網路或通訊處理器、壓縮引擎、GPGPU、高傳輸量MIC處理器、嵌入處理器或者類似物。

在此所揭露之機制的實施例係以硬體、軟體、韌體、或此實施過程方式的組合來實施。本發明的實施例係以在可程式系統上所執行的電腦程式或程式代碼來實施，包含至少一處理器、一儲存系統(包括揮發性與非揮發性記憶體與/或儲存元件)、至少一輸入裝置與至少一輸出裝置。

程式代碼，譬如在圖12中所顯示的代碼1230，可被應用來輸入指令以施行在此所說明的功能並且產生輸出資訊。該輸出資訊係以已知的方式被應用到一或多個輸出裝置。為了此應用之目的，一處理系統包括任何系統，該系統具有一處理器，譬如例如：一數位訊號處理器(DSP)、一微控制器、一特殊應用積體電路(ASIC)、或者一微處理器。

該程式代碼係以高階號程序或物體定向的程式語言來實施以與處理系統通訊。該程式代碼也以組件或機械語言來實施，假如希望的話。事實上，在此所說明的機械在範圍上不限於任何特定的程式語言。在任何情形中，該語言係為一編譯或解譯的語言。

至少一種實施例的一或多個態樣可藉由被儲存在代表該處理器內種種邏輯之機械可讀取媒體上的代表性指令所實施，當由機械所讀取時，其係會造成機械製造邏輯，以施行在此所說明的技術。此代表，已知為〝網際網路協定核心〞，可被儲存在實體、機械可讀取媒體上並且被供應到不同顧客或製造設備，以下載到真實生產該邏輯或處理器的製造機械內。

此機械可讀取儲存媒體包括、但不限於：由一機械或裝置所製造或形成之物體的非過渡、實體排列，其係包括譬如硬碟的儲存媒體；任何其他型態的碟片，包括軟碟、光碟、光碟唯讀記憶體(CD-ROMs)、可讀寫式光碟(CD-RWs)、與磁光碟；半導體裝置，譬如唯讀記憶體(ROMs)、隨機存取記憶體(RAMs)(譬如動態隨機存取記憶體(DRAMs)、靜態隨機存取記憶體(SRAMs)、可拭除可程式唯讀記憶體(EPROMs)、快閃記憶體、電性可拭除可程式唯讀記憶體(EEPROMs)、相位改變記憶體(PCM))、磁或光卡、或者適合儲存電子指令的任何其他型態媒體。

於是，本發明的實施例也包括非過渡、實體機械可讀取媒體，包含指令或包含設計資料，譬如硬體描述語言(HDL)，其係定義在此所說明的結構、電路、設備、處理器與/或系統特徵。此實施例也可被稱為程式產品。

仿擬(包括二進制轉譯、代碼形變等等)

在一些情形中，一指令轉換器可被使用來將一指令從一來源指令集轉換成一目標指令集。例如，該指令轉換器可轉譯(例如，使用靜態二進制轉譯、動態二進制轉譯(包括動態編譯))形變、仿擬或者另外將一指令轉換成一或多個其他指令以由該核心所處理。該指令轉換器係以軟體、硬體、韌體或其組合所實施。該指令轉換器係在處理器上、處理器外或部分在處理器上且部分在處理器外。

圖15係為根據本發明實施例的方塊圖，其係對照將 來源指令集中的二進制指令轉換成目標指令集中之二進制指令的使用。在所示的實施例中，該指令轉換器係為軟體指令轉換器，雖然，或者，該指令轉換器以軟體、韌體、硬體、或種種組合來實施。圖15顯示在高階語言1502中的程式可使用x86編譯器1504來編譯以產生x86二進制代碼1506，該二進制代碼本質上可由具有至少一x86指令集核心1516的處理器所執行。具有至少一x86指令集核心1516的處理器代表任何處理器，該處理器可實質地施行與具有至少一x86指令集核心之英特爾處理器相同的功能，其係藉由適合地執行或者另外處理(1)英特爾x86指令集核心之該指令集的實質部分或者(2)目標在具有至少一x86指令集核心之英特爾處理器上所運行之應用或其他軟體的物體代碼版本，以便實質得到與具有至少一x86指令集核心之英特爾處理器的相同結果。X86編譯器1504代表可操作來產生x86二進制代碼1506(例如，物體代碼)的編譯器，以或不以額外的連鎖處理，該代碼可在具有至少一x86指令集核心1516的處理器上執行。同樣地，圖15顯示在高階語言1502中的程式可使用替代性指令集編譯器1508來編譯，以產生替代性指令集二進制代碼1510，該代碼本質上可由不具有至少一x86指令集核心1514的處理器所執行(例如，具有執行加州Sunnyvale MIPS科技的MIPS指令集與/或加州Sunnyvale ARM Holdings之ARM指令集之核心的處理器)。該指令轉換器1512係被使用來將x86二進制代碼1506轉換成本質上可由不具有x86 指令集核心1514之處理器所執行的代碼。此轉換代碼很可能不會與該替代性指令集二進制代碼1510相同，其係因為能夠這樣做的指令轉換器難以生產；不過，該轉換代碼將完成一般操作並且由來自該替代指令集的指令所組成。因此，該指令轉換器1512代表軟體、韌體、硬體或其組合，經由仿擬、模擬或任何其他過程，其係允許不具有x86指令集處理器或核心的處理器或其他電子裝置執行x86二進制代碼1506。

將理解的是，雖然示範性實施例已經參考使用深度電源省電模式的能源效率及功率節約熱節流來說明，但是種種實施例則可被應用在不同型態的熱管理配置與/或不同型態的積體電路。更者，雖然電壓控制可使用訊號144(與/或電壓識別訊號)來完成，以用於在此所說明的示範性實施例，但是提供電壓控制的其他方式則可在種種實施例的範圍內。

因此說明使用深度電源省電模式之處理器的能源效率與功率節約熱節流之方法與設備的種種實施例。在以上說明書中，本發明實施例已經參考特定示範性實施例來說明。不過，將理解的是，種種改良與改變則可被施行而不背離在附加申請專利範圍中所陳述之本發明實施例的更廣精神與範圍。因此，於是，該說明書與圖式係以說明性而非限制性之意義來看待。

102‧‧‧處理器

104‧‧‧處理器晶粒

110‧‧‧執行單元

120‧‧‧熱感應器

130‧‧‧電源閘

140‧‧‧電源控制單元

142‧‧‧感應器輸出訊號線

144‧‧‧(電壓/頻率)控制訊號線

146‧‧‧邏輯控制訊號線

310‧‧‧處理器電源狀態

314‧‧‧節流P狀態

320‧‧‧時間

340‧‧‧溫度剖面

342‧‧‧增加曲線

343‧‧‧節流溫度

344‧‧‧遞減曲線

410‧‧‧處理器電源狀態

440‧‧‧溫度剖面

442‧‧‧增加曲線

443‧‧‧核心輸入

444‧‧‧遞減曲線

603‧‧‧底座

610‧‧‧裝置

615‧‧‧匯流排

620‧‧‧記憶體

625‧‧‧操作系統

630‧‧‧磁碟

640‧‧‧系統匯流排

655‧‧‧顯示器

660‧‧‧網路配接器

670‧‧‧磁碟驅動器

680‧‧‧輸入/輸出裝置

690‧‧‧儲存磁碟

700‧‧‧暫存器配置

710‧‧‧矢量暫存器

715‧‧‧寫入遮罩暫存器

725‧‧‧一般目的暫存器

745‧‧‧標量浮動點堆疊暫存器檔案

750‧‧‧MMX封裝整數平暫存器檔案

800‧‧‧處理器管線

802‧‧‧擷取台

804‧‧‧長度解碼台

806‧‧‧解碼台

808‧‧‧分配台

810‧‧‧重新命名台

812‧‧‧排序台

814‧‧‧暫存器讀取/記憶體讀取台

816‧‧‧執行台

818‧‧‧寫回/記憶體寫入台

822‧‧‧例外處理台

824‧‧‧提交台

830‧‧‧前端單元

832‧‧‧分支預測單元

834‧‧‧指令快取單元

836‧‧‧指令轉譯後備緩衝器

838‧‧‧指令擷取單元

840‧‧‧解碼單元

850‧‧‧執行引擎單元

852‧‧‧重新命名/分配器單元

854‧‧‧退休單元

856‧‧‧排序器單元

858‧‧‧物理暫存器檔案單元

860‧‧‧執行群

862‧‧‧執行單元

864‧‧‧記憶體存取單元

870‧‧‧記憶體單元

872‧‧‧資料轉譯後備緩衝器單元

874‧‧‧資料快取單元

876‧‧‧第2階(L2)快取單元

890‧‧‧處理器核心

900‧‧‧指令解碼器

902‧‧‧晶粒上互連網路

904‧‧‧第2階(L2)快取

906‧‧‧第1階(L1)快取

906A‧‧‧第1階(L1)資料快取

908‧‧‧標量單元

910‧‧‧矢量單元

912‧‧‧標量暫存器

914‧‧‧矢量暫存器

920‧‧‧伴和單元

922A-B‧‧‧數字轉換單元

924‧‧‧複製單元

926‧‧‧寫入遮罩暫存器

1000‧‧‧處理器

1002A-N‧‧‧核心

1006‧‧‧共享快取單元

1008‧‧‧特殊目的邏輯

1010‧‧‧系統媒介單元

1014‧‧‧積體記憶體控制器單元

1016‧‧‧匯流排控制器單元

1100‧‧‧系統

1110‧‧‧處理器

1115‧‧‧處理器

1120‧‧‧控制器集線器

1140‧‧‧記憶體

1145‧‧‧共同處理器

1150‧‧‧輸入/輸出集線器

1160‧‧‧輸入/輸出裝置

1190‧‧‧圖形記憶體控制器集線器

1195‧‧‧連接

1200‧‧‧多重處理器系統

1214‧‧‧輸入/輸出裝置

1215‧‧‧處理器

1216‧‧‧第一匯流排

1218‧‧‧匯流排橋接器

1220‧‧‧第二匯流排

1222‧‧‧滑鼠

1224‧‧‧聲音輸入/輸出

1227‧‧‧通訊裝置

1228‧‧‧儲存單元

1230‧‧‧資料

1232‧‧‧記憶體

1234‧‧‧記憶體

1238‧‧‧共同處理器

1250‧‧‧點對點互連

1252‧‧‧點對點介面

1254‧‧‧點對點介面

1270‧‧‧第一處理器

1272‧‧‧積體記憶體控制器單元

1276‧‧‧點對點介面

1278‧‧‧點對點介面

1280‧‧‧第二處理器

1282‧‧‧積體記憶體控制器(IMC)單元

1286‧‧‧點對點介面

1288‧‧‧點對點介面

1290‧‧‧晶片組

1296‧‧‧介面

1298‧‧‧點對點介面

1300‧‧‧示範性系統

1315‧‧‧輸入/輸出裝置

1400‧‧‧系統晶片

1402‧‧‧互連單元

1410‧‧‧應用處理器

1420‧‧‧共同處理器

1430‧‧‧靜態隨機存取記憶體單元

1432‧‧‧直接記憶體存取單元

1440‧‧‧顯示單元

1502‧‧‧高階語言

1504‧‧‧編譯器

1506‧‧‧二進制代碼

1510‧‧‧二進制代碼

1512‧‧‧指令轉換器

1514‧‧‧指令集核心

1516‧‧‧指令集核心

圖1係為根據本發明之一些實施例之處理器的方塊圖，其係可被使用以使用深度電源省電模式來實施處理器的能源效率熱節流。

圖2係為根據本發明之一些實施例之一過程的流程圖，其係可被使用以使用深度電源省電模式來實施處理器的能源效率熱節流。

圖3係為根據本發明一些實施例的處理器電源狀態與溫度剖面圖，其係可被使用以實施處理器的能源效率熱節流。

圖4係為根據本發明一些實施例的處理器電源狀態與溫度剖面圖，其係可被使用以使用深度電源省電模式來實施處理器的熱節流。

圖5係為根據本發明一些實施例之比較圖4與5剖面的處理器電源狀態與溫度剖面圖。

圖6係為根據本發明一些實施例之計算裝置的方塊圖，其係可被使用以使用深度電源省電模式來實施處理器的能源效率熱節流。

圖7係為根據本發明之一種實施例之暫存器配置的方塊圖。

圖8A係為一方塊圖，其顯示根據本發明實施例之示範性順序管線與示範性暫存器重新命名、亂序發出/執行管線兩者。

圖8B係為一方塊圖，其係顯示根據本發明實施例之順序配置核心之示範性實施例與被包括在處理器中之示範 性暫存器重新命名、亂序發出/執行配置核心兩者。

圖9A-B顯示更具體示範性順序核心配置的方塊圖，其核心係為晶片中數種邏輯方塊的其中一者(包括相同型態與/或不同型態的其他核心)。

圖10係為根據本發明實施例之處理器的方塊圖，其具有超過一個的核心、具有一積體記憶體控制器、並具有積體圖形。

圖11顯示根據本發明之一種實施例之系統的方塊圖。

圖12顯示根據本發明實施例之第一更具體示範性系統的方塊圖。

圖13顯示根據本發明實施例之第二更具體示範性系統的方塊圖。

圖14顯示根據本發明實施例之SoC(系統晶片)的方塊圖。

圖15係為根據本發明實施例的方塊圖，其係對照將來源指令集中的二進制指令轉換成目標指令集中之二進制指令的軟體指令轉換器的使用。

102‧‧‧處理器

104‧‧‧處理器晶粒

110‧‧‧執行單元

120‧‧‧熱感應器

130‧‧‧電源閘

140‧‧‧電源控制單元

142‧‧‧感應器輸出訊號線

144‧‧‧(電壓/頻率)控制訊號線

146‧‧‧邏輯控制訊號線

Claims (20)

1. 一種方法，包含：檢測出一處理器的溫度大於第一臨界值，同時該處理器可在一主動處理器電源狀態中施行資料之處理；基於檢測，將該處理器的一處理器電源狀態從該主動處理器電源狀態改變成一零處理器電源狀態，以降低該處理器的溫度並且增加能源效率。
2. 如申請專利範圍第1項之方法，進一步包含：在將該處理器的一處理器電源狀態從一主動處理器電源狀態改變成一零處理器電源狀態以後，隨後檢測出該處理器的溫度小於第二臨界值，其中第二臨界值會小於第一臨界值；基於檢測出該處理器的該溫度小於第二臨界值，將該處理器電源狀態從該零處理器電源狀態改變成一主動處理器電源狀態以致使該處理器處理資料。
3. 如申請專利範圍第2項之方法，其中基於該處理器所安裝入之一裝置的熱設計而預定第一臨界值，且其中基於導致該零處理器狀態的一時間周期具有與該主動處理器電源狀態之時間周期的預定比例關係，預定第二臨界值。
4. 如申請專利範圍第2項之方法，其中基於該處理器之接合溫度與該處理器所安裝在之一裝置的一預定裝置底座溫度上臨界值極限，來選出第一臨界值，且在此第二臨界值被決定是在第一臨界值的50與85百分比之間。
5. 如申請專利範圍第2項之方法，其中改變包含作為 判定關閉該處理器、將該處理器處於零電壓休眠狀態、以及將該處理器操作電壓與時脈頻率改變為零的其中一者之結果。
6. 如申請專利範圍第1項之方法，其中檢測出該處理器的溫度大於第一臨界值，進一步包含：使用附加到該處理器的一熱感應器來檢測出在一時間周期上之該處理器的一溫度；基於該熱感應器讀取，來判定該處理器的溫度已經增加到大於第一臨界值。
7. 如申請專利範圍第1項之方法，其中該主動處理器電源狀態係為非零電源狀態及等於或在該處理器的熱設計點以上之一處理器電源狀態之一者。
8. 一種設備，包含：一處理器晶粒，其包含耦合到一熱感應器與一電源控制單元的一執行單元，其中該熱感應器耦合到該電源控制單元；該熱感應器，被配置以檢測出該執行單元的溫度已經增加到大於第一臨界值，而該執行單元係在主動處理器電源狀態中施行資料之處理；基於檢測，該電源控制單元，被配置以將該執行單元的處理器電源狀態從該主動處理器電源狀態改變成零處理器電源狀態，以降低該執行單元的溫度並且增加能源效率。
9. 如申請專利範圍第8項之設備，進一步包含： 該熱感應器，被配置以在將該處理器電源狀態從主動處理器電源狀態改變成零處理器電源狀態以後，隨後檢測出該執行單元的溫度已經降低到小於第二臨界值，其中第二臨界值小於第一臨界值；基於檢測出該執行單元的溫度小於第二臨界值，該電源控制單元係被配置以將該處理器電源狀態從該零處理器電源狀態改變為一主動處理器電源狀態以導致該執行單元處理資料。
10. 如申請專利範圍第9項之設備，其中基於安裝執行單元於內之一裝置的一熱設計來預定第一臨界值；且其中基於導致該零處理器電源狀態的一時間周期具有與該主動處理器電源狀態之時間周期的預定的比例關係，來預定第二臨界值。
11. 如申請專利範圍第9項之設備，其中基於該執行單元之接合溫度與該執行單元所安裝在之一裝置的一預定裝置底座溫度上臨界值極限，來選出第一臨界值，且在其中第二臨界值被決定是在第一臨界值的50與85百分比之間。
12. 如申請專利範圍第8項之設備，其中改變包含作為判定關閉該處理器、將該處理器處於零電壓休眠狀態、以及將該處理器操作電壓與時脈頻率改變為零的其中一者之結果。
13. 如申請專利範圍第8項之設備，其中該電源控制單元進一步被配置以： 使用該熱感應器來檢測出在一時間周期上之該執行單元的一溫度；假如判定該執行單元的溫度已經增加到大於第一臨界值時，關閉該執行單元。
14. 如申請專利範圍第8項之設備，其中該主動處理器電源狀態係為非零電源狀態及等於或在該執行單元的熱設計點以上之一處理器電源狀態之一者。
15. 一種系統，包含：一計算裝置，具有一底座與一處理器晶粒與被安裝在該底座中的記憶體，該處理器晶粒係被耦合到該記憶體以處理被儲存在該記憶體中的資料；該處理器晶粒包含耦合到一熱感應器與一電源控制單元的一執行單元；其中該熱感應器耦合到該電源控制單元；該熱感應器係被配置以檢測出該執行單元的溫度已經增加到大於第一臨界值，同時該執行單元係在一主動處理器電源狀態中施行資料之處理；基於檢測，該電源控制單元，被配置以將該執行單元的處理器電源狀態從該主動處理器電源狀態改變成零處理器電源狀態，以降低該執行單元的溫度並且增加能源效率。
16. 如申請專利範圍第15項之系統，進一步包含：該熱感應器，被配置以在將該處理器電源狀態從主動處理器電源狀態改變成零處理器電源狀態以後，後續檢測 出該執行單元的溫度已經降低到小於第二臨界值，其中第二臨界值小於第一臨界值；基於檢測出該執行單元的溫度小於第二臨界值，該電源控制單元係被配置以將該處理器電源狀態從該零處理器電源狀態改變為一主動處理器電源狀態以導致該執行單元處理資料。
17. 如申請專利範圍第16項之系統，其中基於該計算裝置的熱設計來預定第一臨界值；且其中基於導致該零處理器電源狀態的一時間周期等於該主動處理器電源狀態之時間周期，來預定第二臨界值。
18. 如申請專利範圍第16項之系統，其中基於該執行單元之接合溫度與該執行單元所安裝在之一裝置的一預定裝置底座溫度上臨界值極限，來選出第一臨界值；且在其中第二臨界值被決定是在第一臨界值的50與85百分比之間。
19. 如申請專利範圍第15項之系統，其中改變包含作為判定關閉該處理器、將該處理器處於零電壓休眠狀態、以及將該處理器操作電壓與時脈頻率改變為零的其中一者之結果。
20. 如申請專利範圍第15項之系統，其中該電源控制單元進一步被配置以：使用該熱感應器來檢測出在一時間周期上之該執行單元的一溫度；假如決定該執行單元的溫度已經增加到大於第一臨界 值時，關閉該執行單元。