CN104137024A - 包括使用深降电模式的高能效处理器热节流的用于高能效且节能的方法、装置和系统 - Google Patents

Abstract

本发明的各实施例涉及使用零电压处理器状态对电子设备处理器的高能效且节能的热节流。例如，处理器管芯可包括功率控制单元(PCU)以及具有功率门和热传感器的执行单元。PCU附连到热传感器以确定执行单元的温度是否已经增大到高于上阈值，诸如在执行单元正以活动处理器功率状态来处理数据的同时。PCU还附连到功率门以使得在检测到这样的情况时，PCU能够将活动处理器功率状态改变为零处理器功率状态以降低执行单元的温度。当传感器检测到温度已经降低至低于较低阈值时，PCU可以将处理器功率状态改变回活动状态。

Description

包括使用深降电模式的高能效处理器热节流的用于高能效且节能的方法、装置和系统

技术领域

本公开涉及集成电路中的能效和节能以及在集成电路上执行的代码，更具体地但不排他地涉及计算设备处理器的热控制领域。更具体地，本发明的各实施例涉及使用深降电模式的电子设备处理器的高能效且节能的热节流。

背景技术

半导体处理和逻辑设计的进步已允许在集成电路器件上可能存在的逻辑量的增加。因此，计算机系统配置已经从系统中的单个或多个集成电路进化至各个集成电路上的多个硬件线程、多个核、多个设备和/或完整的系统。此外，随着集成电路密度增长，计算系统(从嵌入式系统到服务器)的功率需求也逐步提高。此外，软件低效率及其对硬件的要求也已造成了计算设备能耗的提高。事实上，一些研究表明计算设备消耗了国家(诸如美国)的整个电力供应中的显著百分比。因此，存在对与集成电路相关联的能效和节能的关键需求。当服务器、桌面型计算机、笔记本、超级本、平板电脑、移动电话、处理器、嵌入式系统等变得甚至更为盛行(从包括在典型计算机、汽车和电视机中到包括在生物技术中)，这些需要将增加。

随着先进的微处理器，如中央处理单元(CPU)或“处理器”，具有更多的晶体管和更高频率的趋势持续增长，计算机设计者以及制造商经常面临着功耗和热消耗的相应增加。尤其在计算设备中，处理器功耗可导致过热，这可不利地影响性能、破坏组件(例如，处理器)、导致用户的不舒适或受伤，且可显著地减少电池寿命。

因此，热控制持续成为计算设备的重要问题，计算设备包括台式计算机、服务器、膝上型计算机、无线手持设备、蜂窝电话、平板计算机、个人数字助理等。

附图说明

图1是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的高能效热节流的处理器的框图。

图2是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的高能效热节流的过程的流程图。

图3是根据本发明的一些实施例的可用于实现处理器的高能效热节流的处理器功率状态和温度分布图。

图4是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的热节流的处理器功率状态和温度分布图。

图5是根据本发明的一些实施例的比较图4和图5的分布的处理器功率状态和温度分布图。

图6是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的高能效热节流的计算设备的框图。

图7是根据本发明的一个实施例的寄存器架构的框图。

图8A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名、脱序发布/执行流水线两者的框图。

图8B是示出根据本发明的实施例的要被包括在处理器中的有序架构核的示例性实施例以及示例性寄存器重命名、脱序发布/执行架构核两者的框图。

图9A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。

图10是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形的处理器的框图。

图11示出根据本发明一个实施例的系统的框图。

图12示出根据本发明的实施例的第一更具体的示例性系统的框图。

图13示出根据本发明的实施例的第二更具体的示例性系统的框图。

图14示出根据本发明的实施例的SoC的框图。

图15是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

在如下描述中，将详细描述本发明的各实施例。然而，包括这些细节来帮助理解本发明的实施例以及描述采用本发明的实施例的示例性实施例。这样的细节不应用于将本发明的实施例限制在所述特定实施例中，因为其他变型和实施例是可能的，同时落在本发明实施例的范围内。进一步，尽管可作出数量众多的细节来提供对于本发明实施例的深入理解，对于本领域技术人员而言，明显地不要求这些特定细节来实践本发明的实施例。

在如下描述中，为说明目的而描述特定组件、电路、状态图、软件模块、系统、时序等。然而，将理解，例如，这些实施例可应用于其他类型的组件、电路、状态图、软件模块、系统、时序。虽然参考特定集成电路中(诸如计算平台或微处理器中)的节能和能效描述了以下实施例，但其它实施例可适用于其它类型的集成电路和逻辑器件。在此描述的实施例的相似的技术和教导可适用于也可受益于更好能效和节能的其它类型的电路或半导体器件。例如，所公开的实施例不限于桌面计算机系统。也可用于其它设备，诸如手持式设备、芯片上系统(SOC)以及嵌入式应用。手持式设备的一些示例包括蜂窝电话、因特网协议设备、数码相机、个人数字助理(PDA)、手持式PC。嵌入式应用典型地包括微控制器、数字信号处理器(DSP)、芯片上系统、网络计算机(NetPC)、机顶盒、网络集线器、广域网(WAN)交换机、或可执行以下教导的功能和操作的任何其他系统。此外，本申请中描述的装置、方法和系统不限于物理计算设备，而是也涉及用于节能和能效的软件优化。如将在以下描述中变得显而易见的，本文描述的方法、装置和系统的实施例(无论是关于硬件、固件、软件还是它们的组合)对于“绿色技术”未来是至关重要的，诸如对于包含US经济大部分的产品的节能和能量效率。

在计算设备中，处理器功耗可导致过热，这可不利地影响性能、破坏组件(例如，处理器及其组件)并且可显著地减少电池寿命。因而，处理器通常具有有限的或设计上最大的热阈值，在该热阈值以上继续运行设备的处理器可能很快破坏各组件。同样，移动设备机架通常具有有限的或设计上最大的热阈值，在该热阈值以上继续运行设备的处理器可能很快导致用户不舒适或受伤。如针对本文的各实施例所描述的，这些和其它处理器或机架过热问题可以通过将处理器(或其组件)置于较低功率状态中以降低处理器的温度并且因而降低计算设备组件和设备机架的温度来解决。这样的降低可包括将处理器功率状态降低为深降电模式，诸如零电压处理器状态(如，C6，“深睡眠”或“关闭”状态)来提供处理器的更高能效和节能的热节流。

图1是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的高能效热节流的处理器的框图。图1示出处理器102，包括处理器管芯104、执行单元110、热传感器120、功率门130和功率控制单元140。

热传感器120被示为耦合至执行单元110。在一些情形中，传感器120被附连、形成、或安装到单元110的表面(例如，顶部表面)上。还构想了传感器120可形成或安装在单元110的各层内。在一些实施例中，传感器120附连到单元110的热“T”结。在一些情形中，传感器120是使用用于估计执行单元(110)的数字温度读数的模拟电流感测电路和ADC(模数转换器)电路的DTS(数字热传感器)。传感器120可以表示附连到单元110上的一个或多个位置的一个或多个温度传感器，诸如如上所提及的。热传感器120通过传感器输出信号线142耦合至功率控制单元140。线142可以表示使用一个或多个信号线发送到单元140的一个或多个温度信号(例如，估计执行单元(110)的数字温度读数的数字信号)。

功率门130被示为耦合至执行单元110。可将这些门描述为核中的嵌入式功率门(如，位于管芯104上带有且直接附连至单元110)。在一些情形中，门130包括附连、形成或安装在单元110的表面(如，内部表面)上的电路系统和电压(如，接地面和功率面)。门130的这些面可附连至单元110的功率导线或触点。根据一些实施例，门130是被用于数字电路的功率面隔离(功率选通)的开关电容器电路。它们在正常(电压＝Vcc)模式操作；或者它们在高电阻(电压＝Vcc/10)模式中操作，藉此减少控制下的单元(如，单元110)的泄漏功率。此处对于单元110的一些描述考虑了将门130包括在单元110的电路内或作为单元110的电路的一部分。功率控制单元140通过V/F控制信号线144耦合至单元110(例如，门130)。线144可表示使用一个或多个信号线发送至门130的一个或多个控制信号(如，如下所提及的，数字“C”和“P”处理器状态或模式命令信号)。

功率控制单元140还通过逻辑控制信号线146耦合至单元110。线146可表示使用一个或多个信号线传送至单元110的一个或多个逻辑控制信号(如，如下所示，数字“C”和“P”处理器状态或模式命令信号)。

执行单元110、热传感器120、功率门130和功率控制单元140可形成在处理器管芯104上或其内部，如本领域技术人员所公知的。在一些情形中，功率门130和传感器120可如所述地耦合在执行单元110和功率控制单元140之间。在一些情况下，处理器管芯104是单个管芯或“芯片”。在其他情况下，处理器管芯104表示两个或更多个管芯或“芯片”。

执行单元110配置为处理运行在单元110上或使用单元110进行处理的操作系统的数据。执行单元110还被配置为处理用于运行于该操作系统上的一个或多个应用(如，软件应用)的数据。单元110可包括对于这样的处理所必需的硬件、电路、组件和/或逻辑。此外，这样的处理可包括使用除了单元110外的硬件、电路、组件和/或逻辑。

功率控制单元140可被配置为(例如通过控制门130来)控制处理器的工作电压。单元140可包括配置为执行这样的控制的硬件逻辑和/或BIOS。在一些情形中，根据本发明的一些实施例，单元140包括硬件、硬件逻辑、存储器、集成电路系统、可编程门阵列、控制器、缓冲器、触发器、寄存器、状态机、FPGA、PLD、有源器件(如，晶体管等)、无源器件(如，电感器、电容器、电阻器等)、和/或其他电路元件来执行使用深降电模式的处理器的能量高效且节能的热节流。

热传感器120可被配置成检测执行单元110的温度。其能够检测到温度已经上升至高于第一阈值(例如，见此处的TH1)，而执行单元正在活动处理器功率状态中执行对数据的处理。单元140可以接收对传感器输出信号线142的检测，诸如通过接收由传感器120(例如，在线142上)发送至单元140的温度信号并且在单元140处确定收到信号指示温度高于第一阈值。在接收到该信号时或者基于接收到该信号，功率控制单元140可被配置成(例如，基于检测到温度高于第一阈值)将执行单元110的处理器功率状态从活动处理器功率状态改变为零处理器功率状态以降低执行单元110的温度(例如，通过在线144上发送控制信号)。

根据一些实施例，第一阈值(例如，TH1)可以基于处理器和执行单元被安装到其中的设备的热设计而预先确定(例如，在处理器的设计期间预先确定)。根据一些实施例，这样的设计可考虑处理器和执行单元被安装到其中的设备类型(如，移动电话、台式计算机、膝上型计算机及其机架的特定制造商和型号)。该阈值可能是在高于其之时继续运行设备的处理器可能负面地影响性能、破坏组件(例如处理器及其组件)和/或在高于其之时继续运行设备的处理器可能导致用户不舒适或受伤的阈值。

根据一些实施例，热传感器120还被配置成在将处理器功率状态从活动处理器功率状态改变成零处理器功率状态之后然后检测执行单元110的温度已经降至低于第二阈值，其中该第二阈值低于第一阈值。单元140可以接收对传感器输出信号线142的检测，诸如通过接收由传感器120(例如，在线142上)发送至单元140的温度信号并且在单元140处确定收到信号指示温度低于第二阈值(例如，见此处的TH2)。在接收到该信号时或者基于接收到该信号，功率控制单元140可被配置成(例如，基于检测到温度低于第二阈值)将执行单元110的处理器功率状态从零处理器功率状态改变为活动处理器功率状态以致使执行单元110处理数据(例如，通过在线144上发送控制信号)。

在一些情形中，第二阈值(例如，TH2)可以基于致使零处理器功率状态的时间段与活动处理器功率状态的时间段具有预先确定的比例关系来预先确定。要领会的是，阈值TH2可以基于在一时间段期间处理器花在P0状态中的时间量与处理器花在零处理器功率状态(例如，C6状态)中的时间量之间的高效率比例性来确定，诸如基于在处理器的设计期间的测试数据来确定。

在一些实施例中，睡眠逻辑可驻留在单元140内，该逻辑向门130(如，经由线144)发送零状态且然后发送斜坡上升电压指令且还可向单元110(如，经由线146)发送逻辑零状态且然后发送逻辑斜坡上升电压指令。例如，单元140可包括处理器102的零电压进入/退出逻辑和时钟/功率管理逻辑(例如，单元110和门130)。

响应于接收到进入零电压功率管理状态(如，零处理器功率状态，诸如当处理器温度高于TH1时)的请求，单元140的零电压进入/退出逻辑可向单元110(如，经由线146)发送进入/退出控制信号，使得单元110(如，一旦接收该信号)利落地停下(Halt cleanly)并停止处理，诸如包括结束外部任务。这可被称为“逻辑停止”。这样的进入/退出逻辑信号可包括“Go_C6”信号(类似DPSLP信号，诸如改变或设置逻辑零功率状态或逻辑C6状态的信号)。

然后，还是响应于接收到进入零电压功率管理状态的请求，单元140的时钟/功率管理逻辑可将处理器的参考操作电压减少至零电压和频率。此处，单元140的零电压时钟/功率管理逻辑可将时钟/功率管理控制信号发送至门130(经由线144)，这使得门130(如，一旦接收到该信号即)将单元110可用的操作电压和时钟频率降低到零(如，将电压从“停止”的处理单元处拿走)。这可被称为“功率停止”。这样的电压时钟/功率管理逻辑信号可包括“EPG_Enable”信号(如，改变或设置(如，使得(do))电功率选通为零功率状态或即功率C6状态的信号)。

在一些实施例中，零电压功率管理状态，当结合ACPI标准实现时，可被称为C6状态。在一些实施例中，这可认为包括C5和C6状态。这可包括其中电压降至低于保留(C5)、直至0(C6)的任何功率状态。

然后，响应于(例如，当处理器温度低于TH2时)接收到要退出零电压功率管理状态的请求，单元140的零电压功率管理逻辑可向单元110(如，经由线146)发送唤醒功率管理控制信号，使得单元110(如，一旦接收到该信号)启用供应对模块(如，单元110)的功率供应。这可被称为“功率唤醒”。这样的电压时钟/功率管理逻辑信号可包括“EPG_Disable”信号(如，改变或设置电功率选通为活动功率状态或功率C0状态的信号)。

然后，响应于接收离开零电压功率管理状态的请求，单元140的零电压进入/离开逻辑可向单元110(如，经由线146)发送进入/离开控制信号，使得单元110(如，一旦接收即)苏醒(WAKE)并开始处理，诸如包括外部任务。这可被称为“逻辑唤醒”。这样的进入/离开逻辑信号可包括“Go_C0”信号(如，类似WAKE信号，诸如改变或设置逻辑活动功率状态或逻辑C0-C5状态的信号)。

在一些实施例中，活动或非零电压功率管理状态，当结合ACPI标准实现时，可被称为C0状态。在一些实施例中，这可认为包括C0-C4或C0-C5状态。在一些情况下，活动功率状态包括除了其中电压降至低于保留(C5)、直至0(C6)的任何功率状态。

图2是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的高能效热节流的过程200的流程图。过程200可由处理器102的硬件电路执行且由控制单元140的电路控制。

在框210处，处理器(如，处理器102或执行单元110)在活动处理器功率状态中执行数据处理。框210可描述执行操作系统的数据、且任选地执行在该操作系统上运行的一个或多个应用(如，软件应用)的数据的处理器。

在判决框220，确定处理器的温度是否高于第一阈值(例如，见TH1)。如果温度不高于第一阈值，则处理返回至框210。如果温度高于第一阈值，则处理继续至框230。框220可包括热传感器120监视单元110的温度并且在线142上向单元140发送连续或周期性温度数据信号；而单元140检测执行单元110的温度已经增大到(或正呈)高于第一阈值(从而使过程继续至框230)。例如，热传感器120可以在一时间段内检测处理器的温度，而单元140可基于热传感器读数来确定处理器的温度已经增大到高于第一阈值。当温度尚未增大到(或并非呈)高于第一阈值时，当前处理器C和P状态可被由单元140维持或以其他方式控制，或者以其它方式(如，由操作系统和其他硬件)控制(因此使过程返回至框210)。

在框230，处理器的处理器功率状态从活动处理器功率状态改变为零处理器功率状态。可以执行该改变以降低处理器的温度，并且该改变可以发生而不管对试图示处理器返回到更高(例如，C5-C0)状态的或者原本将使处理器返回到更高(例如，C5-C0)状态的计算设备或处理器的任何电池、功率或处理要求或优先级。可能仅仅出于避免处理器或设备的过热而要求该改变。框230可以描述，在线142上接收到来自传感器120的指示所检测的温度高于第一阈值的温度数据信号时或者基于接收到该温度数据信号，功率控制单元140将处理器的处理器功率状态从活动处理器功率状态改变成零处理器功率状态以降低处理器的温度。

在判决框240，确定处理器的温度是否低于第二阈值(例如，见TH2，其低于第一阈值)。如果温度不低于第二阈值，则处理返回至框240。如果温度低于第二阈值，则处理继续至框250。框240可包括热传感器120监视单元110的温度并且在线142上向单元140发送连续或周期性温度数据信号；而单元140检测执行单元110的温度已经降低到(或正呈)低于第二阈值(从而使过程继续至框250)。当温度尚未降低到(或未呈)低于第二阈值时，当前处理器C6状态可被维持(因而使过程200返回至框240)，而不管由操作系统或其它硬件做出的试图使处理器返回至较高(例如C5-C0)状态或者本将使处理器返回至较高(例如C5-C0)状态的的任何控制信号。

在框250，处理器的处理器功率状态从零处理器功率状态改变为活动处理器功率状态。可以执行该改变以允许处理器返回以处理数据(如由计算设备或处理器的电池、功率或处理要求或优先级所控制的)达至少已知的时间段，而不会使处理器温度增大到高于第一阈值。可能仅仅出于使处理器或设备降温而要求该改变。框250可以描述，在线142上接收到来自传感器120的指示所检测的温度低于第二阈值的温度数据信号时或者基于接收到该温度数据信号，功率控制单元140将处理器的处理器功率状态从零处理器功率状态改变成活动处理器功率状态以致使执行单元110处理数据。

在框250之后，处理返回至框210以允许处理器返回处理数据。

对处理器“C”和“P”状态的附加描述

根据各实施例，处理器102(例如，执行单元110)可以被置于(例如改变为)各种处理器“C”状态(例如，CPU状态或操作状态)，诸如取决于处理、功率和热要求。对于一种方法，操作系统可以支持内置功率管理软件接口，诸如先进配置和功率接口(ACPI)规范(例如，2010年4月5日发布的版本4.0a的ACPI规范…2004年9月2日发布的版本3.0；2003年8月25日发布的版本2.0c；2000年7月27日发布的版本2.0等等)。ACPI描述了功率管理策略，包括可由处理器和/或芯片组支持的“C状态”。对于这个策略，C0被定义为其中处理器以高电压和高频率操作的运行时状态。C1被定义为其中核时钟被内部停止的自动HALT状态。C2被定义为其中核时钟被外部停止的停止时钟(Stop Clock)状态。C3被定义为其中所有处理器时钟被关闭的深睡眠(Deep Sleep)状态，且C4被定义为其中所有处理器时钟均被停止且处理器电压减少为较低数据保留点的更深睡眠(Deeper Sleep)状态。C5是其中处理器电压被减少到零附近、但是一些组件维持被通电以使计算机能从来自键盘、时钟、调制解调器、LAN、或USB设备的输入来“苏醒”的更深睡眠(Deeper Sleep)状态。C6是称为零、近零、或电压睡眠状态的更深睡眠(DeeperSleep)状态。其也可被描述为“深睡眠”或“关闭”状态。根据各实施例，C6被知晓为处理器102(例如执行单元110)的“零功率状态”或零电压睡眠状态。将处理器置于C6状态中可被描述为将处理器完全关闭。此处进一步描述C6。在一些实施例中，深降电、深睡眠、关闭或零处理器功率状态可包括C5和C6状态。

处理器102(例如，执行单元110)也可以被置于(例如改变为)各种功率“P”状态(例如，在C0状态期间的性能状态)，诸如取决于处理、功率和热要求。这些状态也可以是基于ACPI内建功率管理软件接口而受到操作系统支持的。这些状态可以是依赖于实现的，其中P0是最高性能状态，P1到Pn是逐渐降低的性能状态，直到因实现而异的极限n(通常不大于16)。

在一些情形中，P0是处理器最大功率和频率(例如，因单元140向单元110发送控制信号(诸如经由线144到门130)而导致的)。P1可以通过使电压/频率缩小诸如至热设计点(处理器在该点处被设计为运行达延长的时间段而不会过热(例如，超过处理器的温度阈值，诸如由传感器120读出，其中该阈值被选择为避免或禁止负面影响性能、破坏组件、或降低电池寿命))而低于P0。Pn可以通过使电压/频率缩小诸如至热节流点(处理器在该点处被设计为运行达一时间段而不会过热)而低于P1。在一些情形中，热节流点被选择(例如，在处理器的设计期间预先确定)成使得在降低处理器的温度的同时处理器运行(例如，直到处理器的温度低于处理器的温度阈值，诸如由传感器120读出，其中该阈值被选择为允许处理器返回至较高的P状态以进行数据处理)。

对“活动”和“零”功率状态的附加描述

作为单元140向单元110(如，经由线144向门130)发送控制信号的结果，处理器102(如，执行单元110)可被置于上述C状态中的任何状态或从该状态移离。C和P状态一般具有不同的进入/离开等待时间和节能。

在一些实施例中，作为单元140向单元110发送(如，经由线144至门130)C6控制信号来将当前C或P状态改变为C6状态的结果，处理器102(如，执行单元110)可被置于C6状态。这可以在处理器的温度已经增大到并且的确高于第一阈值时发生。在一些情况下，可通过将处理器102(如，执行单元110)(如，诸如从此处指出的“活动处理器功率状态”)放置到C6状态来描述将处理器功率状态改变(changing)、变化(altering)、过渡、或移动至“零处理器功率状态”。在一些实施例中，本段中以上描述的C6状态可包括C5和C6状态，诸如其中零处理器功率状态包括C5和C6状态。

在一些实施例中，作为单元140向单元110发送不同的P或C控制信号(如，经由线144至门130)来将C6状态改变至不同的C或P状态(诸如“活动处理器功率状态”)的结果，处理器102(如，执行单元110)可从C6状态中被移离(如，唤醒)。这可以在处理器的温度已经降低到并且的确低于第二阈值时发生。在一些情况下，通过将处理器102(如，执行单元110)(诸如从“零处理器功率状态”)置于C和/或P状态(其中处理器处理或执行操作系统的数据且任选地还有运行在该操作系统上的一个或多个应用的数据)来描述将处理器功率状态改变(changing)、变化(altering)、过渡、或移动至“活动处理器功率状态”。例如，活动处理器功率状态描述了执行单元110是操作的(如，C0状态)并执行操作系统或运行在该操作系统上的应用的数据的处理(例如，Pn–P0状态)。在一些情形中，活动处理器功率状态描述了执行单元110处于等于或高于处理器的热设计点(例如P1)的P状态。在一些实施例中，活动处理器功率状态描述了执行单元110处于非C6状态(例如，C0-C5状态)并且没有在处理数据(例如，不处于Pn-P0状态)，然而，处理器的温度比处理器处于C6状态中时降低得更慢。在一些实施例中，本段中以上描述的C6状态可包括C5和C6状态，诸如其中零处理器功率状态包括C5和C6状态。

图3是根据本发明的一些实施例的可用于实现处理器的高能效热节流的处理器功率状态和温度分布图。图3示出标绘了关于时间320的处理器功率状态310和温度分布340的图300。温度分布340可以是处理器102或单元110的温度，如由传感器120所检测的并且与单元140的热阈值所比较的。

在时间段P11的开始，处理器功率状态310处于P0或提速P状态(例如，并且处理器处于C0)而温度分布340处于上升曲线342。在一些情形中，时间段P1可以表示任何非节流P和C状态，其中处理器的温度在增加，诸如由于对数据进行处理。

在时间段P11的结尾，温度分布340已经增大到(并且处于或高于)节流温度343。结果，处理器(例如，处理器102或执行单元110)被置于节流P状态314，其中处理器功率状态310被降低。在节流P状态期间，处理器功率状态被降低至Pn，并且可以在Pn和P1之间交替直到处理器温度被降低至阈值TH3。图3示出了在时间段P12-P20期间交替的处理器功率状态310，同时温度分布340处于下降曲线344直到其在时间段P20的结尾降低至(并且处于或低于)阈值TH3。在时间段P20的结尾，时间段P21开始并且处理器功率状态310和温度分布340返回至时间段P11的开始处它们所处的位置并且标绘重复其自身。时间段P11-P21可以表示5到50毫秒之间的时间段。在一些情形中，时间段P11-P21可以表示10到30毫秒之间的时间段。在一些情形中，时间段P11-P21可以表示10毫秒的时间段。在一些情形中，节流温度343可以与阈值TH1相同。

阈值TH3可以与TH2相同，或者可以基于与TH2相同的因素但考虑节流P状态314和温度分布340而被预先确定。在一些情形中，阈值TH3可以基于致使节流处理器功率状态的时间段与活动或P0处理器功率状态的时间段具有预先确定的比例关系而预先确定。例如，该比例关系可以用于使得处理器处于P0状态达时间段P11-P21中的30毫秒，并且处于节流P状态达时间段P11-P21中的60毫秒。

图4是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的热节流的处理器功率状态和温度分布图。图4示出关于时间320标绘了处理器功率状态410和温度分布440的图400。温度分布440可以是处理器102或单元110的温度，如由传感器120所检测的并且与单元140的热阈值所比较的。

在时间段P11的开始，处理器功率状态410处于P0或提速P状态(例如，并且处理器处于C0)而温度分布440处于上升曲线442。时间段P11可以对应于图2的框210并且表示处理器(例如，处理器102或执行单元110)正在活动处理器功率状态中执行数据的处理。在一些情形中，时间段P11可以表示任何非C6状态，其中处理器的温度在增加，诸如由于对数据的处理。

在时间段P11的结尾，温度分布440已经增大到(并且处于或高于)阈值TH1。结果，处理器(例如，处理器102或执行单元110)可以被置于深降电P状态C6。这被示出为在核进入C6443时发生，这可对应于图2的框230；并且可以表示处理器(例如处理器102或执行单元110)将要被置于零处理器功率状态。在一些情形中，时间段P11可以表示任何非C6状态，其中处理器的温度在增加，诸如由于对数据的处理。在一些实施例中，时间段P11可以表示任何非C5和非C6状态，其中处理器的温度在增加，诸如由于对数据的处理。

在C6P状态期间，处理器温度被降低至阈值TH2。图3示出时间段P22，在时间段P22期间，温度分布440处于下降曲线444，直到在时间段P22的结尾其降低至(并且处于或低于)阈值TH2。这可以对应于图2的框250；并且可以表示处理器(例如，处理器102或执行单元110)将要被置于活动处理器功率状态。在一些实施例中，本段中以上描述的C6状态可包括C5和C6状态，诸如其中零处理器功率状态包括C5和C6状态。

在时间段P22的结尾，时间段P23开始并且处理器功率状态410和温度分布440返回至时间段P11的开始处它们所处的位置并且标绘重复其自身。时间段P11-P22可以表示5到50毫秒之间的时间段。在一些情形中，时间段P11-P22可以表示10到30毫秒之间的时间段。在一些情形中，时间段P11-P22可以表示10毫秒的时间段。还考虑到，时间段P11和时间段P22中的每一者可以是10毫秒的时间段。

在一些情形中，阈值TH2可以基于致使零处理器功率状态的时间段与活动或P0处理器功率状态的时间段具有预先确定的比例关系而预先确定。例如，该比例关系可以用于使得处理器处于P0状态达时间段P11-P22的百分之50，并且处于零功率状态达时间段P11-P22的百分之50。可以领会，可以使用其它比例关系。同样，该比例关系可以用于使得处理器处于P0状态达50毫秒(例如，时间段P11是50毫秒)，并且处于零功率状态达50毫秒(例如，时间段P22是50毫秒)。

对第一和第二阈值的附加描述

根据一些实施例，第一阈值(例如，TH1)可以基于处理器和执行单元被安装到其中的计算设备(例如，见图6的设备610)的热设计而预先确定(例如，在处理器的设计期间预先确定)。在一些情形中，第一阈值可以基于台式机或移动设备设计的最大热阈值(高于该阈值继续运行设备的处理器可能消极地影响处理器性能、破坏处理器组件(例如，执行单元或其它处理器组件)和/或可能严重降低计算设备的(例如移动计算设备的)电池寿命)而预先确定。在一些情形中，第一阈值可以基于台式机或移动设备机架设计(例如，见机架603)的最大期望热阈值(高于该阈值继续运行设备的处理器可能致使用户不舒适或受伤)而预先确定。与预定机架温度限制相对应的处理器温度阈值可以在设备的设计和测试期间确定。在一些实施例中，第一阈值基于处理器的结温度设计上限以及处理器被安装在其中的设备的预定设备机架温度阈值上限(例如，以较低的阈值为准)来选择。

例如，第一阈值可在处理器的设计和测试期间被预先确定以将管芯上温度(例如，单元110的热“T”结处的温度)限制为不超过80-85摄氏度，或者在一些情形中限制为不超过80、100或105摄氏度。替换地或另外地(例如，以较低的那个为准)，第一阈值可以在包括处理器的计算设备的设计和测试期间被(例如，由设备原始装备制造商——OEM)预先确定以将机架表面温度(例如，处理器以下的机架底部表面或者用户通常支撑该设备的地方)限制为不超过50-60摄氏度。因而，第一阈值可被选择成使得处理器被置于较低功率状态以降低处理器的温度，并且因而降低计算设备组件和设备机架的温度。

在一些情形中，第二阈值(例如，TH2)可以基于致使零处理器功率状态的时间段与活动处理器功率状态的时间段具有预先确定的比例关系而预先确定。例如，该关系的比例可以用于使得处理器处于零功率状态然后处于P0状态分别达时间段的百分之50和百分之50(例如，50/50)。在一些情形中，该关系的比例可以是处于零功率状态然后处于P0功率状态达时间段的百分之55/40或60/40。可以领会，可以使用其它比例关系。

在一些情形中，第二阈值可在处理器的设计和测试期间被预先确定以允许在管芯上温度(例如，在单元110的热“T”结处的温度)低于50-60摄氏度之间时功率模式返回至活动模式。在一些实施例中，第一和第二阈值被预先确定以使管芯上(例如，在单元110的热“T”结处的)温度维持在30-90摄氏度之间并且允许处理器在至少百分之30的时间中处于活动模式。在一些情形中，第二阈值可被预先确定为处于第一阈值的百分之50到85之间。

在一些实施例中，典型设备(例如处理器或单元110)的功率故障击穿是40％的泄漏(例如，漏泄是指当单元空闲时的电流)和60％的有效功率。然而，在具有较小TDP(热设计点)形状因子(例如，用于处理器或单元110)的情形中，通常存在较低泄漏的材料(总功率的25％)。对于这些类型的系统，第一和第二阈值将是不同的，诸如通过具有较高的TH2，从而活动时间段P11(或P23)将被增大以导致甚至更高的性能。

图5是根据本发明的一些实施例的比较图4和图5的分布的处理器功率状态和温度分布图。图5可用于示出，图4的实施例可比图3的实施例更高效和节能。图5示出相对于时间320标绘了处理器功率状态310和410、以及温度分布340和440的图300和400的有限实施例表示。这一表示是受限的，这至少是因为在时间段P11期间，图5示出具有上升曲线的温度分布340和440；示出节流温度343等于阈值TH1；以及示出阈值TH2低于阈值TH3。可以领会，这些等价性中的任一者均不是必要的，各分布和阈值可以是任何恰适的分布和阈值，诸如此处所描述的。

在时间段P11期间，图5示出处于P0提速P状态的处理器功率状态310和410；以及处于上升曲线的温度分布340和440。在时间段P11的结尾，温度分布已经增大到(并且处于或高于)节流温度343或即阈值TH1。然而，在该点之后，可以看到，功率状态310被置于节流P状态314，而功率状态410被置于深降P状态C6。作为结果，温度分布下降曲线344以慢于下降曲线444的速率下降，这是因为节流P状态P1和Pn是比零C6状态更高的工作电压和时钟频率，并且因而致使处理器更慢地冷却。在一些实施例中，本段以上描述的C6状态可包括C5和C6状态，诸如其中零处理器功率状态包括C5和C6状态。

结果，下降曲线444比下降曲线344达到TH3阈值(在点328处)更快地下降至TH2阈值(在时间段P22的结尾)。因而，功率状态410可比功率状态310(在点328处)更早地(在时间段P22的结尾)返回至P0状态。可以领会，当温度分布440已经增大到高于阈值TH1时将功率状态410改变为深降P状态C6的益处是得到更高能效和更节能的冷却过程，因为处理器更快地冷却并且能够以P0状态操作达时间320期间更长的总时间段(例如，在该时间段期间从P11到时间510)。在一些实施例中，本段中以上描述的C6状态可包括C5和C6状态，诸如其中零处理器功率状态包括C5和C6状态。在一些情形中，改变包括作为确定处理器电压高于阈值TH1的结果来关闭处理器、将处理器置于零电压睡眠状态、或者将处理器工作电压和时钟频率改变为零。

根据各实施例，从性能视角来看，图3的节流P状态的电压/频率占空比是昂贵的，因为其涉及在热事件(例如，处理器温度高于阈值TH1)期间的比率/电压改变以及禁止全部的核/非核子系统。例如，在核中使用核C6或C5-C6状态(嵌入式功率门)，该核可被置于或置出深降功率模式并且形成在热事件的情形中有帮助的占空比(例如，图4的时间段P1/P22)。这允许多核处理器的每一核(或单核处理器的单核)进入深度功率下降模式达一占空比以允许在热事件期间进行冷却。由于这使核进入更深的功率下降状态，热事件处置被更快速地完成，并且因此这成为更高效且更节约功率/节约性能的操作点。

对处理器功率状态的附加描述

在一些实施例中，电压调节器(例如，门130；或管芯上或管芯外电压调节器)可以向处理器(例如处理器102或单元110)提供电源工作电压，并且可以根据智能电压调节技术来主动地降低移动处理器中的总功率损耗，如因特尔移动电压定位(IMVP)规范，诸如举例来说IMVP-6规范。

对于这样的实施例，电压调节器(例如门130)被耦合为通过总线(例如经由线144)接收来自处理器(例如单元140)的电压标识(VID)信号，并且响应于VID信号，通过信号线(或使用门130)向处理器提供相关联的工作电压。电压调节器(例如门130)可以包括电压睡眠逻辑，电压睡眠逻辑响应于一个或多个信号以使供应给处理器的电压降低到零状态(例如，C6或C5-C6状态)，随后在退出零电压睡眠状态之后(例如进入活动状态)使供应给处理器的电压再次向上倾斜回去。在一些情形中，睡眠逻辑可以驻留在单元140中，单元140向门130(例如经由线144)发送零状态随后向上倾斜电压指令。

对于本发明的其它实施例，可以使用不同类型的电压调节器，包括根据不同规范的电压调节器。此外，对于一些实施例，电压调节器可与包括处理器的计算设备的另一组件集成。应当认识到，取决于设计考量，电压调节器可以(例如，如图1所示的门130或在管芯上具有调节器的另一设计)与或者可以不与处理器集成。

根据本发明的一些实施例，控制信号(例如经由线144)到零功率状态的断言可以进一步致使内部(例如，门130或单元140内部的)VID目标被设置为零电压电平，从而导致由电压调节器将零工作电压施加于处理器(例如处理器102或单元110)，以使得处理器转换进入具有非常低功耗特征的非常深度睡眠的状态。

根据本发明的一些实施例，集成电路(诸如举例来说处理器102(例如单元140))可以发起到零电压功率管理状态的转换。在一个示例中，处理器102可以是中央处理单元(CPU)。此外，该零电压管理状态可以是例如，符合ACPI标准的较深睡眠状态。在该转换期间，处理器的状态可被保存。例如，与处理器相关联的状态变量(如，处理器的电流或最近的处理状态)可被保存在专用高速缓存或存储器(如，同步随机存取存储器-SRAM)内。

处理器的工作电压可随后被降低至零，以使得处理器处于具有非常低功耗特征的非常深睡眠的状态。特别地，利用可任选的零电压睡眠状态逻辑的电压调节器可以将工作电压和时钟频率向下降低至零。如先前所讨论的，这可以结合处理器(例如单元140)的时钟/功率管理逻辑的零电压进入/退出逻辑来完成。在一些实施例中，该零电压功率管理状态，当结合ACPI标准实现时，可被称为C6或C5-C6状态。

接着，响应于接收到离开零电压功率管理状态的请求，处理器以较高的参考操作电压离开零电压功率管理状态。具体地，在处理器(例如单元140)的零电压进入/退出逻辑和电压调节器的零电压睡眠逻辑的控制之下，如先前所描述的，电压调节器可以将参考工作电压提升至合适的电平以使得处理器可以正确地工作。处理器的关键状态变量随后从专用高速缓存存储器被恢复给处理器或执行单元。

有利的是，由于处理器用硬件执行大部分的C状态协调，因此软件可独立地在多核处理器的每一核(或单核处理器的单核)中请求进入零电压处理器睡眠状态(例如C6或C5-C6)而无需与其它核进行任何软件协调。更具体地，通过利用零电压处理器睡眠状态(例如C6或C5-C6状态)，处于睡眠状态的处理器所要求的功率几乎被降低为零。

图6是根据本发明的一些实施例的可用于使用深降电模式来实现处理器的高能效热节流的计算设备的框图。图6示出计算设备610，包括处理器102(如，管芯104)、具有操作系统625的存储器620、和总线615、这些全部容纳或安装在设备机架603中。机架603可以是65-95瓦的机架(例如，如由OEM所确定的)。

处理器102经由总线615耦合至存储器620来处理存储于存储器内的数据。处理器102通过系统总线640，还耦合至盘630、网络适配器660、盘驱动器670、I/O设备680和显示器655。盘630、适配器660、盘驱动器670和总线640还被容纳于或安装在设备机架603内。如本领域已知地，使用协议，总线615和640可在所耦合的组件之间进行信号通信。与本发明的系统并非密切相关的某些标准公知组件可能未被示出。

总线640可以是表示由恰适的桥、适配器和/或控制器连接的任何一个或多个分开的物理总线和/或点对点连接的抽象。总线640因此可包括例如，系统总线，外围组件互连(PCI)总线、超传输或工业标准架构(ISA)总线、小型计算机系统接口(SCSI)总线、通用串行总线(USB)、或者电气和电子工程师协会(IEEE)标准的1394总线(有时被成为“火线”)。在一些情形中，总线640是主机总线，诸如将主机(例如处理器102)与外围设备(例如盘630)对接的总线。I/O设备680可包括键盘和/或鼠标接口。如本领域已知地，总线640接口至显示器655。

处理器102可以是中央处理单元(CPU)，且因此控制和协调设备610的整体操作。处理器102可通过执行软件，诸如存储器620中存储的操作系统、中间件程序、和应用来完成此举。

如本领域已知地，处理器102可表示一个或多个处理器或执行核。可由单个单元140如此处所述地热控制每一个这样的处理器或核。在一些情况下，可由单个单元140如此处所述地热控制多个处理器或核。例如，多个传感器120可耦合至多个处理器或核，并且单元140可独立地(例如，基于每一传感器输出是高于/低于阈值来发送针对活动或零功率状态的不同的控制信号)或统一地(例如，基于全部组合的传感器输出中的一者或多者是高于/低于阈值向每一处理器发送针对活动或零功率状态的相同控制信号)来热控制多个处理器或核。

存储器620可以是设备610的“主存储器”或包括“主存储器”。存储器620表示任何形式的随机存取存储器(RAM)、只读存储器(ROM)、闪存等或这些设备的组合。存储在存储器620中的操作系统、中间件程序、和/或应用可以是如此处所提及的(例如，“软件”或机器可编程指令)。处理器102经由地址和数据总线615对于主存储器620进行直接存取。地址和数据总线615可以是本领域已知的地址和数据总线。

网络适配器660向设备610提供通过网络与远程设备(诸如远程计算机)进行通信的能力，且可例如是以太网适配器或光纤通道适配器。网络适配器660向设备610提供诸如通过局域网(LAN)、内联网、因特网、或其他各种网络与客户机或服务器计算机通信的能力，在这些网络上使用有线光学、无线、声学、电磁辐射或本领域已知的其他介质通信数据。

盘630可包含在操作中系统并不立刻要求的其他指令和数据。盘驱动器670可以是允许计算机存取存储器或存储盘150的一个或多个设备。盘驱动器670可包括磁盘驱动器、CD驱动器、DVD驱动器、USB端口或本领域已知的其他可移动存储器接口来允许计算机访问存储器或存储盘690。

根据一些实施例，构想设备610可表示计算设备，诸如通用目的计算设备和/或特殊目的计算设备、桌面型计算机、便携式计算设备、手持式计算设备、电话、窝蜂电话、游戏设备、与因特网相关的计算设备、数字视频盘(DVD)播放器、机顶盒等，和/或包括并使用处理器102来处理数据的另一个设备或系统。

在一些情况下，根据本发明的实施例，处理器102(如，单元140)的组件包括硬件逻辑、硬件、处理器、机器可执行码、存储器、集成电路、可编程门阵列、控制器、缓冲器、状态机、FPGA、PLD、有源器件(如，晶体管等)、无源设备(如，电感器、电容器、电阻器等)、和/或其他电路元件来使用深降电模式执行处理器的高能效且节能的热节流。

示例性寄存器架构

图7是根据本发明的一个实施例的寄存器架构700的框图。在所示出的实施例中，有32个512位宽的向量寄存器710；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。

写掩码寄存器715－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的大小是64位。在替换实施例中，写掩码寄存器715的大小是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器725——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器组(x87栈)745(其被起别名为MMX压缩整数平坦寄存器组750)在所示出的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素栈；而使用MMX寄存器来对64位压缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

本发明的替换实施例可以使用较宽的或较窄的寄存器。另外，本发明的替换实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以用不同方式、出于不同目的、在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用脱序核；3)主要旨在用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：包括预期用于通用计算的一个或多个通用有序核和/或预期用于通用计算的一个或多个通用脱序核的CPU；以及2)包括主要预期用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等的专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和脱序核框图

图8A是示出根据本发明的各实施例的示例性有序流水线以及示例性寄存器重命名的脱序发布/执行流水线两者的框图。图8B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例以及示例性寄存器重命名、脱序发布/执行架构核两者的框图。图8A-B中的实线框示出有序流水线和有序核，而任选增加的虚线框示出寄存器重命名的脱序发布/执行流水线和核。考虑到有序方面是脱序方面的子集，将描述脱序方面。

在图8A中，处理器流水线800包括提取级802、长度解码级804、解码级806、分配级808、重命名级810、调度(也称为分派或发布)级812、寄存器读取/存储器读取级814、执行级816、回写/存储器写入级818、异常处理级822、以及提交级824。

图8B示出处理器核890，该核890包括耦合到执行引擎单元850的前端单元830，并且两者耦合到存储器单元870。核890可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核890可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、图形核等等。

前端单元830包括耦合到指令高速缓存单元834的分支预测单元832，该指令高速缓存单元耦合到指令转换后备缓冲器(TLB)836，该指令转换后备缓冲器耦合到指令取出单元838，指令取出单元耦合到解码单元840。解码单元840(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元840可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核890包括(例如，在解码单元840中或否则在前端单元830内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元840耦合至执行引擎单元850中的重命名/分配器单元852。

执行引擎单元850包括重命名/分配器单元852，该重命名/分配器单元耦合至引退单元854和具有一个或多个调度器单元856的集合。调度器单元856表示任何数目的不同调度器，包括保留站、中央指令窗等。调度器单元856被耦合到物理寄存器组单元858。每个物理寄存器组单元858表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、压缩整数、压缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元858包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元858与引退单元854重叠以示出可以用来实现寄存器重命名和脱序执行的各种方式(例如，使用重排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元854和物理寄存器组单元858耦合到执行群集860。执行群集860包括一个或多个执行单元862的集合以及一个或多个存储器访问单元864的集合。执行单元862可以对各种类型的数据(例如，标量浮点、压缩整数、压缩浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管某些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有函数的仅一个执行单元或多个执行单元。调度器单元856、物理寄存器组单元858和执行群集860被示为可能有多个，因为某些实施例为某些类型的数据/操作(例如，标量整数流水线、标量浮点/压缩整数/压缩浮点/向量整数/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元864的某些实施例)创建分开的流水线。还应当理解，在分开的流水线被使用的情况下，这些流水线中的一个或多个可以为脱序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元864的集合耦合到存储器单元870，该存储器单元包括耦合到数据高速缓存单元874的数据TLB单元872，其中数据高速缓存单元耦合到二级(L2)高速缓存单元876。在一个示例性实施例中，存储器访问单元864可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元870中的数据TLB单元872。指令高速缓存单元834还耦合到存储器单元870中的二级(L2)高速缓存单元876。L2高速缓存单元876耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。

作为示例，示例性寄存器重命名的、脱序发布/执行核架构可以如下实现流水线800：1)指令获取838执行取指和长度解码级802和804；2)解码单元840执行解码级806；3)重命名/分配器单元852执行分配级808和重命名级810；4)调度器单元856执行调度级812；5)物理寄存器组单元858和存储器单元870执行寄存器读取/存储器读取级814；执行群集860执行执行级816；6)存储器单元870和物理寄存器组单元858执行写回/存储器写入级818；7)各单元可牵涉到异常处理级822；以及8)引退单元854和物理寄存器组单元858执行提交级824。

核890可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的某些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核890包括支持压缩数据指令集合扩展(例如，AVX1、AVX2)的逻辑，由此允许被许多多媒体应用使用的操作将使用压缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取指和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在脱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所例示的处理器的实施例还包括分开的指令和数据高速缓存单元834/874以及共享L2高速缓存单元876，但替换实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多级内部高速缓存。在某些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图9A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。这些逻辑块通过高带宽的互连网络(例如，环形网络)与某些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信，这依赖于应用。

图9A是根据本发明的实施例的连接到管芯上互联网络902且具有二级(L2)高速缓存的本地子集904的单个处理器核的框图。在一个实施例中，指令解码器900支持具有压缩数据指令集扩展的x86指令集。L1高速缓存906允许对高速缓存存储器的低等待时间访问进入标量和向量单元。尽管在一个实施例中(为了简化设计)，标量单元908和向量单元910使用分开的寄存器集合(分别为标量寄存器912和向量寄存器914)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存906读回，但是本发明的替换实施例可以使用不同的方法(例如使用单个寄存器集合，或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集904是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集904的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集904中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集904中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径每个方向为1012位宽。

图9B是根据本发明的各实施例的图9A中的处理器核的一部分的展开图。图9B包括L1高速缓存904的L1数据高速缓存906A部分、以及关于矢量单元910和矢量寄存器914的更多细节。具体地说，向量单元910是16宽向量处理单元(VPU)(见16宽ALU 928)，该单元执行整数、单精度浮点以及双精度浮点指令中的一个或多个。该VPU支持通过拌和单元920混合寄存器输入、通过数值转换单元922A-B进行数值转换，以及通过复制单元924进行对存储器输入的复制。写掩码寄存器926允许断言(predicating)所得的向量写入。

具有集成存储器控制器和图形器件的处理器

图10是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形器件的处理器1000的框图。图10的实线框示出了处理器1000，处理器1000具有单个核1002A、系统代理1010、一组一个或多个总线控制器单元1016，而可选附加的虚线框示出了替代的处理器1000，具有多个核1002A-N、系统代理单元1010中的一组一个或多个集成存储器控制器单元1014以及专用逻辑1008。

因此，处理器1000的不同实现可包括：1)CPU，其中专用逻辑1008是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1002A-N是一个或多个通用核(例如，通用的有序核、通用的脱序核、这两者的组合)；2)协处理器，其中核1002A-N是主要旨在用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1002A-N是大量通用有序核。因此，处理器1000可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1000可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将其实现在一个或多个衬底上。

存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元1006的集合、以及耦合至集成存储器控制器单元1014的集合的外部存储器(未示出)。该共享高速缓存单元1006的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元1012将集成图形逻辑1008、共享高速缓存单元1006的集合以及系统代理单元1010/集成存储器控制器单元1014互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，在一个或多个高速缓存单元1006与核1002-A-N之间维持一致性。

在某些实施例中，核1002A-N中的一个或多个核能够多线程化。系统代理1010包括协调和操作核1002A-N的那些组件。系统代理单元1010可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核1002A-N和集成图形逻辑1008的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1002A-N在架构指令集方面可以是同构的或异构的；即，这些核1002A-N中的两个或更多个核可以能够执行相同的指令集，而其他核可以能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图11-14是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络中枢、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般来说，能够含有本文中所公开的处理器和/或其它执行逻辑的大量系统和电子设备一般都是合适的。

现在参见图11，所示为根据本发明一个实施例的系统1100的框图。系统1100可以包括一个或多个处理器1110、1115，这些处理器耦合到控制器中枢1120。在一个实施例中，控制器中枢1120包括图形存储器控制器中枢(GMCH)1190和输入/输出中枢(IOH)1150(其可以在分开的芯片上)；GMCH 1190包括存储器和图形控制器，存储器1140和协处理器1145耦合到该存储器和图形控制器；IOH 1150将输入/输出(I/O)设备1160耦合到GMCH 1190。替换地，存储器和图形控制器中的一个或两个集成到处理器(如本文中所描述的)中，存储器1140和协处理器1145直接耦合到处理器1110、以及在单个芯片中具有IOH 1150的控制器中枢1120。

附加的处理器1115的任选性在图11中通过虚线来表示。每一处理器1110、1115可包括本文中描述的处理核中的一个或多个，并且可以是处理器1000的某一版本。

存储器1140可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1120经由诸如前端总线(FSB)之类的多点总线(multi-drop bus)、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1195与处理器1110、1115进行通信。

在一个实施例中，协处理器1145是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢1120可以包括集成图形加速器。

按照包括体系结构、微体系结构、热、功耗特征等等优点的度量谱，物理资源1110、1115之间存在各种差别。

在一个实施例中，处理器1110执行控制一般类型的数据处理操作的指令。嵌入在这些指令中的可以是协处理器指令。处理器1110将这些协处理器指令识别为应当由附连的协处理器1145执行的类型。因此，处理器1110在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1145。协处理器1145接受并执行所接收的协处理器指令。

现在参照图12，所示出的是根据本发明实施例的更具体的第一示例性系统1200的框图。如图12所示，多处理器系统1200是点对点互连系统，并包括通过点对点互连1250而耦合的第一处理器1270和第二处理器1280。处理器1270和1280中的每一个都可以是处理器1000的某一版本。在本发明的一个实施例中，处理器1270和1280分别是处理器1110和1115，而协处理器1238是协处理器1145。在另一实施例中，处理器1270和1280分别是处理器1110和协处理器1145。

处理器1270和1280被示为分别包括集成存储器控制器(IMC)单元1272和1282。处理器1270还包括作为其总线控制器单元的一部分的点对点(P-P)接口1276和1278；类似地，第二处理器1280包括点对点接口1286和1288。处理器1270、1280可以使用点对点(P-P)接口电路1278、1288经由P-P接口1250来交换信息。如图12所示，IMC 1272和1282将处理器耦合到相应的存储器，即存储器1232和存储器1234，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1270、1280可各自经由使用点对点接口电路1276、1294、1286、1298的各个P-P接口1252、1254与芯片组1290交换信息。芯片组1290可以可选地经由高性能接口1239与协处理器1238交换信息。在一个实施例中，协处理器1238是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。

共享高速缓存(未示出)可以被包括在任一个处理器之内或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1290可经由接口1296耦合至第一总线1216。在一个实施例中，第一总线1216可以是外围部件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。

如图12所示，各种I/O设备1214可连同总线桥1218一起耦合到第一总线1216，总线桥1218将第一总线1216耦合到第二总线1220。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器之类的一个或多个附加处理器1215耦合到第一总线1216。在一个实施例中，第二总线1220可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1220，在一个实施例中这些设备包括例如键盘/鼠标1222、通信设备1227以及诸如可包括指令/代码和数据1230的盘驱动器或其它大容量存储设备之类的存储单元1228。此外，音频I/O 1224可以被耦合至第二总线1220。注意，其它架构是可能的。例如，代替图12的点对点体系结构，系统可实现多点总线或其它此类体系结构。

现在参考图13，示出了根据本发明的实施例的第二更具体的示例性系统1300的框图。图12和13中的相同元件使用相同附图标记，且在图13中省略了图12的某些方面以避免遮挡图13的其它方面。

图13示出处理器1270、1280可分别包括集成存储器和I/O控制逻辑(“CL”)1272和1282。因此，CL 1272、1282包括集成存储器控制器单元并包括I/O控制逻辑。图13示出：不仅存储器1232、1234耦合至CL 1272、1282，I/O设备1314也耦合至控制逻辑1272、1282。传统I/O设备1315被耦合至芯片组1290。

现在请参看图14，所示是根据本发明的实施例的SoC 1400的框图。图10中的类似元件具有相似的附图标记。另外，虚线框是更先进的SoC的可选特征。在图14中，互连单元(多个)1402被耦合至：应用处理器1410，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元1006；系统代理单元1010；总线控制器单元1016；集成存储器控制器单元1014；一组或一个或多个协处理器1420，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1430；直接存储器存取(DMA)单元1432；以及用于耦合至一个或多个外部显示器的显示单元1440。在一个实施例中，协处理器1420包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

诸如图12所示的代码1230之类的程序代码可应用于输入指令，以执行本文中所描述的功能并生成输出信息。输出信息可以按已知方式被应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级过程语言或面向对象的编程语言来实现，以便与处理系统通信。程序代码也可以在需要的情况下用汇编语言或机器语言来实现。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，语言可以是编译语言或解译语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性指令来实现，该指令表示处理器中的各种逻辑，该指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给各种客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非瞬态、有形配置，其包括存储介质，诸如硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)的以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。

因此，本发明的各实施例还包括非瞬态、有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特性。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在某些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形(morph)、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上部分在处理器外。

图15是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图15以高级语言1502示出了程序，该程序可使用x86编译器1504来编译以生成x86二进制代码1506，该二进制代码可由具有至少一个x86指令集核的处理器1516本地地执行。具有至少一个x86指令集核的处理器1516表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器1504表示用于生成x86二进制代码1506(例如，目标代码)的编译器，该二进制代码1506可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1516上执行。类似地，图15以高级语言1502示出了程序，该程序可使用替换性指令集编译器1508来编译以生成替换性指令集二级制代码1510，替换性指令集二级制代码1510可由不具有至少一个x86指令集核的处理器1514(诸如，具有可执行加利福尼亚州桑尼威尔的MIPS技术公司的MIPS指令集的处理器和/或执行加利福尼亚州桑尼威尔的ARM控股公司的ARM指令集的处理器)本地地执行。指令转换器1512被用来将x86二进制代码1506转换成可以由不具有x86指令集核的处理器1514原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1510相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1512表示：通过仿真、模拟或任何其它过程来允许不具有x86指令集处理器或核的处理器或其它电子设备得以执行x86二进制代码1506的软件、固件、硬件或其组合。

将领会，虽然参考使用深降电模式进行处理器的高能效和节能的热节流来描述了各示例性实施例，但各实施例可应用于不同各类型的热管理配置和/或用于不同类型的集成电路。此外，虽然针对此处描述的各示例性实施例使用信号144(和/或VID)的信号来达成电压控制，但用于提供电压控制的其它方法在各实施例的范围。

因而，描述了用于使用深降电模式进行处理器的高能效和节能的热节流的方法和装置的各实施例。在前述的说明书中，参考其特定示例性实施例描述了本发明的各实施例。然而，可理解可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的实施例的更宽泛精神和范围。因此，应当以说明性而非限制性的意义看待说明书和附图。

Claims (20)

1.一种方法，包括：

在处理器正在活动处理器功率状态中执行数据处理之时检测到所述处理器的温度高于第一阈值；

基于所述检测，将所述处理器的处理器功率状态从所述活动处理器功率状态改变为零处理器功率状态以降低所述处理器的温度并提高能效。

2.如权利要求1所述的方法，其特征在于，进一步包括：

在将所述处理器的处理器功率状态从活动处理器功率状态改变为零处理器功率状态之后，接着确定到所述处理器的温度低于第二阈值，其中所述第二阈值低于所述第一阈值；

基于检测到所述处理器的温度低于所述第二阈值，将所述处理器功率状态从所述零处理器功率状态改变为活动处理器功率状态以致使所述处理器处理数据。

3.如权利要求2所述的方法，其特征在于，所述第一阈值是基于所述处理器被安装在其中的设备的热设计而预先确定的；且其中所述第二阈值是基于致使所述零处理器功率状态的时间段与所述活动处理器功率状态的时间段具有预定比例关系而预先确定的。

4.如权利要求2所述的方法，其特征在于，所述第一阈值是基于所述处理器的结温度以及所述处理器被安装在其中的设备的预定设备机架温度阈值上限来选择的；且其中所述第二阈值被确定为在所述第一阈值的百分之50到百分之85之间。

5.如权利要求2所述的方法，其特征在于，改变包括作为所述确定的结果来执行以下各项中的一者：关闭所述处理器、将所述处理器置于零电压睡眠状态、以及将所述处理器工作电压和时钟频率改变为零。

6.如权利要求1所述的方法，其特征在于，检测到所述处理器的温度高于第一阈值进一步包括：

使用附连到所述处理器的热传感器来检测所述处理器在一时间段上的温度；

基于所述热传感器读数来确定所述处理器的温度已经增加到高于所述第一阈值。

7.如权利要求1所述的方法，其特征在于，所述活动处理器功率状态是以下之一：非零功率状态、以及等于或高于所述处理器的热设计点的处理器功率状态。

8.一种装置，包括：

处理器管芯，包括耦合到热传感器以及耦合到功率控制单元的执行单元；其中所述热传感器耦合到所述功率控制单元；

所述热传感器被配置成在所述执行单元正在活动处理器功率状态中执行数据处理之时检测到所述执行单元的温度已经增大到高于第一阈值；

所述功率控制单元被配置成基于所述检测将所述执行单元的处理器功率状态从所述活动处理器功率状态改变为零处理器功率状态以降低所述执行单元的温度并提高能效。

9.根据权利要求8所述的装置，其特征在于，进一步包括：

所述热传感器被配置成在将所述处理器功率状态从所述活动处理器功率状态改变成所述零处理器功率状态之后然后检测到所述执行单元的温度已经降至低于第二阈值，其中所述第二阈值低于所述第一阈值；

所述功率控制单元被配置成基于检测到所述执行单元的温度低于所述第二阈值，将所述处理器功率状态从所述零处理器功率状态改变为活动处理器功率状态以致使所述执行单元处理数据。

10.如权利要求9所述的装置，其特征在于，所述第一阈值是基于所述执行单元被安装在其中的设备的热设计而预先确定的；且其中所述第二阈值是基于致使所述零处理器功率状态的时间段与所述活动处理器功率状态的时间段具有预定比例关系而预先确定的。

11.如权利要求9所述的装置，其特征在于，所述第一阈值是基于所述执行单元的结温度以及所述执行单元被安装在其中的设备的预定设备机架温度阈值上限来选择的；且其中所述第二阈值被确定为在所述第一阈值的百分之50到百分之85之间。

12.如权利要求8所述的装置，其特征在于，改变包括作为所述确定的结果来执行以下各项中的一者：关闭所述处理器、将所述处理器置于零电压睡眠状态、以及将所述处理器工作电压和时钟频率改变为零。

13.如权利要求8所述的装置，其特征在于，所述功率控制单元被进一步配置成：

使用所述热传感器来检测所述执行单元在一时间段上的温度；

如果确定所述执行单元的温度已经增大到高于所述第一阈值，则关闭所述执行单元。

14.如权利要求8所述的装置，其特征在于，所述活动处理器功率状态是以下之一：非零功率状态、以及等于或高于所述执行单元的热设计点的处理器功率状态。

15.一种系统，包括：

计算设备，具有机架以及安装在所述机架中的处理器管芯和存储器；所述处理器管芯耦合至所述存储器来处理存储于所述存储器内的数据；

所述处理器管芯包括耦合到热传感器以及耦合到功率控制单元的执行单元；其中所述热传感器耦合到所述功率控制单元；

所述热传感器被配置成在所述执行单元正在活动处理器功率状态中执行数据处理之时检测到所述执行单元的温度已经增大到高于第一阈值；

所述功率控制单元被配置成基于检测将所述执行单元的处理器功率状态从所述活动处理器功率状态改变为零处理器功率状态以降低所述执行单元的温度并提高能效。

16.如权利要求15所述的系统，其特征在于，进一步包括：

所述热传感器被配置成在将所述处理器功率状态从所述活动处理器功率状态改变成所述零处理器功率状态之后然后检测到所述执行单元的温度已经降至低于第二阈值，其中所述第二阈值低于所述第一阈值；

所述功率控制单元被配置成基于检测到所述执行单元的温度低于所述第二阈值，将所述处理器功率状态从所述零处理器功率状态改变为活动处理器功率状态以致使所述执行单元处理数据。

17.如权利要求16所述的系统，其特征在于，所述第一阈值是基于所述计算设备的热设计而预先确定的；且其中所述第二阈值是基于致使所述零处理器功率状态的时间段等于所述活动处理器功率状态的时间段而预先确定的。

18.如权利要求16所述的系统，其特征在于，所述第一阈值是基于所述执行单元的结温度以及所述执行单元被安装在其中的设备的预定设备机架温度阈值上限来选择的；且其中所述第二阈值被确定为在所述第一阈值的百分之50到百分之85之间。

19.如权利要求15所述的系统，其特征在于，改变包括作为所述确定的结果来执行以下各项中的一者：关闭所述处理器、将所述处理器置于零电压睡眠状态、以及将所述处理器工作电压和时钟频率改变为零。

20.如权利要求15所述的系统，其特征在于，所述功率控制单元被进一步配置成：

使用所述热传感器来检测所述执行单元在一时间段上的温度；

如果确定所述执行单元的温度已经增大到高于所述第一阈值，则关闭所述执行单元。