TW201345175A - 無縣通信系統用簡易及強韌數位碼追蹤迴路 - Google Patents

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Abstract

一種用於在無線多路徑衰退頻道上所傳輸展頻信號之多路徑成份之時間追蹤之簡易及強韌CTL。一數位追蹤迴路包括藉由使用一擬似雜訊序列以去擴早及晚資料樣本之實施，一誤差信號輸出由該去擴器產生，以及複數準時，早及晚樣本，被提供為該誤差信號之一資料速率之一部份之一控制信號之一資料速率用之調整。

Description

無縣通信系統用簡易及強韌數位碼追蹤迴路
本發明係關於無線通信領域。尤其是關於一種改良的展頻(spread spectrum)通信系統領域用之碼追蹤系統及方法。
分碼多重存取(CDMA)技術已廣泛地使用於移動細胞電話系統。CDMA技術的優點在於其於可能經驗多路徑衰退(multi-path fading)的情況中是很強韌的。一耙接收器，其常被使用於CDMA接收，包括一排相關器(correlator)及一組合器。每一相關器，或耙手指，被用以分別偵測及解調變寬頻衰退頻道之最強的多路徑成份(手指)之一，而該組合器組合所有相關器的輸出以獲得來自這些最強的多路徑成份的組合能量。因為多路徑信號的數目及它們的位置因時間而變化，因此需要每一多路徑成份的時間追蹤。為了時間追蹤的目的，通常使用一碼追蹤迴路(code-tracking loop,CTL)，也稱為延遲鎖定迴路(delay lock loop,DLL)。在之前的CTL設計中，使用壓控振盪器(VCO)或數字控制振盪器(NCO)。CTL可以是同調(coherent)或非同調(noncoherent)。同調及非同調與如何加總去擴資料(despread data)以產生一誤差信號(error signal)有關。
依據本發明，為在無線多路徑衰退頻道上傳輸之展頻信號之多路徑成份之時間追蹤而使用一種簡單及強韌的碼追蹤迴路(code-tracking loop,CTL)。該CTL包括使用一擬似雜訊(pseudo noise)序列對早及晚資料樣 本去擴，藉由去擴輸出一誤差信號，調整複數準時，早及晚樣本，以及決定做為誤差信號之資料速率之一分數部份之一控制信號的資料速率。該CTL具有實施的簡化結構。一聯合CTL也被揭示用以於二多路徑彼此非常接近時消除二多路徑之間的干擾。
11‧‧‧基地台
12‧‧‧無線傳輸/接收單元
13，14‧‧‧接收器
17，18‧‧‧天線
23‧‧‧選擇器
25，35，55，115，135‧‧‧早樣本PN去擴器
26，36，56，116，136‧‧‧晚樣本PN去擴器
27‧‧‧早-晚偵測器
27a‧‧‧晚乘方計算器
27b‧‧‧早乘方計算器
28，38，63，123，143‧‧‧集積及轉儲電路
29，39，64，124，144‧‧‧符號計算器
30，40，37c，59，119‧‧‧加總器
31，51‧‧‧CTL
33，53，113‧‧‧內插器
37‧‧‧早-晚偵測器
37a‧‧‧晚功率計算器
37b‧‧‧早功率計算器
54，114，134‧‧‧延遲電路
57，58，117，118，137，138‧‧‧大小計算電路
65，125，139，145‧‧‧第二加總器
102‧‧‧聯合誤差信號計算器
103，104‧‧‧CTL電路
第一圖係無線通信鏈之圖式。
第二圖係使用高取樣輸入資料之CTL之方塊圖。
第三圖係使用低取樣速率輸入之CTL之方塊圖。
第四圖係UMTS FDD系統之一種CTL設計之方塊圖。
第五圖係表示在信號對雜訊比SNR=-24dB時的模擬時間追蹤圖。
第六圖係在SNR=-24dB時的模擬時間追蹤圖。
第七圖表示SNR=-24dB時的模擬時間追蹤圖。
第八圖係當二相鄰CTLs由少於一個半碼片(chip)所分離時位於其間的干擾圖。
第九圖係聯合CTL之方塊圖。
本發明將參照圖式而被詳細描述，其中相同的標號始終代表相同元件。
圖一係無線通信鏈之圖式，其包括一或更多基地台11(為簡化，僅表示一個)，以及一或更多無線傳輸及接收單元(WTRUs)12(為簡化，僅表示一個)。該基地台包括一傳輸器(未示出)以及接收器13，而該WTRU 12包括一傳輸器(未示出)以及接收器14。至少一基地台11及WTRU 12具有傳輸功能，因此在基地台11與WTRU 12之間建立一個通信鏈，如同由天線17,18所表示。熟悉本技藝之人士應該了解，本發明的CTL 21被實施於一接收器之內，例如接收器13或14。
CTL使用早及晚信號(亦即樣本)以產生時間追蹤用的誤差 信號。該早及晚樣本分別被定義為比準時的樣本早半個碼片(半碼片期間)以及晚半碼片(半碼片期間)的樣本。一個「碼片(chip)」是傳輸擴散碼之一位元的時間區間，而半碼片是一碼片區間的一半。碼片時間區間的頻率稱為「碼片速率」。在UMTS CDMA及CDMA 2000標準中，碼片速率被定義為3.84 MHz/s。
參照圖二，其表示依據本發明之CTL 21之方塊圖。輸入者為具有16倍碼片速率之速率的樣本。應該注意的是雖然此處提及特定的資料速率，這些資料速率之提供係為例示之用。例如，雖然資料取樣速率可能變化，8及16的取樣速率是典型的取樣速率。在使用16倍取樣速率的另一實例中，對16樣本的每一個將是用以去擴，解調變以及耙組合。的一個「準時」的同步樣本。CTL 21將追蹤此時間並選擇準時的樣本。為達成此目標，CTL 21將使用早及晚樣本。
CTL 21包括一輸入樣本區段23，一早樣本擬似雜訊(PN)去擴器25，一晚樣本PN去擴器26，一早-晚偵測器27，一集積及轉儲電路28，一符號計算器29以及一加總器30。輸入樣本選擇器23提供早及晚樣本給PN去擴器25,26，其接著提供信號給早-晚偵測器27。該早-晚偵測器27包括一晚乘方(power)計算器27a，一早乘方計算器27b以及一加總器27c。早-晚偵測器27的輸出係提供給集積及轉儲電路28之一誤差信號。集積及轉儲電路28的輸出被傳送給符號計算器29。符號計算器29輸出被輸入加總器30之+/-信號。該加總器30考慮先前的結果轉換該相對的時間控制信號(亦即，-1/+1)至一絕對時間控制信號。加總器30的輸出被傳送至輸入樣本選擇器23以形成迴路。
由集積及轉儲電路28中之集積器所執行之集積功能累積信號功率並改善信號對雜訊比。在信號被集積一預先定義或預先決定之時間區間時，集積值被輸出。為集積下一時間間隔的信號，在集積器中的信號首先被清除。因此，集積器不連續地在不同時間區間之間集積信號的程序稱為「集積及轉儲」。該集積區間被選擇為一引導符號區間。於一較佳實施例中，該引導符號區間係預定數目的碼片，其於例示之實施例中為256碼片。
CTL 21藉由首先由去擴早樣本及晚樣本而運作。該等早及晚樣本由接收器已知之PN序列去擴。被去擴的資料被標示為早樣本之Se(k)及晚樣本之Sl(k)，其中Se(k)及Sl(k)為複數(complex number)，而k代表時域(time domain)中的第k個資料。早-晚偵測器27使用去擴的資料或資料符號以產生一誤差信號，其可使用程式(1)非同調地獲得：E r (k)=|S e (k)|2-|S l (k)|2 程式(1)
對每N個誤差信號Er(k)，其中(N>1)，一控制信號C0將依據這些誤差信號Er(k)的總合而被產生，其可被表示為：
此控制信號C0係用以調整所有準時，早及晚樣本向前及向後M個樣本。通常M=1或2或M/16碼片，其通常是1/16碼片或1/8碼片。控制信號C0的資料速率因使比誤差信號Er(k)之資料速率低N倍。
依然參照圖二，在某些情況中，傳輸資料可以被去除。如果是這樣(亦即，傳輸的資料可以被消除)，這是藉由先移除來自去擴的早信號及去擴的晚信號之調變信號而完成。這分別產生：Se(k)＊a(k)* 程式(3)以及Sl(k)＊a(k)* 程式(4)
其中a(k)為傳輸的符號或傳輸信號之評估，而( )*代表共軛。因此，具有被移除資料之N1去擴的早及晚信號被同調加總以計算誤差信號Er(k)，其可被表示為：
去擴資料Se(k)或Sl(k)包括一解調變符號a(k)，亦即BPSK調變的的{1,-1}或QPSK調變的{-1,+1,-j,+j}。當去擴資料Se(k)或Sl(k)被乘上如程式(3)及(4)中的a(k)的共軛，去擴資料Se(k)或Sl(k)中的a(k)成份將被去除。
誤差信號Er(k)的資料速率因此低於去擴的早或晚信號N1 倍，因為每一N1去擴早及晚信號產生一誤差信號。對每一誤差信號Er(k)，其中N>1，一控制信號C0依據這些N誤差信號的總合的符號而產生，且此控制信號C0之資料速率比誤差信號之資料速率低N1 x N倍。
在另一情況中，誤差信號Er(k)被產生。程式(1)使用一去擴資料符號以產生一誤差信號Er(k)。程式(5)使用N1去擴資料符號以產生一誤差信號Er(k)。因此，誤差信號Er(k)之資料速率以N1倍不同。
依據本發明之一實施例，同調及非同調方法皆被使用。同調偵測同調地增加信號(亦即，直接加總複數數字)，例如程式5中的總合(或如之後將解釋的，程式7的內總合(inner sum))。非同調偵測非同調地增加信號(亦即，複數的乘方數目)，例如將參照程式(6)所做的解釋的總合。二方法之間的不同在於同調偵測的性能比非同調偵測好。然而，為使用同調偵測以獲得較佳的性能，傳輸的信號必須為已知或如程式5所執行的評估。
依據本發明使用低取樣速率輸入資料之第二實施例之CTL 31表示於圖三此CTL 31包括一內插器33，一早樣本PN去擴器35，一晚樣本PN去擴器36，一早-晚偵測器37，一集積及轉儲電路38，一符號計算器39以及一加總器40。內插器33提供早及晚樣本給PN去擴器35,36，其接著提供信號至早-晚偵測器37。該早-晚偵測器37包括一晚功率計算器37a，一早功率計算器37b以及一加總器37c。早-晚偵測器37的輸出係提供給集積及轉儲電路38之一誤差信號Er(k)。集積及轉儲電路38的輸出被傳送給符號計算器39。
符號計算器39輸出被輸入加總器40之+/-信號。該加總器40考慮先前的結果轉換該相對的時間控制信號(亦即，-1/+1)至一絕對時間控制信號。加總器40的輸出被傳送至內插器33以同圖二所述之方式形成迴路。
為低取樣速率輸入資料，取樣速率一般是每碼片2樣本。為調整準時及早/晚樣本向前或向後一碼片速率之部分(例如1/16碼片或1/8碼片)，內插器33被用以產生所有準時的樣本，以及由被偏移來自先前樣本之時間量之早/晚樣本。
如所見，輸入資料速律與圖二所示之輸入樣本選擇器23以 及圖三所示之內插器33不同。樣本選擇器23依據控制信號C0選擇使用那些輸入樣本。因為內插器33僅具有每碼片二輸入樣本，其必須依據一控制信號輸入產生或插入想要的樣本。
圖二的CTL 21需要高速的類比數位轉換器(ADC)。圖三的CTL 31使用低速ADC，其成本較低，但CTL 31也需要額外的內插器以重新產生想要的樣本。以CTL 21，高資料速率被使用(例如，16樣本/碼片)且因此需要高速的ADC。以CTL 31，低資料速率(例如2樣本/碼片)被使用且因使需要低速度的ADC。不同的資料速率對不同的應用而言是需要的。例如，在圖四，低速的ADC是較好的，因為使用2樣本/碼片以及內插器53。
於對應UMTS FDD標準的實施例中，為向上鏈結(uplink)傳輸，每一專用控制實體控制頻道之時槽包含10個符號(包括引導，傳遞乘方(power)控制以及TFCI位元)。在這些符號中，引導符號為接收器所已知，但乘方控制及TFCI位元對接收器而言是未知。假設SEk,j及SLk,j指示第k時槽內第j符號之去擴的早及晚信號。如果CTL 31每二訊框(frame)(每訊框有15時槽而每2訊框有30個時槽)被更新，則在使用非同調結合之集積及轉儲電路38之輸出之控制信號C0可以被表示為：
另一種情況是CTL 31同調加總來自一時槽之早及晚信號的數目，且隨後計算誤差信號Er(k)之乘方。再次地，如果CTL 31每二訊框被更新一次，則在集積器之輸出的控制信號C0可以被表示為：
其中，ak,j為已知第k時槽之j樣本中的引導位元或評估的乘方控制/TFCI位元。
藉由實施以下項目的不同組合的其它實施例是可能的：1)使用一輸入樣本選擇器23(為圖二所示之高速ADC)或內插器33(為圖三所示之低速ADC)；2)使用如程式1及6所示之非同調誤差信號或使用程式5及7所示之誤差信號之計算；以及3)使用如程式1-5,6及7所示之誤差信號 乘方或使用如程式9所示之誤差信號絕對值。如以上所解釋，圖二使用輸入樣本選擇器，非同調誤差信號計算，以及誤差信號乘方(程式1)。圖四，如以下所解釋，使用內插器，非同調誤差信號計算以及誤差信號絕對值。
如以上所解釋，程式(6)及(7)代表產生如以上所述之誤差信號Er(k)的二種不同方法。程式(6)使用非同調偵測並使用程式(1)之誤差信號產生，而程式(7)使用同調偵測並使用程式(5)中之誤差信號產生。此"SIGN"係用以向前或向後調整時脈。當程式(6)或(7)的符號是正的，其將調整時脈向後；而當程式(6)或(7)是負的時候，其將調整時脈向前。
依據本發明之UMTS FDD之CTL之實施例表示於圖四。CTL電路51包括一內插器53，一延遲電路54，早及晚PN去擴器55,56，計算個別信號之絕對值的二大小計算電路57,58，以及一加總器59。同樣包含的是一集積及轉儲電路63，一符號計算器64以及一第二加總器65。內插器53提供一信號早/晚輸出至延遲電路54，其提供一早信號至早PN去擴器55。內插器53之輸出直接被提供給晚PN去擴器56，而去擴器55,56之輸出被提供給個別的大小計算電路57,58。
圖四電路使用由程式(1)及(6)所描述的第一誤差信號產生方法，因為早樣本及晚樣本被正好一個碼片區間所分離，而早樣本可以藉由從晚樣本延遲一樣本而獲得。此外，在圖四，由早及晚信號乘方計算器37a及37b執行的平方計算被取代為絕對值計算以便簡化硬體複雜度。
如果比較程式(9)與程式(1)，可以看見的是集積器及轉儲電路63執行如程式(6)所述之加總；而符號計算器64解答如程式(6)所描述的符號(+或-)。因為此符號產生一相對的時脈調整，新的絕對時脈信號由加總先前的絕對時脈與進入的相對調整而被產生。這在加總器65之中產生。
絕對值(大小計算電路57,58中所計算的早及晚去擴器55,56)被提供給加總器59，其提供一誤差信號Er(k)做為其輸出至集積器及轉儲電路63，其接著輸入至符號計算器64。來自符號計算器64之輸出係嚴格限制於+/-1信號，其被提供為至那插器53之相位控制，以形成迴路。
誤差信號△k,j是絕對值Ek,j與Lk,j之差異，其可被表示為： △k,j=|Ek,j|-|Lk,j| 程式(9)
集積器及轉儲電路63提供誤差信號之大小且其輸出被符號計算器64嚴格限制為+1或-1，依據被加總的誤差信號的符號而定。此+1或-1被用以調整所有準時，早及晚的樣本向前或向後1/8碼片的時脈，並且藉由控制內插相位而被實施。此內插相位藉由以新輸入資料(=1或-1)減除先前相位而被更新。
內插器53使用四樣本(樣本間隔為半個碼片)以產生準時的及晚的樣本。樣本控制信號(亦即，內插器輸出)，時脈偏移及內插係數表示於表一。早樣本係由將先前產生的晚樣本延遲一個樣本而被產生。如果準時的樣本在相位“0”，則晚樣本將在相位“2”。如果準時的樣本在相位“x”，則晚樣本將在相位“x+2”。
集積器及轉儲電路63在穩定追蹤模式期間每30時槽被重設一次，而於初使拉入(pull-in)期間每10個時槽重設一次。在初始，CTL 51係處於一「粗糙」時脈位置。希望CTL 51能夠快速反應以發現正確的時脈位置(初始拉入模式)隨後CTL 51將鎖定此位置並追蹤任何時脈改變(追蹤模 式)。在手指被指派給CTL 51之後於第五訊框期間，CTL 51被假設在拉入模式中，且從第6訊框開始，CTL 51被假設在追蹤模式中。
對拉入模式，CTL 51每10個時槽被更新且所有10引導及資料符號每個專用實體控制頻道(dedicated physical control；channel,DPCCH)時槽被使用。於此情況中累積器的輸出Q可以表示為：
對穩定模式，CTL 51每30時槽(或二訊框)被更新，而所有10引導及資料符號每DPCCH時槽被使用。集積器及轉儲電路63之輸出可以表示為：
CTL 51追蹤在一靜態模式期間的模擬結果被執行。此模擬參數如下：1)時間及頻率漂移為0.613 ppm；2)頻道為AWGN頻道；3)目標SNR=-24dB；4)CTL 51每二訊框(30秒)被更新一次；5)為每次CTL 51的更新，施加向前或向後的1/8碼片調整；6)計算最大時脈誤差；7)計算均方時脈誤差之平方根(RMSE)；8)考慮非同調及同調組合；9)對非同調組合，每時槽10符號被使用，且誤差信號計算同程式(6)；10)對同調組合，每時槽只有10符號被使用，而誤差信號計算同程式(7)，N1=3；11)模擬簡化的方法，其使用絕對值而不使用早及晚信號的乘方。
圖五係表示在SNR=-24dB使用同調偵測之模擬的時脈追 蹤的圖式。藉由使用程式(7)，可以達成每時槽10引導符號之非同調組合。圖六係表示在SNR=-24dB使用非同調偵測之模擬的時脈追蹤的圖式。
圖七表示依據本發明使用程式(11)之簡化的誤差信號計算之結果。因為非同調組合之程式(6)及同調組合之程式97)二者中的誤差信號計算需要計算複數的乘方，此乘方計算在硬體實施上非常複雜。為了降低硬體的複雜度，使用大小計算取代乘方計算。
如果所有10隱導及資料符號被用於每時槽之非同調組合，且CTL每二訊框(30時槽)被更新，則累積器輸出可被表示為：
如果在每一時槽內的同調組合使用第一三引導符號，且CTL每二訊框(30時槽)被更新，則累積器輸出可被表示為：
表二係不同CTL方法之RMSE之性能比較集合。於此表中，三個CTL方法被比較。一個是每時槽使用10符號之非同調組合；第二種是每時槽使用3引導符號之同調組合；第三種是每時槽使用10符號之簡化的非同調組合。對目標SNR=-24dB，三方法被緊密地執行。當SNR為-34dB，同調組合執行最差，因為使用較少的符號。簡化的方法比非簡化的版本差。
每一CTL獨立追蹤一手指。當二多路徑(或手指)位於一個半碼片內時，二手指之二CTL教互相干擾且因此衰退CTL追蹤性能。依據本發明特定的形式，一聯合方法被用以降低來自互相的干擾。不需要一般 性的損失，可以使用有二多路徑的方法。被接收信號r(t)可以被表示為：r(t)=h1(t)s(t)+h2(t)s(t-τ) 程式(14)
其中s(t)為有用的信號，，ak為資訊符號，而g(t)為信號波形。h1(t)為第一路徑之頻道增益，而h2(t)為第二路徑的頻道增益。τ是二手指之間的相對延遲。說明的是在程式(14)中並未考慮附加的白高斯雜訊。
當二相鄰手指之機的相對延遲小於1.5碼片時，二獨立的CTL將互相干擾，如圖八所示。應說明的是三角形波形僅為說明之用，在實際上並不需要使用。由於干擾，二CTL的性能將衰退。第一手指的晚信號的樣本將包含來自第二手指的干擾h2g(τ-T/2)，而第二手指的早信號的樣本將包含來自第一手指的干擾hg(τ-T/2)。第一手指的晚信號的樣本S11st(k)為：S1 1st(k)=h1(k)g(T/2)+h2(K)g(τ-T/2) 程式(15)
而第二手指之早信號的樣本Se 2nd(k)為：S1 2nd(k)=h1(k)g(τ-T/2)+h2(k)+g(T/2) 程式(16)
圖九是聯合CTL方法100之方塊圖。此等元件類似圖四，但具有一聯合誤差信號計算器102如同二CTL電路103,104般操作。
CTL電路103包括一內插器113，一延遲電路114，早及晚PN去擴器115,116，計算個別信號之絕對值的大小計算電路117，118，以及加總器119。同樣包括的是集積器及轉儲電路123，一符號計算器124以及一第二加總器125。內插器113提供一信號早/晚輸出至延遲電路114，其提供一早信號至早PN去擴器115。內插器113的輸出直接被提供給晚PN去擴器116，而去擴器115,116之輸出被提供給個別的大小計算電路117,118。CTL電路104包括一內插器133，一延遲電路134，一早及晚PN去擴器135,136，計算個別信號之絕對值的大小計算電路137，138，以及加總器139。同樣包括的是集積器及轉儲電路143，一符號計算器144以及一第二加總器145。內插器133提供一信號早/晚輸出至延遲電路134，其提供一早信號至早PN去擴器135。內插器133的輸出直接被提供給晚PN去擴 器136，而去擴器135,136之輸出被提供給個別的大小計算電路137,138。
如所見，二手指間的相對延遲可以從CTLs獲得。如圖四電路的情況，圖九的電路使用由程式(1)及(6)所描述的第一誤差信號產生方法，因為早及晚樣本正好由一碼片間隔分離，且該早樣本可藉由延遲一樣本從晚樣本獲得。使用絕對值計算以簡化硬體複雜度。
依據本發明特定的形式，以下二種方法對去消干擾而言是有效的：
方法1：如果頻道增益h1(t)及h2(t)為已知，干擾藉由從有用信號中減去干擾而被消除。該誤差信號被產生為：
控制信號C0使用程式(2)被計算。
方法2：如果如果不知道頻道增益h1(t)及h2(t)，但二手指的乘方為已知，其為頻道增益|h1|2及|h2|2，E|h1|2及E|h2|2之平均。因為：
控制信號C0被計算如下，其干擾被移除。
本發明在細胞移動系統中是有用的。於一較佳實施例中，本發明被實施於由一射頻網路控制器或點B傳輸控制器之一基地台傳輸中。然而，應了解的是，本發明可使用於展頻通信傳輸之廣泛的變化。
51‧‧‧CTL
53‧‧‧內插器
55‧‧‧早樣本PN去擴器
56‧‧‧晚樣本PN去擴器
57,58‧‧‧大小計算電路
59‧‧‧加總器
63‧‧‧集積及轉儲電路
64‧‧‧符號計算器
65‧‧‧第二加總器

Claims (15)

  1. 數位碼追蹤迴路的方法，包括：一去擴器，藉由使用一擬似雜訊序列去擴早與晚資料樣本；由該去擴器所產生的一誤差信號輸出；對多個準時、早與晚樣本、一控制信號之一資料速率之一調整，該控制信號之該資料速率被提供為該誤差信號的一資料速率之一部份比例。
  2. 如申請專利範圍第1項所述之數位碼追蹤迴路，其中：該去擴的資料樣本包含早樣本的Se(k)與晚樣本的Sl(k)，Se(k)與Sl(k)是被提供為一複數，且k代表一時域中的第k個資料；以及該早及晚資料提供E r (k)=|S e (k)|2-|S l (k)|2。
  3. 如申請專利範圍第1項所述之數位碼追蹤迴路，包含：該誤差信號輸出提供時脈追蹤，該早及晚樣本分別被定義為比準時的值早半碼片期間以及晚半碼片期間的樣本。
  4. 如申請專利範圍第3項所述之數位碼追蹤迴路，其中對每N個樣本，一樣本提供一準時同步樣本用以去擴、解調變以及耙組合，該數位碼追蹤迴路追蹤此時脈與選擇該準時樣本。
  5. 如申請專利範圍第3項所述之數位碼追蹤迴路，包含：一專用實體控制頻道的多個時槽中每一時槽包含10個符號，該10個符號提供引導、傳遞乘方(power)控制以及傳輸格式組合指示符(TFCI)位元；以及該碼追蹤迴路每2個訊框被更新。
  6. 如申請專利範圍第1項所述之數位碼追蹤迴路，其中該調整提供於一無線多路徑衰退頻道上直接序列展頻信號的多路徑成份之時間追蹤。
  7. 一種執行一數位碼追蹤迴路的無線電傳輸控制器，該無線電傳輸控制器包括：一去擴電路，能夠藉由使用一擬似雜訊序列去擴早與晚資料樣本；提供由該去擴電路所產生之一誤差信號輸出的一電路； 提供一控制信號的一電路；以及提供對多個準時、早與晚樣本、一控制信號之一資料速率之一調整的一電路，該控制信號的該資料速率係被提供為該誤差信號的一資料速率的一部份比例。
  8. 如申請專利範圍第7項所述之無線電傳輸控制器，其中：無線電傳輸控制器去擴包含早樣本的Se(k)與晚樣本的Sl(k)的資料樣本，Se(k)與Sl(k)是被提供為一複數，且k代表一時域中的第k個資料；以及該去擴電路根據下式提供該早與晚資料樣本E r (k)=|S e (k)|2-|S l (k)|2。
  9. 如申請專利範圍第7項所述之無線電傳輸控制器，包含用以提供一誤差信號輸出的一電路，該誤差信號輸出提供時脈追蹤，以便於提供分別比準時的值早半碼片期間以及晚半碼片期間的該早及晚樣本。
  10. 如申請專利範圍第9項所述之無線電傳輸控制器，其中對每N個樣本，一樣本提供一準時同步樣本，用以去擴、解調變以及耙組合，該碼追蹤迴路追蹤此時脈與選擇該準時樣本。
  11. 如申請專利範圍第9項所述之無線電傳輸控制器，包含：一專用實體控制頻道的多個時槽中每一時槽包含10個符號，該10個符號提供引導、傳遞乘方(power)控制以及傳輸格式組合指示符(TFCI)位元；以及該碼追蹤迴路每2個訊框被更新。
  12. 如申請專利範圍第7項所述之無線電傳輸控制器，其中該調整提供於一無線多路徑衰退頻道上直接序列展頻信號的多路徑成份之時間追蹤。
  13. 如申請專利範圍第7項所述之無線電傳輸控制器，包含一聯合誤差信號計算器電路，其提供作為針對該去擴電路及該第二數位碼追蹤迴路而提供該誤差信號之該電路。
  14. 如申請專利範圍第13項所述之無線電傳輸控制器，其中該聯合誤差信號計算器電路係提供一複數信號中二手指之間的一相對延遲τ之一指示。
  15. 如申請專利範圍第14項所述之無線電傳輸控制器，其中該二手指之間的該相對延遲τ提供信號干擾計算之一延遲的一指示。
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