TW201344579A

TW201344579A - 提供向量水平比較功能之指令與邏輯

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Publication number: TW201344579A
Application number: TW101142037A
Authority: TW
Inventors: Elmoustapha Ould-Ahmed-Vall; Charles Yount; Suleyman Sair; Kshitij A Doshi
Original assignee: Intel Corp
Priority date: 2011-11-30
Filing date: 2012-11-12
Publication date: 2013-11-01
Also published as: WO2013081588A1; TWI617979B; TW201701153A; CN103959237B; TWI562074B; TWI574208B; CN105955704B; US9665371B2; TW201727478A; US20140258683A1; TWI476695B; CN103959237A; CN105955704A; TW201514858A

Abstract

提供向量水平比較功能的指令及邏輯。某些實施例回應指令，所述指令指明：目的地運算元、向量元的大小、源運算元、及對應於源運算元中向量元的一部份之遮罩；從對應於遮置之源運算元中指明的大小的資料欄位讀取值，以及比較值的相等性。在某些實施例中，為回應偵測到不相等，採取捕捉。在某些替代實施例中，設定旗標。在其它替代實施例中，將遮罩欄位設定至對應於不等值的被遮罩狀態。在某些實施例中，將值廣播給目的地運算元中被指明的大小的所有資料欄位，以回應源運算元的所有未被遮罩的資料欄位等於特定值。

Description

提供向量水平比較功能之指令與邏輯

本揭示係關於當由處理器或其它處理邏輯執行時，執行邏輯、數學、或其它功能作業處理之邏輯、微處理器、及相關指令集架構的領域。特別地，關於提供向量水平比較功能的指令及邏輯。

現代的處理器通常包含指令，以提供計算上強化但供應高度資料平行度的作業，高度資料平行度係經由使用例如單指令多資料(SIMD)向量暫存器等各種資料儲存裝置之有效率實施而被開發的。

對於某些演繹法，無法開發此高度資料平行度，以致於向量資源被使用。

另一方面，由於實施成本超過利益，所以，容錯及偵錯特點典型上不會應用至例如高產能處理器中的算術邏輯單元(ALU)等資料轉換單元。但是，當更快地及更有效率地製造裝置時，降低尺寸及增加封裝中的電晶體數目，會增加導因於阿爾發粒子及其它意外因素之錯誤機率。

此外，有某些極端環境中，容錯是電腦系統高度需要的特點。舉例而言，由海軍研究學院(Naval Postgraduate School)的航空系統學術組(Space Systems Academic Group)使用現場可編程閘陣列(FPGA)發展的可規劃容錯處理器(CFTP)。然後，其被配置為美國海軍學術(USNA)MidSTAR-1衛星上的實驗酬載。第二CFTP系統CFTP-2被布置作為整個陸面為基礎的系統且在使用在戴維斯的加州大學之迴旋加速器之質子束中受測試。

此FPGA實施可能限定其它從例如非超大型積體(VLSI)電路取得之性能優點，且其實施還可為更大及/或更重，而可能要求更高的電壓源。

直至今日，對於這些性能及效率限定議題之可能的解決之道尚未適當地開發。

下述詳細說明揭示在處理器、電腦系統或其它處理設備之內或與其相關連地提供向量水平比較功能的指令及處理邏輯。

此處揭示的是提供向量水平比較功能的指令及邏輯。在某些實施例中，從與指令所指明的遮罩相對應之源運算元中具有指定的大小之資料欄中讀取值，並比較這些值的相等性，以回應指明下述的指令：目的地運算元、向量元的大小、源運算元、及對應於源運算元中向量元資料欄的部份之遮罩。在某些實施例中，為回應偵測到不相等，採取捕捉。在其它替代實施例中，為回應偵測到不相等，設定旗標。在其它替代實施例中，為回應偵測到不相等，將遮罩欄設定於用於對應於不等值的被遮罩狀態。在某些實施例中，為了回應等於特定值的源運算元的所有未被遮罩的資料欄，該值被廣播給目的地運算元中具有指定大小的所有資料欄。

向量水平比較功能提供高產能處理器中典型上無法取得的容錯及偵錯特點，但沒有顯著的實施成本。由於降低尺寸及增加封裝中電晶體的數目會增加導因於阿爾發粒子及其它意外因素的錯誤機率，所以，逐漸地需要這些特點。

在容錯是電腦系統高度需求的特點之某些極端環境中，具有向量水平比較功能的商用處理器提供容錯及偵錯、以及從更小或更輕、且比例如FPGA等其它替代技術具有較佳的功率效率之高度集成取得的優點。

在下述說明中，揭示例如處理邏輯、處理器型式、微架構條件、事件、賦能機制、等等眾多特定細節，以提供本發明的實施例的更完整瞭解。但是，習於此技藝者將瞭解，沒有這些特定細節，仍可實施本發明。此外，未詳細地顯示某些習知的結構、電路、等等，以免不必要地模糊本發明的實施例。

雖然參考處理器而說明下述實施例，但是，其它實施例可以應用至其它型式的積體電路及邏輯裝置。本發明的實施例之類似技術及揭示可以應用至其它型式的電路或半導體裝置，其能從更高的管道貫量及增進的性能獲利。本發明的實施例的揭示可應用至執行資料操作的任何處理器或機器。但是，本發明不限於執行512位元、256位元、128位元、64位元、32位元、或16位元資料作業的處理器或機器，且能應用至執行資料操作或管理的任何處理器及機器。此外，下述說明提供實例，且附圖顯示用於說明的各種實例。但是，這些實例不應不解釋為限定之意，它們僅是要提供本發明的實施例的實例，而不是提供本發明的實施例的所有可能的實施之耗盡性清單。

雖然下述實施以執行單元及邏輯電路的環境說明指令操作及分佈，但是，本發明的其它實施例可由儲存在機器可讀取的、實體的媒體上的資料或指令實施，這些資料或指令當由機器執行時會促使機器執行至少符合本發明的一實施例之功能。在一實施例中，與本發明的實施例相關連的功能以機器可執行的指令具體實施。指令被用以促使以指令程式化的一般用途或特定用途的處理器執行本發明的步驟。本發明的實施例可作為電腦程式產品或是軟體，包含具有指令儲存於上的機器或電腦可讀取的媒體，所述指令用以將電腦(或其它電子裝置)程式化以執行根據本發明的實施例之一或更多作業。替代地，本發明的實施例的步驟可由含有用於執行步驟的固定功能邏輯的特定的硬體組件、或是由程式化的電腦組件及固定功能的硬體組件的任何組合執行。

用以將邏輯程式化以執行本發明的實施例之指令儲存在例如動態隨機存取記憶體(DRAM)、快取記憶體、或其它儲存器等系統中的記憶體內。此外，可經由網路或是藉由其它電腦可讀取的媒體，以散佈指令。機器可讀取的媒體包含以機器(例如電腦)可讀取的形式來儲存或傳送資訊的任何機構，包含但不限於軟碟、光碟、微型碟、唯讀光碟(CD-ROM)、及磁光碟、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹拭可編程唯讀記憶體(EPROM)、電可抹拭可編程唯讀記憶體(EEPROM)、磁性或光學卡、快閃記憶體、或是經由電方式、光學方式、聲學方式或其它形式的傳播訊號(例如，載波、紅外線訊號、數位訊號、等等)而於網際網路上傳送資訊時使用的實體的、機器可讀取的儲存器。因此，電腦可讀取的媒體包含任何型式的實體的機器可讀取的媒體，適用於儲存或傳送可由機器(例如電腦)讀取的電子指令或資訊。

設計經過不同的階段，從產生到模擬到製造。代表設計的資料可以代表多種方式的設計。首先，如同模擬中使用的一般，使用硬體說明語言或是另一功能說明語言，代表硬體。此外，可以在設計過程中的某些階段，產生設有邏輯及/或電晶體閘的電路等級模型。此外，大部份的設計在某階段達到代表硬體模型中的不同裝置的實體配置之資料等級。在使用傳統的半導體製造技術之情形中，代表硬體模型的資料可為指明用以產生積體電路的掩罩之不同掩罩層上是否存有不同的特徵之資料。在設計的任何表示中，資料可以儲存在任何形式的機器可讀取的媒體中。例如碟片等磁性或光學儲存器或記憶體可以是機器可讀取的媒體，以儲存經由調變或其它方式產生以傳送資訊的光波或電波傳送來的資訊。當代表或載送碼或設計的電載波被傳送至執行電訊號的複製、緩衝、或再傳送的程度時，產生新的複製。因此，通訊提供者或網路提供者可以將具體實施本發明的實施例之例如編碼成載波的資訊等物件至少暫時地儲存在實體的、機器可讀取的媒體上。

在現代的處理器中，使用很多不同的執行單元以處理及執行各式各樣的碼及指令。並非所有指令均等地產生，有些是較快地完成而其它耗費一些時脈循環以完成。指令貫量愈快，則處理器的整體性能愈佳。因此，有利的是使很多指令儘可能快速地執行。但是，某些指令具有更大複雜度且要求更多執行時間及處理器資源。舉例而言，有浮點指令、載入/儲存作業、資料移動、等等。

在網際網路、文書、及多媒體應用中使用愈來愈多的電腦系統，而隨著時間導入增加的處理器支援。在一實施例中，指令集可以與包含資料型式、指令暫存器架構、定址模式、記憶體架構、中斷及意外處理、以及外部輸入和輸出(I/O)的一或更多電腦架構相關連。

在一實施例中，指令集架構(ISA)可以由包含用以實施一或更多指令集的處理器邏輯及電路之一或更多微架構實施。因此，設有不同微架構的複數個處理器可以共用至少部份共同指令集。舉例而言，Intel^® Pentium 4處理器、Intel^® Core^TM處理器、及來自加州太陽谷的超微公司的處理器實施幾乎相同版本的x86指令集(某些程度上增加更新的版本)，但具有不同的內部設計。類似地，由例如ARM Holdings,Ltd.、MIPS等其它處理器開發公司設計的處理器、或是它們的獲授權者或採用者可以共用至少部份共同指令集，但是包含不同的處理器設計。舉例而言，在使用新的或習知的技術之不同微架構中，以不同方式實施ISA的相同暫存器架構，其包含專用的實體暫存器、使用暫存器重命令機制(例如使用暫存器別名表(RAT)、重排序緩衝器(ROB)及退出暫存器檔案)的一或更多一或更多動態分配實體暫存器。在一實施例中，暫存器包含一或更多暫存器、暫存器架構、暫存器檔案、或可或不可由軟體程式人員定址的其它暫存器集。

在一實施例中，指令包含一或更多指令格式。在一實施例中，指令格式表示不同的欄位(位元數目、位元位置、等等)以特別指明要被執行的作業以及作業要於其上執行的運算元。某些指令格式可以由指令樣板(或副子令格式)進一步中斷界定。舉例而言，給定的指令格式的指令樣板可以被界定為具有不同子集合的指令格式欄位及/或被界定為具有被不同中斷之給定欄位。在一實施例中，使用指令格式(以及，假使被界定時，在該指令格式的多個指令樣板中的給定之一中)以表示指令，以及，指定或標示作業及作業將於其上操作的運算元。

科學的、財務的、自動向量化的一般目的、RMS(辨識、開發及合成)、以及影像和多媒體應用(例如，2D/3D圖形、影像處理、影像壓縮/解壓縮、語音辨識演繹法及音頻操作)要求對大量的資料項執行相同的操作。在一實施例中，單一指令多資料(SIMD)意指促使處理器對多資料元執行作業之指令型式。SIMD技術可用於處理器中，所述處理器能將暫存器中的多個位元邏輯上分成一些固定大小或可變大小的資料元，各資料元代表分別的值。舉例而言，在一實施例中，在64位元暫存器中的位元被組織成含有四個分別的16位元資料元之源運算元，各16位元資料元代表分別的16位元值。此型式的資料被稱為「緊縮」資料型式或是「向量」資料型式，以及，此資料型式的運算元被稱為緊縮資料運算元或是向量運算元。在一實施例中，緊縮資料項或向量可以是儲存在單一暫存器內的緊縮資料元的序列，且緊縮資料運算元或向量運算元可以是SIMD指令的源或目的地運算元(或是「緊縮資料指令」或「向量指令」)。在一實施例中，SIMD指令指明以相同或不同數目的資料元、以及依相同或不同資料元次序而對二源向量運算元執行以產生相同或不同大小的目的地向量運算元(也稱為結果向量運算元)之單一向量作業。

例如具有包含x86的指令集、MMX^TM、串流SIMD擴充(SSE)、SSE2、SSE3、SSE4.1、及SSE4.2指令之Intel^® Core^TM處理器、例如具有包含向量浮點(VFP)及/或NEON指令的指令集之ARM Cortex^®系列處理器等ARM處理器、以及由中國科學院的計算技術研究所(ICT)開發的龍芯(Loongson)系統處理器等MIPS處理器等SIMD技術，能夠顯著地增進應用性能(Core^TM及MMX^TM是註冊商標或是加州聖克拉拉(Santa Clara)之英特爾公司的商標)。

在一實施例中，目的地及源暫存器/資料是代表對應的資料或作業的源及目的地之一般名詞。在某些實施例中，它們由具有所述的名稱或功能之外的名稱或功能之暫存器、記憶體、或其它儲存區實施。舉例而言，在一實施例中，「DEST 1」是暫時儲存暫存器或是其它儲存區，而「SRC1」及「SRC2」是第一及第二源儲存暫存器或其它儲存區、等等。在其它實施例中，二或更多SRC及DEST儲存區對應相同儲存區內不同的資料儲存元件(例如SIMD暫存器)。在一實施例中，舉例而言，藉由將對第一及第二源資料執行的作業結果寫回至作為目的地暫存器的二源暫存器中之一，源暫存中之一也作為目的地暫存器。

圖1A是根據本發明的一實施例之由包含執行指令的執行單元的處理器形成之舉例說明的電腦系統的方塊圖。根據本發明，例如此處所述的實施例，系統100包含例如處理器102等組件，以使用包含執行處理資料的演繹法之邏輯的執行單元。系統100是根據可從加州聖克拉拉(Santa Clara)之英特爾公司取得的PENTIUM^®III、PENTIUM^®4、Xeon^TM、Itanium^®、XScale^TM及/或StrongARM^TM微處理器之處理系統的代表，但是，也可以使用其它系統(包含具有其它微處理器的個人電腦、工程工作站、機上盒等等)。在一實施例中，樣品系統100執行可從華盛頓州雷德蒙德的微軟公司之視窗(WINDOWS^TM)版本的作業系統，但是，也可以使用其它作業系統(舉例而言，UNIX及Linux)、嵌入軟體、及/或圖形使用者介面。因此，本發明的實施例不限於硬體電路及軟體的任何特定組合。

實施例不限於電腦系統。本發明的替代實施例可以用於例如手持裝置及嵌入式應用等其它裝置中。手持裝置的某些實例包含行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)、及手持個人電腦(PC)。嵌入式應用包含微控制器、數位訊號處理器(DSP)、系統晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換機、或是能執行根據至少一實施例之一或更多指令的任何其它系統。

圖1A是由處理器102形成的電腦系統100的方塊圖，處理器102包含一或更多執行單元108以執行演繹法來執行根據本發明的一實施例之至少一指令。在單一處理器桌上型或伺服器系統的環境中，說明一實施例，但是，替代實施例可以包含於多處理器系統中。系統100是「集線器」系統架構的實例。電腦系統100包含處理器102以處理資料訊號。舉例而言，處理器102是複雜指令集電腦(CISC)微處理器、精簡指令集計算(RISC)微處理器、很長指令字(VLIW)微處理器、實施複數指令集的結合之處理器、或是例如數位訊號處理器等任何其它處理器裝置。處理器102耦合至處理器匯流排110，處理器匯流排110能在處理器102與系統100中的其它組件之間傳輸資料訊號。系統100的元件執行習於此技藝者熟知的它們習知的功能。

在一實施例中，處理器102包含階層1(L1)內部快取記憶體104。取決於架構，處理器102具有單一的內部快取記憶體或多層級的內部快取記憶體。替代地，在另一實施例中，快取記憶體設於處理器102的外部。取決於特定實施及需求，其它實施例也包含內部及外部快取記憶體的組合。暫存器檔案106將不同型式的資料儲存在包含整數暫存器、浮點暫存器、狀態暫存器、及指令指標暫存器等不同的暫存器中。

包含執行整數及浮點運算的邏輯之執行單元108也設於處理器102中。處理器102也包含儲存用於某些巨集指令的微碼(μ碼)ROM。對於一實施例，執行單元108包含邏輯以處理緊縮指令集109。藉由將緊縮指令集109包含在一般用途處理器102的指令集中，伴隨著執行指令的相關電路，可以在一般用途處理器102中使用緊縮資料，以執行由很多多媒體應用使用的作業。因此，以處理器的資料匯流排的全寬度用於對緊縮資料執行作業，能更有效率地加速及執行很多多媒體應用。這能夠不須在處理器的資料匯流排上傳送較小單位的資料來一次對一資料元執行一或更多作業。

執行單元108的替代實施例也用於微控制器、嵌入式處理器、圖形裝置、DSP、及其它型式的邏輯單元中。系統100包含記憶體120。記憶體120可為動態隨機存取記憶體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、快閃記憶體裝置、或其它記憶體裝置。記憶體120儲存由處理器102執行的資料訊號所代表的指令及/或資料。

系統邏輯晶片116耦合至處理器匯流排110及記憶體120。在所示的實施例中系統邏輯晶片116是記憶體控制器集線器(MCH)。處理器102經由處理器匯流排110而與MCH 116通訊。MCH 116提供高頻寬記憶體路徑118給記憶體120，記憶體120用於指令及資料儲存及用於圖形命令、資料和組織的儲存。MCH 116在處理器102、記憶體120、及系統100中其它組件之間引導資料訊號，以及在處理器匯流排110、記憶體120、及系統I/O介面匯流排122之間橋接資料訊號。在某些實施例中，系統邏輯晶片116提供用於耦合至圖形控制器112的圖形埠。MCH 116經由記憶體介面118而耦合至記憶體120。圖形卡112經由圖形加速埠(AGP)互連114而耦合至MCH 116。

系統100使用專有集線器介面122，以將MCH 116耦合至輸入/輸出(I/O)控制器集線器(ICH)130。ICH 130經由本地I/O匯流排而提供與某些I/O裝置的直接連接。本地I/O匯流排是用於連接週邊至記憶體120、晶片組、及處理器102的高速I/O匯流排。某些實例是音頻控制器、韌體集線器(快閃BIOS)128、無線收發器126、資料儲存器124、含有使用者輸入及鍵盤介面的舊有I/O控制器、例如通用序列匯流排(USB)等序列擴充埠、及網路控制器134。資料儲存裝置124包括硬碟機、磁碟機、CD-ROM裝置、快閃記憶體裝置、或其它大量儲存裝置。

對於系統的另一實施例，根據一實施例的指令可以用於系統晶片。系統晶片的一實施例包括處理器及記憶體。用於一此系統的記憶體是快閃記憶體。快閃記憶體與處理器及其它系統組件設於相同晶粒上。此外，例如記憶體控制器或圖形控制器等其它邏輯區塊也位於系統晶片上。

圖1B顯示資料處理系統140，其實施本發明的一實施例的原理。在不悖離本發明的實施例的範圍之下，習於此技藝者將瞭解此處所述的實施例可以用於替代的處理系統。

電腦系統140包括能夠執行根據一實施例的至少一指令的處理核心159。對於一實施例，處理核心159代表任何型式的架構之處理單元，包含但不限於CISC、RISC、或VLIW型架構。處理核心159也適合以一或更多處理技術製造，且藉由以足夠細節呈現在機器可讀取的媒體上，而可適合方便該製造。

處理核心159包括執行單元142、暫存器檔案集145、及解碼器144。處理核心159也包含增加的電路(未顯示)，這些增加的電路對於瞭解本發明的實施例並非必須。執行單元142用於執行由處理核心159接收的指令。除了執行典型的處理器指令之外，執行單元142執行用於對緊縮資料格式執行作業的緊縮指令集143中的指令。緊縮指令集143包含用於執行本發明的實施例以及其它緊縮指令。執行單元142藉由內部匯流排而耦合至暫存器檔案145。暫存器檔案145代表用於儲存包含資料的資訊之處理核心159上的儲存區。如先前所述般，可知用於儲存緊縮資料的儲存區不是關鍵的。執行單元142耦合至解碼器144。解碼器144用於將處理核心159收接的指令解碼成控制訊號及/或微碼登入點。為回應這些控制訊號及/或微碼登入點，執行單元142執行適當的作業。在一實施例中，解碼器用以將指令的作業碼解譯，將標示應對指令內標示的對應資料執行什麼作業。

處理核心159與用於與不同的其它系統裝置通訊之匯流排141耦合，舉例而言，這些系統裝置通訊包含但不限於同步動態隨機存取記憶體(SDRAM)控制146、靜態隨機存取記憶體(SRAM)控制147、猝發快閃記憶體介面148、個人電腦記憶體卡國際協會(PCMCIA)/輕巧快閃(CF)卡控制149、液晶顯示器(LCD)控制150、直接記憶體存取(DMA)控制器151、及交替匯流排主介面152。在一實施例中，資料處理系統140也包含I/O橋接器154，用於經由I/O匯流排153而與不同的I/O裝置通訊。這些I/O裝置包含但不限於例如通用不同步接收器/發射器(UART)155、通用序列匯流排(USB)156、藍芽無線UART 157及I/O擴充介面158。

資料處理系統140的一實施例提供行動、網路及/或無線通訊及能夠執行包含向量水平比較功能之SIMD作業的處理核心159。處理核心159以不同的音頻、視頻、成像及通訊演繹法程式化，這些演繹法包含例如沃爾什哈達馬德(Walsh-Hadamard)轉換、快速傅立葉轉換(FFT)、離散餘弦轉換(DCT)、及它們各別的逆轉換等離散轉換；例如顏色空間轉換、視頻編解碼動作評估或是視頻解碼動作壓縮等壓縮/解壓縮技術；以及，例如脈衝碼化調變(PCM)等調變/解調變(MODEM)功能。

圖1C顯示能夠執行指令以提供向量水平比較功能的資料處理系統之另一替代實施例。根據一替代實施例，資料處理系統160包含主處理器166、單指令多資料(SIMD)副處理器161、快取記憶體167、及輸入/輸出系統168。輸入/輸出系統168選加地耦合至無線介面169。SIMD副處理器161能夠執行包含根據一實施例的指令之作業。處理核心170適用於以一或更多處理技術製造，以及藉由以足夠的細節呈現在機器可讀取的媒體上而適合便於包含處理核心170的資料處理系統160的全部或部份之製造。

對於一實施例，SIMD副處理器161包括執行單元162及暫存器檔案集164。主處理器166的一實施例包括解碼器165以辨識包含用於由執行單元162執行之根據一實施例的指令之指令集163的指令。對於替代實施例，SIMD副處理器161也包括解碼器165B的至少部份以將指令集163的指令解碼。處理核心170也包含對於本發明的實施例的瞭解並非必須之增加的電路(未顯示)。

在操作上，主處理器166執行資料處理資料串，這些資料處理指令控制一般型式的資料處理操作，一般型式的資料處理操作包含與快閃記憶體167、及輸入/輸出系統 168的交互作用。嵌入於資料處理指令串之內的是SIMD副處理器指令。主處理器166的解碼器165將這些SIMD副處理器指令辨識為應由附接的SIMD副處理器161執行的型式。因此，主處理器166在副處理器匯流排171上核發這些SIMD副處理器指令(或是代表SIMD副處理器指令的控制訊號)，任何附接的SIMD副處理器從副處理器匯流排171接收它們。在此情形中，SIMD副處理器161將接受及執行任何用於它之收到的SIMD副處理器指令。

資料可經由無線介面169接收以用於由SIMD副處理器處理。對於一實例，以數位訊號形式接收語音通訊，而由SIMD副處理器指令處理以再產生代表語音通訊的數位音頻取樣。對於另一實例，以數位位元串形式接收壓縮的音頻及/或視頻，而由SIMD副處理器指令處理以再產生數位音頻取樣及/或動作視頻格。對於處理核心170的一實施例，主處理器166、及SIMD副處理器161整合於單一處理核心170中，處理核心170包括執行單元162、暫存器檔案集164、及解碼器165，解碼器165辨識包含根據一實施例的指令之指令集163的指令。

圖2是用於處理器200的微架構的方塊圖，其包含執行根據本發明的一實施例之指令的邏輯電路。在某些實施例中，根據一實施例的指令能實施以對具有位元組、字、雙倍字、四倍字等尺寸、以及例如單一及雙倍精準整數及浮點資料型式等資料型式之資料元操作。在一實施例中，依序前端201是處理器200的一部份，其提取要執行的指令及準備它們以稍後用於處理器管路中。前端201包含數個單元。在一實施例中，指令預提取器226從記憶體提取指令以及將它們饋送至指令解碼器228，指令解碼器228接著將它們解碼或解譯。舉例而言，在一實施例中，解碼器將收到的指令解碼成機器能執行之稱為「微指令」或「微作業」(也稱為微op或uops)的一或更多作業。在其它實施例中，解碼器將指令剖析成為作業碼及對應的資料以及控制欄位，以由微架構使用來執行根據一實施例的作業。在一實施例中，追蹤快取230取得已解碼的微作業並將它們組合成微作業佇列234中用於執行的程式依序序列或是軌跡。當追蹤快取230遇到複雜指令時，微碼ROM 232提供完成作業所需的微作業。

某些指令被轉換成單一微作業，而其它的指令需要數個微作業以完成整個作業。在一實施例中，假使需要多於四個微作業以完成指令時，解碼器228存取微碼ROM 232以執行指令。對於一實施例，指令被解碼成少數的微作業以用於在指令解碼器228處理。在另一實施例中，假使需要一些微作業以完成作業，則指令儲存在微碼ROM 232之內。追蹤快取230參考登入點可編程邏輯陣列(PLA)以決定正確的微指令指標，用於從微碼ROM 232讀取微碼序列以完成根據一實施例的一或更多指令。在微碼ROM 232完成用於指令的序列微作業之後，機器的前端201重新開始從追蹤快取230提取微作業。

失序引擎203製備用於執行的指令。失序執行邏輯具有一些緩衝器，以便當指令沿管路下行及被排定執行排程時，使指令的流動平滑及重新排序，而將性能最佳化。分配器邏輯分配各微作業為了執行而需要的機器緩衝器及資源。暫存器重命名邏輯將邏輯暫存器重命名至暫存器檔案中的登錄。在指令排程器之前，分配器邏輯也分配用於二微作業佇列之一中各微作業之登錄，二微作業佇列中之一用於記憶體作業，而另一佇列用於非記憶體作業，所述指令排程器可為：記憶體排程器、快速排程器202、緩慢/一般浮點排程器204、及簡單浮點排程器206。微作業排程器202、204、206根據它們的相依輸入暫存器運算元來源的準備度及微作業完成它們的作業所需的執行資源的可利用性，而決定微作業何時已準備好執行。一實施例的快速排程器202在主時脈循環的各半部上排程，而其它排程器僅每一主處理時脈循環排程一次。排程器仲裁派遣埠以將微作業排程用於執行。

暫存器檔案208、210位於排程器202、204、206與執行區211中的執行單元212、214、216、218、220、222、224之間。有分別的暫存器檔案208、210以分別用於整數及浮點運算。一實施例的各暫存器檔案208、210也包含旁通網路，以將尚未被寫入暫存器檔案的剛完成的結果旁通或遞送至新的相依微作業。整數暫存器檔案208及浮點暫存器檔案210也能夠與其它方傳輸資料。對於一實施例，整數暫存器檔案208分開成二個分別的暫存器檔案，其一為用於資料的低序32位元之暫存器檔案，另一為用於資料的高序32位元之第二暫存器檔案。由於浮點指令典型上具有寬度為64至128位元的運算元，所以，一實施例的浮點暫存器檔案210具有128位元寬的登錄。

執行區211含有執行單元212、214、216、218、220、222、224，在這些單元中，指令被真正地執行。此區包含暫存器檔案208、210，其儲存微指令執行所需的整數及浮點資料運算元值。一實施例的處理器200包括一些執行單元：位址產生單元(AGU)212、AGU 214、快速ALU 216、快速ALU 218、緩慢ALU 220、浮點ALU 222、浮點移動單元224。對於一實施例，浮點執行區222、224執行浮點MMX、SIMD、及SSE、或其它作業。一實施例的浮點ALU 222包含64位元乘64位元的浮點除法器，以執行除法、平方根、及餘數微作業。對於本發明的實施例，涉及浮點值的指令可以由浮點硬體處理。在一實施例中，ALU作業進行至高速ALU執行單元216、218。一實施例的快速ALU 216、218以時脈循環的一半之有效潛時，執行快速作業。對於一實施例，當緩慢ALU 220包含例如乘法器、偏移器、旗標邏輯、及分支處理等用於長潛時型作業的整數執行硬體時，大部份的複雜整數作業前往緩慢ALU 220。記憶體載入/儲存作業由AGU 212、214執行。對於一實施例，在對64位元資料運算元執行整數作業的環境中，說明整數ALU 216、218、220。在替代實施例中，ALU 216、218、220實施成支援各種資料位元，包含16、32、128、256、等等。類似地，浮點單元222、224實施成支援具有各種寬度位元的運算元範圍。對於一實施例，浮點單元222、224配合SIMD及多媒體指令而對128位元寬的緊縮資料運算元操作。

在一實施例中，微作業排程器202、204、206在母負載完成執行之前派送相依作業。當微作業在處理器200中被預測地排程及執行時，處理器200也包含邏輯以操作記憶體遺失。假使資料負載在資料快取中遺失時，會有相依操作在管路中飛行，所述相依操作留下暫時不正確的資料給排程器。重進行機構追蹤及再執行使用不正確資料的指令。僅有相依操作需要重新進行，而獨立的操作被允許完成。處理器的一實施例之排程器及重新進行機構也設計成捕捉在遮罩暫存器與一般用途暫存器之間提供轉換之指令。

「暫存器」一詞意指作為辨識運算元的指令的一部份之板上處理器儲存位置。換言之，暫存器是可從處理器的外部使用的(從程式設計人員的觀點而言)。但是，實施例的暫存器不應侷限於意指特定型式的電路。相反地，實施例的暫存器能夠儲存及提供資料，以及執行此處所述的功能。此處所述的暫存器能由使用任何數目的技術之處理器內的電路實施，例如專用實體暫存器、使用暫存器重命名之動態分配實體暫存器、專用及動態分配實體暫存器的組合、等等。在一實施例中，整數暫存器儲存三十二位元的整數資料。一實施例的暫存器檔案也含有用於緊縮資料之八個多媒體SIMD暫存器。對於下述說明，暫存器被視為設計成固持緊縮資料的資料暫存器，例如以來自加州聖克拉拉(Santa Clara)之英特爾公司的MMX技術賦能之微處器中64位元寬的MMX^TM暫存器(在某些情形中也稱為「mm」暫存器)。能以整數及浮點形式取得的這些MMX暫存器以伴隨SIMD及SSE指令的緊縮資料元操作。類似地，與SSE2、SSE3、SSE4、或是之外(一般稱為「SSEx」)的技術有關的128位元寬的XMM暫存器也用以固持這些緊縮資料運算元。在一實施例中，在儲存緊縮資料及整數資料時，暫存器不需要區分二資料型式。在一實施例中，整數及浮點被含在相同暫存器檔案或不同的暫存器檔案中。此外，在一實施例中，浮點及整數資料可以儲存在不同的暫存器或相同的暫存器中。

在下述圖形的實例中，說明一些資料運算元。圖3A顯示根據本發明的一實施例之多媒體暫存器中各種緊縮資料型式的代表。圖3A顯示用於128位元寬運算元之緊縮位元組310、緊縮字320、及緊縮雙倍字(dword)330的資料型式。本實例之緊縮位元組格式310是128位元長且含有十六個緊縮位元組資料元。此處，一位元組定義為8位元資料。用於各位元組資料元的資訊儲存在位元組0的位元7至位元0、位元組1的位元15至位元8、位元組2的位元23至位元16、及位元組15的最後位元120至位元127中。因此，所有可取得的位元被用於暫存器中。此儲存配置增加處理器的儲存效率。而且，以十六個資料元被存取，現在可對十六個資料元平行地執行一作業。

一般而言，資料元是儲存在單一暫存器或是具有相同長度的其它資料元的記憶體位置中之各別件資料。在與SSEx技術有關的緊縮資料序列中，儲存在XMM暫存器中的資料元的數目是128位元除以各別資料元的位元長度。類似地，在與MMX及SSE技術有關的緊縮資料序列中，儲存在MMX暫存器中的資料元的數目是64位元除以個別資料元的位元長度。雖然圖3A中所的資料型式是128位元長，但是，本發明的實施例也以64位元寬、256位元寬、512位元寬、或是其它大小的運算元操作。本實例的緊縮字格式320是128位元長且含有八個緊縮字資料元。各緊縮字含有十六位元的資訊。圖3A的緊縮雙倍字格式330是128位元長且含有四個緊縮雙倍字資料元。各緊縮雙倍字資料元含有三十二位元的資訊。緊縮四倍字是128位元長且含有二個緊縮四倍字資料元。

圖3B顯示替代的暫存器中資料儲存格式。各緊縮資料包含一個以上的獨立資料元。顯示三種緊縮資料格式；減半緊縮341、單倍緊縮342、及雙倍緊縮343。減半緊縮341、單倍緊縮342、及雙倍緊縮343的一實施例含有固定點資料元。對於替代實施例，減半緊縮341、單倍緊縮342、及雙倍緊縮343中之一或更多含有浮點資料元。減半緊縮341的一替代實施例是含有八個16位元資料元之一佰二十八位元長。單倍緊縮342的一實施例是一佰二十八位元長且含有四個32位元資料元。雙倍緊縮343的一實施例是一佰二十八位元長且含有二個64位元資料元。將瞭解，這些緊縮資料格式可以進一步擴充至其它暫存器長度，例如擴充至96位元、160位元、192位元、224位元、256位元、512位元或更多。

圖3C顯示根據本發明的一實施例之多媒體暫存器中各種有符號及無符號的緊縮資料型式代表。無符號的緊縮位元組代表344顯示SIMD暫存器中無符號的緊縮位元組的儲存。用於各位元組資料元的資訊儲存在位元組0的位元7至位元0、位元組1的位元15至位元8、位元組2的位元23至位元16、等等、以及位元組15之最後位元120至127中。因此，所有可取得的位元用於暫存器中。此儲存配置增加處理器的儲存效率。而且，以十六資料元被存取，現在以平行方式對十六資料元執行一操作。有符號的緊縮位元組代表345顯示有符號的緊縮位元組的儲存。注意，每一位元組資料元的第八位元是符號標示器。無符號的緊縮字代表346顯示字7至字0如何儲存在SIMD暫存器中。有符號的緊縮字代表347類似於無符號的緊縮字暫存器中代表346。注意，每一字資料元的第十六位元是符號標示器。無符號的緊縮雙倍字代表348顯示雙倍字資料元如何被儲存。有符號的緊縮雙倍字代表349類似於無符號的緊縮雙倍字暫存器中代表348。注意，所需的符號位元是每一雙倍字資料元的第三十二位元。

圖3D是具有三十二或更多位元、以及暫存器/記憶體運算元定址模式的作業編碼(作業碼)格式360的一實施例的說明，其符合「Intel^® 64及IA-32英特爾架構軟體開發者手冊結合冊2A及2B：指令集代號A-Z」中所述的作業碼格式的型式，所述手冊可從加州聖克拉拉(Santa Clara)之英特爾公司的全球網頁(www)intel.com/products/processor/manuals/取得。在一實施例中，指令可由一或更多欄位361及362編碼。可以辨識高達一指令二個運算元位置，包含高達二個源運算元識別符364和365。對於一實施例，目的地運算元識別符366與源運算元識別符364相同，而在其它實施例中它們是不同的。對於替代實施例，目的地運算元識別符366與源運算元識別符365相同，而在其它實施例中它們是不同的。在一實施例中，以源運算元識別符364和365識別的源運算元之一由指令的結果覆寫，而在其它實施例中，識別符364對應於源暫存器元，以及識別符365對應於目的地暫存器元。對於一實施例，運算元識別符364及365可用以識別32位元或64位元的源及目的地運算元。

圖3E說明具有四十或更多位元的另一替代作業編碼(作業碼)格式370。作業碼格式370符合作業碼格式360及包括選加的前置位元組378。根據一實施例的指令可由欄位378、371、及372中之一或更多編碼。可由源運算元識別符374和375以及由前置位元組378識別高達每一指令二個運算元位置。對於一實施例，前置位元組378可以用以識別32位元或64位元源及目的地運算元。對於一實施例，目的地運算元識別符376與源運算元識別符374相同，而在其它實施例中它們可以是不同的。對於替代實施例，目的地運算元識別符376與源運算元識別符375相同，而在其它實施例中它們是不同的。在一實施例中，指令依運算元識別符374和375識別的運算元中之一或更多而操作，以及，由運算元識別符374和375識別的一或更多運算元由指令的結果覆寫，而在其它實施例中，由識別符374和375識別的運算元被寫至另一暫存器中的另一資料元。作業碼格式360和370允許暫存器對暫存器、記憶體對暫存器、暫存器接記憶體、暫存器接暫存器、暫存器接直接、暫存器對部份地由MOD欄363和373及由選加的量表-指標-基礎和位移位元組指定的記憶體定址。

接著，轉至圖3F，在某些替代實施例中，經由副處理器資料處理(CDP)指令，執行64位元(或是128位元、或是256位元、或是512位元或更多)單一指令多資料(SIMD)算術作業。作業編碼(作業碼)格式380說明具有CDP作業碼欄位382和389之一此CDP指令。CDP指令的型式對於替代實施例而言，作業可由欄位383、384、387、及388中之一或更多編碼。可以辨識每一指令高達三運算元位置，包含高達二個源運算元識別符385和390以及一目的地運算元識別符386。副處理器的一實施例可對8、16、32、及64位元值操作。對於一實施例，對整數資料元執行指令。在某些實施例中，使用條件欄位381，有條件地執行指令。對於某些實施例，源資料大小可由欄位383編碼。在某些實施例中，對SIMD欄位進行零(Z)、負(N)、進位(C)、及溢位(V)偵測。對於某些指令，飽和的型式可由欄位384編碼。

接著轉至圖3G，說明另一替代的作業編碼(作業碼)格式397，以提供根據另一實施例之向量水平比較功能，其符合可從加州聖克拉拉(Santa Clara)之英特爾公司的全球網頁(www)intel.com/products/processor/manuals/取得之「Intel^®先進向量擴充程式化參考」中所述的作業碼格式的型式。

原始x86指令集提供1位元組作業碼不同格式的位址字節及含於增加的位元組中的直接運算元，直接運算元的存在從第一「作業碼」位元組可以知道。此外，有被保留作為作業碼的修飾符(當它們必須被置於指令之前時稱為前置詞)之某些位元組值。當256作業碼位元組(包含這些特別的前置值)的原始調色耗盡時，單一位元組專用作為新集合的256作業碼的脫逸。當增加向量指令(例如，SIMD)時，產生更多作業碼需求，以及，即使當經由前置詞的使用而擴充時，「二位元組」作業碼映射也仍是不充份的。為達此目的，在使用2位元組加上選加選加的前置詞作為識別符的增加映射中，增加新的指令。

此外，為了方便64位元模式的增加暫存器，在前置詞與作業碼(以及決定作業碼所需的任何脫逸位元組)中使用增加的前置詞(稱為「REX」)。在一實施例中，REX具有4「酬載」位元以標示使用64位元模式的增加暫存器。在其它實施例中，可以具有多於或少於4位元。至少一指令集(大致上符合格式360及/或格式370)的一般格式大致上以下述表示：[prefixes][rex]escape[escape2]opcode modrm(等等)

作業碼格式397符合作業碼格式370以及包括選加的VEX前置位元組391(在一實施例中，始於C4十六進位或C5十六進位)以取代大部份的其它通常使用的舊有指令前置位元組及脫逸碼。舉例而言，下述顯示用二欄位以將指令編碼的二欄位，當第二脫逸碼不存在於原始指令中時所述指令可被使用。在下述實施例中，舊有脫逸以新的脫逸值表示，舊有前置詞被完全壓縮為「酬載」位元組的一部份，舊有的前置詞被重新主張且可用於未來的擴張，以及，增加新的特點(例如，增加的向量長度及增加的源暫存器區分符)。

當第二脫逸碼存在於原始指令中時，或是當REX欄中額外位元(例如XB及W欄)需要被使用時。在下述替代實施例中，第一舊有脫逸及舊有前置詞類似於上述般被壓縮，以及，第二脫逸碼被壓縮於「映射」欄位中，而未來映射或特點空間是可取得的，再度地，添加新特點(例如，增加的向量長度及增加的源暫存器區分符)。

根據一實施例的指令可以由一或更多欄位391及392編碼。以欄位391結合源運算元識別符374及375以及結合選加的量表-指標-基礎(SIB)識別符393、選加的位移識別符394、及選加的直接位元組395，以識別高達每一指令四個運算元位置。對於一實施例，VEX前置位元組391可以用以識別32位元或64位元源及目的地運算元以及/或128位元或256位元SIMD暫存器或記憶體運算元。對於一實施例，由作業碼格式397提供的功可能因為作業碼格式370而為多餘的，而在其它實施例中，它們是不同的。作業碼格式370及397允許暫存器對暫存器、記憶體對暫存器、暫存器接記憶體、暫存器接暫存器、暫存器接直接、暫存器對部份由MOD欄373及由選加(SIB)識別符393、選加的位移識別符394、以及選加的直接位元組395指明的記憶體定址。

接著參考圖3H，說明另一替代的作業編碼(作業碼)格式398，以提供根據另一實施例的向量水平比較功能。作業碼格式398符合作業碼格式370和397以及包括選加的EVEX前置位元組396(在一實施例中始於62十六進位)以取代大部份的其它通常使用的舊有指令前置位元組及脫逸碼以及提供增加的功能。根據一實施例的指令可由欄位396及392中之一或更多編碼。以欄位396結合源運算元識別符374及375以及結合選加的量表-指標-基礎(SIB)識別符393、選加的位移識別符394、及選加的直接位元組395，以識別每一指令及遮置高達四個運算元位置。對於一實施例，EVEX前置位元組396可以用以識別32位元或64位元源及目的地運算元以及/或128位元、256位元或512位元的SIMD暫存器或記憶體運算元。對於一實施例，由作業碼格式398提供的功可能因為作業碼格式370或397而為多餘的，而在其它實施例中，它們是不同的。作業碼格式398允許暫存器對暫存器、記憶體對暫存器、暫存器接記憶體、暫存器接暫存器、暫存器接直接、暫存器對部份由MOD欄373及由選加(SIB)識別符393、選加的位移識別符394、以及選加的直接位元組395指明且加上遮罩的記憶體定址。至少一指令集的一般格式(一般符合格式360及/或格式370)一般由下述說明：evex1 RXBmmmmm WvvvLpp evex4 opcode modrm[sib][disp][imm].

對於一實施例，根據EVEX格式398編碼的指令具有增加的「酬載」位元，可用以提供新特點給遮罩暫存器與一般用途暫存器之間的轉換，舉例而言，新特點可為使用者可規劃的遮罩暫存器、或是增加的運算元、或是從128位元、256位元或512位元向量暫存器中選取、或是用以選取的更多暫存器、等等。

舉例而言，VEX格式397或EVEX格式398可用以提供向量水平比較功能。此外，VEX格式397或EVEX格式398可用以提供用於128位元、256位元、512位元或是更大(或更小)的向量暫存器之向量水平比較功能。

以下述實例說明提供向量水平比較功能的指令實例：

對於向量水平比較指令的某些實施例，假使偵測到任何不相等，則對應的遮罩欄位可以設定於遮罩值。對於某些實施例，在不相等的情形中，對不相等的訊號偵測採取捕捉。向量水平比較指令的某些實施例也比較所有未被遮罩元的相等性以及將相等值廣播給目的地向量運算元。因此，例外處理器或捕捉處理器具有偵測到不相等後恢復及校正資料的能力。向量水平比較指令的某些實施例也提供要由例如直接參數指定或是被編碼成指令作業碼之大小。在某些實施例中，大小也被指定為包含多資料元，舉例而言，128位元，其中，對例如512位元向量執行向量水平比較指令，以對例如舊有的SSE碼等舊有的向量演繹法提供偵測及/或改錯。

圖4A是方塊圖，顯示根據本發明的一實施例之依序管路及暫存器重命名級、失序核發/執行管路。圖4B是方塊圖，顯示根據本發明的至少一實施例之要包含於處理器中之依序架構核心及暫存器重命名邏輯、失序核發/執行邏輯。圖4A中的實線框顯示依序管理，而虛線框顯示暫存器重命名、失序核發/執行管路。類似地，圖4B中的實線框顯示依序架構邏輯，而虛線框顯示暫存器重命名邏輯及失序核發/執行邏輯。

在圖4A中，處理器管路400包含提取級402、長度解碼級404、解碼級406、分配級408、重命名級410、排程(也稱為派遣或核發)級412、暫存器讀取/記憶體讀取級414、執行級416、寫回/記憶體寫入級418、例外處理級422、及委託級424。

在圖4B中，箭頭代表二或更多單元之間的耦合以及箭頭的方向表示在這些單元之間的資料流動方向。圖4B 顯示處理器核心490其包含耦合至執行引擎單元450之前端單元430，引擎單元450及前端單元430都耦合至記憶體單元470。

核心490可為精簡指令集計算(RISC)核心、複雜指令集計算(CISC)核心、很長指令字(VLIW)核心、或是混合或替代核心型式。關於又另一選項，核心490可為特別用途的核心，舉例而言，例如網路或通訊核心、壓縮引擎、圖形核心、等等。

前端單元430包含分支預測單元432，分支預測單元432耦合至指令快取單元434，指令快取單元434耦合至指令轉譯旁看緩衝器(TLB)436，指令轉譯旁看緩衝器(TLB)436耦合至指令提取單元438，指令提取單元438耦合至解碼單元440。解碼單元或解碼器將指令解碼，以及產生微碼進入點、微指令、其它指令、或是從原始指令解碼、或是以其它方式反應、或是導出的其它控制訊號，以作為輸出的一或更多微作業。使用各種不同的機構，以實施解碼器。適當的機構實例包含但不限於查詢表、硬體實施、可編程邏輯陣列(PLA)、微碼唯讀記憶體(ROM)、等等。指令快取單元434又耦合至記憶體單元470中的階層2(L2)快取單元476。指令快取單元434又耦合至記憶體單元470中的階層2(L2)快取單元476。解碼單元440耦合至執行引擎單元450中的重命名/分配器單元452。

執行引擎單元450包含重命名/分配器單元452，重命名/分配器單元452耦合至退出單元454及一或更多排程器單元456的集合。排程器單元456代表任何數目的不同排程器，包含保留站、中央指令窗、等等。排程器單元456耦合至實體暫存器檔案單元458。各實體暫存器檔案單元458代表一或更多實體暫存器檔案，不同的實體暫存器檔案儲存例如純量整數、純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點、等等一或更多不同的資料型式、狀態(例如，指令指標，指令指標是要被執行的下一指令的位址)、等等。實體暫存器檔案458由退出單元454重疊，以顯示實施暫存器重命名及失序執行的各種方式(例如，使用重排序緩衝器及退出暫存器檔案，使用未來檔案、歷史緩衝器、及退出暫存器檔案；使用暫存器映射及暫存器池；等等)。一般而言，從處理器外部或是從程式設計人員的觀點，可看到架構暫存器。暫存器不限於任何習知的特定型式的電路。只要能夠如此處所述般儲存及提供資料，則各種不同型式的暫存器都是適合的。適合的暫存器實例包含但不限於專用實體暫存器、使用暫存器命令的動態分配實體暫存器、專用實體暫存器及動態分配實體暫存器的組合、等等。退出單元454及實體暫存器檔案458耦合至執行叢集460。執行叢集460包含一或更多執行單元462的集合以及一或更多記憶體存取單元464的集合。執行單元462執行不同的作業(例如，偏移、加法、減法、乘法)以及對不同型式的資料執行(例如，純量浮點、緊縮整數、緊縮浮點、向量整數、向量浮點)。雖然某些實施例包含專用於特定功能或功能集的一些執行單元，但是，其它實施例可以僅包含一執行單元或是多個都執行所有功能的執行單元。由於某些實施例針對某些型式的資料/作業產生不同的管路(例如，均具有它們自己的排程器單元、實體暫存器檔案單元、及/或執行叢集的純量整數管路、純量浮點/緊縮整數/緊縮浮點/向量整數/向量浮點管路及/或記憶體存取管理，以及，在分別的記憶體存取管線的情形中，實施某些實施例，其中，僅有此管路的執行叢集具有記憶體存取單元464)，排程器單元456、實體暫存器檔案單元458及執行叢集460顯示為可能為複數個。也應瞭解，在使用分別的管路時，這些管路中之一或更多可以是失序核發/執行，而其它的是有序的。

記憶體存取單元464的集合耦合至記憶體單元470，記憶體單元470包含耦合至資料快取單元474的資料TLB單元472，資料快取單元474耦合至階層2(L2)快取單元476。在一舉例說明的實施例中，記憶體存取單元464包含載入單元、儲存位址單元、及儲存資料單元，各單元耦合至記憶體單元470中的資料TLB單元472。L2快取單元476耦合至一或更多其它階層的快取記憶體以及最後耦合至主記憶體。

舉例而言，舉例說明的暫存器重命名、失序核發/執行核心架構如下所述地實施管路400：1)指令提取438執行提取及長度解碼級402和404；2)解碼單元440執行解碼級406；3)重命名/分配器單元452執行分配級408及重命名級410；4)排程器單元456執行排程級412；5)實體暫存器檔案單元458及記憶體單元470執行暫存器讀取/記憶體讀取級414；執行叢集460執行執行級416；6)記憶體單元470及實體暫存器檔案單元458執行寫回/記憶體寫入級418；7)各種單元涉及例如處理級422；以及，8)退出單元454及實體暫存器檔案單元458執行委託級424。

核心490支援一或更多指令集(例如，x86指令集(加上增加較新版本的某些擴充)；加州太陽谷的MIPS Technologies的MIPS指令集；加州太陽谷的ARM Holdings的ARM指令集(加上選加的例如NEON等增加擴充))。

應瞭解，核心支援多緒(執行二或更多平行的作業或緒)，以及，以各種方式如此執行，這些方式包含時間切割多緒、同時多緒(其中，單一實體核心提供用於實體核心同時正多線化的多個線中的各線之邏輯核心)、或是其組合(例如，時間切割提取及解碼以及其後的同時多緒，例如Intel^® Hyperthreading technology中所示)。

雖然在失序執行的環境中說明暫存器命名，但是，應瞭解，暫存器重命名可用於有序架構中。雖然所示的處理器的實施例也包含分別的指令及資料快取單元434/474以及共用的階層L2(L2)快取單元476，替代實施例具有用於指令及資料之單一內部快取，例如階層1(L1)內部快取、或是多階層的內部快取。在某些實施例中，系統包含內部快取及外部快取的組合，外部快取是核心及/或處理器的外部。替代地，所有的快取可以是核心及/或處理器的外部。

圖5是根據本發明的實施例之設有整合的記憶體控制及圖形之多核心處理器500及單核心處理器的方塊圖。圖5中的實線框顯示處理器500，其設有單一核心502A、系統代理器510、一或更多匯流排控制器單元516的集合，而選加增加的虛線框顯示替代處理器500，其設有多核心502A-N、系統代理器單元510中的一或更多整合的記憶體控制單元514的集合、以及整合圖形邏輯508。

記憶體階層包含核心之內的一或更多層級快取記憶體、一集合或一或更多共用的快取單元506、及耦合至整合的記憶體控制器單元514的集合之外部記憶體(未顯示)。共用快取單元506的集合包含一或更多中層級快取記憶體，例如階層2(L2)、階層3(L3)、階層4(L4)、或其它階層的快取記憶體、最後階層快取記憶體(LLC)、及/或其組合。雖然在一實施例中，環狀為基礎的互連單元512互連整合圖形邏輯508、共用快取單元506的集合、及系統代理器單元510，但是，替代實施例可以使用任何數目的用於互連這些單元之習知技術。

在某些實施例中，一或更多核心502A-N能夠多緒的。系統代理器單元510包含協調及操作核心502A-N的那些組件。舉例而言，系統代理器單元510包含電力控制單元(PCU)及顯示單元。PCU包含調整核心502A-N及整合圖形邏輯508的電力狀態所需之邏輯及組件。顯示單元是用於驅動一或更多外部連接的顯示器。

以架構及/或指令集的觀點而言，核心502A-N可以是同質的或是異質的。舉例而言，核心502A-N中的某些核心可以是依序的，而其它是失序的。關於另一實例，核心502A-N中的二或更多核心能夠執行相同的指令集，而其它核心能夠僅執行該指令集的子集合或是不同的指令集。

處理器可為一般用途的處理器，例如Core^TM i3、i5、i7、2 Duo及Quad、Xeon^TM、Itanium^TM、XScale^TM或是StrongARM^TM處理器，這些處理器可從加州聖克拉拉(Santa Clara)之英特爾公司取得。替代地，可以從例如ARM Holdings,Ltd.、MIPS、等公司取得處理器。處理器可以是特別用途的處理器，舉例而言，例如網路或通訊處理器、壓縮引擎、圖形處理器、副處理器、嵌入式處理器、等等。可以在一或更多晶片上實施處理器。使用例如BiCMOS、CMOS、或NMOS等一些製程技術中的任何技術，處理器500可以實施在一或更多基底上或是其一部份。

圖6-8是適合包含處理器500的舉例說明的系統，而圖9是舉例說明的系統晶片(SoC)，其包含一或更多核心502。用於膝上型電腦、桌上型電腦、手持個人電腦、個人數位助理、工程工作站、伺服器、網路裝置、網路集線器、開關、嵌入式處理器、數位訊號處理器(DSP)、圖形裝置、電子遊戲裝置、機上盒、微處理器、行動電話、可攜式媒體播放器、手持裝置、及各式各樣的其它電子裝置之此技藝中習知的其它系統設計及配置也是適用的。一般而言，能夠包含如此處所揭示的處理器及/或其它執行邏輯的眾多各式各樣的系統或電子裝置一般也適用。

現在參考圖6，其顯示根據本發明的一實施例之系統600的方塊圖。系統600包含耦合至圖形記憶體控制器集線器(GMCH)620之一或更多處理器610、615。增加的處理器615的選加本質於圖6中以虛線標示。

各處理器610、615可為某版本的處理器500。但是，應注意，整合的圖形邏輯及整合的記憶體控制單元不可能存在於處理器610、615中。圖6顯示GMCH 620耦合至記憶體640，舉例而言，記憶體640可為動態隨機存取記憶體(DRAM)。對於至少一實施例，DRAM可以是與非依電性快取記憶體相關連的。

GMCH 620可為晶片組或部份晶片組。GMCH 620與處理器610、615通訊以及控制處理器610、615與記憶體640之間的相互作用。GMCH 620也作為處理器610、615與系統600的其它元件之間的加速匯流排介面。對於至少一實施例，GMCH 620經由例如前側匯流排(FSB)695等多點連接匯流排而與處理器610、615通訊。

此外，GMCH 620耦合至顯示器645(例如平板顯示器)。GMCH 620包含整合的圖形加速器。GMCH 620又耦合至輸入/輸出(I/O)控制器集線器(ICH)650，ICH 650用以耦合各式各樣的週邊裝置至系統600。舉例而言，圖6的實施例中的實例顯示為外部圖形裝置660，外部圖形裝置660是與另一週邊裝置670一起耦合至ICH 650的離散圖形裝置。

替代地，增加的或不同的處理器也存在於系統600中。舉例而言，增加的處理器615包含與處理器610相同之增加的處理器、與處理器610異質的或是不對稱的增加的處理器、加速器(舉例而言，例如圖形加速器或數位訊號處理(DSP)單元)、現場可編程閘陣列、或是任何其它處理器。以包含架構、微架構、熱、耗電特徵、等等優點標準之範圍而言，在實體資源610、615之間有各式各樣的差異。這些差異有效地顯示它們本身是處理器610、615之間的不對稱性及異質性。對於至少一實施例，各式各樣的處理器610、615設於相同晶粒封裝中。

現在參考圖7，其顯示根據本發明的實施例之第二系統700的方塊圖。如圖7所示，多處理器系統700是點對點互連系統，以及包含經由點對點互連750而耦合的第一處理器770和第二處理器780。如同處理器610、615中之一或更多般，各處理器770和780可為某些版本的處理器500。

雖然僅顯示二處理器770、780，但是，須瞭解本發明的範圍不侷限於此。在其它實施例中，一或更多增加的處理器可以存在於給定的處理器中。

處理器770及780顯示為分別包含整合的記憶體控制器單元772和782。處理器770也包含點對點(P-P)介面776和778作為其匯流排控制器單元；類似地，第二處理器780包含P-P介面786和788。處理器770、780使用P-P介面電路778、788而經由點對點(P-P)介面750來交換資料。如圖7中所示，IMC 772及782將處理器耦合至各別記憶體，亦即記憶體732和記憶體734，它們可為本地地附著至各別處理器之主記憶體的部份。

使用點對點介面電路776、794、786、798，處理器770、780經由個別的P-P介面752、754而各別地與晶片組790交換資訊。晶片組790經由高性能圖形介面739，也與高性能圖形電路738交換資訊。

共用的快取記憶體(未顯示)可以包含在二處理器外部的任一處理器中，又經由P-P互連而與處理器連接，以致於假使處理器被置於低功率模式中時，任一或二處理器的本地快取記憶體資訊可以儲存在共用快取記憶體中。

晶片組790經由介面796而耦合至第一匯流排716。在一實施例中，第一匯流排716可為週邊組件互連(PCI)匯流排、或是例如快速PCI匯流排等匯流排或是其它第三代的I/O互連匯流排，但是，本發明的實施例的範圍不受限於此。

如圖7所示，各式I/O裝置714可以與匯流排橋接器718耦合至第一匯流排716，匯流排橋接器718將第一匯流排716耦合至第二匯流排720。在一實施例中，第二匯流排720是低腳數(LPC)匯流排。各式裝置可以耦合至第二匯流排720，在一實施例中，舉例而言，各式裝置包含鍵盤及/或滑鼠722、通訊裝置727及例如包含指令/碼及資料730的其它大量儲存裝置及硬碟機等儲存單元728。此外，音頻I/O 724耦合至第二匯流排720。注意，其它架構是可能的。舉例而言，取代圖7的點對點架構，系統可以實施多點連接匯流排或是其它此類架構。

現在參考圖8，其顯示根據本發明的實施例之第三系統800的方塊圖。圖7和圖8中的類似元件帶有類似代號，圖7的某些態樣在圖8中省略，以免模糊圖8的其它態樣。

圖8顯示處理器870、880分別包含整合的記憶體及I/O控制邏輯(CL)872和882。對於至少一實施例，CL 872、882包含整合的記憶體控制器單元，例如上述配合圖5及7所述的記憶體控制器單元。此外，CL 872、882也包含I/O控制邏輯。圖8顯示不僅記憶體832、834耦合至CL 872、882，輸入/輸出(I/O)裝置814也耦合至控制邏輯872、882。舊有輸入/輸出(I/O)裝置815耦合至晶片組890。

現在參考圖9，其顯示根據本發明的實施例之系統晶片(SoC)900的方塊圖。圖5中類似的元件帶有類似的代號。而且，虛線框是更先進的SoC上選加的特點。在圖9中，互連單元902耦合至：應用處理器910，其包含一或更多核心502A-N及共用快取單元506；系統代理器單元510；匯流排控制器單元516；整合記憶體控制單元514；一組或是一或更多媒體處理器920，其包含整合圖形邏輯508、用於提供靜態及/或攝影相機功能的影像處理器924、用於提供硬體音頻加速的音頻處理器926、以及用於提供視頻編碼/解碼加速的視頻處理器928；靜態隨機存取記憶體(SRAM)單元930；直接記憶體存取(DMA)單元932；以及，用於耦合至一或更多外部顯示器的顯示單元940。

圖10顯示含有中央處理單元(CPU)及圖形處理單元(GPU)的處理器，其可執行根據一實施例之至少一指令。在一實施例中，根據至少一實施例之用以執行作業的指令可由CPU執行。在另一實施例中，指令可由GPU執行。在又另一實施例中，經由GPU及CPU執行的作業的組合，執行指令。舉例而言，在一實施例中，接收及解碼根據一實施例的指令以在GPU上執行。但是，在已解碼的指令之內的一或更多作業可由CPU執行且結果歸還至GPU以用於指令的最後退出。相反地，在某些實施例中，CPU作為主處理器及GPU作為副處理器。

在某些實施例中，從高平行、貫量處理器得利的指令可以由GPU執行，而從深度管路化架構得利的處理器性能得利的指令可由CPU執行。舉例而言，圖形、科學應用、財務應用及其它平行酬載可從GPU的性能得利並因而被執行，而例如作業系統核心或應用碼等更多的順序應用可以較佳地適合CPU。

在圖10中，處理器1000包含CPU 1005、GPU 1010、影像處理器1015、視頻處理器1020、USB控制器1025、UART控制器1030、SPI/SDIO控制器1035、顯示裝置1040、高清晰度多媒體介面(HDMI)控制器1045、MIPI控制器1050、快閃記憶體控制器1055、雙倍資料速率(DDR)控制器1060、安全引擎1065、及I²S/I²C(整合的晶片間聲音/整合電路之間)。介面1070。其它邏輯及電路可以包含在圖10的處理器中，所述處理器包含更多CPU或GPU及其它週邊介面控制器。

至少一實施例的一或更多態樣可由儲存在機器可讀取的媒體上的代表資料實施，所述代表資料代表處理器之內的各種邏輯，當由機器讀取時促使機器製造邏輯以執行此處所述的技術。這些代表，稱為「IP核心」，可以儲存在實體的、機器可讀取的媒體(「tape」)中及供應給各式各樣的客戶或製造設備以載入真正製造邏輯或處理器的製造機器中。舉例而言，例如ARM Holdings,Ltd.開發的Cortex^®系列處理器、以及由中國科學院的計算技術研究所(ICT)開發的龍芯(Loongson)IP核心等IP核心可以授權或賣給例如德州儀器(Texas Instruments)、高通(Qualcomm)、蘋果(Apple)、或三星(Samsung)等各式各樣的客戶或被授權者，且實施於這些客戶或被授權者製造的處理器中。

圖11顯示根據一實施例的IP核心開發的方塊圖。儲存器1130包含模擬軟體1120及/或硬體或軟體模型1110。在一實施例中，代表IP核心設計的資料經由記憶體1140而提供給儲存器1130(例如，硬碟機)、有線連結(例如網際網路)1150或是無線連結1160。由模擬工具及模型產生的IP核心資訊接著被傳送至製造設備，其中，製造設備由第三方製造以執行根據至少一實施例的至少一指令。

在某些實施例中，一或更多指令對應於第一型或架構(例如，x86)且在不同型式或架構(例如ARM)的處理器上被轉譯或模仿。根據一實施例的指令因而可在包含ARM、x86、MIPS、GPU、或其它處理器型式或架構等任何處理器或處理器型式上執行。

圖12顯示根據一實施例之第一型式的指令如何由不同型式的處理器模仿。在圖12中，程式1205含有執行與根據一實施例的指令相同或是實質上相同的某些指令。但是，程式1205的指含可以是不同於或不並容於處理器1215之型式及/或格式，意指程式1205中的型式的指令不能夠由處理器1215自然地執行。但是，藉由模仿邏輯1210的幫助，程式1205的指令被轉譯成自然地能夠由處理器1215執行的指令。在一實施例中，模擬邏輯以硬體具體實施。在另一實施例中，模仿邏輯具體地實施於含有軟體的實體的、機器可讀取的媒體中，以將程式1205中的型式的指令轉譯成可由處理器1215自然地執行的型式。在其它實施例中，模仿邏輯是固定功能或是可編程的硬體及儲存在實體的、機器可讀取的媒體上的程式之結合。在一實施例中，處理器含有模仿邏輯，而在其它實施例中，模擬邏輯存在於處理器的外部且由第三方提供。在一實施例中，藉由執行微碼或是含於處理器中或是與處理器相關連的韌體，處理器能夠載入具體實施於含有軟體之實體的、機器可讀取的媒體中的模仿邏輯。

圖13是方塊圖，用以對比根據本發明之實施例中使用軟體指令轉換器以將源指令集中的二進位指令轉換成目標指令集中的二進位指令。在所示的實施例中，指令轉換器是軟體指令轉換器，但是，替代地，指令轉換器可以以軟體、韌體、硬體、或其各式各樣的組合實施。圖13顯示高階語言程式1302，可以使用x86編譯器1304將其編譯以產生x86二進位碼1306，x86二進位碼1306可由設有至少一x86指令集核心1316的處理器自然地執行。設有至少一x86指令集核心1316的處理器代表執行與設有至少一x86指令集核心的英特爾處理器實質相同的功能之任何處理器，其藉由並容地執行或是以其它方式處理：(1)Intel x86指令集核心的指令的實質部份、或是(2)以在設有至少一x86指令集核心的英特爾處理器上運行為目標之其它程式或應用程式的物件碼版本，以取得與設有至少一x86指令集核心的英特爾處理器實質上相同的結果。x86編譯器1304代表可操作以產生x86二進位碼1306(例如物件碼)之編譯器，無論是否有增加的鏈結處理，二進位碼1306都可以在設有至少一x86指令集核心1316的處理器上執行。類似地，圖13顯示高階語言程式1302，可以使用替代的指令集編譯器1308以將其編譯，以產生替代的指令集二進位碼1310，指令集二進位碼1310可由未設有至少一x86指令集核心1314的處理器自然地執行(例如，設有執行位於加州太陽谷的MIPS TECHNOLOGIES的MIPS指令集、及/或位於加州太陽谷的ARM Holdings的ARM指令集的核心之處理器)。指令轉換器1312用以將x86二進位碼1306轉換成可由未設有x86指令集核心1314的處理器自然地執行的碼。由於能夠這樣的指令轉換器難以製作，所以，此轉換碼不易與替代指令集二進位碼1310相同；但是，轉換碼將完成一般操作及由來自替代指令集的指令組成。因此，指令轉換器1312代表軟體、韌體、硬體、或其組合，其經由模仿、模擬或任何其它處理，允許未具有x86指令集處理器或是核心的處理器或其它電子裝置執行x86二進位碼1306。

圖14顯示設備1401的一實施例，其提供向量水平比較功能。設備1401包括比較邏輯1402以比較輸入元0-7的值之相等性。對於某些實施例，元0-7可以是位元組、字、雙倍字、單倍精準浮點值、雙倍精準浮點值、或是需要比較相等性之任何其它資料型式。將瞭解，在某些實施例中，此相等性比較可由多或小於所示數目的相等比較1420達成且與元的資料型式無關。也將瞭解，在某些實施例中，用於相等性的此比較也可以由多於或小於所示的輸入元數目達成。

在比較邏輯1402的相等性比較之後，提供用於對應的相等性比較之真(例如1)或假(例如0)值作為不相等偵測邏輯1403的輸入。不相等偵測邏輯1403使用及(AND)閘1430以偵測任何輸入元0-7是否不等於其它輸入元並因而輸出假(例如0)值E。將瞭解，也可使用AND閘1430以外的邏輯以實施不相等偵測邏輯1403。因此，設備1401可以提供水平比較功能，以及，例如藉由使用值E以設定旗標、或是觸發捕捉或例外，以發出偵測訊號，來回應源運算元的一或更多輸入資料欄位的不相等偵測。

對於設備1401的某些實施例，跟隨在比較邏輯1402的相等性比較之後，用於對應的相等性比較之真(例如1)或假(例如0)值也可以被使用，舉例而言，藉由使遮罩欄位從未被遮罩的狀態翻轉成對應於具有不等值之輸入元的被遮罩狀態，而以替代方式發出偵測訊號。舉例而言，或(OR)閘1410可以偵測輸入元0是否不等於輸入元1、2、6及7中的任何元；OR閘1411偵測輸入元1是否不等於輸入元2、3、0及7中的任何元；OR閘1412偵測輸入元2是否不等於輸入元3、4、0及1中的任何元；OR閘1413偵測輸入元3是否不等於輸入元4、5、1及2中的任何元；OR閘1414偵測輸入元4是否不等於輸入元5、6、2及3中的任何元；OR閘1415偵測輸入元5是否不等於輸入元6、7、3及4中的任何元；OR閘1416偵測輸入元6是否不等於輸入元7、0、4及5中的任何元；以及，OR閘1417偵測輸入元7是否不等於輸入元0、1、5 及6中的任何元。閘1410-1417的輸出M0-M7可以用以根據對應的輸入值何時等於或不等於周圍的輸入值，而將對應的遮罩欄位設定為未遮罩或遮罩值。也將瞭解，也可以使用OR閘1410-1417以外的例如反及(NAND)閘等邏輯，以實施設備1401的此遮罩設定邏輯。

圖15顯示用以提供向量水平比較功能的處理1501的一實施例的流程圖。藉由包括可由一般用途機器或是特定目的機器或是二者的組合執行之軟體或韌體作業碼或專用硬體之處理區塊，執行此處揭示的處理1501及其它處理。

在處理1501的處理區1510中，開始執行指令以提供向量水平比較功能。在處理區1520中，向量水平比較指令指明：目的地運算元、向量元的大小、及源運算元被解碼。在某些實施例中，舉例而言，藉由指明遮罩以識別源運算元中向量元中的部份，向量水平比較指令也指明源運算元中向量元的部份。在向量水平比較指令的某些實施例中，目的地運算元與源運算元相同、或是與遮罩運算元相同。在處理區塊1530中，從源運算元中向量元的指定大小的資料欄位中讀取值，以回應解碼的第一指令。在處理區塊1540中，比較從源運算元的資料欄位讀取的值之相等性。然後，在處理區1550塊中，決定是否偵測到不相等。假使為否，則在處理區塊1580中正常地完成指令，以及，處理從處理區塊1580繼續進行至處理區塊1590，在其中，用以提供向量水平比較功能的指令執行結束。

否則，在處理區塊1570中發出偵測到不相等的訊號，以回應偵測到源運算元的一或更多資料欄位的不相等。將瞭解，在某些實施例中，發出偵測訊號包括造成對應於偵測到不相等的捕捉，及/或將旗標設定至對應於偵測到不相等的狀態，及/或將遮罩欄位設定於對應於偵測到不相等的被遮罩狀態。

圖16顯示提供向量水平比較功能的處理1601的另一實施例之流程圖。在處理1601的處理區塊1610中，開始執行指令以提供向量水平比較功能。在處理區塊1620中，向量水平比較指令指明：目的地運算元、向量元的大小、遮罩、及源運算元被解碼，遮罩用以識別源運算元中的向量元的一部份。在向量水平比較指令的某些實施例中，目的地運算元也與源運算元相同、或是與遮罩運算元相同。在處理區塊1630中，從源運算元中向量元的指定大小的未遮罩資料欄位中讀取值，以回應解碼的第一指令。在處理區塊1640中，將從源運算元的資料欄位讀取的值比較彼此的相等性。然後，在處理區塊1650中，決定從源運算元的資料欄位讀取的所有值是否相等。假使是，則在處理區塊1680中指令正常地完成，以及，相等的值儲存在目的地運算元中。然後，處理從處理區塊1680進行至處理區塊1690，在其中，用以提供向量水平比較功能的指令執行結束。

否則，在處理區塊1670中，舉例而言，藉由造成捕捉、及/或將旗標設定至對應於偵測到不相等的狀態、及/ 或將遮罩欄位設定於對應於偵測到不相等的被遮罩狀態，而發出偵測到不相等的訊號，以回應偵測到源運算元的一或更多資料欄位的不相等。

圖17顯示提供向量水平比較功能的處理1701的另一實施例之流程圖。在處理1701的處理區塊1710中，開始執行指令以提供向量水平比較功能。在處理區塊1720中，向量水平比較指令指明：目的地運算元、向量元的大小、遮罩、及源運算元被解碼，遮罩用以識別源運算元中的向量元的一部份。在向量水平比較指令的某些實施例中，目的地運算元也與源運算元相同、或是與遮罩運算元相同。在處理區塊1730中，從源運算元中向量元的指定大小的未遮罩資料欄位中讀取值，以回應解碼的第一指令。在處理區塊1740中，將從源運算元的資料欄位讀取的值比較彼此的相等性。然後，在處理區塊1750中，決定從源運算元的資料欄位讀取的所有值是否相等。假使是，則在處理區塊1780中指令正常地完成，以及，相等的值廣播給目的地運算元中指定大小的資料欄位。然後，處理從處理區塊1780進行至處理區塊1790，在其中，用以提供向量水平比較功能的指令執行結束。

否則，在處理區塊1760中為了不相等的值而將遮罩欄設定於被遮罩狀態、以及在處理區塊1770中藉由造成捕捉，而發出偵測到不相等的訊號，以回應偵測到源運算元的一或更多資料欄位的不相等。對於向量水平比較指令的某些實施例，提供所有未遮罩的元之相等性比較以及將相等值廣播給目的地向量運算元使得例外處理器或捕捉處理器能夠在偵測到不相等後恢復及校正資料。

將瞭解，在處理1701、與在例如處理1501及處理1601等其它處理中，雖然說明用以提供向量水平比較功能的指令執行，但是，例如管路400的級402-414及/或級418-424中之一或更多等其它步驟或級也可以發生，以便完全地便於或回應用以提供向量水平比較功能的指令。雖然上述參考遮罩及被遮罩及未被遮罩的向量元以說明用以提供向量水平比較功能的指令，但是，遮罩及被遮罩及未被遮罩的向量元對於這些指令的某些實施例的使用並非必要的，且不使用這些特點，仍可實施本發明。

也將瞭解，支援向量水平比較功能的某些實施例未顯著地增加實施成本，而仍能提供高產能處理器中典型的容錯及/或偵測特點。在容錯是高度需要的電腦系統特點之極端環境中，具有水平比較功能的商用處理器提供容錯及/或偵錯以及高度整合的優點，但較小且較輕，並比例如FPGA技術等其它替代具有更佳的電力效率。由於尺寸縮減及封裝中的電晶體數目增加而增加導因於阿爾發粒子及其它意外因素的故障機率，所以，愈來愈需要這些特點。

此處揭示的機制的實施例可以以硬體、軟體、韌體、或這些實施方式的組合實施。本發明的實施例可以實施為在包括至少一處理器、儲存系統(包含依電性及非依電性記憶體及/或儲存元件)、至少一輸入裝置、及至少一輸出裝置的可編程系統上執行的電腦程式或程式碼。

程式碼可以應用至輸入指令以執行此處所述的功能及產生輸出資訊。輸出資訊可以以已知方式應用至一或更多輸出裝置。為了此應用目的，處理系統包含具有處理器的任何系統，舉例而言，處理器可為數位訊號處理器(DSP)、微控制器、特定應用積體電路(ASIC)、或是微處理器。

程式碼可以以高階程序或物件導向程式語言實施，以與處理系統通訊。於需要時程式碼也可由組合語言或機器語言實施。事實上，此處所述的機制不限於任何特定程式語言的範圍。在任何情形中，語言可為經過編譯或解譯的語言。

至少一實施例的一或更多態樣可由代表處理器之內的各種邏輯之儲存在機器可讀取的媒體上的代表指令實施，當由機器讀取時，這些指令會促使機器製造邏輯以執行此處所述的技術。這些表示，例如「IP核心」，可以儲存在實體的、機器可讀取的媒體中及供應給各式各樣的客戶或製造設備以載入真正製造邏輯或處理器的製造機器中。

此機器可讀取的儲存媒體包含但不限於由機器或裝置製造或形成的物體之非暫時的實體配置，包含例如硬碟等儲存媒體、包括軟碟、光碟、光碟唯讀記憶體(CD-ROM)、光碟可重寫(CD-RW)、及磁光碟等任何其它型式的碟片、例如唯讀記憶體(ROM)、例如動態隨機存取記憶體裝置等隨機存取記憶體(RAM)、靜態隨機存取記憶體(SRAM)、可抹拭可編程唯讀記憶體(EPROM)、快閃記憶體、電氣可抹拭可編程唯讀記憶體(EEPROM)等半導體裝置、磁或光學卡、或任何適用於儲存電子指令的其它型式的媒體。

因此，本發明的實施例也包含非暫時的、實體的機器可讀取的媒體，其含有指令或含有設計資料，例如硬體說明語言(HDL)，以界定此處所述的結構、電路、設備、處理器及/或系統特定。這些實施例也將稱為程式產品。

在某些情形中，指令轉換器可以用以將指令從源指令集轉換成目標指令集。舉例而言，指令轉換器可以將指令轉譯(例如，使用靜態二進位轉譯、包含動態編譯之動態二進位轉譯)、變種、模仿、或其它方式轉換成為一或更多要由核心處理的其它指令。指令轉換器可以以軟體、硬體、韌體、或其組合實施。指令轉換器可以在處理器上、離開處理器、或是部份在或部份離開處理器。

因此，揭示執行根據至少一實施例的一或更多指令之技術。雖然在附圖中說明及顯示某些舉例說明的實施例，但是，須瞭解這些實施例僅為說明性而非寬廣發明的限定，且由於習於此技藝者在瞭解本揭示之後，可以產生各種其它修改，所以，本發明不限於所述及所示的特定構造及配置。在例如本技術領域等成長快速且不易預測未來進步之技術領域中，在不悖離本揭示的原理或後附申請專利範圍的範圍之下，揭示的實施例在配置及細節上容易修改以方便技術進步。

100‧‧‧電腦系統

140‧‧‧資料處理系統

160‧‧‧資料處理系統

170‧‧‧處理核心

162‧‧‧執行單元

164‧‧‧暫存器檔案集

165‧‧‧解碼器

165B‧‧‧解碼器

200‧‧‧處理器

490‧‧‧核心

500‧‧‧處理器

600‧‧‧系統

700‧‧‧多處理器

800‧‧‧第三系統

900‧‧‧系統晶片

1000‧‧‧處理器

1140‧‧‧記憶體

1150‧‧‧有線連結

1160‧‧‧無線連結

1401‧‧‧設備

在附圖中，以舉例方式而非限定方式，說明本發明。

圖1A是執行指令以提供向量水平比較功能的系統之一實施例的方塊圖。

圖1B是執行指令以提供向量水平比較功能的系統之另一實施例的方塊圖。

圖1C是執行指令以提供向量水平比較功能的系統之另一實施例的方塊圖。

圖2是執行指令以提供向量水平比較功能的處理器之一實施例的方塊圖。

圖3A顯示根據一實施例的緊縮資料型式。

圖3B顯示根據一實施例的緊縮資料型式。

圖3C顯示根據一實施例的緊縮資料型式。

圖3D顯示根據一實施例的提供向量水平比較功能的指令編碼。

圖3E顯示根據另一實施例的提供向量水平比較功能的指令編碼。

圖3F顯示根據另一實施例的提供向量水平比較功能的指令編碼。

圖3G顯示根據另一實施例的提供向量水平比較功能的指令編碼。

圖3H顯示根據另一實施例的提供向量水平比較功能的指令編碼。

圖4A顯示提供向量水平比較功能的指令之處理器微架構的一實施例的元件。

圖4B顯示提供向量水平比較功能的指令之處理器微架構的另一實施例的元件。

圖5是執行提供向量水平比較功能的指令之處理器的一實施例的方塊圖。

圖6是執行提供向量水平比較功能的指令之電腦系統的一實施例的方塊圖。

圖7是執行提供向量水平比較功能的指令之電腦系統的另一實施例的方塊圖。

圖8是執行提供向量水平比較功能的指令之電腦系統的另一實施例的方塊圖。

圖9是執行提供向量水平比較功能的指令之系統晶片的一實施例的方塊圖。

圖10是執行提供向量水平比較功能的指令之處理器的一實施例的方塊圖。

圖11是執行提供向量水平比較功能的IP核心發展系統的一實施例的方塊圖。

圖12顯示提供向量水平比較功能的架構模擬系統的一實施例。

圖13是執行提供向量水平比較功能的轉譯指令之系統的一實施例。

圖14顯示執行提供向量水平比較功能的設備的一實施例。

圖15顯示提供向量水平比較功能的處理的一實施例的流程圖。

圖16顯示提供向量水平比較功能的處理的替代實施例的流程圖。

圖17顯示提供向量水平比較功能的處理的另一替代實施例的流程圖。

Claims

一種處理器，包括：向量暫存器，包括第一眾多資料欄位以儲存向量元的值；解碼級，用以將第一指令解碼，該第一指令指明：目的地運算元、該向量元的大小、該第一眾多資料欄位的一部份、及源運算元；以及執行單元，為回應該解碼的第一指令，執行下述：從該源運算元中的該向量元的大小的資料欄位中讀取值；將從該源運算元的該資料欄位中讀出的值彼此比較相等性；及為回應偵測到該源運算元的一或更多資料欄位的不相等，發出不相等的該偵測之訊號。
如申請專利範圍第1項之處理器，該第一指令指明識別該第一眾多資料欄位的該部份的遮罩，其中，從該源運算元中的資料欄位讀取的該值對應於未由該第一指令指明的該遮罩所遮罩的該源運算元中的向量元。
如申請專利範圍第2項之處理器，其中，該執行單元將該值廣播給該目的地運算元中該被指明的大小的所有資料欄位，以回應該源運算元的所有未被遮罩的資料欄位等於特定值。
如申請專利範圍第1項之處理器，其中，發出該偵測的訊號包括造成對應於偵測到不相等的捕捉。
如申請專利範圍第1項之處理器，其中，發出該偵測的訊號包括將旗標設定在對應於偵測到不相等的第一狀態。
如申請專利範圍第1項之處理器，其中，發出該偵測的訊號包括將遮罩欄位設定在對應於偵測到不相等的值之被遮罩狀態。
如申請專利範圍第1項之處理器，其中，由該第一指令指明的該目的地運算元是由該第一指令指明的該源運算元。
一種機器可讀取的媒體，用以記錄包含第一可執行指令的功能說明材料，假使由機器執行時促使該機器：從由該第一可執行指令指明的源運算元中用以儲存被遮罩及未被遮罩的向量元的值之第一眾多資料欄位的一部份讀取值；將從該源運算元的該資料欄位中讀出的值彼此比較相等性；及為回應偵測到來自該源運算元的資料欄位的一或更多值的不相等，發出不相等的該偵測之訊號。
如申請專利範圍第8項之機器可讀取的媒體，該第一可執行指令指明識別該第一眾多資料欄位的該部份的遮罩，其中，從該源運算元中的資料欄位讀取的該值對應於未由該第一可執行指令指明的該遮罩所遮罩的該源運算元中的向量元。
如申請專利範圍第9項之機器可讀取的媒體，其中，促使該機器將該值廣播給該目的地運算元中該被指明的大小的所有資料欄位，以回應該源運算元的所有未被遮罩的資料欄位等於特定值。
如申請專利範圍第9項之機器可讀取的媒體，其中，發出不相等的該偵測的訊號包括造成對應於偵測到不相等的捕捉。
如申請專利範圍第9項之機器可讀取的媒體，其中，發出不相等的該偵測的訊號包括將旗標設定在對應於偵測到不相等的第一狀態。
如申請專利範圍第8項之機器可讀取的媒體，其中，發出不相等的該偵測的訊號包括將遮罩欄位設定在對應於偵測到不相等的值之被遮罩狀態。
一種處理系統，包括：記憶體；及第一眾多處理器，該第一眾多處理器的各處理器包括：向量暫存器，包括用以儲存向量元的值之第一眾多資料欄位；解碼級，用以將第一指令解碼，該第一指令指明：目的地運算元、該向量元的大小、該第一眾多資料欄位的一部份、及源運算元；以及執行單元，為回應該解碼的第一指令，執行下述：從該源運算元中的該向量元的大小的資料欄位中讀取值；將從該源運算元的該資料欄位中讀出的值彼此比較相等性；及為回應偵測到該源運算元的一或更多資料欄位的不相等，發出不相等的該偵測之訊號。
如申請專利範圍第14項之處理系統，該第一指令指明識別該第一眾多資料欄位的該部份的遮罩，其中，從該源運算元中的資料欄位讀取的該值對應於未由該第一指令指明的該遮罩所遮罩的該源運算元中的向量元。
如申請專利範圍第15項之處理系統，其中，該執行單元將該值廣播給該目的地運算元中該被指明的大小的所有資料欄位，以回應該源運算元的所有未被遮罩的資料欄位等於特定值。
如申請專利範圍第14項之處理系統，其中，發出該偵測的訊號包括將旗標設定在對應於偵測到不相等的第一狀態。
如申請專利範圍第14項之處理系統，其中，發出該偵測的訊號包括造成對應於偵測到不相等的捕捉。
如申請專利範圍第18項之處理系統，其中，發出該偵測的訊號包括將遮罩欄位設定在對應於偵測到不相等的值之被遮罩狀態。
如申請專利範圍第14項之處理系統，其中，由該第一指令指明的該目的地運算元是由該第一指令指明的該源運算元。
一種電腦實施的方法，包括：接收第一指令，該第一指令指明：目的地運算元、源運算元、向量元的大小、及該源運算元中用以儲存被遮罩及未被遮罩的向量元的該第一眾多資料欄位的一部份；從由該第一指令指明的源運算元中用以儲存被遮罩及未被遮罩的向量元的該第一眾多資料欄位的該部份讀取值；將從該源運算元的該資料欄位中讀出的值彼此比較相等性；及為回應偵測到來自該源運算元的資料欄位的一或更多值的不相等，發出不相等的該偵測之訊號。
如申請專利範圍第21項之電腦實施的方法，該第一指令指明識別該第一眾多資料欄位的該部份的遮罩，其中，從該源運算元中的資料欄位讀取的該值對應於未由該第一指令指明的該遮罩所遮罩的該源運算元中的向量元。
如申請專利範圍第22項之電腦實施的方法，其中，將該值廣播給該目的地運算元中該被指明的大小的所有資料欄位，以回應該源運算元的所有未被遮罩的資料欄位等於特定值。
如申請專利範圍第21項之電腦實施的方法，其中，發出不相等的該偵測的訊號包括將旗標設定在對應於偵測到不相等的第一狀態。
如申請專利範圍第21項之電腦實施的方法，其中，發出不相等的該偵測的訊號包括造成對應於偵測到不相等的捕捉。
如申請專利範圍第25項之電腦實施的方法，其中，發出不相等的該偵測的訊號包括將遮罩欄位設定在對應於偵測到不相等的值之被遮罩狀態。
如申請專利範圍第21項之電腦實施的方法，其中，由該第一指令指明的該目的地運算元是由該第一指令指明的該源運算元。