KR102472894B1 - 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 방법, 장치, 명령어들 및 로직 - Google Patents
벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 방법, 장치, 명령어들 및 로직 Download PDFInfo
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Abstract
명령어들 및 로직이 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공한다. 일부 프로세서 실시예들은 가변적인 복수의 데이터 필드를 갖는 제1 및 제2 레지스터를 포함하며, 데이터 필드들 각각은 제1 데이터 유형의 요소를 저장한다. 프로세서는 일부 실시예들에서 벡터 패킹된 투플 교차 비교들에 대한 SIMD 명령어들을 실행하며, 제1 레지스터의 투플 내의 데이터 필드들의 부분의 각각의 데이터 필드에 대해 그 대응하는 요소를 제2 레지스터의 투플 내의 데이터 필드들의 대응하는 부분의 모든 요소와 비교하고, 대응하는 비교에 따라 대응하는 제1 레지스터 부분의 마스킹되지 않은 요소들에 대응하는 비트 마스크에서, 제2 레지스터 부분의 요소들에 대응하는 마스크 비트들을 설정한다. 일부 실시예들에서, 비트 마스크들은 제3 레지스터의 데이터 필드들의 대응하는 요소들에 의해 시프트된다. 비교 유형은 즉치 피연산자에 의해 지시된다.
Description
<관련 출원에 대한 상호 참조>
본 출원은 2010년 12월 21일자로 출원된 "Mechanism for Conflict Detection Using SIMD"라는 명칭의 출원번호 제12/974,157호; 2010년 12월 22일자로 출원된 "Vector Conflict Instructions"라는 명칭의 출원번호 제12/976,616호; 및 2012년 12월 29일자로 출원된 "Method, Apparatus, Instructions and Logic to Provide Vector Address Conflict Detection Functionality"라는 명칭의 출원번호 제13/731,006호에 관련되어 있다.
<개시 내용의 분야>
본 개시 내용은 처리 로직, 마이크로 프로세서들, 및 프로세서 또는 다른 처리 로직에 의해 실행될 때 논리적, 수학적, 또는 다른 함수 연산(functional operation)들을 실행하는 연관된 명령어 세트 아키텍처 분야에 관한 것이다. 특히, 본 개시내용은 SIMD(single-instruction multiple-data) 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 프로세서 명령어들 및 로직에 관한 것이다.
현대의 프로세서는 종종 계산 집약적이지만, 예를 들어, SIMD 벡터 레지스터와 같은 다양한 데이터 저장 디바이스를 이용한 효율적인 구현을 통해 활용될 수 있는 고수준의 데이터 병렬성을 제공하는 연산을 제공하는 명령어들을 포함한다. SIMD 실행시, 단일 명령어는 다수의 데이터 요소를 동반하여 또는 동시에 연산한다. 이것은 통상적으로 각각 다수의 데이터 요소들을 보유(hold)하거나 연산할 수 있게 하는, 레지스터들 및 ALU(arithmetic logic unit)들과 같은 다양한 리소스들의 폭을 확장함으로써 구현된다.
중앙 처리 장치(CPU)는 벡터의 SIMD 처리를 지원하는 병렬 하드웨어를 제공할 수 있다. 벡터는 연속적인 많은 데이터 요소(data element)를 보유하는 데이터 구조이다. 사이즈가 L인 벡터 레지스터는 사이즈가 M인 N개의 벡터 요소를 포함할 수 있으며, 여기서 N=L/M이다. 예를 들면, 64-바이트 벡터 레지스터는 (a) 각 요소가 1 바이트를 차지하는 데이터 항목(data item)을 보유하는 64개의 벡터 요소, (b) 각각 2 바이트(또는 1 "워드(word)")를 차지하는 데이터 항목을 보유하는 32개의 벡터 요소, (c) 각각 4 바이트(또는 1 "더블워드(doubleword)")를 차지하는 데이터 항목을 보유하는 16개의 벡터 요소, 또는 (d) 각각 8 바이트(또는 1 "쿼드워드(quadword)")를 차지하는 데이터 항목을 보유하는 8개의 벡터 요소로 분할될 수 있다.
다수의 애플리케이션은 다량의 데이터-레벨 병렬성을 가지고 있으며 SIMD 지원으로부터 이익을 얻을 수 있다. 그러나, 일부 애플리케이션들은 상당한 양의 시간을 일련의 희소(sparse) 위치에서의 연산에 소비한다. 게다가, 때때로 순차적인 연산은 동일한 희소 위치에서 수행되며 그에 따라 이들 애플리케이션은 SIMD 연산으로부터 제한된 이익만을 볼 수 있다. SIMD 효율을 유지하기 위해, 일부 아키텍처들은 SIMD 산술 연산은 물론 (수집 및 분산 연산들(gather and scatter operations)을 통한) SIMD 메모리 판독 및 기입을 허용한다. 분산 축소(scatter reduction)는 많은 애플리케이션에서 공통된 연산이다. 예를 들어, 분산-부가 연산(scatter-add operation)은 종종 랜덤일 수 있는, 인덱스들의 분포에 따라 제1 어레이의 다중 값들이 제2 어레이의 선택된 요소들로 축소(즉, 요소들에 부가)되도록 하는데 이용될 수 있다. 그러나 이것 때문에, 다수의 요소를 동시에(즉, SIMD 모드에서) 효율적으로 처리하기가 어려울 수 있다. 한가지 관심사는 스칼라 프로그램 순서를 필요할 때 확실하게 보존시키는 것이다. 다른 관심사는 데이터가 메모리로 분산될 때, 메모리 어드레스의 최종 벡터가 고유 어드레스만을 확실하게 포함하는 것이다(즉, 복제된 어드레스가 존재하지 않는다).
예를 들어, 히스토그램 계산들은 많은 이미지 처리 애플리케이션에서 공통된 연산이다. 히스토그램은 이미지에서 화소들의 칼라 값들의 분포를 추적하는데 사용될 수 있다. 그러나, 히스토그램 어레이에 대한 갱신은 어레이에 대한 입력 데이터에 따라, 랜덤일 수 있다. 특히, 인접하는 요소들의 인덱스들은 동일한 히스토그램 빈(histogram bin)을 가리킬 수 있다. 따라서, 충돌 검출 및 해소(resolution)는 동일한 위치에 대한 다수의 종속적인 갱신을 검출하고 스칼라 프로그램 순서를 확실하게 보존하기 위해 필요하다. 이것은 엄밀하게 말하면 다수의 데이터를 동반하여 또는 동시에(즉, SIMD 연산을 이용하여) 처리하는 것을 매우 어렵게 만들 수 있는 일종의 조건이다.
지금까지, 그러한 충돌 관심사 및 관련 처리의 어려움에 대한 잠재적인 해결책에 대해 충분히 탐구되지 않았다.
본 발명은 첨부 도면들에 한정이 아니라 예시적으로 도시된다.
도 1a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 시스템의 일 실시예의 블록도이다.
도 1b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 1c는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 2는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 3a는 일 실시예에 따른 패킹된 데이터 유형을 나타낸다.
도 3b는 일 실시예에 따른 패킹된 데이터 유형을 나타낸다.
도 3c는 일 실시예에 따른 패킹된 데이터 유형을 나타낸다.
도 3d는 일 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3e는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3f는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3g는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3h는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 4a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서 마이크로 아키텍처의 일 실시예의 요소들을 도시한다.
도 4b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서 마이크로 아키텍처의 다른 실시예의 요소들을 도시한다.
도 5는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서의 일 실시예의 블록도이다.
도 6은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 컴퓨터 시스템의 일 실시예의 블록도이다.
도 7은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 8은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 9는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 시스템 온 칩의 일 실시예의 블록도이다.
도 10은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서의 실시예의 블록도이다.
도 11은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 IP 코어 개발 시스템의 일 실시예의 블록도이다.
도 12는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 아키텍처 에뮬레이션 시스템의 일 실시예를 도시한다.
도 13은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 변환하는 시스템의 일 실시예를 도시한다.
도 14a는 효과적인 벡터 어드레스 충돌 해소를 위해 치환 제어(permute control)를 생성하기 위해 SIMD 벡터 선행 제로 카운트 명령어를 사용하는 일례의 일 실시예에 대한 흐름도를 도시한다.
도 14b는 효율적인 벡터 어드레스 충돌 해소를 위해 SIMD 벡터 어드레스 충돌 마스크를 사용하는 일례의 일 실시예의 흐름도를 도시한다.
도 15a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하는 프로세서에서의 프로세스의 일 실시예에 대한 흐름도를 도시한다.
도 15b는 효율적인 벡터 어드레스 충돌 해소를 위해 SIMD 벡터 어드레스 충돌 마스크들을 사용하는 프로세스의 일 실시예에 대한 흐름도를 도시한다.
도 16은 효과적인 벡터 어드레스 충돌 해소를 위해 치환 제어를 생성하는 데 유용한 SIMD 벡터 선행 제로 카운트 기능을 제공하는 명령어를 실행하기 위한 장치의 종래의 기술 실시예를 도시한다.
도 17a-17c는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들의 일부 대안적인 실시예를 도시한다.
도 18은 효율적인 벡터 어드레스 충돌 해소를 위한 어드레스 충돌 마스크들을 생성하기 위해 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어의 결과들을 결합하는 방법의 실시예를 도시한다.
도 19a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하기 위한 장치의 실시예를 도시한다.
도 19b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하기 위한 장치의 대안의 실시예를 도시한다.
도 1a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 시스템의 일 실시예의 블록도이다.
도 1b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 1c는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 시스템의 다른 실시예의 블록도이다.
도 2는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하는 프로세서의 일 실시예의 블록도이다.
도 3a는 일 실시예에 따른 패킹된 데이터 유형을 나타낸다.
도 3b는 일 실시예에 따른 패킹된 데이터 유형을 나타낸다.
도 3c는 일 실시예에 따른 패킹된 데이터 유형을 나타낸다.
도 3d는 일 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3e는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3f는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3g는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 3h는 다른 실시예에 따라 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어 인코딩을 도시한다.
도 4a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서 마이크로 아키텍처의 일 실시예의 요소들을 도시한다.
도 4b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서 마이크로 아키텍처의 다른 실시예의 요소들을 도시한다.
도 5는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서의 일 실시예의 블록도이다.
도 6은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 컴퓨터 시스템의 일 실시예의 블록도이다.
도 7은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 8은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 컴퓨터 시스템의 다른 실시예의 블록도이다.
도 9는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 시스템 온 칩의 일 실시예의 블록도이다.
도 10은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행하기 위한 프로세서의 실시예의 블록도이다.
도 11은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 IP 코어 개발 시스템의 일 실시예의 블록도이다.
도 12는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 아키텍처 에뮬레이션 시스템의 일 실시예를 도시한다.
도 13은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 변환하는 시스템의 일 실시예를 도시한다.
도 14a는 효과적인 벡터 어드레스 충돌 해소를 위해 치환 제어(permute control)를 생성하기 위해 SIMD 벡터 선행 제로 카운트 명령어를 사용하는 일례의 일 실시예에 대한 흐름도를 도시한다.
도 14b는 효율적인 벡터 어드레스 충돌 해소를 위해 SIMD 벡터 어드레스 충돌 마스크를 사용하는 일례의 일 실시예의 흐름도를 도시한다.
도 15a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하는 프로세서에서의 프로세스의 일 실시예에 대한 흐름도를 도시한다.
도 15b는 효율적인 벡터 어드레스 충돌 해소를 위해 SIMD 벡터 어드레스 충돌 마스크들을 사용하는 프로세스의 일 실시예에 대한 흐름도를 도시한다.
도 16은 효과적인 벡터 어드레스 충돌 해소를 위해 치환 제어를 생성하는 데 유용한 SIMD 벡터 선행 제로 카운트 기능을 제공하는 명령어를 실행하기 위한 장치의 종래의 기술 실시예를 도시한다.
도 17a-17c는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들의 일부 대안적인 실시예를 도시한다.
도 18은 효율적인 벡터 어드레스 충돌 해소를 위한 어드레스 충돌 마스크들을 생성하기 위해 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어의 결과들을 결합하는 방법의 실시예를 도시한다.
도 19a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하기 위한 장치의 실시예를 도시한다.
도 19b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하기 위한 장치의 대안의 실시예를 도시한다.
다음의 설명은 프로세서, 컴퓨터 시스템, 또는 다른 처리 장치 내에서 또는 그와 연관하여 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들 및 처리 로직을 개시한다. SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들 및 로직이 여기에 개시되어 있다. 일부 실시예들은 가변적인 복수의 데이터 필드를 갖는 제1 및 제2 레지스터를 갖는 프로세서를 포함하며, 데이터 필드들 각각은 제1 데이터 유형의 요소를 저장한다. 프로세서는 일부 실시예들에서 벡터 패킹된 투플 교차 비교에 대한 SIMD 명령어를 실행하며, 제1 레지스터의 투플 내의 데이터 필드들의 부분의 각각의 데이터 필드에 대해 그 대응하는 요소를 제2 레지스터의 투플 내의 데이터 필드들의 대응하는 부분의 모든 요소와 비교하고, 대응하는 비교에 따라 대응하는 제1 레지스터 부분의 각각의 마스킹되지 않은 요소에 대응하는 비트 마스크에서, 제2 벡터 부분의 각각의 요소에 대응하는 마스크 비트를 설정한다. 일부 실시예들에서 패킹된 투플들은 각각 2, 4 또는 8개의 요소를 포함할 수 있다. 일부 실시예들에서, 비트 마스크들은 또한 목적지 레지스터에 저장되기 전에 제3 레지스터의 데이터 필드들의 대응하는 요소들에 의해 시프트될 수 있다. 비교 유형은 명령어에 의해 지정된 즉치 피연산자에 의해 지시될 수 있다. 일부 실시예들에서, 제3 레지스터는 목적지 레지스터와 동일한 레지스터일 수 있다.
비교되는 요소들, 예를 들어, 인덱스들이 비교 결과들을 나타내기 위해 필요한 마스크들과 동일한 사이즈이면(예를 들어, 256 비트 레지스터들에서 16개의 16 비트 요소들), 모든 요소들을 교차 비교하기 위한 명령어를 수행하는 것이 적절할 수 있다. 그러나 비교 결과들을 나타내는 데 이용 가능한 비트들보다 비교할 요소들이 더 많을 경우, 대안의 해결책이 필요할 수 있다. SIMD 벡터 패킹된 투플 비교 명령어들이, 본 명세서에 개시된 바와 같이, 효과적인 SIMD 어드레스 충돌 해소를 위해 충돌 마스크들을 생성하기 위해 결합된 결과 및 SIMD 벡터 어드레스 충돌 검출 기능을 제공하기 위해 가변 사이즈의 요소들과 메모리 오프셋들을 위한 대안의 해결책들로서 사용될 수 있다는 것이 이해될 것이다. 또한, SIMD 벡터 패킹된 투플 비교 명령어들은 (예를 들어, 다양한 상이한 비교 연산들 중 임의의 하나가 유용할 수 있는 경우) 더 많은 범용적인 적용 가능성이 있을 수 있고, 모든 요소들을 교차 비교하는 명령어보다 영역 및 전력 면에서 더 적은 구현 비용을 필요로 한다는 점이 이해될 것이다.
다음 설명에는, 본 발명의 실시예들에 대한 보다 완전한 이해를 제공하기 위해, 처리 로직, 프로세서 유형, 마이크로 아키텍처 조건, 이벤트, 구현 메커니즘 등과 같은 수많은 특정한 상세가 기재되어 있다. 그러나, 본 기술 분야에 숙련된 자는 본 발명이 그러한 특정한 상세들 없이 실시될 수 있는 것을 알 수 있을 것이다. 또한, 본 발명의 실시예들을 불필요하게 모호하게 하는 것을 피하기 위해 일부 공지된 구조, 회로 등은 상세히 나타내지 않았다.
다음의 실시예들은 프로세서를 참조하여 설명되지만, 다른 실시예들은 다른 유형의 집적 회로들 및 로직 디바이스들에 적용할 수 있다. 본 발명의 실시예의 유사한 기술 및 교시는 더 높은 파이프라인 처리량 및 향상된 성능으로부터 이득을 얻을 수 있는 다른 유형의 회로들 또는 반도체 디바이스들에 적용될 수 있다. 본 발명의 실시예들의 교시는 데이터 조작(data manipulation)을 수행하는 임의의 프로세서나 머신에 적용가능하다. 그러나, 본 발명은 512 비트, 256 비트, 128 비트, 64 비트, 32 비트, 또는 16 비트 데이터 연산을 수행하는 프로세서나 머신으로 제한되지 않고, 데이터의 조작 또는 관리가 수행되는 임의의 프로세서 및 머신에 적용될 수 있다. 또한, 다음의 설명은 예시들을 제공하고, 첨부 도면들은 설명을 위해 다양한 예시들을 보여준다. 그러나, 이들 예는 본 발명의 실시예들의 모든 가능한 구현의 빠짐없는 목록을 제공하기 보다는 본 발명의 실시예들의 예를 제공하기 위함일 뿐이므로 제한적 의미로 해석되어서는 안된다.
이하의 예들이 실행 유닛 및 로직 회로와 관련하여 명령어 처리 및 배포를 기술하고 있지만, 본 발명의 다른 실시예들은 머신에 의해 수행될 때, 머신으로 하여금 본 발명의 적어도 하나의 실시예와 일치하는 기능들을 수행하게 하는, 유형의(tangible) 머신 판독 가능 매체에 저장되어 있는 데이터 및/또는 명령어를 통해 달성될 수 있다. 일 실시예에서, 본 발명의 실시예들과 연관된 기능들은 머신-실행가능한 명령어들로 구현된다. 명령어들은 명령어들로 프로그램되어 있는 범용 또는 특수 목적 프로세서로 하여금 본 발명의 단계들을 수행하게 하기 위해 이용될 수 있다. 본 발명의 실시예들은 본 발명의 실시예들에 따른 하나 이상의 연산을 수행하도록 컴퓨터(또는 기타의 전자 디바이스)를 프로그램하는데 이용될 수 있는 명령어를 저장하고 있는 머신 또는 머신-판독 가능 매체를 포함할 수 있는 컴퓨터 프로그램 제품 또는 소프트웨어로서 제공될 수 있다. 다른 대안으로서, 본 발명의 실시예들의 단계들은 단계들을 수행하는 고정 기능 로직을 포함하는 특정의 하드웨어 컴포넌트에 의해, 또는 프로그램된 컴퓨터 컴포넌트와 고정 기능 하드웨어 컴포넌트의 임의의 조합에 의해 수행될 수 있다.
본 발명의 실시예들을 수행하는 로직을 프로그램하는데 이용되는 명령어들은, DRAM, 캐시, 플래시 메모리, 또는 기타의 스토리지(storage)와 같은 시스템 내의 메모리에 저장될 수 있다. 또한, 명령어들은 네트워크를 통해 또는 기타의 컴퓨터 판독 가능 매체에 의해 배포될 수 있다. 따라서, 머신 판독 가능 매체는 머신(예컨대, 컴퓨터)에 의해 판독 가능 형태로 정보를 저장하거나 송신하기 위한 임의의 메커니즘을 포함할 수 있고, 플로피 디스켓, 광 디스크, 콤팩트 디스크, 판독 전용 메모리(CD-ROM), 및 광자기 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거가능 프로그램가능 판독 전용 메모리(EPROM), 전기 소거가능 프로그램가능 판독 전용 메모리(EEPROM), 자기 또는 광학 카드, 플래시 메모리 또는 전기, 광학, 음향 또는 다른 형태의 전파 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)를 통해 인터넷을 거쳐서 정보의 전송에 사용되는 유형의 머신 판독 가능 스토리지를 포함할 수 있으며, 이것으로 한정되지 않는다. 따라서, 컴퓨터 판독 가능 매체는 머신(예를 들어, 컴퓨터)에 의해 판독 가능 형태로 전자적 명령어나 정보를 저장 또는 전송하기 위한 임의 타입의 유형의 머신-판독 가능 매체를 포함한다.
설계는 작성으로부터 시뮬레이션을 거쳐 제조에 이르기까지 다양한 단계들을 거칠 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 나타낼 수 있다. 첫번째로, 시뮬레이션들에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어(hardware description language) 또는 다른 기능적 기술 언어를 사용하여 나타내어질 수 있다. 또한, 로직 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델이 설계 프로세스의 일부 단계들에서 생성될 수 있다. 더욱이, 대부분의 설계들은 일부 단계에서, 하드웨어 모델 내의 다양한 디바이스들의 물리적 배치를 표현하는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기술들이 이용되는 경우, 하드웨어 모델을 표현하는 데이터는 집적 회로를 생성하기 위해 사용되는 마스크들에 대한 상이한 마스크 층들 상의 다양한 특징들의 유무를 지정하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 임의의 형태의 머신 판독 가능 매체에 저장될 수 있다. 메모리 또는 디스크와 같은 자기 또는 광학 스토리지는, 이러한 정보를 전송하도록 변조되거나 기타의 방식으로 생성된 광학적 또는 전기적 파동을 통해 전송된 정보를 저장하는 머신 판독 가능 매체일 수 있다. 코드 또는 설계를 표시하거나 전달하는 전기 반송파가 전송될 때, 전기 신호의 복사, 버퍼링 또는 재전송이 수행되는 한, 새로운 사본이 만들어진다. 따라서, 통신 제공자 또는 네트워크 제공자는 유형의 머신 판독 가능 매체에 적어도 일시적으로, 본 발명의 실시예들의 기술을 구현하고 있는 반송파 내에 인코딩된 정보와 같은 아티클(article)을 저장할 수 있다.
최신 프로세서들에서는, 각종의 코드 및 명령어들을 처리 및 실행하기 위해 다수의 상이한 실행 유닛들이 사용된다. 일부 명령어는 더 빨리 완료되는 반면 다른 명령어는 완료를 위해 다수의 클록 사이클을 요구할 수 있기 때문에 모든 명령어들이 동등하게 생성되는 것은 아니다. 명령어들의 처리율이 보다 빠를수록, 프로세서의 전체 성능은 더 낫다. 따라서, 많은 명령어들을 가능한 한 빨리 실행하는 것이 유리할 것이다. 그러나, 복잡도가 더 크고 실행 시간 및 프로세서 리소스의 점에서 더 많은 것을 요구하는 어떤 명령어들이 있다. 예를 들면, 부동 소수점 명령어들, 로드/저장 연산들, 데이터 이동 등이 있다.
더 많은 컴퓨터 시스템들이 인터넷, 텍스트, 및 멀티미디어 애플리케이션에 이용됨에 따라, 추가적인 프로세서 지원이 시간의 경과에 따라 도입되어 왔다. 일 실시예에서, 명령어 세트는 데이터 유형, 명령어, 레지스터 아키텍처, 어드레싱 모드, 메모리 아키텍처, 인터럽트 및 예외 처리, 그리고 외부 입력 및 출력(I/O)을 포함한, 하나 이상의 컴퓨터 아키텍처와 연관될 수 있다.
일 실시예에서, 명령어 세트 아키텍처(ISA; instruction set architecture)는 하나 이상의 명령어 세트를 구현하는데 이용되는 프로세서 로직 및 회로들을 포함하는 하나 이상의 마이크로 아키텍처에 의해 구현될 수 있다. 따라서, 상이한 마이크로 아키텍처를 갖는 프로세서들은 공통의 명령어 세트의 적어도 일부를 공유할 수 있다. 예를 들어, Intel® Pentium 4 프로세서, Intel® CoreTM 프로세서, 및 미국 캘리포니아주 서니베일 소재의 Advanced Micro Devices, Inc.의 프로세서는 거의 동일한 버전의 x86 명령어 세트를 구현하지만(일부 확장들은 보다 새로운 버전이 부가되어 있음), 상이한 내부 설계를 가진다. 마찬가지로, ARM Holdings, Ltd., MIPS, 또는 그들의 면허소유자 또는 채택자들과 같은, 기타의 프로세서 개발사들에 의해 설계된 프로세서들은, 공통의 명령어 세트의 적어도 일부를 공유할 수 있지만, 상이한 프로세서 설계를 포함할 수 있다. 예를 들어, ISA의 동일한 레지스터 아키텍처는, 전용의 물리적 레지스터, 레지스터 리네이밍 메커니즘을 이용하여(예를 들어, 레지스터 별칭 테이블(RAT; Register Alias Table)을 이용하여) 하나 이상의 동적으로 할당되는 물리적 레지스터, ROB(Reorder Buffer) 및 리타이어먼트 레지스터 파일(retirement register file)을 포함한, 새로운 또는 공지된 기술을 이용하여, 상이한 마이크로 아키텍처에서 상이한 방식으로 구현될 수 있다. 일 실시예에서, 레지스터는 소프트웨어 프로그래머에 의해 어드레싱가능하거나 가능하지 않은 하나 이상의 레지스터, 레지스터 아키텍처, 레지스터 파일, 또는 기타의 레지스터 세트를 포함할 수 있다.
일 실시예에서, 명령어는 하나 이상의 명령어 포맷을 포함할 수 있다. 일 실시예에서, 명령어 포맷은 무엇보다도 수행될 연산 및 그 연산이 수행되는 피연산자(들)를 명시하는 다양한 필드들(비트수, 비트 위치 등)을 나타낼 수 있다. 일부 명령어 포맷은 더 분할되어 명령어 템플릿(또는 서브포맷)으로 정의될 수 있다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿은, 상이한 서브세트들의 명령어 포맷의 필드들을 갖도록 정의되거나 및/또는 주어진 필드가 상이하게 해석되도록 정의될 수 있다. 일 실시예에서, 명령어는 명령어 포맷을 이용하여(및 만일 정의되어 있다면, 그 명령어 포맷의 명령어 템플릿들 중 주어진 하나로) 표현되고, 연산 및 그 연산이 작용하게 될 피연산자를 명시하거나 나타낸다.
과학, 금융, 자동-벡터화된 범용, RMS(인식, 마이닝 및 합성), 및 시각적 및 멀티미디어 애플리케이션(예를 들어, 2D/3D 그래픽, 이미지 처리, 비디오 압축/압축해제, 음성 인식 알고리즘, 및 오디오 조작)은, 많은 수의 데이터 항목에 대해 동일한 연산이 수행될 것을 요구할 수 있다. 일 실시예에서, SIMD(Single Instruction Multiple Data)는 프로세서가 다수의 데이터 요소들에 대한 연산을 수행하게 하는 일종의 명령어를 지칭한다. SIMD 기술은 레지스터 내의 비트들을 다수의 고정-사이즈 또는 가변-사이즈 데이터 요소들로 논리적으로 구분할 수 있는 프로세서들에서 이용될 수 있으며, 각각의 데이터 요소는 별개의 값을 나타낸다. 예를 들어, 일 실시예에서, 64-비트 레지스터 내의 비트들은 4개의 별개의 16-비트 데이터 요소들을 포함하는 소스 피연산자로서 편성될 수 있고, 각각의 데이터 요소는 별개의 16-비트 값을 나타낸다. 이러한 유형의 데이터는 '패킹된' 데이터 유형 또는 '벡터' 데이터 유형이라 부를 수 있고, 이 데이터 유형의 피연산자들은 패킹된 데이터 피연산자 또는 벡터 피연산자라고 부른다. 일 실시예에서, 패킹된 데이터 항목 또는 벡터는 단일 레지스터 내에 저장된 패킹된 데이터 요소들의 시퀀스일 수 있고, 패킹된 데이터 피연산자 또는 벡터 피연산자는 SIMD 명령어(또는 '패킹된 데이터 명령어' 또는 '벡터 명령어')의 소스 또는 목적지 피연산자일 수 있다. 일 실시예에서, SIMD 명령어는 동일하거나 상이한 데이터 요소 순서로 동일하거나 상이한 수의 데이터 요소를 갖는 동일하거나 상이한 사이즈의 목적지 벡터 피연산자(결과 벡터 피연산자라고도 함)를 생성하기 위해 2개의 소스 벡터 피연산자에 수행될 단일의 벡터 연산을 명시한다.
x86, MMXTM, SSE(Streaming SIMD Extensions), SSE2, SSE3, SSE4.1, 및 SSE4.2 명령어를 포함하는 명령어 세트를 갖는 Intel® CoreTM 프로세서들, VFP(Vector Floating Point) 및/또는 NEON 명령어를 포함하는 명령어 세트를 갖는 ARM Cortex® 프로세서군과 같은 ARM 프로세서들, 및 중국 과학원의 컴퓨팅 기술 연구소(ICT; Institute of Computing Technology)에 의해 개발된 Loongson 프로세서군과 같은 MIPS 프로세서들에 의해 사용되는 것과 같은, SIMD 기술은, 애플리케이션 성능에서 상당한 개선을 가능케 했다(CoreTM 및 MMXTM은 미국 캘리포니아주, 산타 클라라 소재의 Intel Corporation의 등록 상표 또는 상표이다).
일 실시예에서, 목적지 및 소스 레지스터/데이터는 대응하는 데이터 또는 연산의 소스와 목적지를 나타내는 일반 용어이다. 일부 실시예들에서, 그들은 레지스터들, 메모리 또는 묘사된 것들과 다른 명칭들 또는 기능들을 갖는 다른 저장 영역들에 의해 구현될 수 있다. 예를 들어, 일 실시예에서, "DEST1"은 임시 기억 레지스터 또는 기타의 저장 영역인 반면, "SRC1" 및 "SRC2"는 제1 및 제2 소스 기억 레지스터 또는 기타의 저장 영역 등일 수 있다. 다른 실시예들에서, SRC 및 DEST 저장 영역들 중 2개 이상은 동일한 저장 영역(예컨대, SIMD 레지스터) 내의 상이한 데이터 저장 요소에 대응할 수 있다. 일 실시예에서, 소스 레지스터들 중 하나는, 예를 들어, 제1 및 제2 소스 데이터에 관해 수행된 연산의 결과를 목적지 레지스터로서 역할을 하는 2개의 소스 레지스터 중 하나에 기입(write back)함으로써, 목적지 레지스터로서 행동할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 명령어를 실행하기 위해 실행 유닛들을 포함하는 프로세서와 함께 형성된 예시적인 컴퓨터 시스템의 블록도이다. 시스템(100)은 본 명세서에 기술된 실시예에서와 같이 본 발명에 따른, 처리 데이터에 대한 알고리즘을 수행하는 로직을 포함하는 실행 유닛을 이용하는 프로세서(102)와 같은 컴포넌트를 포함한다. 시스템(100)은 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation으로부터 입수가능한 PENTIUM® III, PENTIUM® 4, Xeon™, Itanium®, XScale™ 및/또는 StrongARM™ 마이크로프로세서에 기초한 처리 시스템을 나타내지만, 다른 시스템(다른 마이크로프로세서를 갖는 PC, 엔지니어링 워크스테이션, 셋톱 박스 등을 포함함)도 사용될 수 있다. 일 실시예에서, 샘플 시스템(100)은 미국 워싱턴주 레드몬드 소재의 Microsoft Corporation으로부터 입수가능한 WINDOWS™ 운영 체제의 어떤 버전을 실행할 수 있지만, 다른 운영 체제(예컨대, UNIX 및 Linux), 내장된 소프트웨어, 및/또는 그래픽 사용자 인터페이스도 역시 사용될 수 있다. 따라서, 본 발명의 실시예들은 하드웨어 회로와 소프트웨어의 임의의 특정한 조합으로 제한되지 않는다.
실시예들은 컴퓨터 시스템에 제한되지 않는다. 본 발명의 대안적인 실시예들은 핸드헬드 디바이스 및 내장된 애플리케이션과 같은 다른 디바이스들에서 이용될 수 있다. 핸드헬드 디바이스의 일부 예들은 휴대폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 내장된 애플리케이션들은 마이크로 제어기, 디지털 신호 프로세서(DSP), SoC(system on a chip), 네트워크 컴퓨터(NetPC), 셋톱 박스, 네트워크 허브, 광역 네트워크(WAN) 스위치, 또는 적어도 하나의 실시예에 따라 하나 이상의 명령어들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다.
도 1a는 본 발명의 일 실시예에 따라 적어도 하나의 명령어를 수행하기 위해 알고리즘을 수행하는 하나 이상의 실행 유닛들(108)을 포함하는 프로세서(102)와 함께 형성된 컴퓨터 시스템(100)의 블록도이다. 일 실시예가 단일 프로세서 데스크톱 또는 서버 시스템과 관련하여 기술될 수 있지만, 대안적인 실시예들은 멀티프로세서 시스템에 포함될 수 있다. 시스템(100)은 '허브' 시스템 아키텍처의 일례이다. 컴퓨터 시스템(100)은 데이터 신호를 처리하는 프로세서(102)를 포함한다. 프로세서(102)는 예를 들어, CISC(complex instruction set computer) 마이크로프로세서, RISC(reduced instruction set computing) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 명령어 세트의 조합을 구현하는 프로세서, 또는 디지털 신호 프로세서와 같은 임의의 다른 프로세서 디바이스일 수 있다. 프로세서(102)는 프로세서(102)와 시스템(100) 내의 다른 컴포넌트들 사이에 데이터 신호를 송신할 수 있는 프로세서 버스(110)에 결합된다. 시스템(100)의 요소들은 이 기술에 정통한 자들에게 주지된 종래의 기능들을 수행한다.
일 실시예에서, 프로세서(102)는 레벨 1(L1) 내부 캐시 메모리(104)를 포함한다. 아키텍처에 따라서, 프로세서(102)는 단일 내부 캐시 또는 다중 레벨의 내부 캐시를 가질 수 있다. 다른 대안으로서, 다른 실시예에서, 캐시 메모리는 프로세서(102)의 외부에 존재할 수 있다. 다른 실시예들은 또한 특별한 구현 및 필요에 따라 내부 캐시들과 외부 캐시들 양쪽 모두의 조합을 포함할 수 있다. 레지스터 파일(106)은 정수 레지스터, 부동 소수점 레지스터, 상태 레지스터, 및 명령어 포인터 레지스터를 포함하는 다양한 레지스터들에 상이한 유형의 데이터를 저장할 수 있다.
정수 및 부동 소수점 연산을 수행하는 로직을 포함하는 실행 유닛(108)도 프로세서(102) 내에 존재한다. 프로세서(102)는 또한 특정의 마이크로명령어(macroinstruction)에 대한 마이크로코드를 저장하는 마이크로코드(ucode) ROM을 포함한다. 일 실시예의 경우, 실행 유닛(108)은 패킹된(packed) 명령어 세트(109)를 다루는 로직을 포함한다. 명령어들을 실행하는 관련 회로와 함께, 범용 프로세서(102)의 명령어 세트에 패킹된 명령어 세트(109)를 포함함으로써, 많은 멀티미디어 애플리케이션에 의해 이용되는 연산들은 범용 프로세서(102)에서 패킹된 데이터를 이용하여 수행될 수 있다. 따라서, 많은 멀티미디어 애플리케이션들은 패킹된 데이터에 대한 연산들을 수행하기 위해 프로세서의 데이터 버스의 전체 폭을 이용함으로써 가속될 수 있고 보다 효율적으로 실행될 수 있다. 이것은 한번에 하나의 데이터 요소에 대해 하나 이상의 연산을 수행하기 위해 더 작은 데이터 단위로 프로세서의 데이터 버스를 걸쳐서 전송해야 하는 필요성을 제거할 수 있다.
실행 유닛(108)의 대안적인 실시예가 또한 마이크로 제어기, 내장된 프로세서, 그래픽 디바이스, DSP 및 다른 유형의 로직 회로에 사용될 수 있다. 시스템(100)은 메모리(120)를 포함한다. 메모리(120)는 DRAM(dynamic random access memory) 디바이스, SRAM(static random access memory) 디바이스, 플래시 메모리 디바이스, 또는 기타 메모리 디바이스일 수 있다. 메모리(120)는 프로세서(102)에 의해 실행될 수 있는 데이터 신호들로 표현되는 명령어들 및/또는 데이터를 저장할 수 있다.
시스템 로직 칩(116)은 프로세서 버스(110) 및 메모리(120)에 결합된다. 예시된 실시예에서의 시스템 로직 칩(116)은 메모리 제어기 허브(memory controller hub, MCH)가다. 프로세서(102)는 프로세서 버스(110)를 통하여 MCH(116)에 통신할 수 있다. MCH(116)는 명령어 및 데이터 저장을 위해 그리고 그래픽 커맨드, 데이터 및 텍스처의 저장을 위해 메모리(120)에 고대역폭 메모리 경로(118)를 제공한다. MCH(116)는 프로세서(102), 메모리(120), 및 시스템(100) 내의 다른 컴포넌트들 사이에 데이터 신호들을 보내고(direct) 프로세서 버스(110), 메모리(120), 및 시스템 I/O(122) 사이에 데이터 신호들을 브리지(bridge)하기 위한 것이다. 일부 실시예들에서, 시스템 로직 칩(116)은 그래픽 제어기(112)에 결합하기 위한 그래픽 포트를 제공할 수 있다. MCH(116)는 메모리 인터페이스(118)를 통하여 메모리(120)에 결합된다. 그래픽 카드(112)는 AGP(Accelerated Graphics Port) 상호연결부(114)를 통해 MCH(116)에 결합된다.
시스템(100)은 MCH(116)를 I/O 제어기 허브(ICH)(130)에 결합시키기 위해 독점 허브 인터페이스 버스(122)를 사용한다. ICH(130)는 로컬 I/O 버스를 통하여 일부 I/O 디바이스들에의 직접 접속을 제공한다. 로컬 I/O 버스는 주변장치들을 메모리(120), 칩셋, 및 프로세서(102)에 접속하기 위한 고속 I/O 버스이다. 일부 예들은 오디오 제어기, 펌웨어 허브(플래시 바이오스)(128), 무선 송수신기(126), 데이터 스토리지(124), 사용자 입력 및 키보드 인터페이스를 포함하는 레거시 I/O 제어기, USB(Universal Serial Bus)와 같은 직렬 확장 포트, 및 네트워크 제어기(134)이다. 데이터 저장 디바이스(124)는 하드 디스크 드라이브, 플로피 디스크 드라이브, CD-ROM 디바이스, 플래시 메모리 디바이스, 또는 다른 대용량 저장 디바이스를 포함할 수 있다.
시스템의 다른 실시예의 경우, 일 실시예에 따른 명령어는 시스템 온 칩(system on a chip)과 함께 사용될 수 있다. 시스템 온 칩의 일 실시예는 프로세서 및 메모리를 포함한다. 하나의 그러한 시스템에 대한 메모리는 플래시 메모리이다. 플래시 메모리는 프로세서와 다른 시스템 컴포넌트들과 동일한 다이 상에 위치할 수 있다. 또한, 메모리 제어기 또는 그래픽 제어기와 같은 다른 로직 블록들도 시스템 온 칩 상에 위치할 수 있다.
도 1b는 본 발명의 일 실시예의 원리들을 구현하는 데이터 처리 시스템(140)을 나타낸다. 본 기술 분야의 숙련된 자라면 본 명세서에 기술된 실시예들이, 본 발명의 실시예들의 범위를 벗어나지 않고, 대안의 처리 시스템에서 사용될 수 있다는 것을 손쉽게 알 수 있을 것이다.
컴퓨터 시스템(140)은 일 실시예에 따라 적어도 하나의 명령어를 수행할 수 있는 처리 코어(159)를 포함한다. 일 실시예에서, 처리 코어(159)는 CISC, RISC 또는 VLIW 유형 아키텍처를 포함하지만, 이들에 제한되지 않는, 임의의 유형의 아키텍처의 처리 유닛을 나타낸다. 처리 코어(159)는 또한 하나 이상의 프로세스 기술에서 제조하기에 적합할 수 있고 머신 판독 가능 매체 상에서 충분히 상세히 표현됨으로써, 상기 제조를 용이하게 하기에 적합할 수 있다.
처리 코어(159)는 실행 유닛(142), 한 세트의 레지스터 파일(들)(145), 및 디코더(144)를 포함한다. 처리 코어(159)는 또한 본 발명의 실시예들의 이해에 필요하지 않은 추가적 회로(도시 생략)를 포함한다. 실행 유닛(142)은 처리 코어(159)에 의해 수신된 명령어들을 실행하는 데 이용된다. 통상적인 프로세서 명령어를 수행하는 것에 부가하여, 실행 유닛(142)은 패킹된 데이터 포맷에 대한 연산을 수행하기 위해 패킹된 명령어 세트(143) 내의 명령어를 수행할 수 있다. 패킹된 명령어 세트(143)는 본 발명의 실시예들을 수행하는 명령어 및 기타 패킹된 명령어를 포함한다. 실행 유닛(142)은 내부 버스에 의해 레지스터 파일(145)에 결합된다. 레지스터 파일(145)은 데이터를 포함하는 정보를 저장하기 위한 처리 코어(159) 상의 저장 영역을 나타낸다. 전술한 바와 같이, 패킹된 데이터를 저장하는 데 이용되는 저장 영역은 중요하지 않다는 것을 알 수 있다. 실행 유닛(142)은 디코더(144)에 결합된다. 디코더(144)는 처리 코어(159)에 의해 수신된 명령어들을 제어 신호들 및/또는 마이크로코드 엔트리 포인트들로 디코딩하는 데 이용된다. 이들 제어 신호 및/또는 마이크로코드 엔트리 포인트에 응답하여, 실행 유닛(142)은 적절한 연산을 수행한다. 일 실시예에서, 디코더는 명령어 내에 표시된 대응하는 데이터에 대해 어떤 연산이 수행되어야만 하는지를 나타내는, 명령어의 오피코드를 해석하는 데 사용된다.
처리 코어(159)는 예를 들어, 동기식 다이나믹 랜덤 액세스 메모리(SDRAM) 제어(146), 정적 랜덤 액세스 메모리(SRAM) 제어(147), 버스트 플래시 메모리 인터페이스(148), PCMCIA(Personal Computer Memory Card International Association)/콤팩트 플래시(CF) 카드 제어(149), LCD 제어(150), DMA 제어기(151), 및 대안의 버스 마스터 인터페이스(152)를 포함할 수 있지만, 이들로 제한되지 않는 다양한 다른 시스템 디바이스들과 통신하기 위해 버스(141)와 결합된다. 일 실시예에서, 데이터 처리 시스템(140)은 또한 I/O 버스(153)를 통해 다양한 I/O 디바이스들과 통신하기 위해 I/O 브리지(154)를 포함할 수 있다. 이러한 I/O 디바이스들은 예를 들어, UART(universal asynchronous receiver/transmitter)(155), USB(universal serial bus)(156), 블루투스 무선 UART(157) 및 I/O 확장 인터페이스(158)를 포함할 수 있지만 이들로 제한되지 않는다.
데이터 처리 시스템(140)의 일 실시예는 이동, 네트워크 및/또는 무선 통신을 제공하며, 텍스트 문자열 비교 연산을 비롯한 SIMD 연산을 수행할 수 있는 처리 코어(159)를 제공한다. 처리 코어(159)는 왈쉬 하다마드(Walsh-Hadamard) 변환, FFT(fast Fourier transform), DCT(discrete cosine transform) 및 그 각자의 역변환과 같은 이산 변환; 색 공간 변환, 비디오 인코드 움직임 추정 또는 비디오 디코드 움직임 보상과 같은 압축/압축 해제 기법; 및 PCM(pulse coded modulation)과 같은 변조/복조(모뎀) 기능을 비롯한 다양한 오디오, 비디오, 이미지 및 통신 알고리즘으로 프로그램될 수 있다.
도 1c는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어들을 실행할 수 있는 데이터 처리 시스템의 다른 대안적인 실시예들을 나타낸다. 하나의 대안적인 실시예에 따르면, 데이터 처리 시스템(160)은 메인 프로세서(166), SIMD 코프로세서(161), 캐시 메모리(167), 및 입출력 시스템(168)을 포함할 수 있다. 입출력 시스템(168)은 옵션으로 무선 인터페이스(169)에 결합될 수 있다. SIMD 코프로세서(161)는 일 실시예에 따른 명령어를 포함하는 연산을 수행할 수 있다. 처리 코어(170)는 하나 이상의 프로세스 기술에서 제조하기에 적합할 수 있고 머신 판독 가능 매체 상에서 충분히 상세히 표현됨으로써, 처리 코어(170)를 포함하는 데이터 처리 시스템(160)의 전부 또는 일부의 제조를 용이하게 하기에 적합할 수 있다.
일 실시예에서, SIMD 코프로세서(161)는 실행 유닛(162) 및 한 세트의 레지스터 파일(들)(164)을 포함한다. 메인 프로세서(166)의 일 실시예는 실행 유닛(162)에 의해 실행하기 위한 일 실시예에 따른 명령어를 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함한다. 대안의 실시예들의 경우, SIMD 코프로세서(161)는 또한 명령어 세트(163)의 명령어들을 디코딩하는 디코더(165B)의 적어도 일부를 포함한다. 처리 코어(170)는 또한 본 발명의 실시예들의 이해에 필요하지 않은 추가적 회로(도시 생략)를 포함한다.
동작 시에, 메인 프로세서(166)는 캐시 메모리(167) 및/또는 입출력 시스템(168)과의 상호작용을 포함하는 일반적인 유형의 데이터 처리 동작들을 제어하는 데이터 처리 명령어들의 스트림을 실행한다. 데이터 처리 명령어들의 스트림 내에는 SIMD 코프로세서 명령어들이 삽입된다. 메인 프로세서(166)의 디코더(165)는 이들 SIMD 코프로세서 명령어들을, 부착된 SIMD 코프로세서(161)에 의해 실행되어야 하는 유형인 것으로 인지한다. 따라서, 메인 프로세서(166)는 코프로세서 버스(171) 상에 이들 SIMD 코프로세서 명령어(또는 SIMD 코프로세서 명령어를 나타내는 제어 신호)를 발행하고, 그 명령어들이 코프로세서 버스(171)로부터 임의의 부착된 SIMD 코프로세서에 의해 수신된다. 이 경우, SIMD 코프로세서(161)는 그것에 의도된 임의의 수신된 SIMD 코프로세서 명령어들을 수락하여 실행할 것이다.
SIMD 코프로세서 명령어들에 의한 처리를 위해 무선 인터페이스(169)를 통하여 데이터가 수신될 수 있다. 일례로, 음성 통신이 디지털 신호의 형태로 수신될 수 있고, 이것은 음성 통신을 나타내는 디지털 오디오 샘플들을 재생하도록 SIMD 코프로세서 명령어들에 의해 처리될 수 있다. 다른 예로, 압축된 오디오 및/또는 비디오가 디지털 비트 스트림의 형태로 수신될 수 있고, 이것은 디지털 오디오 샘플들 및/또는 모션 비디오 프레임들을 재생하도록 SIMD 코프로세서 명령어들에 의해 처리될 수 있다. 처리 코어(170)의 일 실시예의 경우, 메인 프로세서(166) 및 SIMD 코프로세서(161)는 실행 유닛(162), 한 세트의 레지스터 파일(들)(164), 및 일 실시예에 따른 명령어들을 포함하는 명령어 세트(163)의 명령어를 인식하는 디코더(165)를 포함하는 단일의 처리 코어(170) 내에 통합된다.
도 2는 본 발명의 일 실시예에 따라 명령어를 수행하기 위해 로직 회로들을 포함하는 프로세서(200)에 대한 마이크로 아키텍처의 블록도이다. 일부 실시예에서, 일 실시예에 따른 명령어는, 바이트, 워드, 더블워드, 쿼드워드 등의 사이즈뿐만 아니라 단정도(single precision) 및 배정도(double precision) 정수와 부동 소수점 데이터유형과 같은 데이터유형을 갖는 데이터 요소들에 관해 연산하도록 구현될 수 있다. 일 실시예에서, 순차적(in-order) 프런트 엔드(201)는 실행될 명령어들을 페치하여 그 명령어들을 프로세서 파이프라인에서 추후에 이용되도록 준비하는 프로세서(200)의 일부이다. 프런트 엔드(201)는 몇 개의 유닛들을 포함할 수 있다. 일 실시예에서, 명령어 프리페쳐(prefetcher)(226)는 메모리로부터 명령어들을 페치하고 명령어들을 명령어 디코더(228)로 공급하고, 명령어 디코더는 명령어를 디코딩 또는 해석한다. 예를 들어, 일 실시예에서, 디코더는 수신된 명령어를, 머신이 실행할 수 있는 "마이크로-명령어" 또는 "마이크로-연산"(마이크로 op 또는 uop라고도 함)이라 불리는 하나 이상의 연산으로 디코딩한다. 다른 실시예에서, 디코더는 명령어를, 마이크로 아키텍처에 의해 일 실시예에 따른 연산을 수행하는데 이용되는 오피코드 및 대응하는 데이터와 제어 필드들로 파싱한다. 일 실시예에서, 추적 캐시(230)는 디코딩된 uop를 취하고 실행에 대해 그것들을 uop 큐(234) 내에 프로그램 순서 시퀀스들 및 트레이스들로 어셈블한다. 추적 캐시(230)가 복잡한 명령어를 만나면, 마이크로코드 ROM(232)는 동작을 완료하는데 필요한 uop를 제공한다.
일부 명령어들은 단일의 마이크로-op로 변환되는 반면, 다른 명령어들은 전체 연산을 완료하기 위해 수 개의 마이크로-op를 필요로 한다. 일 실시예에서, 명령어를 완료하는 데 5개 이상의 마이크로-op가 필요한 경우, 디코더(228)는 명령어를 완료하기 위해 마이크로코드 ROM(232)에 액세스한다. 일 실시예에서, 명령어는 명령어 디코더(228)에서 처리하기 위한 작은 수의 마이크로 op로 디코딩될 수 있다. 다른 실시예에서, 명령어는 마이크로코드 ROM(232) 내에 저장될 수 있고, 복수의 마이크로-op가 연산을 달성하는데 필요하다. 추적 캐시(230)는 마이크로-코드 ROM(232)으로부터 일 실시예에 따른 하나 이상의 명령어를 완료하기 위해 마이크로-코드 시퀀스를 판독하기 위한 정확한 마이크로-명령어 포인터를 결정하는 엔트리 포인트 PLA(programmable logic array)를 말한다. 마이크로코드 ROM(232)가 명령어에 대한 마이크로-op의 시퀀싱을 완료한 후에, 머신의 프런트 엔드(201)는 추적 캐시(230)로부터의 마이크로-op의 페치를 재개한다.
비순차적(out-of-order) 실행 엔진(203)에서는, 실행될 명령어가 준비된다. 비순차적 실행 로직은 명령어들이 파이프라인을 따라 실행을 위해 스케줄링될 때, 성능을 최적화하도록 명령어의 흐름을 평활화하고 재정렬하기 위해 다수의 버퍼를 가진다. 할당기 로직은 각각의 uop가 실행하기 위하여 순차적으로 필요로 하는 머신 버퍼들 및 리소스들을 할당한다. 레지스터 리네이밍 로직은 로직 레지스터들을 레지스터 파일 내의 엔트리 상에 리네이밍(rename)한다. 할당기는 또한 명령어 스케줄러들: 메모리 스케줄러, 고속 스케줄러(202), 저속/일반적인 부동 소수점 스케줄러(204), 및 간단한 부동 소수점 스케줄러(206) 앞에, 2개의 uop 큐들 중 하나, 메모리 연산을 위한 하나, 및 비-메모리 연산을 위한 하나에서 각각의 uop를 위한 엔트리를 할당한다. uop 스케줄러들(202, 204, 206)은 그들의 종속 입력 레지스터 피연산자 소스들의 준비성 및 uop들이 그들의 연산을 완료하기 위해 필요로 하는 실행 리소스들의 가용성에 기초하여 uop가 실행할 준비가 되어 있는 때를 결정한다. 일 실시예의 고속 스케줄러(202)는 메인 클럭 사이클의 각각의 절반마다 스케줄링될 수 있는 반면, 다른 스케줄러들은 메인 프로세서 클럭 사이클마다 한번만 스케줄링될 수 있다. 스케줄러들은 디스패치 포트들에 대하여 중재하여 실행을 위한 uop들을 스케줄링한다.
레지스터 파일들(208, 210)은 실행 블록(211) 내에서 스케줄러들(202, 204, 206)과, 실행 유닛들(212, 214, 216, 218, 220, 222, 224) 사이에 위치한다. 정수 및 부동 소수점 연산들에 대하여 각각 개별 레지스터 파일(208, 210)이 존재한다. 일 실시예의 각각의 레지스터 파일(208, 210)은 또한 레지스터 파일에 아직 기입되지 않은 방금 완료된 결과를 바이패스하거나 새로운 종속 uop들로 포워딩할 수 있는 바이패스 네트워크를 포함한다. 정수 레지스터 파일(208) 및 부동 소수점 레지스터 파일(210)은 또한 서로 데이터를 통신할 수 있다. 일 실시예에서, 정수 레지스터 파일(208)은 2개의 개별 레지스터 파일들, 즉 데이터의 하위 32 비트에 대한 하나의 레지스터 파일과 데이터의 상위 32 비트에 대한 제2 레지스터 파일로 분할된다. 일 실시예의 부동 소수점 레지스터 파일(210)은 128 비트 폭 엔트리들을 가지며, 이는 부동 소수점 명령어들은 통상적으로 폭이 64 내지 128 비트인 피연산자를 갖기 때문이다.
실행 블록(211)은 명령어들이 실제로 실행되는, 실행 유닛들(212, 214, 216, 218, 220, 222, 224)을 포함한다. 이 섹션은 마이크로-명령어들이 실행할 필요가 있는 정수 및 부동 소수점 데이터 피연산자 값들을 저장하는 레지스터 파일들(208, 210)을 포함한다. 일 실시예의 프로세서(200)는 다수의 실행 유닛들: 어드레스 생성 유닛(AGU)(212), AGU(214), 고속 ALU(216), 고속 ALU(218), 저속 ALU(220), 부동 소수점 ALU(222), 부동 소수점 이동 유닛(224)으로 구성된다. 일 실시예에서, 부동 소수점 실행 블록들(222, 224)은 부동 소수점, MMX, SIMD 및 SSE 또는 다른 연산을 실행한다. 일 실시예의 부동 소수점 ALU(222)는 제산, 제곱근 및 나머지 마이크로-op들을 실행하는 64비트 X 64비트 부동 소수점 디바이더를 포함한다. 본 발명의 실시예의 경우, 부동 소수점 값을 수반하는 명령어는 부동 소수점 하드웨어에 의해 취급될 수 있다. 일 실시예에서, ALU 연산은 고속 ALU 실행 유닛(216, 218)에게 주어진다. 일 실시예의 고속 ALU들(216, 218)은 클록 사이클의 절반의 유효 레이턴시를 가지고 고속 연산을 실행할 수 있다. 일 실시예에서, 가장 복잡한 정수 연산들은 저속 ALU(220)가 주어지고 이는 저속 ALU(220)는 승산기, 시프트, 플래그 로직, 및 분기 처리와 같은 긴 레이턴시 유형의 연산들에 대한 정수 실행 하드웨어를 포함하기 때문이다. 메모리 로드/저장 연산들은 AGU들(212, 214)에 의해 실행된다. 일 실시예에서, 정수 ALU들(216, 218, 220)은 64 비트 데이터 피연산자에 대해 정수 연산을 수행하는 것과 관련하여 기술되어 있다. 대안 실시예들에서, ALU들(216, 218, 220)은 16, 32, 128, 256 등을 포함하는 다양한 데이터 비트들을 지원하도록 구현될 수 있다. 유사하게, 부동 소수점 유닛들(222, 224)은 다양한 폭들의 비트를 갖는 피연산자들의 범위를 지원하도록 구현될 수 있다. 일 실시예에서, 부동 소수점 유닛들(222, 224)은 SIMD 및 멀티미디어 명령어와 결합하여 128 비트 폭의 패킹된 데이터 피연산자에 대하여 연산할 수 있다.
일 실시예에서, uop 스케줄러들(202, 204, 206)은 부모 로드(parent load)가 실행을 완료하기 전에, 종속 연산을 디스패치한다. uop들은 프로세서(200)에서 추론적으로 스케줄링되고 실행되므로, 프로세서(200)는 또한 메모리 미스(miss)들을 다루는 로직을 포함한다. 만일 데이터 로드가 데이터 캐시에서 미스하면, 일시적으로 부정확한 데이터를 가지고 스케줄러를 떠나 파이프라인 내에서 이동중인 종속 연산들이 존재할 수 있다. 재생(replay) 메커니즘은 부정확한 데이터를 이용하는 명령어들을 추적하고 재실행한다. 종속 연산들만이 재생(replay)될 필요가 있고 비종속 연산들은 완료하도록 허용된다. 프로세서의 일 실시예의 스케줄러 및 재생 메커니즘은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는 명령어를 획득(catch)하도록 설계된다.
용어 "레지스터들"이란, 피연산자를 식별하는 명령어의 일부로서 이용되는 온-보드 프로세서 저장 위치라고 말할 수 있다. 즉, 레지스터들은 (프로그래머의 관점에서) 프로세서 외부로부터 이용가능한 것들일 수 있다. 그러나, 실시예의 레지스터들은 특정 유형의 회로에 의미가 제한되어서는 안된다. 오히려, 실시예의 레지스터는 데이터를 저장 및 제공할 수 있고, 본 명세서에서 설명된 기능들을 수행할 수 있다. 본 명세서에서 설명된 레지스터들은 전용 물리적 레지스터들, 레지스터 리네이밍을 이용하여 동적으로 할당되는 물리적 레지스터들, 전용 및 동적으로 할당되는 물리적 레지스터들의 조합 등과 같은 임의의 수의 상이한 기법들을 이용하여 프로세서 내의 회로에 의해 구현될 수 있다. 일 실시예에서, 레지스터 파일들은 32비트 정수 데이터를 저장한다. 일 실시예의 레지스터 파일은 또한 패킹된 데이터에 대하여 8개의 멀티미디어 SIMD 레지스터들을 포함한다. 이하에서의 논의를 위해, 레지스터들은 패킹된 데이터를 보유하도록 설계된 데이터 레지스터, 예컨대 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation의 MMX 기술에 의해 가능하게 되는 마이크로프로세서에서의 64 비트 폭의 MMX™ 레지스터(일부 경우에, 'mm' 레지스터라고도 함)인 것으로 이해된다. 정수 및 부동 소수점 형식들 모두에서 이용 가능한, 이들 MMX 레지스터들은 SIMD 및 SSE 명령어들을 동반하는 패킹된 데이터 요소들과 함께 작용할 수 있다. 유사하게, SSE2, SSE3, SSE4, 또는 그 이상(일반적으로 "SSEx"라고 함)의 기술과 관련한 128 비트 폭의 XMM 레지스터도 역시 이러한 패킹된 데이터 피연산자를 보유하는 데 사용될 수 있다. 일 실시예에서, 패킹된 데이터 및 정수 데이터를 저장하는데 있어서, 레지스터는 2개의 데이터 유형들 사이를 구분할 필요가 없다. 일 실시예에서, 정수 및 부동 소수점은 동일한 레지스터 파일이나 상이한 레지스터 파일에 포함된다. 또한, 일 실시예에서, 부동 소수점 및 정수 데이터는 상이한 레지스터 또는 동일한 레지스터에 저장될 수 있다.
다음의 도면들의 예들에서는, 다수의 데이터 피연산자들이 설명된다. 도 3a는 본 발명의 일 실시예에 따른 멀티미디어 레지스터 내의 다양한 패킹된 데이터 유형 표현을 나타낸 것이다. 도 3a는 128 비트 폭의 피연산자의 패킹된 바이트(310), 패킹된 워드(320) 및 패킹된 더블워드(dword)(330)에 대한 데이터 유형을 나타낸 것이다. 이 예의 패킹된 바이트 포맷(310)은 128 비트 길이이고 16개의 패킹된 바이트 데이터 요소들을 포함한다. 바이트는 여기서 8 비트의 데이터로서 정의된다. 각 바이트 데이터 요소에 대한 정보는 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 가용 비트는 레지스터에서 사용된다. 이 저장 구성에 의해 프로세서의 저장 효율이 증가한다. 마찬가지로, 16개의 데이터 요소가 액세스됨으로써, 하나의 연산이 이제 16개의 데이터 요소에 대해 병렬로 수행될 수 있다.
일반적으로, 데이터 요소는 동일한 길이의 다른 데이터 요소들과 함께 단일 레지스터 또는 메모리 위치에 저장되는 개개의 데이터이다. SSEx 기술에 관한 패킹된 데이터 시퀀스들에서, XMM 레지스터에 저장되는 데이터 요소들의 수는 128 비트를 개개의 데이터 요소의 비트 길이로 나눈 것이다. 유사하게, MMX 및 SSE 기술에 관한 패킹된 데이터 시퀀스들에서, MMX 레지스터에 저장되는 데이터 요소들의 수는 64 비트를 개개의 데이터 요소의 비트 길이로 나눈 것이다. 도 3a에 예시되어 있는 데이터 유형이 128 비트 길이이지만, 본 발명의 실시예들은 또한 64 비트 폭, 256 비트 폭, 512 비트 폭, 또는 다른 사이즈의 피연산자에 대해서도 동작할 수 있다. 이 예시의 패킹된 워드 포맷(320)은 128 비트 길이이고 8개의 패킹된 워드 데이터 요소들을 포함한다. 각 패킹된 워드는 16 비트의 정보를 포함한다. 도 3a의 패킹된 더블워드 포맷(packed doubleword format)(330)은 128 비트 길이이고, 4개의 패킹된 더블워드 데이터 요소를 포함한다. 각 패킹된 더블워드 데이터 요소는 32 비트의 정보를 포함한다. 패킹된 쿼드워드는 128 비트 길이이고 2개의 패킹된 쿼드워드 데이터 요소들을 포함한다.
도 3b는 대안의 레지스터내(in-register) 데이터 저장 포맷을 나타낸 것이다. 각각의 패킹된 데이터는 2개 이상의 독립적인 데이터 요소를 포함할 수 있다. 3개의 패킹된 데이터 포맷들이 도시되어 있다; 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343). 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343)의 일 실시예는 고정 소수점 데이터 요소들을 포함한다. 대안의 실시예에서, 패킹된 하프(341), 패킹된 싱글(342), 및 패킹된 더블(343) 중 하나 이상은 부동 소수점 데이터 요소들을 포함할 수 있다. 패킹된 하프(341)의 하나 대안적인 실시예는 8개의 16-비트 데이터 요소를 포함하는 128 비트 길이이다. 패킹된 싱글(342)의 일 실시예는 128 비트 길이이고 4개의 32 비트 데이터 요소를 포함한다. 패킹된 더블(343)의 일 실시예는 128 비트 길이이고 2개의 64 비트 데이터 요소를 포함한다. 이러한 패킹된 데이터 포맷이 다른 레지스터 길이로(예를 들어, 96 비트, 160 비트, 192 비트, 224 비트, 256 비트, 512 비트 또는 그 이상으로) 추가로 확장될 수 있다는 것을 알 수 있을 것이다.
도 3c는 본 발명의 일 실시예에 따른 멀티미디어 레지스터들 내의 다양한 부호있는 및 부호없는 패킹된 데이터 유형 표현들을 나타낸다. 부호없는 패킹된 바이트 표현(344)은 SIMD 레지스터 내의 부호없는 패킹된 바이트의 저장을 나타낸다. 각 바이트 데이터 요소에 대한 정보는 바이트 0의 경우 비트 7 내지 비트 0에, 바이트 1의 경우 비트 15 내지 비트 8에, 바이트 2의 경우 비트 23 내지 비트 16에, 및 마지막으로 바이트 15의 경우 비트 120 내지 비트 127에 저장된다. 따라서, 모든 가용 비트는 레지스터에서 사용된다. 이 저장 구성에 의해 프로세서의 저장 효율이 증가한다. 게다가, 16개의 데이터 요소들이 액세스될 경우, 이제는 하나의 연산이 16개의 데이터 요소들에 대해 병렬 방식으로 수행될 수 있다. 부호있는 패킹된 바이트 표현(345)은 부호있는 패킹된 바이트의 저장을 나타낸다. 각 바이트 데이터 요소마다의 8번째 비트는 부호 지시자라는 것에 유의하라. 부호없는 패킹된 워드 표현(346)은 SIMD 레지스터에서 워드 7 내지 워드 0가 어떻게 저장되는지를 나타낸다. 부호있는 패킹된 워드 표현(347)은 부호없는 패킹된 워드의 레지스터 내 표현(346)과 유사하다. 각 워드 데이터 요소의 16번째 비트는 부호 지시자라는 것에 유의하라. 부호없는 패킹된 더블워드 표현(348)은 더블워드 데이터 요소들이 어떻게 저장되는지를 나타낸다. 부호있는 패킹된 더블워드 표현(349)은 부호없는 패킹된 더블워드의 레지스터 내 표현(348)과 유사하다. 필요한 부호 비트는 각 더블워드 데이터 요소의 32번째 비트라는 것에 유의하라.
도 3d는 32 이상의 비트를 갖는 연산 인코딩(오피코드) 포맷(360)과, 월드 와이드 웹(www)상의 intel.com/products/processor/manuals/에서 미국 캘리포니아주, 산타 클라라 소재의 Intel Corporation으로부터 입수가능한, "Intel® 64 and IA-32 Intel Architecture Software Developer's Manual Combined Volumes 2A and 2B: Instruction Set Reference A-Z"에 기술되어 있는 일종의 오피코드 포맷에 대응하는 레지스터/메모리 피연산자 어드레싱 모드들의 일 실시예를 나타낸 도면이다. 일 실시예에서, 명령어는 필드들(361, 362) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 2개의 피연산자 위치는 최대 2개의 소스 피연산자 식별자들(364, 365)을 포함하여, 식별될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(364)와 동일한 반면, 다른 실시예들에서 그들은 상이하다. 대안의 실시예에서, 목적지 피연산자 식별자(366)는 소스 피연산자 식별자(365)와 동일한 반면, 다른 실시예들에서 그들은 상이하다. 일 실시예에서, 소스 피연산자 식별자(364, 365)에 의해 식별되는 소스 피연산자들 중 하나는 명령어의 결과에 의해 덮어쓰기되는 반면, 다른 실시예들에서, 식별자(364)는 소스 레지스터 요소에 대응하고, 식별자(365)는 목적지 레지스터 요소에 대응한다. 일 실시예에서, 피연산자 식별자(364, 365)는 32 비트 또는 64 비트 소스 및 목적지 피연산자를 식별하는 데 사용될 수 있다.
도 3e는 40 또는 그 이상의 비트를 갖는 다른 대안의 연산 인코딩(오피코드) 포맷(370)을 나타낸 것이다. 오피코드 포맷(370)은 오피코드 포맷(360)과 대응하고 옵션인 프리픽스 바이트(378)를 포함한다. 일 실시예에 따른 명령어는 필드들(378, 371, 372) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 2개의 피연산자 위치들이 소스 피연산자 식별자들(374, 375)에 의해 그리고 프리픽스 바이트(378)에 의해 식별될 수 있다. 일 실시예에서, 프리픽스 바이트(378)는 32 비트 또는 64 비트 소스 및 목적지 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(374)와 동일한 반면, 다른 실시예들에서, 이들은 상이하다. 대안의 실시예에서, 목적지 피연산자 식별자(376)는 소스 피연산자 식별자(375)와 동일한 반면, 다른 실시예들에서 이들은 상이하다. 일 실시예에서, 명령어는 피연산자 식별자(374, 375)에 의해 식별되는 피연산자들 중 하나 이상에 대해 연산을 하고, 피연산자 식별자(374, 375)에 의해 식별되는 하나 이상의 피연산자가 명령어의 결과에 의해 덮여쓰기되는 반면, 다른 실시예들에서, 식별자(374, 375)에 의해 식별되는 피연산자가 다른 레지스터 내의 다른 데이터 요소에 기입된다. 오피코드 포맷들(360, 370)은 MOD 필드들(363, 373)에 의해 및 옵션인 스케일 인덱스 베이스 및 변위 바이트들에 의해 부분적으로 지정되는 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치(immediate), 레지스터 투 메모리 어드레싱을 허용한다.
다음에, 도 3f를 참조하면, 일부 대안의 실시예들에서, 64 비트(또는 128 비트, 또는 256 비트, 또는 512 비트 또는 그 이상의) SIMD(single instruction multiple data) 산술 연산이 CDP(coprocessor data processing) 명령어를 통해 수행될 수 있다. 연산 인코딩(오피코드) 포맷(380)은 CDP 오피코드 필드(382, 389)를 갖는 하나의 이러한 CDP 명령어를 나타낸다. 대안의 실시예에 대한 이 유형의 CDP 명령어의 경우, 연산들은 필드들(383, 384, 387 및 388) 중 하나 이상에 의해 인코딩될 수 있다. 최대 2개의 소스 피연산자 식별자들(385, 390) 및 하나의 목적지 피연산자 식별자(386)를 포함하는, 명령어 당 최대 3개의 피연산자 위치들이 식별될 수 있다. 코프로세서의 일 실시예는 8, 16, 32, 및 64 비트 값들에 대해 연산할 수 있다. 일 실시예에서, 명령어가 정수 데이터 요소에 대해 수행된다. 일부 실시예들에서, 명령어는 상태 필드(381)를 이용하여, 조건부로 실행될 수 있다. 일부 실시예들에서, 소스 데이터 사이즈들은 필드(383)에 의해 인코딩될 수 있다. 일부 실시예들에서, SIMD 필드에 대해 제로(Z), 음수(N), 캐리(C) 및 오버플로우(V) 검출이 행해질 수 있다. 일부 명령어를 위해, 포화의 유형은 필드(384)에 의해 인코딩될 수 있다.
다음으로 도 3g를 참조하면, 다른 실시예에 따른 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는, 다른 대안적인 연산 인코딩(오피코드) 포맷(397)이 도시되어 있으며, 월드 와이드 웹(www) 상의 intel.com/products/processor/manuals/에서 미국 캘리포니아주 산타 클라라 소재의 Intel사로부터 입수할 수 있는, "Intel® Advanced Vector Extensions Programming Reference"에 기재되어 있는 오피코드 포맷의 한 유형에 대응한다.
원래의 x86 명령어 세트는 부가의 바이트 - 제1 "피연산자" 바이트로부터 그의 존재를 알고 있었음 - 에 포함되어 있는 다양한 포맷의 어드레스 음절(address syllable) 및 즉치 피연산자(immediate operand)를 갖는 1 바이트 오피코드를 제공하였다. 그에 부가하여, 오피코드에 대한 변경자(modifier)[명령어 이전에 위치되어야만 하기 때문에 프리픽스(prefix)라고 함]로서 예약되어 있는 특정의 바이트 값이 있었다. 원래의 256개 오피코드 바이트들(이들 특수 프리픽스 값을 포함함)의 팔레트(palette)가 소진되었을 때, 단일의 바이트가 새로운 256개 오피코드들의 세트로의 이스케이프(escape)로서 전용되어 있었다. 벡터 명령어(예컨대, SIMD)가 부가되었기 때문에, 보다 많은 오피코드에 대한 필요성이 발생되었고, "2 바이트" 오피코드 맵이 또한 불충분하였으며, 프리픽스의 사용을 통해 확장될 때에도 그렇다. 이를 위해, 2 바이트 및 선택적인 프리픽스를 식별자로서 사용하는 새로운 명령어가 부가의 맵에 부가되었다.
그에 부가하여, 64 비트 모드에서 부가의 레지스터를 용이하게 해주기 위해, 프리픽스와 오피코드 사이에 부가의 프리픽스("REX"라고 함)가 사용될 수 있다(오피코드를 판정하기 위해 임의의 이스케이프 바이트가 필요함). 일 실시예에서, REX는 64 비트 모드에서의 부가의 레지스터의 사용을 나타내기 위해 4개의 "페이로드" 비트를 가질 수 있다. 다른 실시예들에서, 이는 4보다 적거나 그보다 많은 비트를 가질 수 있다. 적어도 하나의 명령어 세트의 일반 포맷(일반적으로 포맷(360) 및/또는 포맷(370)에 대응함)은 일반적으로 다음과 같이 나타내어진다:
[프리픽스] [rex] 이스케이프 [이스케이프2] 오피코드 modrm (기타)
오피코드 포맷(397)은 오피코드 포맷(370)에 대응하고, 대부분의 다른 흔히 사용되는 레거시 명령어 프리픽스 바이트 및 이스케이프 코드를 대체하는 선택적인 VEX 프리픽스 바이트(391)(일 실시예에서, C4 hex로 시작함)를 포함한다. 예를 들어, 이하에서는 제2 이스케이프 코드가 원래의 명령어에 존재할 때 또는 REX 필드에서의 부가의 비트(예컨대, XB 및 W 필드)가 사용될 필요가 있을 때 사용될 수 있는, 명령어를 인코딩하기 위해 2개의 필드를 사용하는 일 실시예를 예시한다. 이하에 예시되어 있는 실시예에서, 레거시 이스케이프는 새로운 이스케이프 값으로 표현되고, 레거시 프리픽스는 "페이로드" 바이트의 일부로서 완전히 압축되며, 레거시 프리픽스가 복구되어 장래의 확장에 대해 이용가능하고, 제2 이스케이프 코드가 장래의 맵 또는 특징 공간이 이용가능한 "맵" 필드에 압축되어 있으며, 새로운 특징이 부가된다(예컨대, 증가된 벡터 길이 및 부가의 소스 레지스터 지정자).
일 실시예에 따른 명령어는 필드들(391, 392) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 4개의 피연산자 위치가 소스 피연산자 식별자(374, 375)와 함께 및 선택적인 SIB(scale-index-base) 식별자(393), 선택적인 변위 식별자(394) 및 선택적인 즉치 바이트(395)와 함께 필드(391)에 의해 식별될 수 있다. 일 실시예에서, VEX 프리픽스 바이트(391)는 32 비트 또는 64 비트 소스 및 목적지 피연산자 및/또는 128 비트 또는 256 비트 SIMD 레지스터 또는 메모리 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 오피코드 포맷(397)에 의해 제공되는 기능은 오피코드 포맷(370)과 중복될 수 있는 반면, 다른 실시예들에서, 이들은 상이하다. 오피코드 포맷(370, 397)은 MOD 필드(373)에 의해 및 선택적인(SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉치 바이트(395)에 의해 부분적으로 지정되는, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치, 레지스터 투 메모리 어드레싱을 가능하게 해준다.
다음에, 도 3h를 참조하면, 다른 실시예에 따른 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는, 다른 대안적인 연산 인코딩(오피코드) 포맷(398)이 도시되어 있다. 오피코드 포맷(398)은 오피코드 포맷(370, 397)에 대응하고, 대부분의 다른 흔히 사용되는 레거시 명령어 프리픽스 바이트 및 이스케이프 코드를 대체하고 부가의 기능을 제공하는 선택적인 EVEX 프리픽스 바이트(396)(일 실시예에서, 62 hex로 시작함)를 포함한다. 일 실시예에 따른 명령어는 필드들(396, 392) 중 하나 이상에 의해 인코딩될 수 있다. 명령어당 최대 4개의 피연산자 위치 및 마스크가 소스 피연산자 식별자(374, 375)와 함께 및 선택적인 SIB(scale-index-base) 식별자(393), 선택적인 변위 식별자(394) 및 선택적인 즉치 바이트(395)와 함께 필드(396)에 의해 식별될 수 있다. 일 실시예에서, EVEX 프리픽스 바이트(396)는 32 비트 또는 64 비트 소스 및 목적지 피연산자 및/또는 128 비트, 256 비트 또는 512 비트 SIMD 레지스터 또는 메모리 피연산자를 식별하는 데 사용될 수 있다. 일 실시예에서, 오피코드 포맷(398)에 의해 제공되는 기능은 오피코드 포맷(370 또는 397)과 중복될 수 있는 반면, 다른 실시예들에서, 이들은 상이하다. 오피코드 포맷(398)은 MOD 필드(373)에 의해 및 선택적인(SIB) 식별자(393), 선택적인 변위 식별자(394), 및 선택적인 즉치 바이트(395)에 의해 부분적으로 지정되는 마스크를 갖는, 레지스터 투 레지스터, 메모리 투 레지스터, 레지스터 바이 메모리, 레지스터 바이 레지스터, 레지스터 바이 즉치, 레지스터 투 메모리 어드레싱을 가능하게 해준다. 적어도 하나의 명령어 세트의 일반 포맷(일반적으로 포맷(360) 및/또는 포맷(370)에 대응함)은 일반적으로 다음과 같이 나타내어진다:
evex1 RXBmmmmm WvvvLpp evex4 오피코드 modrm [sib] [disp] [imm]
일 실시예의 경우, EVEX 포맷(398)에 따라 인코딩된 명령어는, 예를 들어, 사용자 구성가능한 마스크 레지스터, 또는 추가의 피연산자, 또는 128 비트, 256 비트, 또는 512 비트 벡터 레지스터 중에서의 선택, 또는 선택 대상이 되는 더 많은 레지스터 등과 같은, 추가적인 새로운 특징(feature)들과 함께 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는데 이용될 수 있는 추가의 "페이로드" 비트들을 가질 수 있다.
예를 들면, VEX 포맷(397)이 마스크 없이 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는데 이용될 수 있는 경우, EVEX 포맷(398)은 명시적(explicit) 사용자 구성가능한 마스크로 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는데 이용될 수 있다. 또한, VEX 포맷(397)이 128 비트 또는 256 비트 벡터 레지스터에 대해 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는데 이용될 수 있는 경우, EVEX 포맷(398)은 128 비트, 256 비트, 512 비트 또는 그 이상(또는 그 이하)의 벡터 레지스터에 대해 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하는데 이용될 수 있다.
효율적 벡터 어드레스 충돌의 해소를 위해 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 예시적인 명령어는 하기 예들에 의해 설명된다:
비교되는 요소들, 예를 들어, 인덱스들이 비교 결과들을 나타내기 위해 필요한 마스크들과 동일한 사이즈이면(예를 들어, 256 비트 레지스터들에서 16개의 16 비트 요소들), 모든 요소들을 교차 비교하기 위한 명령어를 수행하는 것이 적절할 수 있다. 그러나 비교 결과들을 나타내는 데 이용 가능한 비트들보다 비교할 요소들이 더 많을 경우, 대안의 해결책이 필요할 수 있다. SIMD 벡터 패킹된 투플 비교 명령어들은, 상술한 예들에서와 같이, 효과적인 SIMD 어드레스 충돌 해소를 위해 충돌 마스크들을 생성하기 위해 결합된 결과들 및 SIMD 벡터 어드레스 충돌 검출 기능을 제공하기 위해 가변 사이즈의 요소들 및 메모리 오프셋들을 위한 대안의 해결책들로서 사용될 수 있다는 것이 이해될 것이다.
예들은 가변적인 복수의 데이터 필드를 갖는 제1 및 제2 레지스터를 갖는 프로세서들을 포함하며, 각각의 데이터 필드는 제1 데이터 유형의 요소를 저장한다. 프로세서는 일부 실시예들에서 벡터 패킹된 투플(예를 들어, 더블, 쿼드러플 또는 옥터플) 교차 비교에 대한 SIMD 명령어를 실행하며, 제1 레지스터의 투플을 구성하는 데이터 필드들의 부분의 각각의 데이터 필드에 대해 그 대응하는 요소를 (메모리의 벡터 또는) 제2 레지스터의 투플의 데이터 필드들의 대응하는 부분의 모든 요소와 비교하고, 대응하는 비교에 따라 대응하는 제1 레지스터 부분의 각각의 마스킹되지 않은 요소에 대응하는 비트 마스크에서, 제2 벡터 부분의 각각의 요소에 대응하는 마스크 비트를 설정한다. 패킹된 투플들은 각각 2, 4 또는 8개의 요소를 포함할 수 있으며, 요소들은 부호있는 또는 부호없는 패킹된 바이트들(8 비트), 워드들(16 비트), 더블워드들(32 비트) 또는 쿼드워드들(64 비트)일 수 있다. 일부 실시예들에서, 임의의 비교 비트 마스크들은 또한 소스/목적지 레지스터로 저장되기 전에 다른 소스/목적지 레지스터의 데이터 필드들 내의 대응하는 요소들에 의해 왼쪽 시프트될 수 있다. 비교 유형은 통상적으로 명령어에 의해 지정된 즉치 피연산자에 의해 (예를 들어, 같음, 작음, 작거나 같음, 항상 거짓, 다름, 작지 않음, 작거나 같지 않음, 및 항상 참 중 하나로서) 지시될 수 있다. 또한, SIMD 벡터 선행 제로 카운트 명령어들은, (예를 들어, 도 14a에 대해) 이하 보다 상세히 기술될, SIMD 치환 제어를 제공하기 위해 가변 사이즈의 요소들과 충돌 마스크들과 함께 이용될 수 있으며, 이로써 메모리를 통한 종속적인 계산들을 수행하지 않고도 레지스터들 내의 효과적인 SIMD 어드레스 충돌 해소를 가능하게 한다는 것이 이해될 것이다. 따라서, 본 명세서에 기술되는 명령어들은 특히 수집-변경-분산 애플리케이션들에 효과적인 SIMD 어드레스 충돌 해소를 제공한다.
도 4a는 본 발명의 적어도 하나의 실시예에 따른, 순차적 파이프라인(in-order pipeline) 및 레지스터 리네이밍(register renaming) 스테이지, 비순차적 발행/실행 파이프라인을 나타낸 블록도이다. 도 4b는 본 발명의 적어도 하나의 실시예에 따른, 프로세서에 포함될 순차적 아키텍처 코어(in-order architecture core) 및 레지스터 리네이밍 로직, 비순차적 발행/실행 로직을 나타낸 블록도이다. 도 4a에서 실선 박스는 순차적 파이프라인을 나타내는 반면, 점선 박스는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인을 나타낸다. 유사하게, 도 4b에서 실선 박스는 순차적 아키텍처 로직을 나타내는 반면, 점선 박스는 레지스터 리네이밍 로직 및 비순차적 발행/실행 로직을 나타낸다.
도 4a에서, 프로세서 파이프라인(400)은 페치(fetch) 스테이지(402), 길이 디코드 스테이지(404), 디코드 스테이지(406), 할당 스테이지(408), 리네이밍 스테이지(410), 스케줄링(디스패치(dispatch) 또는 발행이라고도 함) 스테이지(412), 레지스터 판독/메모리 판독 스테이지(414), 실행 스테이지(416), 라이트 백(write back)/메모리 기입 스테이지(418), 예외 처리 스테이지(422), 및 커밋(commit) 스테이지(424)를 포함한다.
도 4b에서, 화살표들은 2개 이상의 유닛들 간의 결합을 나타내고, 화살표의 방향은 그 유닛들 사이의 데이터 흐름의 방향을 나타낸다. 도 4b는 실행 엔진 유닛(450)에 결합되어 있는 프런트 엔드 유닛(front end unit)(430) - 둘 다는 메모리 유닛(470)에 결합되어 있음 - 을 포함하는 프로세서 코어(490)를 나타낸 것이다.
코어(490)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어 또는 하이브리드 또는 대안의 코어 유형일 수 있다. 다른 옵션으로서, 코어(490)는 예를 들어 네트워크 또는 통신 코어, 압축 엔진, 그래픽 코어 등의 특수 목적 코어일 수 있다.
프런트 엔드 유닛(430)은 명령어 캐시 유닛(434)에 결합된 브랜치 예측 유닛(432)을 포함하고, 명령어 캐시 유닛은 명령어 TLB(translation lookaside buffer)(436)에 결합되고, 명령어 TLB는 명령어 페치 유닛(438)에 결합되고, 명령어 페치 유닛은 디코드 유닛(440)에 결합된다. 디코드 유닛 또는 디코더는 명령어를 디코드하고, 출력으로서 하나 이상의 마이크로연산, 마이크로코드 엔트리 포인트, 마이크로명령어, 기타의 명령어, 또는 기타의 제어 신호를 생성하며, 이들은 원래의 명령어로부터 디코드되거나, 기타의 방식으로 원래의 명령어를 반영하거나, 원래의 명령어로부터 유도된다. 디코더는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다. 적절한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, 프로그램 가능 로직 어레이들(PLAs), 마이크로코드 ROM들(ROMs) 등을 포함하지만 여기에 한정되지는 않는다. 명령어 캐시 유닛(434)은 또한 메모리 유닛(470)에서 레벨 2(L2) 캐시 유닛(476)에 결합된다. 디코드 유닛(440)은 실행 엔진 유닛(450) 내의 리네임/할당기 유닛(452)에 결합된다.
실행 엔진 유닛(450)은 리타이어먼트(retirement) 유닛(454) 및 하나 이상의 스케줄러 유닛(들)(456)의 세트에 결합된 리네임/할당기 유닛(452)을 포함한다. 스케줄러 유닛(들)(456)은 예약 스테이션들, 중심 명령어 윈도, 등을 포함하는, 임의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(456)은 물리적 레지스터 파일(들) 유닛(들)(458)에 결합된다. 각각의 물리적 레지스터 파일(들) 유닛들(458)은 하나 이상의 물리적 레지스터 파일을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점, 등과 같은 하나 이상의 상이한 데이터 유형, 상태(예를 들어, 실행되게 될 다음 명령어의 어드레스인 명령어 포인터), 등을 저장한다. 물리적 레지스터 파일(들) 유닛(들)(458)은 리타이어먼트 유닛(454)에 의해 중첩되어 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방식을 나타낸다(예를 들어, 재정렬 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여, 장래 파일(들), 이력 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 이용하여; 레지스터 맵들 및 레지스터들의 풀(pool)을 이용하여; 기타 등등). 일반적으로, 아키텍처 레지스터들은 프로세서의 외부로부터 또는 프로그래머의 관점으로부터 가시적이다. 레지스터들은 임의의 알려진 특정 유형의 회로로 제한되지 않는다. 본 명세서에서 설명된 바와 같이 데이터를 저장하고 제공할 수 있는 한, 다양한 상이한 유형들의 레지스터가 적절하다. 적합한 레지스터들의 예들은, 전용 물리적 레지스터들, 레지스터 리네이밍을 사용하는 동적으로 할당되는 물리적 레지스터들, 전용 및 동적으로 할당되는 물리적 레지스터들의 조합들 등을 포함하지만, 이에 제한되는 것은 아니다. 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 실행 클러스터(들)(460)에 결합된다. 실행 클러스터(들)(460)는 하나 이상의 실행 유닛들(462)의 세트 및 하나 이상의 메모리 액세스 유닛들(464)의 세트를 포함한다. 실행 유닛(462)은 다양한 유형의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대하여 다양한 동작(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 함수들이나 함수들의 세트들에 전용인 다수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛만을, 또는 모두가 모든 함수들을 수행하는 복수의 실행 유닛을 포함할 수 있다. 소정의 실시예가 소정의 유형의 데이터/연산에 대한 개별 파이프라인(예를 들어, 각각 자신의 스케줄러 유닛, 물리적 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인 - 개별 메모리 액세스 파이프라인의 경우, 이 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(464)을 갖는 소정의 실시예가 구현된다)을 생성하기 때문에, 스케줄러 유닛(들)(456), 물리적 레지스터 파일(들) 유닛(들)(458) 및 실행 클러스터(들)(460)는 가능하게는 복수인 것으로 도시된다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛(464)의 세트는 메모리 유닛(470)에 결합되고, 메모리 유닛은 레벨 2(L2) 캐시 유닛(476)에 결합된 데이터 캐시 유닛(474)에 결합된 데이터 TLB 유닛(472)을 포함한다. 하나의 예시적 실시예에서, 메모리 액세스 유닛(464)은 로드 유닛, 저장 어드레스 유닛 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(470) 내의 데이터 TLB 유닛(472)에 결합된다. L2 캐시 유닛(476)은 하나 이상의 다른 레벨의 캐시에 결합되어 궁극적으로 메인 메모리에 결합된다.
예시로서, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(400)을 구현할 수 있다: 1) 명령어 페치(438)는 페치 및 길이 디코딩 스테이지(402, 404)를 수행하고; 2) 디코드 유닛(440)은 디코드 스테이지(406)를 수행하고; 3) 리네임/할당기 유닛(452)은 할당 스테이지(408) 및 리네이밍 스테이지(410)를 수행하고; 4) 스케줄러 유닛(들)(456)은 스케줄 스테이지(412)를 수행하고; 5) 물리적 레지스터 파일(들) 유닛(들)(458) 및 메모리 유닛(470)은 레지스터 판독/메모리 판독 스테이지(414)를 수행하고; 실행 클러스터(460)는 실행 스테이지(416)를 수행하고; 6) 메모리 유닛(470) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 라이트 백/메모리 기입 스테이지(418)를 수행하고; 7) 다양한 유닛은 예외 핸들링 스테이지(422)에 포함될 수 있고; 8) 리타이어먼트 유닛(454) 및 물리적 레지스터 파일(들) 유닛(들)(458)은 커밋 스테이지(424)를 수행한다.
코어(490)는 하나 이상의 명령어 세트(예를 들어, (새로운 버전이 추가된 일부의 확장(extension)을 갖는) x86 명령어 세트; 미국 캘리포니아 서니베일 소재의 MIPS 테크놀로지의 MIPS 명령어 세트; 미국 캘리포니아 서비베일 소재의 ARM 홀딩스의 (NEON 등의 옵션사항의 추가의 확장을 갖는) ARM 명령어 세트)를 지원할 수 있다.
코어는 (2 이상의 병렬 세트들의 연산이나 쓰레드들을 실행하는) 멀티쓰레딩을 지원할 수 있고, 시분할 멀티쓰레딩(time sliced multithreading), (단일의 물리적 코어가, 물리적 코어가 동시에 멀티쓰레딩할 수 있는 쓰레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티쓰레딩, 또는 이들의 조합(예를 들어, Intel® 하이퍼쓰레딩(Hyperthreading) 기술에서 등의 시분할 페칭 및 디코딩과 그 이후의 동시 멀티쓰레딩)을 포함하는 다양한 방식으로 멀티쓰레딩을 지원할 수 있다는 것을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행과 관련하여 기술되는 동안, 레지스터 리네이밍이 순차적 아키텍처에 사용될 수 있다는 것을 이해해야 한다. 프로세서의 예시적 실시예는 또한 별개의 명령어 및 데이터 캐시 유닛들(434/474)과 공유된 L2 캐시 유닛(476)을 포함하고 있지만, 대안적 실시예는 명령어와 데이터 양쪽 모두에 대해 단일의 내부 캐시, 예를 들어, 레벨 1(L1) 내부 캐시를 가지거나, 복수 레벨의 내부 캐시를 가질 수도 있다. 일부 실시예들에서, 시스템은 코어 및/또는 프로세서의 외부에 있는 외부 캐시와 내부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서 외부에 있을 수 있다.
도 5는 본 발명의 실시예들에 따른, 통합된 메모리 제어기 및 그래픽을 갖는 단일 코어 프로세서 및 멀티코어 프로세서(500)의 블록도이다. 도 5에서의 실선 박스는 단일의 코어(502A), 시스템 에이전트(510), 및 하나 이상의 버스 제어기 유닛들(516)의 세트를 갖는 프로세서(500)를 나타낸 것인 반면, 파선 박스의 선택적인 부가는 복수의 코어(502A 내지 502N), 시스템 에이전트 유닛(510) 내의 하나 이상의 통합된 메모리 제어기 유닛(들)(514)의 세트, 및 통합된 그래픽 로직(508)을 갖는 대안의 프로세서(500)를 나타낸 것이다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨의 캐시, 하나 이상의 공유 캐시 유닛들(506)의 세트, 및 통합된 메모리 제어기 유닛들(514)의 세트에 결합되어 있는 외부 메모리(도시 생략)를 포함한다. 공유 캐시 유닛들(506)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 기타 레벨의 캐시 등의 하나 이상의 중간 레벨 캐시, LLC(last level cache), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서는, 링 기반의 상호접속 유닛(512)이 통합된 그래픽 로직(508), 공유 캐시 유닛(506)의 세트, 및 시스템 에이전트 유닛(510)을 상호접속하고 있지만, 대안 실시예들은 그러한 유닛들을 상호접속시키기 위해 임의 수의 공지된 기술을 이용할 수 있다.
일부 실시예들에서, 코어들(502A 내지 502N) 중 하나 이상은 멀티쓰레딩이 가능하다. 시스템 에이전트(510)는 코어들(502A 내지 502N)을 조정하고 동작시키는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(510)은 예를 들어, PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(502A 내지 502N) 및 통합된 그래픽 로직(508)의 전력 상태를 조절하는 데 필요한 로직 및 컴포넌트이거나 이를 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 접속되는 디스플레이들을 구동하기 위한 것이다.
코어들(502A 내지 502N)은 아키텍처 및/또는 명령어 세트의 면에서 동종이거나 이종일 수 있다. 예를 들어, 코어들(502A 내지 502N) 중 일부는 순차적일 수 있고, 비순차적일 수 있다. 다른 예로서, 코어들(502A 내지 502N) 중 2개 이상은 동일한 명령어 세트를 실행할 수 있는 반면, 다른 것들은 오직 그 명령어 세트의 서브세트 또는 상이한 명령어 세트를 실행할 수 있다.
프로세서는 CoreTM i3, i5, i7, 2 Duo 및 Quad XeonTM, ItaniumTM, XScaleTM 또는 StrongARMTM 프로세서와 같은 범용 프로세서일 수 있으며, 이는 미국 캘리포니아주 산타 클라라 소재의 Intel Corporation으로부터 입수가능하다. 대안적으로, 프로세서는 ARM Holdings, Ltd., MIPS, 등과 같은 다른 회사로부터 입수할 수 있다. 프로세서는 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, 코프로세서, 내장된 프로세서 등의 특수 목적 프로세서일 수도 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(500)는 예를 들어, BiCMOS, CMOS, 또는 NMOS 등의 다수의 프로세스 기술들 중 임의의 것을 사용하여 하나 이상의 기판들의 일부가 될 수 있고/또는 이들 기판 상에 구현될 수 있다.
도 6 내지 도 8은 프로세서(500)를 포함하기에 적합한 예시적인 시스템인 반면, 도 9는 코어들(502) 중 하나 이상을 포함할 수 있는 예시적인 SoC(system on a chip)이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 내장된 프로세서들, 디지털 신호 프로세서들(DSPs), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱 박스들, 마이크로 제어기들, 휴대 전화기들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들에 대해 이 기술분야에 알려진 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이제 도 6을 참조하면, 본 발명의 일 실시예에 따른 시스템(600)의 블록도가 도시되어 있다. 시스템(600)은 GMCH(graphics memory controller hub)(620)에 결합되어 있는 하나 이상의 프로세서들(610, 615)을 포함할 수 있다. 부가의 프로세서(615)의 선택적인 특성은 도 6에서 파선으로 나타내어져 있다.
각각의 프로세서(610, 615)는 프로세서(500)의 어떤 버전일 수 있다. 그러나, 유의할 점은, 통합된 그래픽 로직 및 통합된 메모리 제어 유닛이 프로세서들(610, 615)에 존재하지 않을 수 있다는 것이다. 도 6은 GMCH(620)가 예를 들어, DRAM(dynamic random access memory)일 수 있는 메모리(640)에 결합되어 있을 수 있다는 것을 나타내고 있다. DRAM은 적어도 일 실시예의 경우, 비휘발성 캐시와 연관될 수도 있다.
GMCH(620)는 칩셋, 또는 칩셋의 일부분일 수 있다. GMCH(620)는 프로세서(들)(610, 615)와 통신하고 프로세서(들)(610, 615)와 메모리(640) 사이의 상호작용을 제어할 수 있다. GMCH(620)는 또한 프로세서(들)(610, 615)와 시스템(600)의 다른 요소들 사이의 가속 버스 인터페이스(accelerated bus interface)로서 기능할 수 있다. 적어도 하나의 실시예에서, GMCH(620)는 FSB(frontside bus)(695) 등의 멀티-드롭 버스(multi-drop bus)를 통해 프로세서(들)(610, 615)와 통신한다.
게다가, GMCH(620)는 (평판 디스플레이 등의) 디스플레이(645)에 결합되어 있다. GMCH(620)는 통합된 그래픽 가속기를 포함할 수 있다. GMCH(620)는 또한 다양한 주변 장치들을 시스템(600)에 결합시키는 데 사용될 수 있는 입출력(I/O) 제어기 허브(ICH)(650)에 결합되어 있다. 다른 주변 장치(670)와 함께, ICH(650)에 결합되어 있는 개별 그래픽 디바이스일 수 있는 외부 그래픽 디바이스(660)가, 예를 들어, 도 6의 실시예에 도시되어 있다.
다른 대안으로서, 부가의 또는 상이한 프로세서들이 또한 시스템(600)에 존재할 수 있다. 예를 들어, 부가의 프로세서(들)(615)는 프로세서(610)와 동일한 부가의 프로세서(들), 프로세서(610)에 대해 이종이거나 비대칭인 부가의 프로세서(들), 가속기(예컨대, 그래픽 가속기 또는 DSP(digital signal processing) 유닛 등), FPGA(field programmable gate array), 또는 임의의 다른 프로세서를 포함할 수 있다. 아키텍처, 마이크로 아키텍처, 열적, 전력 소비 특성 등을 비롯한 다양한 장점 척도(metric of merit)의 면에서 물리적 자원들(610, 615) 간에 다양한 차이점이 있을 수 있다. 이들 차이점은 사실상 프로세서들(610, 615) 간의 비대칭 및 이질성(heterogeneity)으로서 나타날 수 있다. 적어도 하나의 실시예에서, 다양한 프로세서들(610, 615)이 동일한 다이 패키지에 존재할 수 있다.
이제 도 7을 참조하면, 본 발명의 일 실시예에 따른 제2 시스템(700)의 블록도가 도시되어 있다. 도 7에 도시된 바와 같이, 멀티프로세서 시스템(700)은 포인트 투 포인트(point-to-point) 상호접속 시스템이고, 포인트 투 포인트 상호접속(750)을 통해 결합된 제1 프로세서(770) 및 제2 프로세서(780)를 포함한다. 프로세서들(770, 780)은 각각 프로세서들(610, 615) 중 하나 이상으로서, 프로세서(500)의 어떤 버전일 수 있다.
단 2개의 프로세서(770, 780)를 갖는 것으로 도시되지만, 본 발명의 범위는 이에 한정되지 않는다는 것을 이해해야 한다. 다른 실시예들에서, 하나 이상의 추가적인 프로세서들이 주어진 프로세서에 존재할 수도 있다.
프로세서(770, 780)는 각각 통합된 메모리 제어기 유닛(772, 782)을 포함하는 것으로 도시되어 있다. 프로세서(770)는 또한 그 버스 제어기 유닛의 일부로서 포인트 투 포인트(P-P) 인터페이스(776, 778)를 포함하고; 마찬가지로, 제2 프로세서(780)는 P-P 인터페이스(786, 788)를 포함한다. 프로세서(770, 780)는 P-P 인터페이스 회로(778, 788)를 이용하여 포인트 투 포인트(P-P) 인터페이스(750)를 통해 정보를 교환할 수 있다. 도 7에 도시된 바와 같이, IMC들(772, 782)은 각각의 프로세서들에 국부적으로 부착된 메인 메모리의 일부분들일 수 있는, 각각의 메모리들, 즉, 메모리(732) 및 메모리(734)에 프로세서들을 연결한다.
프로세서(770, 780)는 각각 포인트 투 포인트 인터페이스 회로(776, 794, 786, 798)를 이용하여 개별 P-P 인터페이스(752, 754)를 통해 칩셋(790)과 정보를 교환할 수 있다. 칩셋(790)은 또한 고성능 그래픽 인터페이스(739)를 통해 고성능 그래픽 회로(738)와 정보를 교환할 수 있다.
공유 캐시(도시 생략)가 어느 한 프로세서 내에 또는 양쪽 프로세서들의 외부에 포함되어 있을 수 있지만, P-P 상호접속을 통해 프로세서들과 연결되어 있을 수 있으며, 따라서 프로세서가 저전력 모드에 있는 경우, 어느 한 프로세서 또는 양쪽 프로세서들의 로컬 캐시 정보가 공유 캐시에 저장될 수 있다.
칩셋(790)은 인터페이스(796)를 통해 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제1 버스(716)는 PCI(peripheral component interconnect) 버스 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 상호접속 버스 등의 버스일 수 있지만, 본 발명의 범위는 이에 한정되지 않는다.
도 7에 도시된 바와 같이, 제1 버스(716)를 제2 버스(720)에 결합시키는 버스 브리지(718)와 함께, 다양한 I/O 디바이스(714)가 제1 버스(716)에 결합될 수 있다. 일 실시예에서, 제2 버스(720)는 LPC(low pin count) 버스일 수 있다. 예를 들어, 키보드 및/또는 마우스(722), 통신 디바이스들(727), 및 일 실시예에서 명령어/코드 및 데이터(730)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스와 같은 저장 유닛(728)을 포함하는 다양한 디바이스들이 제2 버스(720)에 결합될 수 있다. 또한, 오디오 I/O(724)가 제2 버스(720)에 결합될 수 있다. 다른 구조들도 가능하다는 점에 유의한다. 예를 들어, 도 7의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티-드롭 버스 또는 다른 그러한 아키텍처를 구현할 수 있다.
이제 도 8을 참조하면, 본 발명의 일 실시예에 따른 제3 시스템(800)의 블록도가 도시되어 있다. 도 7 및 도 8의 동일 요소는 동일 참조 번호를 보유하고, 도 7의 특정 양상들은 도 8의 다른 양상들이 모호하게 되는 것을 회피하기 위해 도 8로부터 생략되었다.
도 8은 프로세서(870, 880)가 각각, 통합된 메모리 및 I/O 제어 로직("CL")(872, 882)을 포함할 수 있다는 것을 나타내고 있다. 적어도 하나의 실시예에서, CL(872, 882)은 도 5 및 도 7과 관련하여 상술한 것과 같은 통합된 메모리 제어기 유닛들을 포함할 수 있다. 또한, CL(872, 882)은 또한 I/O 제어 로직을 포함할 수 있다. 도 8은 메모리(832, 834)가 CL(872, 882)에 결합되어 있을 뿐만 아니라 I/O 디바이스(814)가 또한 제어 로직(872, 882)에 결합되어 있는 것을 나타내고 있다. 레거시 I/O 디바이스(815)는 칩셋(890)에 결합되어 있다.
이제 도 9를 참조하면, 본 발명의 일 실시예에 따른 SoC(900)의 블록도가 도시되어 있다. 도 5에 있는 유사한 요소들은 동일한 참조 부호를 갖는다. 또한, 점선 박스는 더욱 향상된 SoC들에 관한 선택적 특징들이다. 도 9에서, 상호접속 유닛(들)(902)은 하나 이상의 코어들(502A 내지 502N)의 세트 및 공유 캐시 유닛(들)(506)을 포함하는 애플리케이션 프로세서(910); 시스템 에이전트 유닛(510); 버스 제어기 유닛(들)(516); 통합된 메모리 제어기 유닛(들)(514); 통합된 그래픽 로직(508), 스틸(still) 및/또는 비디오 카메라 기능을 제공하는 이미지 프로세서(924), 하드웨어 오디오 가속을 제공하는 오디오 프로세서(926), 및 비디오 인코딩/디코딩 가속을 제공하는 비디오 프로세서(928)를 포함할 수 있는 하나 이상의 미디어 프로세서들(920)의 세트; SRAM(static random access memory) 유닛(930); DMA(direct memory access) 유닛(932); 및 하나 이상의 외부 디스플레이에 결합하기 위한 디스플레이 유닛(940)에 결합되어 있다.
도 10은 일 실시예에 따른 적어도 하나의 명령어를 수행할 수 있는 CPU(central processing unit) 및 GPU(graphics processing unit)를 포함하는 프로세서를 나타낸 것이다. 일 실시예에서, 적어도 하나의 실시예에 따른 동작을 수행하기 위한 명령어는 CPU에 의해 실행될 수 있다. 다른 실시예에서, 명령어는 GPU에 의해 수행될 수 있다. 또 다른 실시예에서, 명령어는 GPU 및 CPU에 의해 수행되는 연산의 조합을 통해 수행될 수 있다. 예를 들어, 일 실시예에서, 일 실시예에 따른 명령어는 GPU 상에서의 실행을 위해 수신되고 디코딩된다. 그러나, 디코드된 명령어 내의 하나 이상의 연산은 CPU에 의해 수행될 수 있고 그 결과는 명령어의 최종 리타이어먼트를 위해 GPU로 반환될 수 있다. 역으로, 일부 실시예들에서, CPU는 1차 프로세서로서 역할을 하고 GPU는 코프로세서로서 역할을 할 수 있다.
일부 실시예에서, 고도의 병렬 처리량 프로세서로부터 혜택을 입는 명령어들은 GPU에 의해 수행될 수 있는 반면, 깊게 파이프라인화된 아키텍처로부터 혜택을 입는 프로세서들의 성능으로부터 이득을 보는 명령어는 CPU에 의해 수행될 수 있다. 예를 들어, 그래픽, 과학 애플리케이션, 재무 애플리케이션 및 기타의 병렬 작업량은 GPU의 성능으로부터 혜택을 입을 수 있고 그에 따라 실행될 수 있는 반면, 운영 체제 커널 또는 애플리케이션 코드와 같은 더 순차적인 애플리케이션들은 CPU에 더 적합할 수 있다.
도 10에서, 프로세서(1000)는 CPU(1005), GPU(1010), 이미지 프로세서(1015), 비디오 프로세서(1020), USB 제어기(1025), UART 제어기(1030), SPI/SDIO 제어기(1035), 디스플레이 디바이스(1040), HDMI(High-Definition Multimedia Interface) 제어기(1045), MIPI 제어기(1050), 플래시 메모리 제어기(1055), DDR(dual data rate) 제어기(1060), 보안 엔진(1065), 및 I2S/I2C(Integrated Interchip Sound/Inter-Integrated Circuit) 인터페이스(1070)를 포함한다. 더 많은 CPU 또는 GPU와 기타의 주변장치 인터페이스 제어기들을 포함한, 기타의 로직 및 회로들이 도 10의 프로세서에 포함될 수 있다.
적어도 하나의 실시예의 하나 이상의 양상은 머신에 의해 판독될 때 머신이 본 명세서에서 설명된 기술들을 수행하는 로직을 제조할 수 있게 하는, 프로세서 내의 다양한 로직을 나타내는 머신 판독 가능 매체상에 저장된 표현 데이터에 의해 구현될 수 있다. "IP 코어"라고 알려진 이러한 표현들은, 유형의 머신 판독 가능 매체("테이프")에 저장될 수 있으며, 로직이나 프로세서를 실제로 만드는 제작 머신 내에 로딩하기 위해 다양한 고객이나 제조 설비에 공급될 수도 있다. 예를 들어, ARM Holdings, Ltd.에 의해 개발된 CortexTM 계열의 프로세서 등의 IP 코어 및 중국 과학원의 ICT(Institute of Computing Technology)에 의해 개발된 Loongson IP 코어가 Texas Instruments, Qualcomm, Apple, 또는 Samsung 등의 다양한 고객 또는 실시권자에게 사용허가되거나 판매되고 이들 고객 또는 실시권자에 의해 생산된 프로세서에 구현될 수 있다.
도 11은 일 실시예에 따른 IP 코어의 개발을 예시하는 블록도를 나타낸 것이다. 스토리지(1130)는 시뮬레이션 소프트웨어(1120) 및/또는 하드웨어 또는 소프트웨어 모델(1110)을 포함한다. 일 실시예에서, IP 코어 설계를 표현하는 데이터가 메모리(1140)(예컨대, 하드 디스크), 유선 접속(예컨대, 인터넷)(1150) 또는 무선 접속(1160)을 통해 스토리지(1130)에 제공될 수 있다. 시뮬레이션 도구 및 모델에 의해 생성된 IP 코어 정보는 이어서 IP 코어가 적어도 하나의 실시예에 따른 적어도 하나의 명령어를 수행하기 위해 제3자에 의해 제조될 수 있는 제조 설비로 전송될 수 있다.
일부 실시예들에서, 하나 이상의 명령어는 제1 유형 또는 아키텍처(예컨대, x86)에 대응하고 상이한 유형 또는 아키텍처(예컨대, ARM)의 프로세서 상에서 변환 또는 에뮬레이트될 수 있다. 일 실시예에 따른 명령어는, 따라서, ARM, x86, MIPS, GPU, 또는 기타 프로세서 유형 또는 아키텍처를 비롯한 임의의 프로세서 또는 프로세서 유형 상에서 수행될 수 있다.
도 12는 어떻게 제1 형태의 명령어가 일 실시예에 따라, 상이한 유형의 프로세서에 의해 에뮬레이트되는지를 나타낸다. 도 12에서, 프로그램(1205)은 일 실시예에 따른 명령어와 동일한 또는 실질적으로 동일한 기능을 수행할 수 있는 일부 명령어를 포함한다. 그러나, 프로그램(1205)의 명령어는 프로세서(1215)와 상이하거나 호환되지 않는 유형 및/또는 포맷일 수 있고, 이는 프로그램(1205)에서의 유형의 명령어가 프로세서(1215)에 의해 선천적으로 실행될 수 없을 수 있다는 것을 의미한다. 그러나, 에뮬레이션 로직(1210)의 도움으로, 프로그램(1205)의 명령어는 프로세서(1215)에 의해 선천적으로 실행될 수 있는 명령어로 변환된다. 일 실시예에서, 에뮬레이션 로직은 하드웨어로 구현되어 있다. 다른 실시예에서, 에뮬레이션 로직은 프로그램(1205)에서의 유형의 명령어를 프로세서(1215)에 의해 선천적으로 실행가능한 유형으로 변환하는 소프트웨어를 포함하는 유형의(tangible) 머신 판독 가능 매체에 구현되어 있다. 다른 실시예들에서, 에뮬레이션 로직은 고정 기능 또는 프로그램가능 하드웨어와 유형의(tangible) 머신 판독 가능 매체에 저장되어 있는 프로그램의 조합이다. 일 실시예에서, 프로세서는 에뮬레이션 로직을 포함하는 반면, 다른 실시예들에서, 에뮬레이션 로직은 프로세서의 외부에 존재하고 제3자에 의해 제공된다. 일 실시예에서, 프로세서는 프로세서에 포함되어 있거나 그와 연관되어 있는 마이크로코드 또는 펌웨어를 실행함으로써 소프트웨어를 포함하는 유형의(tangible) 머신 판독 가능 매체에 구현된 에뮬레이션 로직을 로드할 수 있다.
도 13은 본 발명의 실시예들에 따른, 소스 명령어 세트에서의 이진 명령어를 대상 명령어 세트에서의 이진 명령어로 변환하기 위해 소프트웨어 명령어 변환기를 사용하는 것을 대비하는 블록도이다. 예시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 대안적으로 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합으로 구현될 수 있다. 도 13은 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)에 의해 선천적으로 실행될 수 있는 x86 이진 코드(1306)를 생성하기 위해 하이 레벨 언어(1302)로 된 프로그램이 x86 컴파일러(1304)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 결과를 달성하기 위해, (1) Intel x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서 상에서 실행되도록 되어 있는 애플리케이션 또는 다른 소프트웨어의 오브젝트 코드 버전을 호환가능하게 실행하거나 다른 방식으로 처리함으로써 적어도 하나의 x86 명령어 세트 코어를 갖는 Intel 프로세서와 실질적으로 동일한 기능을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(1304)는 부가의 링크(linkage) 처리에 의해 또는 부가의 링크 처리 없이, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(1316) 상에서 실행될 수 있는 x86 이진 코드(1306)(예컨대, 오브젝트 코드)를 생성하는 동작을 하는 컴파일러를 나타낸다. 이와 유사하게, 도 13은 적어도 하나의 x86 명령어 세트 코어를 갖지 않는 프로세서(1314)(예컨대, 미국 캘리포니아주 서니베일 소재의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 미국 캘리포니아주 서니베일 소재의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어를 갖는 프로세서)에 의해 선천적으로 실행될 수 있는 대안의 명령어 세트 이진 코드(1310)를 생성하기 위해 하이 레벨 언어(1302)로 된 프로그램이 대안의 명령어 세트 컴파일러(1308)를 사용하여 컴파일될 수 있다는 것을 나타낸 것이다. 명령어 변환기(1312)는 x86 이진 코드(1306)를 x86 명령어 세트 코어를 갖지 않는 프로세서(1314)에 의해 선천적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이것을 할 수 있는 명령어 변환기를 만드는 것이 어렵기 때문에 이러한 변환된 코드가 대안의 명령어 세트 이진 코드(1310)와 동일하지 않을 가능성이 있지만; 변환된 코드는 일반적인 연산을 달성할 것이고 대안의 명령어 세트로부터의 명령어로 이루어져 있을 것이다. 따라서, 명령어 변환기(1312)는 에뮬레이션, 시뮬레이션 또는 임의의 다른 프로세스를 통해, x86 명령어 세트 프로세서 또는 코어를 갖지 않는 프로세서 또는 기타 전자 디바이스가 x86 이진 코드(1306)를 실행할 수 있게 해주는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 14a는 효과적인 벡터 어드레스 충돌 해소를 위해 치환 제어를 생성하기 위한 SIMD 벡터 선행 제로 카운트 명령어를 이용하는 프로세스(1401)의 일례의 일 실시예에 대한 흐름도를 나타낸다. 본 명세서에 개시된 프로세스(1401) 및 기타 처리들은 범용 머신 또는 특수 목적 머신 또는 이들 둘의 조합에 의해 실행가능한 전용 하드웨어 또는 소프트웨어 또는 펌웨어 연산 코드를 포함할 수 있는 처리 블록에 의해 수행된다.
프로세스(1401)의 처리 블록(1410)에서, 인덱스들의 세트는 예를 들어, 값들 7, 2, 7, 1 및 7로 초기화된다. 오프셋 인덱스들의 수와 오프셋 인덱스들의 값들이 본 발명의 실시예들의 예시이며 제한이 아니라는 것으로 의도되었음을 재차 이해할 수 있을 것이다. 특히, 레지스터 내의 오프셋 인덱스들의 수는 인덱스들에 대응하는 데이터 요소들의 사이즈 및/또는 특정 애플리케이션에 의해 결정될 수 있다. 오프셋 인덱스들의 예시적인 값들은 단순히 종속성 충돌의 해소를 예시하기 위한 것이다. 처리 블록(1415)에서, 요소 왼쪽 마스크는 모두(예를 들어, 5개) 1로 설정된다. 처리 블록(1420)에서, 종속성 마스크들은 모든 매칭하는 오프셋 인덱스들을 반영하기 위해 프로세스(1405)의 기술(도 18에 관련하여 보다 상세하게 후술됨)에 따라 설정될 수 있다. 다음으로, 처리 블록(1425)에서, 한 세트의 정렬 마스크(order mask)들이 초기화된다. 처리 블록(1430)에서, 충돌 마스크들은 종속성 마스크와 정렬 마스크 간에 비트단위 AND를 수행함으로써 계산된다.
다음으로 처리 블록(1439)으로 진행하면, 선행 제로 카운트들은, 충돌 마스크들의 각각의 데이터 필드에 대해 제로로 설정되는 최상위 연속 비트들의 수를 카운팅하고 선행 제로 카운트의 대응하는 데이터 필드의 값으로서 각 카운트를 저장함으로써 충돌 마스크들에 대해, 벡터 패킹된 선행 제로 카운트 명령어, VPLZCNT를 이용하여 계산된다. 처리 블록(1440)에서, 최대 카운트들은 도시된 예에서 충돌 마스크를 나타내는데 사용되는 비트들의 수보다 1 작은 값인 4로 모두 초기화된다. 처리 블록(1445)에서, 한 세트의 치환 인덱스는 최대 카운트에서 선행 제로 카운트를 감산한 해당 차분을 생성하기 위해, 충돌 마스크를 나타내는데 사용되는 비트의 수보다 1 작은, 해당 최대 카운트값으로부터 각각의 선행 제로 카운트의 값을 차감하는, SIMD 패킹된 감산, PSUB를 수행함으로써 계산된다. 종래의 계산에 대해 종속적이지 않은 오프셋 인덱스들에 대응하는 이들 위치는, 유리하게 사용될 수도 있는, 마이너스 1(negative one)의 치환 인덱스들을 가진다는 것을 이해할 것이다.
처리 블록(1450)에서, (선택적으로) 모두 1인 요소 왼쪽 마스크 및 오프셋 인덱스들에 따라 데이터는 메모리로부터 수집된다. 다음으로, 처리 블록(1455)에서, 요소 왼쪽 마스크는 치환 인덱스들을 유리하게 모두 마이너스 1과 비교하는, 패킹된 부등호 비교 명령어, PCMPNEQ를 이용하여 다시 계산된다. 처리 블록(1460)에서, 요소 왼쪽 마스크가 제로(0)인지를 판정한다. 그렇다면, 처리 블록(1465)에서, 데이터는 오프셋 인덱스들을 이용하여 메모리에 분산되고, 이 SIMD 데이터 세트에 대한 처리는 처리 블록(1499)에서 종료된다.
그렇지 않으면, 처리 블록(1470)에서, 왼쪽 처리 대상인 요소들만을 유리하게 갱신하기 위해 치환 인덱스들과 요소 왼쪽 마스크를 완료 마스크로서 이용하는, SIMD 벡터 패킹된 치환, VPERM을 수행함으로써 데이터가 치환된다. 처리 블록(1475)에서, 요소 왼쪽 마스크를 완료 마스크로서 이용하여 왼쪽 처리 대상인 데이터 요소들에 대해 필요한 계산을 수행한다. 다음으로, 종래의 기술의 프로세스(1406)에서, 한 세트의 충돌된 요소들은 처리 블록(1480)에서 모든 요소들에 요소 왼쪽 마스크를 브로드캐스팅함으로써 초기화된다. 다음으로, 충돌 마스크 세트는 이전의 충돌 마스크들 및 새로운 충돌된 요소들에 대한 벡터 패킹된 AND 명령어를 이용하여 재계산된다. 다음으로, 새로운 요소 왼쪽 마스크는 각각의 충돌 마스크를 모두 제로와 비교하는, 패킹된 부등호 비교, PCMPNEQ를 이용하여 계산된다. 다음으로, 새로운 요소 왼쪽 마스크를 테스트하는 처리 블록(1460)에서 시작하는 처리를 반복한다. 또한, 본 명세서에서 기술된 바와 같은, SIMD 벡터 선행 제로 카운트 명령어가 SIMD 치환 제어를 제공하기 위해 가변 사이즈의 요소들과 충돌 마스크들과 함께 유리하게 이용될 수 있으며, 그에 의해 메모리를 통하여 종속적 계산들을 수행하지 않고 레지스터들에서 효율적인 SIMD 어드레스 충돌 해소를 허용한다는 것이 이해될 것이다.
도 14b는 효율적인 벡터 어드레스 충돌 해소를 위해 SIMD 벡터 어드레스 충돌 마스크를 사용하는 일례의 일 실시예의 흐름도를 도시한다. 프로세스(1402)의 처리 블록(1410)에서, 오프셋 인덱스들의 세트는 예를 들어, 값들 7, 2, 7, 1 및 7로 초기화된다. 오프셋 인덱스들의 수와 오프셋 인덱스들의 값들이 본 발명의 실시예들의 예시이며 제한이 아니라는 것으로 의도되었음을 재차 이해할 수 있을 것이다. 특히, 레지스터 내의 오프셋 인덱스들의 수는 인덱스들에 대응하는 데이터 요소들의 사이즈 및/또는 특정 애플리케이션에 의해 결정될 수 있다. 오프셋 인덱스들의 예시적인 값들은 단순히 종속성 충돌들의 해소를 예시하기 위한 것이다. 처리 블록(1415)에서, 요소들 왼쪽 마스크는 모두(예를 들어, 5개) 1들로 설정된다. 처리 블록(1420)에서, 의존성 마스크들은 매칭하는 오프셋 인덱스들을 포함하는 프로세스(1405)의 기술(도 18과 관련하여 보다 상세하게 후술됨)에 따라 설정될 수 있다. 다음으로, 처리 블록(1425)에서, 한 세트의 정렬 마스크(order mask)들이 초기화된다. 처리 블록(1430)에서, 충돌 마스크들은 종속성 마스크들과 정렬 마스크들 사이에 비트단위 AND를 수행함으로써 계산된다.
처리 블록(1450)에서, 데이터는 (선택적으로) 모두 1인 요소들 왼쪽 마스크 및 오프셋 인덱스들에 따라 메모리로부터 수집된다. 다음으로, 처리(1406)에서, 한 세트의 충돌된 요소들은 처리 블록(1480)에서 모든 요소들에 요소들 왼쪽 마스크를 브로드캐스팅함으로써 초기화된다. 처리 블록(1485)에서, 충돌 마스크의 세트는 이전 충돌 마스크들과 새로운 충돌된 요소들에 대해 벡터 패킹된 AND 명령어를 이용하여 다시 계산된다. 다음으로, 새로운 요소들 왼쪽 마스크는 처리 블록(1490)에서 각각의 충돌 마스크를 모두 제로들과 비교하는, 패킹된 부등호 비교 명령어, PCMPNEQ를 이용하여 계산된다. 처리 블록(1462)에서, 요소들 왼쪽 마스크는 부정되어 did-these 마스크를 형성하고, 데이터 요소들은 처리 블록(1466)에서 오프셋 인덱스들에 따라 메모리에 분산된다. 처리 블록(1460)에서, 요소들 왼쪽 마스크가 제로(0)인지를 판정한다. 그렇다면, 이 SIMD 데이터의 세트 처리는 처리 블록(1499)에서 종료된다. 그렇지 않다면, 처리는 프로세스(1402)의 처리 블록(1450)에서의 시작을 반복한다.
도 15a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어들을 실행하기 위한 프로세서에서의 프로세스(1501)의 일 실시예에 대한 흐름도를 도시한다. 패킹된 투플들은 각각 2, 4 또는 8개의 요소를 포함할 수 있다. 일부 실시예들에서, 비교 유형은 명령어에 의해 지정된 즉치 피연산자에 의해 (예를 들어, 같음, 작음, 작거나 같음, 거짓, 다름, 작지 않음, 작거나 같지 않음, 및 참 중 하나로서) 지시될 수 있다. 처리 블록(1510)에서, 제1 데이터 유형의 요소들은 벡터 레지스터의 복수의 n 데이터 필드 각각에 저장된다. 처리 블록(1520)에서, 제1 데이터 유형의 요소들은 제2 벡터의 n개의 데이터 필드 각각에 저장된다. 처리 블록(1530)에서, 벡터 패킹된 투플 교차 비교를 위한 SIMD 명령어가 프로세서에서 디코딩된다. 벡터 패킹된 투플 교차 비교를 위한 SIMD 명령어에 응답하여, 처리는 처리 블록(1540)과 함께 프로세스(1503)로 진행한다.
처리 블록(1540)에서, 벡터 레지스터의 다음 투플이 처리를 위해 선택된다. 처리 블록(1550)에서, 투플의 다음 요소는 제2 벡터의 복수의 n 데이터 필드 중 대응하는 투플의 모든 요소와 비교된다. 처리 블록(1560)에서, 제2 벡터의 각각의 투플 요소에 대응하는 마스크 비트는, 대응하는 비교에 따라 처리를 위해 선택된 벡터 레지스터 투플로부터 동시에 비교되는 요소에 대응하는 다음 비트 마스크에서 설정된다. 일부 실시예들에서, 벡터 레지스터의 요소들에 대응하는 모든 비트 마스크들은 벡터 레지스터 내의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 레지스터에 저장될 수 있다. 일부 대안적인 실시예에서, 벡터 레지스터의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 레지스터의 대응하는 요소들에 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 레지스터에 저장될 수 있다. 처리 블록(1570)에서, 처리를 위해 현재 선택된 투플에 대한 모든 비교들이 완료되었는지 여부에 관한 결정이 이루어진다. 그렇지 않은 경우, 처리를 위해 현재 선택된 투플의 각각의 데이터 필드가 완료될 때까지 처리는 처리 블록(1550)으로 시작하여 반복한다. 일부 실시예들에서, 벡터 레지스터의 데이터 필드들은 암시적으로 마스킹되지 않을 수 있으며, 이들 각각이 교차 비교되도록 요구한다. 일부 대안적인 실시예들에서, 벡터 레지스터의 데이터 필드들은 (명령어에 의해 지정된 마스크 레지스터에서) 명시적으로 마스킹 또는 마스킹되지 않을 수 있으며, 마스킹되지 않은 데이터 필드들의 요소들만이 교차 비교되도록 요구한다. 현재 선택된 투플에 대해 모든 요구된 비교들이 완료되는 그러한 때, 처리는 처리 블록(1580)으로 진행하고 벡터 레지스터의 모든 n개의 데이터 필드의 처리가 완료되었는지 여부에 대한 판정이 이루어진다. 그렇지 않다면, 처리는 벡터 레지스터 내의 다른 투플이 처리를 위해 선택되는 처리 블록(1540)으로 시작하여 반복한다. 그렇지 않으면, 처리 블록(1590)에서 처리가 종료된다.
SIMD 벡터 패킹된 투플 교차 비교 명령어들은, 본 명세서에서 설명된 실시예들에서와 같이, SIMD 벡터 어드레스 충돌 검출 기능을 제공하고 효과적인 SIMD 어드레스 충돌 해소를 위한 충돌 마스크들을 생성하기 위해 가변 사이즈의 요소들과 메모리 오프셋들에 사용될 수 있다는 것을 이해할 것이다. 또한, SIMD 벡터 패킹된 투플 교차 비교 명령어들은, 특히 메모리를 통한 종속 계산들을 수행하지 않고 레지스터들에서 어드레스 충돌 해소를 허용하는 특정 수집-변경-분산 애플리케이션들에서 효과적인 SIMD 어드레스 충돌 해소를 위해, SIMD 치환 제어를 제공하는, 본 명세서에서 설명된 실시예들에서와 같이, SIMD 벡터 선행 제로 카운트 명령어들과 결합하여 사용될 수 있다는 것을 이해할 것이다.
도 15b는 효율적인 벡터 어드레스 충돌 해소를 위해 SIMD 벡터 어드레스 충돌 마스크들을 사용하는 프로세스(1502)의 일 실시예에 대한 흐름도를 도시한다. 처리 블록(1505)에서, 제1 레지스터 또는 메모리 벡터 소스의 각각의 요소의 오프셋은 그것들이 매칭하는 오프셋들을 보유하고 있는지를 판정하기 위해 벡터 소스의 모든 하위 요소의 오프셋과 비교된다. 처리 블록(1515)에서, 제1 벡터 목적지 내의 마스크에 대응하는 요소의 오프셋과 매칭하는 오프셋들을 보유하는 제1 벡터 소스에서의 하위 요소들에 대응하는 임의의 마스크 비트들은 1로 설정된다(예를 들어, 프로세스(1801)에 도시된 바와 같음). 목적지 레지스터의 임의의 다른 비트들은 처리 블록(1525)에서 제2 값(예를 들어, 0)으로 설정된다(예를 들어, 프로세스(1405)에 도시된 바와 같음).
처리 블록(1535)에서, 하위 요소들의 계산들에 좌우되는 요소들의 마스크를 생성하기 위해, 제1 목적지 레지스터에 저장된 마스크들 각각의 값들은 다른 벡터의 특정값(예를 들어, 0)의 대응하는 복사값과 비교된다. 처리 블록(1545)에서, 하위 요소들에 대한 미완료 계산들에 좌우되는 요소들의 마스크는 처리 준비가 되어 있는 요소들을 검출하고 완료 마스크를 생성하는데 사용된다. 처리 블록(1555)에서, 완료 마스크를 이용하여 데이터에 대해 SIMD 계산을 행한다. 다음으로, 처리 블록(1565)에서, 하위 요소들에 대한 미완료 계산들에 좌우되는 요소들의 마스크가 갱신된다. 처리 블록(1575)에서, 모든 요소들의 처리가 완료되었는지 여부를 판정하고, 그렇다면, 이들 요소들의 처리는 처리 블록(1595)에서 종료된다. 그렇지 않다면, 처리는 처리 블록(1545)에서의 시작을 반복한다. 또한, 프로세스(1502)는 예시된 바와 같이, 처리된 요소들이 메모리에 저장될 필요가 있다고 추정하지 않는 반면, 임의의 그러한 저장 또는 메모리로의 분산은, 프로세스(1502)의 추가적인 후속 반복과 함께, 본 발명의 대안적인 실시예들에 따라 수행될 수 있다는 것을 이해할 것이다.
도 16은 효과적인 벡터 어드레스 충돌 해소를 위한 치환 제어를 생성하는데 유용한 SIMD 벡터 선행 제로 카운트 기능을 제공하기 위한 명령어를 실행하기 위한 장치(1601)의 종래 기술 실시예를 나타낸다. 장치(1601)의 실시예들은 SIMD 벡터 선행 제로 카운트 기능을 제공하기 위한 명령어의 실행을 위한 파이프라인(400)의 일부(예를 들어, 실행 스테이지(416))의 일부 또는 코어(490)(예를 들어, 실행 유닛(들)(462))일 수 있다. 장치(1601)의 실시예들은 효과적인 벡터 어드레스 충돌 해소를 허용할 수 있는, SIMD 벡터 선행 제로 카운트에 대한 명령어를 디코딩하기 위한 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 디코딩된 명령어에 응답하는 하나 이상의 실행 유닛들(예를 들어, 실행 장치(1601))은 메모리 벡터 피연산자 또는 벡터 레지스터(1610 또는 1620)의 데이터 필드들 각각의 복수의 비트를 판독하고, 메모리 벡터 피연산자 또는 벡터 레지스터(1610 또는 1620)의 각각의 데이터 필드에 대해, 제로로 설정된 최상위 연속 비트의 수를 카운트하고, 그 카운트를 SIMD 목적지 레지스터(1650 또는 1660)의 대응하는 데이터 필드의 값으로서 저장한다.
예를 들어, 장치(1601)의 실시예들은 가변적인 복수의 n 가변 사이즈의 데이터 요소의 값들을 저장하기 위한 가변적인 복수의 n 가변 사이즈의 데이터 필드를 포함하는 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))과 결합될 수 있다. SIMD 벡터 선행 제로 카운트 기능을 제공하기 위한 명령어의 실시예들은 메모리 벡터 피연산자 또는 벡터 레지스터, 예를 들어, 1610 또는 1620의 각각의 데이터 필드에 대해 SIMD 선행 제로 카운트를 수행하고, SIMD 목적지 레지스터, 예를 들어, 1650 또는 1660에서의 특정 사이즈의 대응하는 데이터 필드의 값들로서 카운트들을 저장하기 위해 벡터 선행 제로 카운트 연산 및 데이터 필드 사이즈를 특정한다.
예를 들어, SIMD 벡터 선행 제로 카운트 기능을 제공하기 위한 명령어를 실행하기 위한 장치(1601)의 일 실시예는 메모리 벡터 피연산자 또는 벡터 레지스터(1620) 내의 제1 사이즈(예를 들어, 16 비트 또는 32 비트)의 각각의 데이터 필드들의 복수의 비트를 판독하고, 선행 제로 카운트 회로(1603)의 선행 제로 카운터들(1630-1637)에서 제로로 설정된 최상위 연속 비트들의 수를 카운트하고나서, 카운트들을 SIMD 목적지 레지스터(1660)에서의 동일한 특정된 사이즈의 대응하는 데이터 필드들의 값들로서 저장한다. SIMD 벡터 선행 제로 카운트를 제공하기 위한 명령어를 실행하기 위한 장치(1601)의 다른 실시예는 메모리 벡터 피연산자 또는 벡터 레지스터(1610) 내의 제2 사이즈(예를 들어, 32 비트 또는 64 비트)의 각각의 데이터 필드들의 복수의 비트를 판독하고, 선행 제로 카운트 조합 회로(1604)의 선택적인 가산기 회로들(1640 내지 1643)에서, 각각 홀수 선행 제로 카운터들(1631 내지 1637)로부터 제로로 설정된 최상위 연속 비트들의 카운트를 선택하거나, 짝수 선행 제로 카운터들(1630 내지 1636)로부터 카운트들에 값 m을 가산하고 나서, 결합된 카운트들을 SIMD 목적지 레지스터(1650)에 특정된 사이즈의 대응하는 데이터 필드들의 값들로서 저장한다. SIMD 벡터 선행 제로 카운트를 제공하기 위한 명령어를 실행하기 위한 장치(1601)의 대안적인 실시예들은 도 16에 나타낸 바와 같이 제1 데이터 필드 사이즈의 SIMD 벡터 선행 제로 카운트들과 제2 데이터 필드 사이즈의 SIMD 벡터 선행 제로 카운트들 양측 모두를 수행할 수 있거나, 다양한 특정 데이터 필드 사이즈에 대한 SIMD 벡터 선행 제로 카운트들을 수행하도록 변경될 수 있다는 것을 이해할 것이다. SIMD 벡터 선행 제로 카운트 명령어들은, 본 명세서에서 설명된 실시예들에서와 같이, SIMD 치환 제어를 제공하기 위한 가변 사이즈의 요소들과 충돌 마스크들과 함께 이용될 수 있으며, 이로써 메모리를 통한 종속 계산을 수행하지 않고도 레지스터들에서 보다 효과적인 SIMD 어드레스 충돌 해소를 허용할 수 있다. 따라서, 본 명세서에서 설명된 SIMD 벡터 선행 제로 카운트 명령어들 및 로직은 예를 들어, 도 14a에 관련하여 설명된 바와 같이, 특히 특정 수집-변경-분산 애플리케이션들에서 효과적인 SIMD 어드레스 충돌 해소를 제공한다.
비교되는 요소들, 예를 들어, 인덱스들이 비교 결과들을 나타내기 위해 필요한 마스크들과 동일한 사이즈이면(예를 들어, 256 비트 레지스터들에서 16개의 16 비트 요소들), 모든 요소들을 교차 비교하기 위한 명령어를 수행하는 것이 적절할 수 있다. 그러나 비교 결과들을 나타내는 데 이용 가능한 비트들보다 비교할 요소들이 더 많을 경우, 대안의 해결책이 필요할 수 있다. SIMD 벡터 패킹된 투플 비교 명령어들이, 본 명세서에 개시된 바와 같이, 효과적인 SIMD 어드레스 충돌 해소를 위해 충돌 마스크들을 생성하기 위해 결합된 결과 및 SIMD 벡터 어드레스 충돌 검출 기능을 제공하기 위해 가변 사이즈의 요소들과 메모리 오프셋들을 위한 대안의 해결책들로서 사용될 수 있다는 것이 이해될 것이다. 또한, SIMD 벡터 패킹된 투플 비교 명령어들은 (예를 들어, 다양한 상이한 비교 연산들 중 임의의 하나가 유용할 수 있는 경우) 더 많은 범용적인 적용 가능성이 있을 수 있고, 모든 요소들을 교차 비교하는 명령어보다 영역 및 전력 면에서 더 적은 구현 비용을 필요로 한다는 점이 이해될 것이다.
도 17a는 SIMD 벡터 패킹된 더블 교차 비교 기능을 제공하기 위한 예시적인 명령어(1701)의 일 실시예를 도시한다. 일부 실시예들에서, 명령어(1701)의 인코딩은 특수 목적 머신 또는 범용 처리 머신에 의한 실행을 위해 기능 기술 자료를 기록하기 위해 일부 머신 판독 가능 매체에 기록될 수 있다. 일부 실시예들에서, 명령어(1701)의 인코딩은 제1 복수의 데이터 필드(예를 들어, n개의 데이터 필드)를 포함하는 제1 벡터 레지스터(1710)를 지정할 수 있고, 제1 복수의 데이터 필드는 제1 부분들로 분할되고, 각각의 제1 부분은 제2 복수의 데이터 필드(예를 들어, 2 데이터 필드들)를 갖고, 각각의 데이터 필드는 마스킹되거나 마스킹되지 않아야 한다. 일부 실시예들에서, 제1 벡터 레지스터(1710)의 데이터 필드들은 암시적으로 마스킹되지 않을 수 있으며, 이들 각각이 비교되도록 요구한다. 일부 대안의 실시예들에서, 제1 벡터 레지스터(1710)의 데이터 필드들은 (예를 들어, 명령어(1701)에 의해 지정된 마스크 레지스터에서) 명시적으로 마스킹되거나 마스킹되지 않을 수 있으며, 마스킹되지 않은 데이터 필드들의 요소들만이 비교되도록 요구한다. 명령어(1701)는 또한 제1 복수의 데이터 필드에 대응하는 제3 복수의 데이터 필드를 나타내는 메모리 저장 세트 또는 제2 벡터 레지스터(1720)를 지정할 수 있고, 제3 복수의 데이터 필드는 제2 부분들로 분할되고, 각각의 제2 부분은 또한 상기 제2 복수의 데이터 필드(예를 들어, 2개의 데이터 필드)를 갖는다. 일부 실시예들에서, 패킹된 요소들은 부호있는 또는 부호없는 패킹된 바이트들(8 비트), 워드들(16 비트), 더블워드들(32 비트) 또는 쿼드워드들(64 비트)일 수 있다. 명령어(1701)는 또한 특정 유형의 비교(예를 들어, 크거나 같음, ≥)를 인코딩하는 즉치 바이트 피연산자(1731), 및 대응하는 제1 부분들로 분할된 대응하는 제1 복수의 데이터 필드(예를 들어, n개의 데이터 필드)를 포함하는 목적지 벡터 레지스터(1771)를 지정할 수 있고, 각각의 대응하는 제1 부분은 제2 복수의 데이터 필드(예를 들어, 2개의 데이터 필드)를 갖는다. 일부 실시예들에서, 비교 유형은 즉치 피연산자(1731)에 의해 같음, 작음, 작거나 같음, 항상 거짓, 다름, 작지 않음, 작거나 같지 않음, 및 항상 참 중 하나로서 지시될 수 있다.
제1 벡터 레지스터(1710)의 제1 복수의 n 데이터 필드의 제1 부분(예를 들어, 2-투플)의 데이터 필드에 저장된 각각의 요소에 대해, 명령어(1701)는 그 요소를, 메모리 저장 세트 또는 제2 벡터 레지스터(1720)의 상기 제3 복수의 n 데이터 필드를 나타내는 대응하는 부분(예를 들어 2-투플)의 모든 요소와 비교한다. 목적지 벡터 레지스터(1771)에서, 명령어(1701)는 대응하는 제1 레지스터(1710) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서 대응하는 비교들에 따라 제2 벡터(1720) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 제1 벡터 레지스터(1710)의 요소들에 대응하는 모든 비트 마스크들은 제1 벡터 레지스터(1710)의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1771)에 저장될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1710)의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 벡터 레지스터(1771)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 벡터 레지스터(1771)에 저장될 수 있다.
도 17b는 SIMD 벡터 패킹된 쿼드러플 교차 비교 기능을 제공하기 위한 명령어(1702)의 대안의 실시예를 도시한다. 일부 실시예들에서, 명령어(1702)의 인코딩은 또한 특수 목적 머신 또는 범용 처리 머신에 의한 실행을 위해 기능 기술 자료를 기입하기 위해 일부 머신 판독 가능 매체에 기입될 수 있다. 일부 실시예들에서, 명령어(1702)의 인코딩은 제1 복수의 데이터 필드(예를 들어, n개의 데이터 필드)를 포함하는 제1 벡터 레지스터(1710)를 지정할 수 있고, 제1 복수의 데이터 필드는 제1 부분들로 분할되고, 각각의 제1 부분은 제2 복수의 데이터 필드(예를 들어, 4개의 데이터 필드)를 갖고, 각각의 데이터 필드는 마스킹되거나 마스킹되지 않아야 한다. 일부 실시예들에서, 제1 벡터 레지스터(1710)의 데이터 필드들은 암시적으로 마스킹되지 않을 수 있으며, 이들 각각이 비교되도록 요구한다. 일부 대안의 실시예들에서, 제1 벡터 레지스터(1710)의 데이터 필드들은 (예를 들어, 명령어(1702)에 의해 지정된 마스크 레지스터에서) 명시적으로 마스킹되거나 마스킹되지 않을 수 있으며, 마스킹되지 않은 데이터 필드들의 요소들만이 비교되도록 요구한다. 명령어(1702)는 또한 제1 복수의 데이터 필드에 대응하는 제3 복수의 데이터 필드를 나타내는 메모리 저장 세트 또는 제2 벡터 레지스터(1720)를 지정할 수 있으며, 제3 복수의 데이터 필드는 제2 부분들로 분할되고, 각각의 제2 부분은 또한 상기 제2 복수의 데이터 필드(예를 들어, 4개의 데이터 필드)를 갖는다. 일부 실시예들에서, 패킹된 요소들은 부호있는 또는 부호없는 패킹된 바이트들(8 비트), 워드들(16 비트), 더블워드들(32 비트) 또는 쿼드워드들(64 비트)일 수 있다. 명령어(1702)는 또한 특정 유형의 비교(예를 들어, 작음, <)를 인코딩하는 즉치 바이트 피연산자(1732) 및 대응하는 제1 부분들로 분할된 대응하는 제1 복수의 데이터 필드(예를 들어, n개의 데이터 필드)를 포함하는 목적지 벡터 레지스터(1772)를 지정할 수 있고, 각각의 대응하는 제1 부분은 제2 복수의 데이터 필드(예를 들어, 4개의 데이터 필드)를 갖는다. 일부 실시예들에서, 비교 유형은 즉치 피연산자(1732)에 의해 같음, 작음, 작거나 같음, 항상 거짓, 다름, 작지 않음, 작거나 같지 않음, 및 항상 참 중 하나로서 지시될 수 있다.
제1 벡터 레지스터(1710)의 제1 복수의 n 데이터 필드의 제1 부분(예를 들어, 4-투플)의 데이터 필드에 저장된 각각의 요소에 대해, 명령어(1702)는 그 요소를, 메모리 저장 세트 또는 제2 벡터 레지스터(1720)의 상기 제3 복수의 n 데이터 필드를 나타내는 대응하는 부분(예를 들어 4-투플)의 모든 요소와 비교한다. 목적지 벡터 레지스터(1772)에서, 명령어(1702)는 대응하는 제1 레지스터(1710) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서 대응하는 비교들에 따라 제2 벡터(1720) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 제1 벡터 레지스터(1710)의 요소들에 대응하는 모든 비트 마스크들은 제1 벡터 레지스터(1710) 내의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1772)에 저장될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1710)의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 벡터 레지스터(1772)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 벡터 레지스터(1772)에 저장될 수 있다.
도 17c는 SIMD 벡터 패킹된 옥터플 교차 비교 기능을 제공하기 위한 명령어(1703)의 다른 대안의 실시예를 도시한다. 일부 실시예들에서, 명령어(1703)의 인코딩은 또한 특수 목적 머신 또는 범용 처리 머신에 의한 실행을 위해 기능 기술 자료를 기입하기 위해 일부 머신 판독 가능 매체에 기입될 수 있다. 일부 실시예들에서, 명령어(1703)의 인코딩은 제1 복수의 데이터 필드(예를 들어, n개의 데이터 필드)를 포함하는 제1 벡터 레지스터(1710)를 지정할 수 있고, 제1 복수의 데이터 필드는 제1 부분들로 분할되고, 각각의 제1 부분은 제2 복수의 데이터 필드(예를 들어, 8개의 데이터 필드)를 갖고, 각각의 데이터 필드는 마스킹되거나 마스킹되지 않아야 한다. 일부 실시예들에서, 제1 벡터 레지스터(1710)의 데이터 필드들은 암시적으로 마스킹되지 않을 수 있으며, 이들 각각이 비교되도록 요구한다. 일부 대안의 실시예들에서, 제1 벡터 레지스터(1710)의 데이터 필드들은 (예를 들어, 명령어(1703)에 의해 지정된 마스크 레지스터에서) 명시적으로 마스킹되거나 마스킹되지 않을 수 있으며, 마스킹되지 않은 데이터 필드들의 요소들만이 비교되도록 요구한다. 명령어(1703)는 또한 제1 복수의 데이터 필드에 대응하는 제3 복수의 데이터 필드를 나타내는 메모리 저장 세트 또는 제2 벡터 레지스터(1720)를 지정할 수 있으며, 제3 복수의 데이터 필드는 제2 부분들로 분할되고, 각각의 제2 부분은 또한 상기 제2 복수의 데이터 필드(예를 들어, 8개의 데이터 필드)를 갖는다. 일부 실시예들에서, 패킹된 요소들은 부호있는 또는 부호없는 패킹된 바이트들(8 비트), 워드들(16 비트), 더블워드들(32 비트) 또는 쿼드워드들(64 비트)일 수 있다. 명령어(1703)는 또한 특정 유형의 비교(예를 들어, 같음, =)를 인코딩하는 즉치 바이트 피연산자(1733) 및 대응하는 제1 부분들로 분할된 대응하는 제1 복수의 데이터 필드(예를 들어, n개의 데이터 필드)를 포함하는 목적지 벡터 레지스터(1773)를 지정할 수 있고, 각각의 대응하는 제1 부분은 제2 복수의 데이터 필드(예를 들어, 8개의 데이터 필드)를 갖는다. 일부 실시예들에서, 비교 유형은 즉치 피연산자(1733)에 의해 같음, 작음, 작거나 같음, 항상 거짓, 다름, 작지 않음, 작거나 같지 않음, 및 항상 참 중 하나로서 지시될 수 있다.
제1 벡터 레지스터(1710)의 제1 복수의 n 데이터 필드의 제1 부분(예를 들어, 8-투플)의 데이터 필드에 저장된 각각의 요소에 대해, 명령어(1703)는 그 요소를, 메모리 저장 세트 또는 제2 벡터 레지스터(1720)의 상기 제3 복수의 n 데이터 필드를 나타내는 대응하는 부분(예를 들어 8-투플)의 모든 요소와 비교한다. 목적지 벡터 레지스터(1773)에서, 명령어(1703)는 대응하는 제1 레지스터(1710) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서 대응하는 비교들에 따라 제2 벡터(1720) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 제1 벡터 레지스터(1710)의 요소들에 대응하는 모든 비트 마스크들은 제1 벡터 레지스터(1710)의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1773)에 저장될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1710)의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 벡터 레지스터(1773)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 벡터 레지스터(1773)에 저장될 수 있다.
도 18은 효율적인 벡터 어드레스 충돌 해소를 위해 어드레스 충돌 마스크들(예를 들어, 1420)을 생성하기 위해 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어의 결과들을 결합하는 예시적인 방법(1801)의 실시예를 도시한다. 제1 벡터 패킹된 더블 교차 비교(1802)에 대해, 제1 데이터 유형의 요소는 벡터 레지스터(1810)의 n개의 데이터 필드 각각에 저장된다. 제1 데이터 유형의 요소는 또한 벡터 레지스터 또는 벡터(1820)를 나타내는 메모리 저장 세트에 저장될 수 있는 벡터(1820)의 n개의 데이터 필드 각각에 저장된다. 프로세서에서, 벡터 패킹된 더블 교차 비교(1802)에 대한 SIMD 명령어가 디코딩된다.
벡터 패킹된 더블 교차 비교(1802)에 대한 SIMD 명령어에 응답하여, 벡터 레지스터(1810) 내의 n개의 데이터 필드의 각 부분(예를 들어, 2-투플)의 데이터 필드에 저장된 각 요소에 대해, 명령어(1802)는 그 요소를, 벡터(1820)의 n개의 데이터 필드를 나타내는 메모리 저장 세트 또는 벡터 레지스터의 대응하는 부분(예를 들어, 2-투플)의 모든 요소와 비교한다. 목적지 벡터 레지스터(1830)에서, 명령어(1802)는 대응하는 레지스터(1810) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서, 수행되는 대응하는 비교들(예를 들어, 균등)에 따라 벡터(1820) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 벡터 레지스터(1810)의 요소들에 대응하는 모든 비트 마스크들은 제1 벡터 레지스터(1810) 내의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1830)에 먼저 저장될 수 있고, 그 후 패킹된 시프트(1812)가 별도의 SIMD 명령어에 따라 수행될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1810)의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 벡터 레지스터(1830)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 벡터 레지스터(1830)에 저장될 수 있다.
제2 벡터 패킹된 더블 교차 비교(1803)에 대해, 제1 데이터 유형의 요소는 벡터 레지스터(1815)의 n개의 데이터 필드 각각에 저장된다. 제1 데이터 유형의 요소는 또한 벡터 레지스터 또는 벡터(1825)를 나타내는 메모리 저장 세트에 저장될 수 있는 벡터(1825)의 n개의 데이터 필드 각각에 저장된다. 벡터 패킹된 더블 교차 비교(1803)에 대한 제2 SIMD 명령어가 디코딩된다. 벡터 패킹된 더블 교차 비교(1803)에 대한 제2 SIMD 명령어에 응답하여, 벡터 레지스터(1815) 내의 n개의 데이터 필드의 각 부분(예를 들어, 2-투플)의 데이터 필드에 저장된 각 요소에 대해, 명령어(1803)는 그 요소를, 벡터(1825)의 n개의 데이터 필드를 나타내는 메모리 저장 세트 또는 벡터 레지스터의 대응하는 부분(예를 들어, 2-투플)의 모든 요소와 비교한다. 목적지 벡터 레지스터(1835)에서, 명령어(1803)는 대응하는 레지스터(1815) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서, 수행되는 대응하는 비교들(예를 들어, 균등)에 따라 벡터(1825) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 벡터 레지스터(1815)의 요소들에 대응하는 모든 비트 마스크들은 제1 벡터 레지스터(1815) 내의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1835)에 먼저 저장될 수 있고, 그 후 패킹된 시프트(1813)가 별도의 SIMD 명령어에 따라 수행될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1815)의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 벡터 레지스터(1835)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 벡터 레지스터(1835)에 저장될 수 있다. 그 후, 벡터 치환은 치환 벡터(1840) 및 별도의 SIMD 벡터 치환 명령어에 따라 벡터 레지스터(1835)의 비트 마스크 요소들에 대해 수행되어 임시 결과들 벡터 레지스터(1845)를 생성할 수 있다.
제3 벡터 패킹된 더블 교차 비교(1804)에 대해, 제1 데이터 유형의 요소는 벡터 레지스터 또는 벡터(1850)를 나타내는 메모리 저장 세트에 저장될 수 있는 벡터(1850)의 n개의 데이터 필드 각각에 저장된다. 벡터 패킹된 더블 교차 비교(1804)에 대한 제3 SIMD 명령어가 디코딩된다. 벡터 패킹된 더블 교차 비교(1804)에 대한 SIMD 명령어에 응답하여, 벡터 레지스터(1815) 내의 n개의 데이터 필드의 각 부분(예를 들어, 2-투플)의 데이터 필드에 저장된 각 요소에 대해, 명령어(1804)는 그 요소를, 벡터(1850)의 n개의 데이터 필드를 나타내는 메모리 저장 세트 또는 벡터 레지스터의 대응하는 부분(예를 들어, 2-투플)의 모든 요소와 비교한다. 목적지 벡터 레지스터(1860)에서, 명령어(1804)는 대응하는 레지스터(1815) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서, 수행되는 대응하는 비교들(예를 들어, 균등)에 따라 벡터(1850) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 벡터 레지스터(1815)의 요소들에 대응하는 모든 비트 마스크들은 벡터 레지스터(1815) 내의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1860)에 먼저 저장될 수 있고, 그 후 패킹된 시프트(1814)가 별도의 SIMD 명령어에 따라 수행될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1815)의 요소들에 대응하는 비트 마스크들은 대신 소스/목적지 벡터 레지스터(1860)의 대응하는 요소들에 또한 저장된 시프트 카운트들에 따라 재정렬된 소스/목적지 벡터 레지스터(1860)에 저장될 수 있다.
벡터 레지스터(1815)의 요소들에 대응하는 소스/목적지 벡터 레지스터(1860)에 저장된 비트 마스크들은, (예를 들어, 별도의 SIMD 벡터 패킹된 부가 명령어에 따라) 임시 결과들 벡터 레지스터(1845)에 저장된 비트 마스크들과 각각 결합되어, 제2 임시 결과들 벡터 레지스터(1870)를 생성한다. 벡터 레지스터(1815)의 요소들에 대응하는 소스/목적지 벡터 레지스터(1835)에 저장된 비트 마스크들은, (예를 들어, 다른 별도의 SIMD 벡터 패킹된 부가 명령어에 따라) 제2 임시 결과들 벡터 레지스터(1870)에 저장된 비트 마스크들과 각각 결합되어, 제3 임시 결과들 벡터 레지스터(1880)를 생성한다. 벡터 레지스터(1810)의 요소들에 대응하는 소스/목적지 벡터 레지스터(1830)에 저장된 비트 마스크들은, (예를 들어, 다른 별도의 SIMD 벡터 패킹된 부가 명령어에 따라) 제3 임시 결과들 벡터 레지스터(1880)에 저장된 비트 마스크들과 각각 결합되어, 벡터 레지스터(1810)의 요소들에 대응하는 (예를 들어, 1420와 같은) 어드레스 충돌 마스크들을 갖는 결과 벡터 레지스터(1890)를 생성한다.
SIMD 벡터 패킹된 투플 비교 명령어들이, 본 명세서에 개시된 바와 같이, 효과적인 SIMD 어드레스 충돌 해소를 위해 충돌 마스크들을 생성하기 위해 결합된 결과 및 SIMD 벡터 어드레스 충돌 검출 기능을 제공하기 위해 가변 사이즈의 요소들과 메모리 오프셋들을 위한 대안의 해결책들로서 사용될 수 있다는 것이 이해될 것이다. 또한, SIMD 벡터 패킹된 투플 비교 명령어들은 (예를 들어, 다양한 상이한 비교 연산들 중 임의의 하나가 유용할 수 있는 경우) 더 많은 범용적인 적용 가능성이 있을 수 있고, 모든 요소들을 교차 비교하는 명령어보다 영역 및 전력 면에서 더 적은 구현 비용을 필요로 한다는 점이 이해될 것이다.
도 19a는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하기 위한 장치(1901)의 실시예를 도시한다. 장치(1901)의 실시예들은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어의 실행을 위한 파이프라인(400)의 일부(예를 들어, 실행 스테이지(416)) 또는 코어(490)의 일부(예를 들어, 실행 유닛(들)(462))일 수 있다. 장치(1901)의 일부 실시예들은 제어 논리(1940) 및 비교기 어레이(1942)를 포함하는 패킹된 투플 비교 장치(1903), 및 선택적으로 시프터들(1950, 1951, 1952 및 1953)을 포함하는 시프팅 장치(1905) 등을 포함한다. 장치(1901)의 실시예들은 효과적인 벡터 어드레스 충돌 해소를 허용할 수 있는, SIMD 벡터 패킹된 투플 교차 비교에 대한 명령어를 디코딩하기 위한 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 벡터 레지스터(1910) 내의 n개의 데이터 필드의 각 부분(예를 들어, 2-투플)의 데이터 필드에 저장된 각 요소에 대해, 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들어, 실행 장치(1901))은 그 요소를, 벡터(1920)의 n개의 데이터 필드를 나타내는 메모리 저장 세트 또는 벡터 레지스터의 대응하는 부분(예를 들어, 2-투플)의 모든 요소와 비교한다. 예를 들어, 장치(1901)의 실시예들은 가변적인 복수의 n 가변 사이즈의 데이터 요소의 값들을 저장하기 위한 가변적인 복수의 n 가변 사이즈의 데이터 필드를 포함하는 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))에 결합될 수 있다. 목적지 벡터 레지스터(1970)에서, 장치(1901)는 대응하는 레지스터(1910) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서, 수행되는 대응하는 비교들(예를 들어, 즉치 피연산자(1930)에 의해 지정됨)에 따라 벡터(1920) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 벡터 레지스터(1910)의 요소들에 대응하는 모든 비트 마스크들은 벡터 레지스터(1910)의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1970)에 저장될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1910)의 요소들에 대응하는 비트 마스크들은 선택적으로 소스/목적지 벡터 레지스터(1970)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 (예를 들어, 시프팅 장치(1905)에 의해) 재정렬된 소스/목적지 벡터 레지스터(1970)에 저장될 수 있다.
도 19b는 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어를 실행하기 위한 장치(1902)의 대안의 실시예를 도시한다. 장치(1902)의 실시예들은 SIMD 벡터 패킹된 투플 교차 비교 기능을 제공하기 위한 명령어의 실행을 위한 파이프라인(400)의 일부(예를 들어, 실행 스테이지(416)) 또는 코어(490)의 일부(예를 들어, 실행 유닛(들)(462))일 수 있다. 장치(1902)의 일부 실시예들은 제어 로직(1940) 및 비교기 어레이(1944)를 포함하는 패킹된 투플 비교 장치(1904), 및 선택적으로 시프터들(1960, 1961, 1962,1963)을 포함하는 시프팅 장치(1906) 등을 포함한다. 장치(1902)의 실시예들은 효과적인 벡터 어드레스 충돌 해소를 허용할 수 있는, SIMD 벡터 패킹된 투플 교차 비교에 대한 명령어를 디코딩하기 위한 디코드 스테이지(예를 들어, 디코드(406)) 또는 디코더(예를 들어, 디코드 유닛(440))와 결합될 수 있다. 벡터 레지스터(1910) 내의 n개의 데이터 필드의 각 부분(예를 들어, 4-투플)의 데이터 필드에 저장된 각 요소에 대해, 디코딩된 명령어에 응답하여 하나 이상의 실행 유닛(예를 들어, 실행 장치(1902))은 그 요소를, 벡터(1920)의 n개의 데이터 필드를 나타내는 메모리 저장 세트 또는 벡터 레지스터의 대응하는 부분(예를 들어, 4-투플)의 모든 요소와 비교한다. 예를 들어, 장치(1902)의 실시예들은 가변적인 복수의 n 가변 사이즈의 데이터 요소의 값들을 저장하기 위한 가변적인 복수의 n 가변 사이즈의 데이터 필드를 포함하는 벡터 레지스터들(예를 들어, 물리적 레지스터 파일들 유닛(들)(458))에 결합될 수 있다. 목적지 벡터 레지스터(1970)에서, 장치(1902)는 대응하는 레지스터(1910) 부분의 마스킹되지 않은 각 요소에 대응하는 비트 마스크에서, 수행되는 대응하는 비교들(예를 들어, 즉치 피연산자(1930)에 의해 지정됨)에 따라 벡터(1920) 부분의 각 요소에 대응하는 마스크 비트들을 설정하고, 목적지 레지스터에서 임의의 다른 (예를 들어, 비트 마스크에서 상위의) 비트들을 0 값으로 설정한다. 일부 실시예들에서, 벡터 레지스터(1910)의 요소들에 대응하는 모든 비트 마스크들은 벡터 레지스터(1910)의 그 대응하는 요소들의 최하위 비트와 정렬된 목적지 벡터 레지스터(1970)에 저장될 수 있다. 일부 대안적인 실시예들에서, 제1 벡터 레지스터(1910)의 요소들에 대응하는 비트 마스크들은 선택적으로 소스/목적지 벡터 레지스터(1970)의 대응하는 요소들에 저장된 시프트 카운트들에 따라 (예를 들어, 시프팅 장치(1906)에 의해) 재정렬된 소스/목적지 벡터 레지스터(1970)에 저장될 수 있다.
SIMD 벡터 패킹된 투플 비교 명령어들의 사용은 부호있는 또는 부호없는 패킹된 바이트들(8 비트), 워드들(16 비트), 더블워드들(32 비트) 또는 쿼드워드들(64 비트)을 포함하는 가변적인 복수의 n 가변 사이즈의 데이터 요소를 허용한다. SIMD 벡터 패킹된 투플 비교 명령어들은 (예를 들어, 다양한 상이한 비교 연산들 중 임의의 하나가 유용할 수 있는 경우) 벡터 충돌 명령어보다 더 많은 범용적인 적용 가능성이 있을 수 있고, 모든 요소들을 교차 비교하는 명령어보다 영역 및 전력 면에서 더 적은 구현 비용을 필요로 한다는 점이 이해될 것이다.
본 명세서에서 설명된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, (휘발성 및 비휘발성 메모리 및/또는 저장 요소를 포함하는) 저장 시스템, 적어도 하나의 입력 디바이스, 및 적어도 하나의 출력 디바이스를 포함하는 프로그램 가능한 시스템상에서 실행되는 컴퓨터 프로그램 또는 프로그램 코드로서 구현될 수 있다.
프로그램 코드는 본 명세서에서 설명된 기능들을 수행하고 출력 정보를 생성하기 위한 입력 명령어들에 적용될 수 있다. 출력 정보는 공지 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 이 출원의 목적으로, 처리 시스템은 예를 들어, 디지털 신호 프로세서(DSP), 마이크로제어기, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 처리 시스템과 통신하기 위해 고레벨 절차 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는 또한 원할 경우, 어셈블리 또는 머신어로 구현될 수 있다. 사실상, 본 명세서에서 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양상은 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 로직을 제조하게 하는, 프로세서 내의 다양한 로직을 표현하는, 머신 판독 가능 매체 상에 저장된 표현 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의 머신 판독 가능 매체 상에 저장되고, 다양한 고객들 또는 제조 설비에 제공되어, 로직 또는 프로세서를 실제로 제조하는 제조 머신들 내에 로딩될 수 있다.
이러한 머신 판독 가능 저장 매체는 하드 디스크, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 유형의 디스크, DRAM(dynamic random access memory), SRAM(static random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 ROM(read-only memory), RAM(random access memory)과 같은 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 유형의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적이고 유형인 구성들을 포함할 수 있지만, 이들로 제한되지 않는다.
따라서, 본 발명의 실시예들은 또한 명령어들을 포함하거나, 또는 본 명세서에 설명된 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비-일시적이고 유형인 머신 판독 가능 매체를 포함한다. 이러한 실시예들은 프로그램 제품들로도 참조될 수 있다.
일부 경우에는, 명령어 변환기가 소스 명령어 세트로부터 타겟 명령어 세트로 명령어를 변환하는데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를 (예를 들어, 정적 이진 번역, 동적 컴필레이션을 포함하는 동적 이진 번역을 이용하여) 번역하거나, 모프(morph)하거나, 에뮬레이트하거나, 또는 다른 방식으로 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 온-프로세서(on processor), 오프-프로세서(off processor), 또는 부분 온 및 부분 오프-프로세서일 수 있다.
따라서, 적어도 하나의 실시예에 따른 하나 이상의 명령어를 수행하기 위한 기법이 기술된다. 특정의 예시적인 실시예들이 설명되고 첨부 도면들에서 도시되었지만, 그러한 실시예들은 단지 설명에 도움이 되는 것일 뿐이고 광범위한 발명을 제한하는 것이 아니며, 이 명세서를 숙독한 이 기술 분야의 통상의 기술을 가진 자라면 다양한 다른 변형들을 생각해낼 수 있으므로, 이 발명은 도시되고 설명된 특정 구성들 및 배열들에 제한되지 않는다는 것을 이해해야 한다. 빠르게 성장하고 추가의 향상이 용이하게 예견되지 않는 이와 같은 기술 영역에서, 개시된 실시예들은 본 개시의 원리들 또는 첨부된 청구범위를 벗어나지 않고 기술적 향상들을 가능하게 함으로써 배치 및 상세를 용이하게 수정가능하다.
Claims (28)
- 프로세서로서,
복수의 n 데이터 필드 각각에, 제1 데이터 유형의 요소를 저장하기 위한 제1 벡터 레지스터;
복수의 n 데이터 필드 각각에, 상기 제1 데이터 유형의 대응하는 요소를 저장하기 위한 제2 벡터 레지스터 또는 메모리 저장 세트;
벡터 패킹된 투플 교차 비교 연산 및 투플 사이즈를 지정하는 제1 명령어를 디코딩하기 위한 디코드 스테이지; 및
하나 이상의 실행 유닛
을 포함하고,
상기 하나 이상의 실행 유닛은, 디코딩된 상기 제1 명령어에 응답하여,
상기 제1 벡터 레지스터 내의 복수의 투플 사이즈 부분 중 각각의 투플 사이즈 부분 내의 각각의 데이터 필드에 대해, 그 데이터 필드에 저장된 요소를, 상기 제2 벡터 레지스터 또는 메모리 저장 세트 내의 대응하는 투플 사이즈 부분의 각각의 요소와 비교하고,
대응하는 비교에 따라, 상기 제1 벡터 레지스터 내의 각각의 마스킹되지 않은 요소에 대응하는 비트 마스크에, 상기 제2 벡터 레지스터 또는 메모리 저장 세트 내의 대응하는 투플 사이즈 부분의 각각의 요소에 대응하는 마스크 비트를 설정하는, 프로세서. - 제1항에 있어서,
상기 교차 비교 연산을 위한 비교 유형은 상기 제1 명령어에 의해 지정된 즉치 피연산자에 의해 지시되는, 프로세서. - 제2항에 있어서,
상기 교차 비교 연산을 위한 비교 유형은 같음, 작음, 작거나 같음, 거짓, 같지 않음, 작지 않음, 작거나 같지 않음, 및 참으로 구성되는 그룹으로부터 선택되는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터의 데이터 필드들의 쌍들을 상기 제2 벡터 레지스터 또는 메모리 저장 세트의 데이터 필드들의 쌍들과 교차 비교하기 위한 벡터 패킹된 더블 비교 명령어인, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터의 데이터 필드들의 4-투플들을 상기 제2 벡터 레지스터 또는 메모리 저장 세트의 데이터 필드들의 4-투플들과 교차 비교하기 위한 벡터 패킹된 쿼드러플 비교 명령어인, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터의 데이터 필드들의 8-투플들을 상기 제2 벡터 레지스터 또는 메모리 저장 세트의 데이터 필드들의 8-투플들과 교차 비교하기 위한 벡터 패킹된 옥터플 비교 명령어인, 프로세서. - 제1항에 있어서,
상기 복수의 n 데이터 필드는 64 데이터 필드인, 프로세서. - 제1항에 있어서,
상기 복수의 n 데이터 필드는 32 데이터 필드인, 프로세서. - 제1항에 있어서,
상기 복수의 n 데이터 필드는 16 데이터 필드인, 프로세서. - 제1항에 있어서,
상기 복수의 n 데이터 필드는 8 데이터 필드인, 프로세서. - 제1항에 있어서,
상기 복수의 n 데이터 필드 각각은 8 비트인, 프로세서. - 제1항에 있어서,
상기 복수의 n 데이터 필드 각각은 16 비트인, 프로세서. - 제1항에 있어서,
상기 제2 벡터 레지스터 또는 메모리 저장 세트 투플 사이즈 부분의 각각의 요소에 대응하는 다수의 마스크 비트 세트는 2 비트를 포함하는, 프로세서. - 제1항에 있어서,
상기 제2 벡터 레지스터 또는 메모리 저장 세트 투플 사이즈 부분의 각각의 요소에 대응하는 다수의 마스크 비트 세트는 4 비트를 포함하는, 프로세서. - 제1항에 있어서,
상기 제2 벡터 레지스터 또는 메모리 저장 세트 투플 사이즈 부분의 각각의 요소에 대응하는 다수의 마스크 비트 세트는 8 비트를 포함하는, 프로세서. - 제1항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터 내의 상기 복수의 n 데이터 필드의 각각의 데이터 필드가 각각 마스킹되거나 마스킹되지 않는지를 지시하는 비트를 갖는 마스크 레지스터 피연산자를 지정하는, 프로세서. - 방법으로서,
제1 벡터 레지스터의 복수의 n 데이터 필드 각각에, 제1 데이터 유형의 요소를 저장하는 단계;
제2 벡터 레지스터의 복수의 n 데이터 필드 각각에, 상기 제1 데이터 유형의 대응하는 요소를 저장하는 단계;
프로세서에서, 벡터 패킹된 투플 교차 비교에 대한 SIMD(single-instruction multiple-data) 명령어를 실행하는 단계; 및
상기 제1 벡터 레지스터 내의 복수의 투플 사이즈 부분 중 각각의 투플 사이즈 부분 내의 각각의 데이터 필드에 대해, 그 데이터 필드에 저장된 요소를, 상기 제2 벡터 레지스터 내의 대응하는 투플 사이즈 부분의 각각의 요소와 비교하고,
대응하는 비교에 따라, 상기 제1 벡터 레지스터 내의 각각의 마스킹되지 않은 요소에 대응하는 비트 마스크에, 상기 제2 벡터 레지스터 내의 대응하는 투플 사이즈 부분의 각각의 요소에 대응하는 마스크 비트를 설정하는 단계
를 포함하는, 방법. - 제17항에 있어서,
상기 제1 벡터 레지스터의 각각의 요소는 암시적으로 마스킹되지 않은(implicitly unmasked), 방법. - 제17항에 있어서,
마스크 레지스터의 n 비트는 상기 제1 벡터 레지스터의 대응하는 요소가 각각 마스킹되지 않거나 마스킹된 것을 명시적으로 지시하기 위해 1 또는 0으로 설정되는, 방법. - 제17항에 있어서,
상기 복수의 n 데이터 필드의 부분은 2개의 데이터 필드를 포함하는, 방법. - 제17항에 있어서,
상기 복수의 n 데이터 필드의 부분은 4개의 데이터 필드를 포함하는, 방법. - 제17항에 있어서,
상기 복수의 n 데이터 필드의 부분은 8개의 데이터 필드를 포함하는, 방법. - 처리 시스템으로서,
메모리; 및
복수의 프로세서 - 각각의 프로세서는:
복수의 n 데이터 필드 각각에, 제1 데이터 유형의 요소를 저장하기 위한 제1 벡터 레지스터;
복수의 n 데이터 필드 각각에, 상기 제1 데이터 유형의 대응하는 요소를 저장하기 위한 제2 벡터 레지스터 또는 메모리 저장 세트;
벡터 패킹된 투플 교차 비교 연산 및 투플 사이즈를 지정하는 제1 명령어를 디코딩하기 위한 디코드 스테이지; 및
하나 이상의 실행 유닛을 포함하고, 상기 하나 이상의 실행 유닛은, 디코딩된 상기 제1 명령어에 응답하여,
상기 제1 벡터 레지스터 내의 복수의 투플 사이즈 부분 중 각각의 투플 사이즈 부분 내의 각각의 데이터 필드에 대해, 그 데이터 필드에 저장된 요소를, 상기 제2 벡터 레지스터 또는 메모리 저장 세트 내의 대응하는 투플 사이즈 부분의 각각의 요소와 비교하고,
대응하는 비교에 따라, 상기 제1 벡터 레지스터 내의 각각의 마스킹되지 않은 요소에 대응하는 비트 마스크에, 상기 제2 벡터 레지스터 또는 메모리 저장 세트 내의 대응하는 투플 사이즈 부분의 각각의 요소에 대응하는 마스크 비트를 설정함 -
를 포함하는, 처리 시스템. - 제23항에 있어서,
상기 교차 비교 연산을 위한 비교 유형은 상기 제1 명령어에 의해 지정된 즉치 피연산자에 의해 지시되는, 처리 시스템. - 제23항에 있어서,
상기 교차 비교 연산을 위한 비교 유형은 같음, 작음, 작거나 같음, 거짓, 같지 않음, 작지 않음, 작거나 같지 않음, 및 참으로 구성되는 그룹으로부터 선택되는, 처리 시스템. - 제23항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터의 데이터 필드들의 쌍들을 상기 제2 벡터 레지스터 또는 메모리 저장 세트의 데이터 필드들의 쌍들과 교차 비교하기 위한 벡터 패킹된 더블 비교 명령어인, 처리 시스템. - 제23항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터의 데이터 필드들의 4-투플들을 상기 제2 벡터 레지스터 또는 메모리 저장 세트의 데이터 필드들의 4-투플들과 교차 비교하기 위한 벡터 패킹된 쿼드러플 비교 명령어인, 처리 시스템. - 제23항에 있어서,
상기 제1 명령어는 상기 제1 벡터 레지스터의 데이터 필드들의 8-투플들을 상기 제2 벡터 레지스터 또는 메모리 저장 세트의 데이터 필드들의 8-투플들과 교차 비교하기 위한 벡터 패킹된 옥터플 비교 명령어인, 처리 시스템.
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