TW201339878A - 用於積體電路製造的遮罩生成方法 - Google Patents

Abstract

本發明提供一種生成用於製造積體電路之實體層的遮罩的方法。提供多個設計層，該多個設計層包含界定可程式化次組件之邏輯配置的可程式化次組件配置層。遮罩生成程序將選定設計層轉換成為用於實體層之製造的遮罩。遮罩修改程序修正遮罩以確保當使用遮罩時將可靠地製造實體層。非功能設計層表示該選定實體層中的該集合之實體結構的進一步可能位置，該非功能設計層不表示該多個實體層之一者，該等進一步可能位置不表示在該可程式化次組件配置層中。遮罩修改程序處理將非功能設計層處理為可程式化次組件配置層。此賦能修改可程式化次組件配置層而不影響對其他實體層先前生成之遮罩。

Description

用於積體電路製造的遮罩生成方法

本發明係關於生成用於製造積體電路之實體層的遮罩的方法。更特定言之，本發明係關於生成用於製造包含多個實體層之積體電路的此類遮罩的方法。

當代積體電路之製造係涉及許多階段及參與者之複雜製程。通常，積體電路之設計者說明積體電路之定義，該積體電路之定義包含對於積體電路之每一實體層的佈局設計，其中當代積體電路通常包含許多實體層(例如，多個金屬層、多晶矽層、擴散層、介層窗層、接觸層等)。積體電路之此定義(例如以gds2檔案的形式)隨後經提供至專用製造設施，該專用製造設施具有使積體電路之此電腦生成之多層設計成為製造之積體電路本身的能力。

製造製程本身為高度專業化且複雜的，但在此之關聯性為遮罩生成程序，該遮罩生成程序將積體電路之給定層之設計佈局轉換成為待使用在光微影程序中之光微影遮罩， 該光微影程序為了該積體電路的該給定層使用藉由遮罩過濾之入射光來蝕刻該期望的設計佈局。

隨著製程規模變得愈來愈小，當代積體電路係生成在該等製程規模下，眾所周知的是，未將用於積體電路之給定層之遮罩的佈局生成為具有與彼層之實體結構之期望佈局相同的佈局，而是修改遮罩(例如根據光學鄰近校正技術)以確保在光微影已發生之後餘留的實體結構將可靠反映設計者的意圖。例如，因為由遮罩中孔徑之尺度與入射光之波長的尺度相當而造成的繞射效應，故此等技術為必要的。

且眾所周知，積體電路具有可程式化次組件，其中該積體電路之每一可程式化次組件可依據在彼次組件內一或更多實體結構在積體電路之給定實體層中之位置而採取許多邏輯配置。舉例而言，眾所周知，在積體電路內構造唯讀記憶體(read-only memory；ROM)，其中儲存在每一ROM位元晶格內之邏輯值係藉由彼ROM位元晶格內介層窗之選定位置而決定，該等介層窗連接第一金屬層至第二金屬層。

在積體電路包含可程式化次組件之情況下，亦眾所周知的情況是，積體電路經設計、流片為積體電路之每一實體層之最終佈局且經提供至鑄造廠以生成用於積體電路之每一實體層之遮罩，但隨後發現應修正可程式化次組件之程式化。舉例而言，在積體電路提供ROM之情況下，可期望改變ROM之程式化內容。因此，隨後將積體電路之相關層(例如介層窗層)中之實體結構之佈局重新配置且要求鑄造廠再生成遮罩用於彼特定層。

自第一態樣看，本發明提供一種生成用於製造積體電路之實體層的遮罩的方法，其中該積體電路包含多個實體層，該方法包含以下步驟：接收包含多個設計層之該積體電路之輸入定義，該多個設計層之每一設計層表示該多個實體層中之一者的設計佈局，其中該多個設計層包含可程式化次組件配置層，該可程式化次組件配置層表示在該積體電路之選定實體層中之實體結構集合，其中該集合之實體結構中每一實體結構之位置決定該積體電路之可程式化次組件將具有複數個邏輯配置中之何者；在該多個設計層之選定設計層上執行遮罩生成程序，該遮罩生成程序包含將該選定設計層轉換成為用於製造該積體電路之該實體層的該遮罩；及在該遮罩上執行遮罩修改程序，該遮罩修改程序包含修正該遮罩以確保在使用該遮罩時將可靠地製造該積體電路之該實體層，其中該積體電路之該輸入定義進一步包含非功能設計層，其中該非功能設計層不表示該多個實體層中之一者，且其中該非功能設計層表示用於在該選定實體層中該集合之實體結構的進一步可能位置，該等進一步可能位置不表示在該可程式化次組件配置層中，且其中該遮罩修改程序包含將該非功能設計層處理為該可程式化次組件配置層。

該方法係關於包含多個實體層之積體電路之製造，其中實體層係根據所提供之設計層而構造，該所提供之設計層說明相應實體層之設計佈局。詳言之，多個設計層提供可 程式化次組件配置層，該可程式化次組件配置層界定實體結構集合在積體電路之實體層中之位置。彼等實體結構的每一者之位置決定積體電路之可程式化次組件將具有複數個邏輯配置中之何者。換言之，積體電路包含可程式化次組件(例如，該等可程式化次組件可在一實施例中為ROM位元晶格)且每一實體結構(例如，該等實體結構在一實施例中可為介層窗)之位置界定該可程式化次組件之邏輯配置(在ROM位元晶格之實例中，此邏輯配置對應於儲存在ROM位元晶格中之值)。

隨著當代積體電路之製程規模變得愈來愈小，本發明之發明人已發現，界定可程式化次組件(例如，ROM元件之位元晶格)之程式化內容的積體電路之給定層(諸如介層窗層)之修改不僅導致用於彼介層窗層之遮罩的相應改變，而且其他層之遮罩亦可能受可程式化內容之改變的影響。舉例而言，在介層窗ROM具有藉由介層窗在介層窗層內之位置界定的介層窗ROM之可程式化內容的情況中，該等介層窗使第一金屬層及第二金屬層連接至彼此，彼等介層窗之位置中的變化可使得對第一金屬層及第二金屬層之改變為必要的。舉例而言，當代光學鄰近校正技術可導致在其中置放介層窗(以確保在介層窗與金屬層之間的可靠接觸)的位置處金屬層中之金屬結構之放大。因此，重定位介層窗可導致給定金屬層中彼等光學鄰近校正生成之放大之位置的相應改變。

此可為不利的，因為(不管是由於合法的設計改變還是由於錯誤之遲識別)期望能夠改變積體電路之可程式化 次組件之可程式化內容，即使在製造積體電路之製程的此後期階段。若有必要修正若干遮罩，而不是剛好對應於已經變更之可程式化層的一遮罩，對可程式化內容之此後期階段修正將會非常昂貴。

為解決此問題，該方法進一步包含在積體電路之輸入定義中之非功能設計層。此非功能設計層同樣不對應於積體電路之多個實體層中之一者，因為為了製造積體電路之相應實體層，該非功能設計層不受遮罩生成程序本身影響。然而，非功能設計層係與可程式化次組件配置層相關聯，因為該非功能設計層表示用於根據可程式化次組件配置層待製造之選定實體層中之實體結構集合的進一步可能位置。換言之，非功能設計層表示用於實體結構集合的位置，該等位置未使用在可程式化次組件配置層中。

生成用於積體電路之選定設計層之遮罩以產生用於積體電路之實體層之製造(例如藉由光微影)之遮罩的製程包含遮罩修改程序，該遮罩修改程序包含對遮罩進行調整以確保在使用彼遮罩時將可靠地製造實體層。舉例而言，在一實施例中，此遮罩修改程序可包含光學鄰近校正技術。重要地是，遮罩修改程序包含將非功能設計層處理為積體電路之輸入定義之可程式化次組件配置層。亦即，當執行遮罩修改程序時，該方法處理非功能設計層好象該非功能設計層表示之實體結構呈現在可程式化次組件配置層中一樣。此舉具有以下優勢，當對於積體電路之給定實體層生成遮罩時，執行對彼實體層執行之遮罩修改程序不僅考慮實體結構集合在可 程式化次組件配置層之當前設計中之位置，而且考慮用於實體結構之彼集合的進一步可能位置。此舉隨後導致對於彼實體層生成之遮罩已經生成有可程式化次組件配置層之其他可能配置所必要的修改。

因此，即使在對於積體電路之製造已生成一整組遮罩之後，積體電路設計者可(藉助於修正可程式化次組件配置層及因此改變實體結構集合在積體電路之相應實體層中之位置)改變積體電路之可程式化次組件之可程式化內容，且僅需要改變製造此實體層所要求的遮罩。用於積體電路之其他實體層之製造的其他遮罩保持有效，因為已經將已應用至彼等遮罩之遮罩修改程序考慮到實體結構集合在可程式化次組件配置層中之新位置。因此，避免由於再流片的結果而改變多個遮罩之昂貴製程且當改變可程式化內容時僅單個遮罩需要再生成，該再流片僅包含對積體電路之可程式化次組件之可程式化內容的改變。

應承認，可以許多方式配置非功能設計層，非功能設計層之唯一基本屬性為該非功能設計層表示實體結構在選定實體層中之位置，該等位置不表示在可程式化次組件配置層中。因此，在一實施例中，該非功能設計層表示該集合之實體結構在該選定實體層中之全部可能位置。因此，在此實施例中，遮罩修改程序可與可程式化次組件配置層無關而執行且作為替代該遮罩修改程序包含處理該非功能設計層而不是該可程式化次組件配置層。由於非功能設計層表示用於實體結構集合之全部可能位置，在此實施例中根據非功能設計 層執行遮罩修改程序將確保修正遮罩係為用於結構集合之位置的任何可能集合作準備。

或者，非功能設計層可經配置以表示不存在於可程式化次組件配置層中的實體結構集合之位置(亦即，非功能設計層及可程式化次組件配置層係依據實體結構之位置而彼此互補)，且在此實施例中，該遮罩修改程序包含除該可程式化次組件配置層之外處理該非功能設計層。

應承認，可程式化次組件配置層可採取各種形式，只要實體結構在彼層中之位置每一者在許多邏輯配置之間配置積體電路之可程式化次組件。舉例而言，在一實施例中，該可程式化次組件配置層表示該積體電路中之介層窗層。因此，在此實施例中，實體結構集合為介層窗集合(亦即，在金屬層之間的連接)，該等實體結構之位置在許多邏輯配置之間配置積體電路之可程式化次組件。舉例而言，在積體電路包含介層窗ROM之情況中，介層窗之選定位置界定在每一ROM位元晶格中之儲存值。

或者，在另一實施例中，該可程式化次組件配置層表示該積體電路中之接觸層。在此實例中，積體電路之可程式化次組件之可程式性取決於接觸之位置(亦即，在金屬與多晶矽之間或在金屬層與擴散層之間的連接)。此可例如為在接觸ROM之實例中的情況，其中接觸之位置界定在ROM之每一接觸位元晶格內之儲存值。

在又一實施例中，該可程式化次組件配置層表示該積體電路中之擴散層。因此，在此實施例中，積體電路之可 程式化次組件之可程式性取決於此擴散層之佈局，擴散層之形狀係與可程式化次組件相關聯，該可程式化次組件界定彼可程式化次組件具有何邏輯配置。舉例而言，在給定多晶矽區段下面存在或不存在擴散層可賦能或去能彼次組件。如上所述，可程式化次組件可採取各種形式，但在一實施例中，該積體電路之該可程式化次組件為儲存元件且該複數個邏輯配置對應於可儲存在該儲存元件內的值。在一實施例中，該儲存元件為唯讀記憶體位元晶格。

在另一實施例中，該積體電路之該可程式化次組件為路徑選擇結構且該複數個邏輯配置對應於對在複數個路徑之中的選定路徑的連接。因此，實體結構集合之位置將決定連接複數個路徑之中的何選定路徑。

複數個路徑可用於許多目的，但在一實施例中，該複數個路徑包含一系列延遲。因此，在複數個路徑包含一系列延遲的情況中，此次組件之「程式化」賦能在此系列延遲之間的選擇。因此，在關於待應用至特定路徑之特定延遲值進行最終判定之前，可將積體電路流片，且可藉由僅修正可程式化次組件配置層進行此延遲值之調整，導致僅在單個遮罩中被修改。

在另一示例性實施例中，該複數個路徑包含一系列電壓連接。類似於上述延遲實例，在關於應供應至特定連接之特定電壓進行最終判定之前，可將積體電路流片。舉例而言，在SRAM設計之上下文中，其中可程式化次組件為對用於額外邊界調整(Extra Margin Adjust；EMA)銷之不同電壓 連接的連接，則僅存在單個遮罩損失來藉由調整單個層(例如介層窗層)修正至該等EMA銷之連接而調諧SRAM設計之邊界/性能。

遮罩修改程序可包含各種技術以確保當使用遮罩時的可靠製造，但在一實施例中，遮罩修改包含光學鄰近校正。

本技術可應用至在一系列製程規模下的積體電路之製造，但該等技術特別有益於較小製程節點，此係因為用於影響積體電路之其他層之遮罩的所要求遮罩修改(或相鄰層或甚至進一步遠離)的給定層之修改的趨勢朝向較小製程規模增加。因此，在一些實施例中，將用於製造該積體電路之該等實體層的該集合之遮罩配置用於在28 nm或以下之製程節點處製造。

自第二態樣看，本發明提供電腦可讀取儲存媒體以非暫時方式儲存根據第一態樣之方法生成之遮罩的表示。

自第三態樣看，本發明提供遮罩，該遮罩用於製造根據第一態樣之方法生成之積體電路之實體層。

自第四態樣看，本發明提供一種生成積體電路之佈局設計之方法，該積體電路包含多個設計層，該多個設計層之每一設計層表示該多個實體層之一者的設計佈局，該方法包含以下步驟：提供包含可程式化次組件配置層之該多個設計層，該可程式化次組件配置層表示在該積體電路之選定實體層中之實體結構集合，其中該集合之實體結構中每一實體結構之位置決定該積體電路之可程式化次組件將具有複數個邏輯配置中之何者；及提供包含非功能設計層之該多個設計 層，其中該非功能設計層不表示該多個實體層中之一者，且其中該非功能設計層表示用於該選定實體層中該集合之實體結構的進一步可能位置，該等進一步可能位置不表示在該可程式化次組件配置層中，其中該多個設計層之選定設計層經配置以經受遮罩生成及修改程序，該遮罩生成及修改程序包含將該選定設計層轉換為用於製造該積體電路之相應實體層的選定遮罩且修正該選定遮罩以確保在使用該遮罩時將可靠地製造該積體電路之相應實體層，其中該遮罩生成及修改程序包含將該非功能設計層處理為該可程式化次組件配置層。

自第五態樣看，本發明提供一種電腦可讀取儲存媒體以非暫時方式儲存根據第四態樣之方法生成之積體電路之佈局設計的表示。

10‧‧‧ROM位元晶格/配置

12‧‧‧金屬1層

14‧‧‧金屬2層

16‧‧‧介層窗

18‧‧‧介層窗

20‧‧‧設計層

22‧‧‧設計層

24‧‧‧設計層

26‧‧‧設計層

30‧‧‧遮罩

32‧‧‧遮罩

34‧‧‧金屬1層

36‧‧‧金屬2層

40‧‧‧ROM位元晶格/配置

100‧‧‧設計層

102‧‧‧設計層

104‧‧‧設計層

106‧‧‧設計層/額外層

110‧‧‧遮罩

112‧‧‧遮罩

120‧‧‧ROM陣列

122‧‧‧金屬1

124‧‧‧金屬1

126‧‧‧金屬2

128‧‧‧金屬2

130‧‧‧金屬2

132‧‧‧介層窗

134‧‧‧介層窗

136‧‧‧介層窗

140‧‧‧金屬結構

142‧‧‧聚結構/聚矽

144‧‧‧擴散結構

146‧‧‧接觸/位置

148‧‧‧位置

150‧‧‧擴散層

152‧‧‧擴散層

154‧‧‧聚結構

156‧‧‧擴散層

160‧‧‧次組件/結構

200‧‧‧步驟

202‧‧‧步驟

204‧‧‧步驟

206‧‧‧步驟

208‧‧‧步驟

210‧‧‧步驟

212‧‧‧步驟

214‧‧‧步驟

216‧‧‧步驟

218‧‧‧步驟

230‧‧‧反相器

232‧‧‧反相器

234‧‧‧修改之感測安培輸出路徑

240‧‧‧區段/短延遲配置

242‧‧‧區段/長延遲配置

244‧‧‧位置

246‧‧‧位置

250‧‧‧虛設層

252‧‧‧金屬層遮罩

260‧‧‧記憶體晶片

262‧‧‧額外邊界調整(EMA)銷

264‧‧‧介層窗

266‧‧‧介層窗層區段

268‧‧‧CAD層(虛設層)

300‧‧‧通用計算裝置

302‧‧‧中央處理單元

304‧‧‧隨機存取記憶體

306‧‧‧唯讀記憶體

308‧‧‧網路介面卡

310‧‧‧硬碟驅動

312‧‧‧顯示驅動器

314‧‧‧監視器

316‧‧‧使用者輸入/輸出電路

318‧‧‧鍵盤

320‧‧‧滑鼠

322‧‧‧匯流排

僅藉由舉例之方式，參閱如圖示於隨附圖式中之本發明之實施例將進一步描述本發明，其中：第1圖示意性地圖示根據先前技術用於第一ROM位元晶格之遮罩生成及修改；第2圖示意性地圖示根據先前技術用於第二ROM位元晶格之遮罩生成及修改；第3圖示意性地圖示根據一實施例用於圖示在第1圖中之ROM位元晶格的遮罩生成及修改；第4圖示意性地圖示根據一實施例用於圖示在第2圖中之ROM位元晶格的遮罩生成及修改； 第5圖示意性地圖示兩個ROM位元晶格可如何共享介層窗；第6圖示意性地圖示示例性可程式化次組件，該可程式化次組件之邏輯配置取決於聚至金屬接觸之位置；第7圖示意性地圖示可程式化次組件，該可程式化次組件之邏輯配置取決於擴散層之位置；第8圖示意性地圖示根據一實施例包括遮罩生成之一系列步驟；第9圖示意性地圖示其中可程式化次組件為用來在不同延遲路徑之間選定的路徑選擇結構的實施例；第10圖示意性地圖示其中可程式化次組件為用來連接記憶體晶片之EMA銷至不同電壓連接的路徑選擇結構的實施例；第11圖示意性地圖示通用計算裝置，可在該通用計算裝置上實施本發明之實施例。

第1圖示意性地圖示提供積體電路之可程式化次組件的ROM位元晶格。ROM位元晶格10係形成在金屬1層12及金屬2層14之部分的相交處。此ROM位元晶格之邏輯配置，亦即，界定此ROM位元晶格是否儲存「1」或「0」，係藉由定位使金屬層1耦接至金屬層2的介層窗16而實施。為製造包含此ROM位元晶格10之積體電路，對應於積體電路之實體層的設計層係藉由積體電路設計者生成，每一設計層 表示每一相應實體層之設計佈局。積體電路之此設計定義將通常以諸如待傳遞至鑄造廠之gds2的格式產生，該鑄造廠取決於定義檔案中之所提供設計層為積體電路之每一實體層製造相應遮罩。設計層20、22及24示意性地圖示對應於ROM位元晶格10之每一設計層之佈局。設計層20對應於金屬1層中之金屬結構之佈局，設計層22對應於金屬2層中之實體結構且設計層24表示介層窗層1中之介層窗。為構造相應積體電路，鑄造廠生成對應於該等設計層之每一者的遮罩，以使得此遮罩可使用在光微影中以製造積體電路之相應實體層。熟習此項技術者熟悉此遮罩生成製程之詳細步驟且在此不提供積體電路之每一單獨層之製造及進一步細節。然而，在此有特定關聯性之遮罩生成程序之一態樣為遮罩修改程序，該遮罩修改程序通常係執行於每一生成之遮罩上以確保將可靠地製造積體電路之相應實體層。舉例而言，眾所周知的是修正給定層中特徵結構之角的形狀(詳言之，稍微放大該等角)，以使得將可靠地製造所得印刷形狀，最顯著地是製造的積體電路之電性質如實地反映系統設計者的意圖。

在第1圖中，遮罩30及遮罩32示意性地圖示用於金屬1層及金屬2層之生成遮罩，在該等遮罩已經受光學鄰近校正之後(可執行的一種特定遮罩修改)。如第1圖中可見，已延伸金屬層特徵結構之每一者的角以藉由光學鄰近校正製程形成「鎚頭」型特徵結構。然而，此外應注意，在用於金屬1之設計層20與用於製造積體電路之相應實體層的生成遮罩30之間的另一差異為光學鄰近校正製程亦已放大金屬 1層之此部分的兩個區段，該兩個區段對應於介層窗層1中介層窗之位置。相應地，OPC製程已放大金屬2層遮罩32之此部分的兩個區域。執行該等放大，現在已發現該等放大在小製程規模下為必要的，以使得當製造積體電路時，產生在金屬1層與介層窗1層中兩個介層窗之間的可靠連接以及在金屬2層與介層窗1層中介層窗之間的可靠連接。在無作為OPC製程之結果的該等放大的情況中，製造製程中之變化、繞射效應、光學失真等可導致金屬1層或金屬2層之相關部分之不可預期薄區段，或可導致介層窗關於金屬1層及/或金屬2層的錯誤定位，從而導致在金屬1層與介層窗之間及/或在金屬2層與介層窗之間的不良連接或甚至無效連接。

第2圖示意性地圖示與第1圖中圖示之彼者相同的ROM位元晶格，但在此ROM位元晶格40為藉助於ROM位元晶格之介層窗的位置的另一邏輯配置。具體而言，金屬1層部分12及金屬2層部分14與第1圖中圖示之彼等相同，但在ROM位元晶格40中，介層窗18處於不同配置，目的在於儲存ROM位元晶格中之互補邏輯值。因此，可見用於金屬層1及金屬層2之設計層20及設計層22與第1圖中圖示之彼等相同，但用於介層窗1層之設計層26已改變以說明介層窗之新定位。此外，在第2圖中可見，在鑄造廠生成用於製造金屬1層34及金屬2層36之後OPC遮罩在金屬層特徵結構之角處具有與第1圖中之遮罩30及遮罩32相同的「鎚頭」形狀，但由於介層窗1層之變化位置而另外已相應地改變。因此，若積體電路之佈局根據第1圖中之圖示實例已經流片， 則電路設計者希望修正ROM位元晶格10之程式化內容以將ROM位元晶格10配置為第2圖中之ROM位元晶格40，此不僅將要求對應於介層窗1層之遮罩的新產生，而且要求因為介層窗1層於該等遮罩上之位置的改變效應而用於金屬1層及金屬2層的所要求遮罩。

第3圖示意性地圖示設計層100、102、104、106之集合，積體電路設計者可根據本技術之一實施例生成該等設計層以界定對應於第1圖中之ROM位元晶格10的ROM位元晶格用於製造。可見，金屬層1之設計佈局100直接對應於第1圖中金屬1層之設計佈局20，金屬2層之設計層102直接對應於第1圖中金屬2層之設計層22且用於介層窗層1之設計層104直接對應於第1圖中用於介層窗層1之設計層24。然而，在第3圖圖示之實例中，積體電路之定義(例如，在儲存包含該等設計佈局之gds2檔案的電腦可讀取儲存媒體上具體化)進一步包含額外層106。此電腦輔助設計(computer aided design；CAD)層為虛設(亦即非功能)設計層，該虛設設計層係與用於介層窗1層之設計層104相關聯且包含用於此部分之介層窗1層的全部可能介層窗位置。因此，設計層106包含四個介層窗位置，該四個介層窗位置對應於在金屬1設計層100與金屬2設計層102之間的四個相交點。

其次，根據本技術，執行遮罩生成及修改程序，該遮罩生成及修改程序係在鑄造廠執行以產生用於製造金屬1層及金屬2層的遮罩，以使得根據非功能虛設設計層106而非根據實際介層窗1設計層104執行OPC程序，該OPC程序 修改金屬1遮罩及金屬2遮罩以考慮介層窗層1中之介層窗位置。因此，生成遮罩110及遮罩112，其中金屬1層及金屬2層之部分的放大係關於在此部分之介層窗層1中之介層窗的全部可能位置而執行，導致在金屬1遮罩110中之4個放大及在金屬2層遮罩112中之四個相應放大。在每一金屬特徵結構之角處亦存在「鎚頭」放大。此技術之優勢為，若系統設計者希望程式改寫此ROM位元晶格之內容(如根據自第1圖至第2圖的自配置10至配置40的改變所論述)，則僅對應於介層窗層1之遮罩需要修改且仍可使用先前生成之金屬1層遮罩110及先前生成之金屬2層遮罩112而無需修正。因此避免與為積體電路之層生成新遮罩相關聯之顯著成本。

第4圖示意性地圖示對應於ROM位元晶格之新程式化配置40的設計層114之新配置(如第2圖中之實例)。可見金屬1設計層100及金屬2設計層102沒有改變。由於本技術在第3圖之實例中之應用，當首次生成金屬1層遮罩110及金屬2層遮罩112時，在第4圖中可見，該等兩個遮罩110及遮罩112仍然相同，儘管已改變介層窗1設計層114。第4圖另外圖示對第3圖中CAD層106之提供的替代方法，其中將此非功能設計層如第4圖所示替代配置為CAD層116，其中CAD層116僅表示介層窗層1中之可能介層窗位置，該等可能介層窗位置未曾使用在程式化設計114中。應注意，CAD層116依據CAD層106的此改變係與上文論述之此ROM位元晶格自設計層104(第3圖)中圖示之配置至設計層114(第4圖)中圖示之彼者的「程式化內容」中的改變無關。作為替 代，此圖示當最初生成的金屬1層遮罩110及金屬2層遮罩112未使用在介層窗1設計層中時的替代方法，其中CAD層116僅包含彼等介層窗位置。在此實例中，執行在鑄造廠處的OPC製程將隨後取用介層窗1設計層114及CAD層116兩者用於決定設計層100及設計層102所要求之修改以生成遮罩110及遮罩112。

可觀察到，在程式改寫ROM位元晶格10以變為上述實例中之ROM位元晶格40時，僅使用用於此ROM位元晶格中介層窗之四個可能位置中的三個可能位置(亦即，未使用下方正確位置)。然而，應瞭解，多個ROM位元晶格之典型配置將該等ROM位元晶格鄰近於該此而置放為位元晶格陣列，如第5圖所示意圖示為ROM陣列120。ROM位元晶格0及ROM位元晶格1係鄰近於彼此而直接佈置在此陣列中，以使得ROM位元晶格0係藉由介層窗132及介層窗134所提供之連接形成在金屬1 122及金屬1 124與金屬2 126及金屬2 128之相交處。反之，ROM位元晶格1係藉由介層窗134及介層窗136所提供之連接提供在金屬1 122及金屬1 124與金屬2 128及金屬2 130之相交處。換言之，介層窗134係共享在ROM位元晶格0與ROM位元晶格1之間。因此，取決於ROM位元晶格陣列之配置，介層窗之全部四個位置可用於且因此應說明在本技術中。

本技術不局限於為ROM位元晶格之可程式化次組件，也不局限於藉由介層窗之位置提供的彼可程式性。第6圖給出替代示例性實施例，在該替代示例性實施例中，電晶 體組件係藉由金屬層中之金屬結構140、多晶矽層中之聚結構142及擴散層中之擴散結構144的相對定位而提供，且此組件之可程式性取決於接觸之位置146，該接觸之位置146連接金屬至聚矽142。取決於接觸是否定位在該接觸之圖示位置146或該接觸之替代位置148處而將此次組件配置成為兩個邏輯配置中之一者。因此，在此實施例中，另外提供之(非功能性)CAD層將包含兩個可能位置146及148用於接觸層及執行在鑄造廠中用於為製造聚層生成遮罩之遮罩修改程序，且擴散層將採用此CAD層，此CAD層包含兩個接觸位置作為接觸層定義用於遮罩修改程序(OPC)。第7圖圖示又一實例，其中次組件之可程式性取決於結構在擴散層內之定位。因此，在第7圖圖示之實例中，圖示之次組件160之邏輯配置取決於與聚結構154重疊之擴散層156之部分的存在或不存在。擴散層156之此部分之存在或不存在明顯地賦能或去能由結構160之集合形成的組件之通常功能。因此，使用本技術，當將包含次組件160之積體電路首次流片時，鑄造廠生成用於圖示聚層之遮罩，使用CAD層之積體電路的圖示之擴散層及其他(未圖示)層對應於包括擴散層之全部三個部分150、152及156的擴散層，以使得在再流片以「程式改寫」此次組件160後存在或不存在擴散層156之部分將僅影響用於擴散層之遮罩且不影響用於積體電路之任何其他層之遮罩。

第8圖示意性地圖示一系列步驟，當實施本技術時可採用該一系列步驟。流程開始於步驟200，其中積體電路設 計者使用自鑄造廠之製程開發套件設計積體電路。根據本技術，配置此製程開發套件，以使得系統設計者能夠包括在積體電路之定義中的上述非功能(「虛設」)層。在步驟202，積體電路設計者界定可程式化次組件之可程式化內容，該等可程式化次組件在此示例性實施例中為ROM位元晶格，每一者內之儲存值係藉由介層窗在介層窗層中之位置而界定。隨後在步驟204，積體電路設計者可使用可程式化內容之全部可能介層窗位置填充對應於介層窗層之虛設層。隨後在步驟206，當決定積體電路之初始佈局時，將積體電路之定義輸出為gds2檔案，該gds2檔案包括界定在步驟204中之虛設層。將此gds2檔案隨後傳遞至鑄造廠(「流片」)以使得可製造積體電路。因此，應瞭解，步驟204至步驟206表示藉由整合系統設計者執行之彼等步驟。

其次，步驟208為在鑄造廠執行之第一步驟，在該步驟對應於積體電路之每一實體層生成遮罩。詳言之，使用虛設層而非介層窗層用於OPC目的，如上所述。應注意，如上所述，在其他實施例中，可除介層窗層(取決於介層窗層之特定配置)外使用虛設層。隨後在步驟210，將遮罩以最終形式輸出(或界定於電腦可讀取儲存媒體上或實體上具體化為待用於微影術之遮罩)。隨後在步驟212，決定是否修正可程式化內容(藉由介層窗層中之介層窗位置界定)。若隨後流程進行至步驟214，其中系統設計者藉由重定位在介層窗層中之介層窗界定積體電路之可程式化次組件的新可程式化內容。在本實例中，其中積體電路之可程式化次組件為ROM位 元晶格，步驟214包含輸入新的ROM代碼檔案，該新的ROM代碼檔案界定每一ROM位元晶格之儲存內容以移動此成為介層窗層中之新介層窗位置。隨後在步驟216，鑄造廠可生成更新的介層窗層遮罩，在沒有更新任何其他先前生成之遮罩的情況下。流程隨後回到步驟210，其中輸出遮罩。當在步驟212不要求進一步可程式化內容修正時，則最後在步驟218可使用界定遮罩製造積體電路。

第9圖示意性地圖示本技術可實施於其中之另一上下文。此可例如實施在SRAM輸出電子學之上下文中，其中在關於感測安培輸出路徑上所要求之延遲進行最終判定之前將積體電路佈局最初流片。因此，輸出路徑係設計有藉由兩個反相器230提供之第一延遲路徑及藉由多個反相器232提供之平行的第二延遲路徑。可將該等中之任一者耦接至修改之感測安培輸出路徑234。將修改之感測輸出路徑234看作在積體電路之金屬層中之結構，積體電路之設計佈局之區段240及區段242表示「短延遲」配置及「長延遲」配置，其中介層窗係定位在短延遲配置240之位置244及長延遲配置242之位置246處。因此，藉由本技術引入之CAD(虛設層250)如第9圖圖示，在兩個位置處包含介層窗。因此，在用於積體電路之相應金屬層的遮罩生成程序之後，金屬層遮罩252將導致生成在用於介層窗之兩個可能位置處對金屬層之相應OPC放大。因此，系統設計者可在僅以再生用於介層窗層之遮罩為代價的流片之後調整此感測安培輸出上的延遲，而無須再生用於積體電路之其他層的遮罩。

第10圖示意性地圖示本技術可實施於其中之又一上下文。記憶體晶片260係配置為SRAM元件，該SRAM元件係提供有額外邊界調整(EMA)銷262。該等EMA銷係經配置以取決於SRAM元件之所要求配置而耦接至不同電壓供應。舉例而言，在圖示之示例性實施例中，該等EMA銷可連接至VDD或連接至VSS。EMA銷至VDD或者VSS之耦接係藉由介層窗264之位置決定，該等介層窗264將連接至EMA銷之金屬層耦接至連接至VDD/VSS之金屬層。因此，介層窗264在介層窗層區段266中之位置將決定EMA銷262之電壓配置。因此，根據本技術，提供CAD層(虛設層)268，該CAD層(虛設層)268包含用於介層窗層之此區段中之介層窗的全部可能位置。在此方式中，在用於積體電路之相應金屬層的遮罩生成程序之後，將產生金屬層遮罩，其中生成在用於介層窗之全部可能位置處對金屬層之相應OPC放大。因此，系統設計者可藉由在流片之後調整至EMA銷之電壓連接而調諧SRAM元件之性能，僅以對介層窗層遮罩之改變為代價且不以對金屬層之遮罩的改變為代價。

最後，第11圖示意性地圖示可用來實施上述技術之類型的通用計算裝置300。通用計算裝置300包括中央處理單元302、隨機存取記憶體304及唯讀記憶體306，前述各者經由匯流排322連接在一起。該通用計算裝置300亦進一步包含網路介面卡308、硬碟驅動310、顯示驅動器312及監視器314及具有鍵盤318及滑鼠320之使用者輸入/輸出電路316，全部經由共用匯流排322連接。在操作中，諸如當執行包括 經配置以使得元件執行本技術的資料處理指令時，中央處理單元302將執行可例如儲存在隨機存取記憶體304及/或唯讀記憶體306中之電腦程式指令。程式指令可另外自硬碟驅動310擷取或經由網路介面卡308動態地下載。可將執行處理之結果經由連接之顯示驅動器312及監視器314顯示至使用者。可經由自鍵盤318或滑鼠320連接之使用者輸入輸出電路316接收用於控制通用計算裝置300之操作的使用者輸入。應瞭解，可以各種不同電腦語言書寫電腦程式。可將電腦程式本地儲存於記錄媒體上或動態地下載至通用計算裝置300。當在適當電腦程式之控制下操作時，通用計算裝置300可執行上述技術且可將該通用計算裝置300視為形成用於執行上述技術之設備。通用計算裝置300之架構可顯著地更改且第11圖僅為一個實例。

雖然本文已描述本發明之特定實施例，但很顯然本發明未受限於該等特定實施例，且可在本發明之範疇內進行許多修改及添加。舉例而言，下文附屬請求項之特徵結構之各種組合可由獨立請求項之特徵結構產生而不脫離本發明之範疇。

200‧‧‧步驟

202‧‧‧步驟

204‧‧‧步驟

206‧‧‧步驟

208‧‧‧步驟

210‧‧‧步驟

212‧‧‧步驟

214‧‧‧步驟

216‧‧‧步驟

218‧‧‧步驟

Claims (18)

1. 一種生成用於製造一積體電路之一實體層的一遮罩的方法，其中該積體電路包含多個實體層，該方法包含以下步驟：接收包含多個設計層之該積體電路之一輸入定義，該多個設計層之每一設計層表示該多個實體層之一者的一設計佈局，其中該多個設計層包含一可程式化次組件配置層，該可程式化次組件配置層表示在該積體電路之一選定實體層中的實體結構之一集合，其中該集合之實體結構之每一實體結構之一位置決定該積體電路之一可程式化次組件將具有複數個邏輯配置中之何者；在該多個設計層之一選定設計層上執行一遮罩生成程序，該遮罩生成程序包含將該選定設計層轉換成為用於該積體電路之該實體層之製造的該遮罩；及在該遮罩上執行一遮罩修改程序，該遮罩修改程序包含修正該遮罩以確保在使用該遮罩時將可靠地製造該積體電路之該實體層，其中該積體電路之該輸入定義進一步包含一非功能設計層，其中該非功能設計層不表示該多個實體層之一者，且其中該非功能設計層表示在該選定實體層中的該集合之實體結構的進一步可能位置，該等進一步可能位置不表示在該可程式化次組件配置層中；及 其中該遮罩修改程序包含將該非功能設計層處理為該可程式化次組件配置層。
2. 如請求項1所述之方法，其中該非功能設計層表示在該選定實體層中的該集合之實體結構的全部可能位置。
3. 如請求項2所述之方法，其中該遮罩修改程序包含處理該非功能設計層而不是該可程式化次組件配置層。
4. 如請求項1所述之方法，其中該遮罩修改程序包含除該可程式化次組件配置層之外處理該非功能設計層。
5. 如請求項1所述之方法，其中該可程式化次組件配置層表示該積體電路中之一介層窗層。
6. 如請求項1所述之方法，其中該可程式化次組件配置層表示該積體電路中之一接觸層。
7. 如請求項1所述之方法，其中該可程式化次組件配置層表示該積體電路中之一擴散層。
8. 如請求項1所述之方法，其中該積體電路之該可程式化次組件為一儲存元件且該複數個邏輯配置對應於可儲存在該儲存元件中之值。
9. 如請求項8所述之方法，其中該儲存元件為一唯讀記憶體位元晶格。
10. 如請求項1所述之方法，其中該積體電路之該可程式化次組件為一路徑選擇結構且該複數個邏輯配置對應於對在複數個路徑之中的一選定路徑的連接。
11. 如請求項10所述之方法，其中該複數個路徑包含一系列延遲。
12. 如請求項10所述之方法，其中該複數個路徑包含一系列電壓連接。
13. 如請求項1所述之方法，其中該遮罩修改程序包含光學鄰近校正。
14. 如請求項1所述之方法，其中用於該積體電路之該等實體層之製造的該集合之遮罩係經配置用於在28 nm或以下之一製程節點處的製造。
15. 一種以一非暫時方式儲存根據如請求項1所述之方法生成之一遮罩之一表示的電腦可讀取儲存媒體。
16. 一種根據如請求項1所述之方法生成用於一積體電路之一實體層之製造的遮罩。
17. 一種生成包含多個設計層之一積體電路之一佈局設計的方法，該多個設計層之每一設計層表示該多個實體層之一者的一設計佈局，該方法包含以下步驟：提供包含一可程式化次組件配置層之該多個設計層，該可程式化次組件配置層表示在該積體電路之一選定實體層中的實體結構之一集合，其中該集合之實體結構之每一實體結構之一位置決定該積體電路之一可程式化次組件將具有複數個邏輯配置中之何者；及提供包含一非功能設計層之該多個設計層，其中該非功能設計層不表示該多個實體層之一者，且其中該非功能設計層表示在該選定實體層中的該集合之實體結構的進一步可能位置，該等進一步可能位置不表示在該可程式化次組件配置層中，其中該多個設計層之一選定設計層經配置以經受一遮罩生成及修改程序，該遮罩生成及修改程序包含將該選定設計層轉換成為用於該積體電路之一相應實體層之製造的一選定遮罩且修正該選定遮罩以確保在使用該遮罩時將可靠地製造該積體電路之一相應實體層，其中該遮罩生成及修改程序包含將該非功能設計層處理為該可程式化次組件配置層。
18. 一種以一非暫時方式儲存根據如請求項17所述之方法生 成之一積體電路之一佈局設計之一表示的電腦可讀取儲存媒體。